CN102201360A

CN102201360A - 沟槽隔离结构及其形成方法

Info

Publication number: CN102201360A
Application number: CN2010101308882A
Authority: CN
Inventors: 郑春生
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2010-03-24
Filing date: 2010-03-24
Publication date: 2011-09-28

Abstract

本发明公开了一种沟槽隔离结构的形成方法，包括下列步骤：在半导体基底上形成硬掩膜层；蚀刻硬掩膜层和半导体基底，形成沟槽；在沟槽侧壁形成衬氧化层，在衬氧化层以及硬掩膜层上形成衬氮化层；沉积第一绝缘层，填满沟槽并覆盖所述衬氮化层；执行退火工艺，并平坦化第一绝缘层至露出衬氮化层；进行第一湿法刻蚀工艺，去除沟槽内的部分第一绝缘层；执行第二湿法刻蚀工艺，去除硬掩膜层上的衬氮化层并使沟槽侧壁的衬氮化层高度与第一绝缘层的高度相同；沉积第二绝缘层，填满沟槽并覆盖所述硬掩膜层；去除位于半导体基底上的第二绝缘层和硬掩膜层，形成沟槽隔离结构。所述方法避免在沟槽中产生缝隙。

Description

沟槽隔离结构及其形成方法

技术领域

本发明涉及半导体器件的制作方法，特别涉及形成沟槽隔离结构及其形成方法。

背景技术

随着集成电路尺寸的减小，构成电路的器件必须更密集地放置，以适应芯片上可用的有限空间。由于目前的研究致力于增大半导体基底的单位面积上有源器件的密度，所以电路间的有效绝缘隔离变得更加重要。目前常用的形成隔离区域的方法主要有局部氧化隔离(LOCOS)工艺和沟槽隔离(shallow trenchisolation，STI)工艺。

沟槽隔离技术比局部氧化隔离(LOCOS)工艺拥有多项电性隔离优点，包括可减少占用硅晶圆表面的面积同时增加器件的集成度，保持表面平坦度及较少通道宽度侵蚀等。因此，目前180nm以下的元件例如MOS电路的有源区隔离层已大多采用沟槽隔离工艺来制作。

传统的沟槽隔离工艺例如申请号为01120411的中国专利申请中提到的，利用高密度等离子体化学气相沉积法(high density plasma chemical vapordeposition，HDPCVD)将绝缘层填充满半导体基底内的沟槽内，然后再以化学机械抛光方式平坦化绝缘层，形成沟槽隔离结构。

但是随着半导体工艺进入65nm工艺以后，由于半导体器件的集成度不断提高，沟槽隔离结构的尺寸也不断地缩小，沟槽的深宽比达到4以上，即使采用填沟能力较佳的高密度等离子体化学气相沉积法，依然无法避免在沟槽隔离结构的绝缘层内产生孔洞100(如图1所示)。

由于次常压化学气相沉积方法具备良好的阶梯覆盖能力，在10Torr～600Torr(1Torr＝133.322Pa)之间，利用臭氧(O₃)以及四乙基硅甲烷(TEOS)作为反应气体沉积氧化硅，最后经过后续的高温(600℃～900℃)退火步骤，将所沉积的氧化硅致密化。

然而，如图2所示，现有次常压化学气相沉积法存在的问题是由于次常压化学气相沉积薄膜的共形生长特性主要是由沟槽20的侧壁22向中间生长而填满沟槽20，因此对蚀刻后的沟槽20外形敏感性非常高，如果蚀刻后的沟槽20向侧壁22内凹陷，最终会在半导体基底10的沟槽20中间形成的紧密接缝(seam)50中产生带洞的缝隙51，而此缝隙51缺陷无法以退火方式去除，且容易遭受到后续清洗步骤的溶液侵蚀，导致连通沟槽，使沟槽的隔离功能降低，进而导致后续半导体器件之间的短路。

发明内容

本发明解决的问题是提供一种沟槽隔离结构及其形成方法，防止沟槽隔离结构产生带洞的缝隙，进而导致后续半导体器件之间的短路。

为解决上述问题，本发明提供一种沟槽隔离结构的形成方法，包括下列步骤：

在半导体基底上形成硬掩膜层；

蚀刻硬掩膜层和半导体基底，形成沟槽；

在沟槽侧壁形成衬氧化层，在衬氧化层以及硬掩膜层上形成衬氮化层；

沉积第一绝缘层，填满沟槽并覆盖所述衬氮化层；

执行退火工艺，并平坦化第一绝缘层至露出衬氮化层；

进行第一湿法刻蚀工艺，去除沟槽内的部分第一绝缘层；

执行第二湿法刻蚀工艺，去除硬掩膜层上的衬氮化层并使沟槽侧壁的衬氮化层高度与第一绝缘层的高度相同；

沉积第二绝缘层，填满沟槽并覆盖所述硬掩膜层；去除位于半导体基底上的第二绝缘层和硬掩膜层，形成沟槽隔离结构。

本发明还提供了一种沟槽隔离结构，包括半导体衬底，位于半导体衬底内的沟槽；还包括：依次位于沟槽侧壁的衬氧化层和衬氮化层，所述衬氮化层部分覆盖衬氧化层，深度小于沟槽深度；填充所述沟槽的第一绝缘层和第二绝缘层，所述第一绝缘层位于沟槽底部。

与现有技术相比，本发明具有以下优点：本发明所述沟槽隔离结构的制作方法，首先采用次常压化学气相沉积法沉积第一绝缘层填充沟槽，之后，去除易产生缝隙缺陷的部分第一绝缘层，之后，采用湿法刻蚀工艺去除部分衬氮化层使其与第一绝缘层的深度相同，在随后沉积第二绝缘层填充沟槽的工艺中，扩大了沟槽的深宽比，形成隔离性能良好的沟槽结构。

附图说明

图1是现有的高密度等离子体化学气相沉积法形成的沟槽隔离结构的剖面结构示意图；

图2是现有次常压化学气相沉积方法形成的沟槽隔离结构的剖面结构示意图；

图3是本发明形成沟槽隔离结构的一个实施例流程图；

图4至图12是本发明沟槽隔离工艺形成的STI结构的一个实施例剖面结构示意图。

具体实施方式

本发明的核心在于首先采用次常压化学气相沉积法沉积第一绝缘层填充沟槽，之后，去除易产生缝隙缺陷的部分第一绝缘层，再采用湿法刻蚀工艺去除部分衬氮化层使其与第一绝缘层的深度相同，最后沉积第二绝缘层填充沟槽，采用所述方法，实现了高深宽比的沟槽底部的完好填充，而且在沉积第二绝缘层的工艺时，由于沟槽的深度减小，宽度增加(部分衬氮化层从沟槽侧壁去除)，因此，使沟槽的填充更加容易实现并且避免了现有技术可能产生缝隙的缺陷。

下面结合附图对本发明的具体实施方式做详细的说明。

图3是本发明形成沟槽隔离结构的一个实施例流程图。如图3所示，执行步骤S201，在半导体基底上形成硬掩膜层；执行步骤S202，蚀刻硬掩膜层和半导体基底，形成沟槽；执行步骤S203，在沟槽侧壁形成衬氧化层，在衬氧化层以及硬掩膜层上形成衬氮化层；执行步骤S204，沉积第一绝缘层，填满沟槽并覆盖所述衬氮化层；执行步骤S205，执行退火工艺，并平坦化第一绝缘层至露出衬氮化层；执行步骤S206，进行第一湿法刻蚀工艺，去除沟槽内的部分第一绝缘层；执行步骤S207，执行第二湿法刻蚀工艺，去除硬掩膜层上的衬氮化层并使沟槽侧壁的衬氮化层高度与第一绝缘层的高度相同；执行步骤S208，沉积第二绝缘层，填满沟槽并覆盖所述硬掩膜层；去除位于半导体基底上的第二绝缘层和硬掩膜层，形成沟槽隔离结构。

图4至图8是本发明沟槽隔离工艺形成的STI结构的一个实施例剖面结构示意图。参考图4，在半导体基底200上用低压化学气相沉积法形成厚度为1000埃～3000埃的硬掩膜层220，用于在后续蚀刻过程中保护下面的半导体基底200免受腐蚀并作为刻蚀形成沟槽的掩膜，其中硬掩膜层220的材料为氮化硅；然后，用旋涂法在腐蚀阻挡层220上形成第一光刻胶层(未图示)，经过曝光、显影工艺，在第一光刻胶层上形成与后续沟槽对应的图案开口；以第一光刻胶层为掩膜，经由图案开口，以干法蚀刻法蚀刻硬掩膜层220至露出半导体基底200。

本实施例中，可选的，半导体基底200和硬掩膜层220之间还可以含有垫氧化层(图中未示出)，其厚度范围为80埃～120埃，可采用热氧化法或者低压化学气相沉积(LPCVD)法形成；所述垫氧化层的材料例如为氧化硅。

除本实施例外，还可以在硬掩膜层220上先用等离子体增强化学气相沉积法形成抗反射层，用以防止后续曝光过程中，防止光线反射造成曝光不均且保护其下面的膜层免受光线影响；然后再在抗反射层上旋涂第一光刻胶层。

如图5所示，用灰化法去除第一光刻胶层；以硬掩膜层220为掩模，用干法蚀刻法蚀刻半导体基底200，形成沟槽230。所述的沟槽230为高深宽比的沟槽，所述的深宽比至少大于4，通常可大于15，例如深宽比为20。

接着，参考图6，采用热氧化法氧化沟槽230内表面形成衬氧化层240，所述衬氧化层240的材料为氧化硅；采用化学气相沉积法在衬氧化层以及硬掩膜层上形成衬氮化层250；所述的衬氮化层250的材料例如为氮化硅。

如图7所示，以次常压化学气相沉积法在沟槽230内以及衬氮化层250上形成第一绝缘层260，所述次常压化学气相沉积法选用比例为10/1～20/1的O₃/TEOS。采用所述的次常压化学气相沉积法，可以改善第一绝缘层在沟槽内的沉积均匀度，满足高深宽比的沟槽结构的填充需要，然而，在沟槽的深宽比达到15的情况下，所述的工艺还可能会在沟槽内产生缝隙，因此，需继续执行下述工艺，以避免沟槽内产生缝隙缺陷。

然后，将半导体基底200放入退火炉内，在氧气氛下对半导体基底200进行退火处理，使沟槽230内的第一绝缘层260致密化，同时修复沟槽230底部由于干法蚀刻法所造成的损伤。

本实施例中，所述退火半导体基底的温度为600℃～900℃，具体温度例如600℃、700℃、800℃或900℃等。并平坦化绝缘层至露出

接着如图8所示，对第一绝缘层260进行平坦化处理至露出衬氮化层250，如采用化学机械抛光工艺清除衬氮化层250上的第一绝缘层260；

接着如图9所示，进行第一湿法刻蚀工艺，去除沟槽内的部分第一绝缘层260；所述的湿法刻蚀工艺例如采用含有HF的溶液刻蚀第一绝缘层260，剩余的第一绝缘层260的深度为沟槽深度的二分之一到三分之二，在一个优选的实施例中，去除的第一绝缘层的深度为1000埃，剩余的第一绝缘层的深度为沟槽深度的60％。

接着如图10所示，执行第二湿法刻蚀工艺，去除硬掩膜层220上的衬氮化层250并使沟槽侧壁的衬氮化层260高度与第一绝缘层的高度相同；所述的第二湿法刻蚀工艺用于去除部分衬氮化层260并使其高度与第一绝缘层的高度相同，在一个优选实施例中，可选的刻蚀试剂包含磷酸。

接着如图11所示，采用高密度等离子体沉积工艺在沟槽230内以及所述硬掩膜层上沉积第二绝缘层270，所述的第二绝缘层270填满沟槽230并覆盖硬掩膜层。由于沟槽内部第一绝缘层的存在，以及沟槽侧壁部分衬氮化层被刻蚀掉，沉积第二绝缘层270之前，沟槽的深宽比已经大大的增加，因此，可采用常规的高密度等离子沉积工艺沉积第二绝缘层，并不会在沟槽内产生孔洞或者缝隙。

接着如图12所示，去除位于半导体基底上的第二绝缘层和硬掩膜层，形成沟槽隔离结构。去除所述第二绝缘层和硬掩膜层至半导体衬底的工艺例如为化学机械抛光工艺。

根据上述工艺，本实施例还提供了一种沟槽隔离结构，包括半导体衬底，位于半导体衬底内的沟槽；依次位于沟槽侧壁的衬氧化层和衬氮化层，所述衬氮化层部分覆盖衬氧化层，深度小于沟槽深度；填充所述沟槽的第一绝缘层和第二绝缘层，所述第一绝缘层位于沟槽底部。

可选的，所述的衬氧化层为氧化硅，所述的衬氮化层为氮化硅，衬氮化层的深度为沟槽深度的二分之一到三分之二。所述第一绝缘层和第二绝缘层的材料为氧化硅，第一绝缘层采用次常压化学气相沉积法形成，第二绝缘层采用高密度等离子体化学气相沉积法形成。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims

1.一种沟槽隔离结构的形成方法，其特征在于，包括下列步骤：

在半导体基底上形成硬掩膜层；

蚀刻硬掩膜层和半导体基底，形成沟槽；

沉积第一绝缘层，填满沟槽并覆盖所述衬氮化层；

执行退火工艺，并平坦化第一绝缘层至露出衬氮化层；

进行第一湿法刻蚀工艺，去除沟槽内的部分第一绝缘层，；

2.根据权利要求1所述沟槽隔离结构的形成方法，其特征在于：进行第一湿法刻蚀工艺后，沟槽内剩余的第一绝缘层的深度为沟槽深度的二分之一到三分之二。

3.根据权利要求1所述沟槽隔离结构的形成方法，其特征在于：采用次常压化学气相沉积法形成所述第一绝缘层。

4.根据权利要求1所述沟槽隔离结构的形成方法，其特征在于：采用高密度等离子体化学气相沉积工艺形成所述第二绝缘层。

5.根据权利要求3或者4所述沟槽隔离结构的形成方法，其特征在于：所述第一绝缘层和第二绝缘层的材料为氧化硅。

6.根据权利要求1所述沟槽隔离结构的形成方法，其特征在于：所述衬氧化层材料为氧化硅，衬氮化层材料为氮化硅。

7.根据权利要求1所述沟槽隔离结构的形成方法，其特征在于：所述硬掩膜层为氮化硅。

8.一种沟槽隔离结构，包括半导体衬底，位于半导体衬底内的沟槽；其特征在于，还包括：依次位于沟槽侧壁的衬氧化层和衬氮化层，所述衬氮化层部分覆盖衬氧化层，深度小于沟槽深度；填充所述沟槽的第一绝缘层和第二绝缘层，所述第一绝缘层位于沟槽底部。

9.根据权利要求8所述沟槽隔离结构，其特征在于：所述衬氮化层的深度为沟槽深度的二分之一到三分之二。

10.根据权利要求8所述沟槽隔离结构，其特征在于：所述第一绝缘层采用次常压化学气相沉积法形成。

11.根据权利要求8所述沟槽隔离结构，其特征在于：所述第二绝缘层采用高密度等离子体化学气相沉积法形成。

12.根据权利要求8所述沟槽隔离结构，其特征在于：所述第一绝缘层和第二绝缘层的材料为氧化硅。

13.根据权利要求8所述沟槽隔离结构，其特征在于：所述的衬氧化层为氧化硅，衬氮化层为氮化硅。