CN101253570A - 具有稳健数据读出的存储器以及读出数据的方法 - Google Patents

Abstract

一种存储器(100)，包括第一(116)和第二(118)读出放大器、第一逻辑门(120)、第一三态驱动器(130)以及锁存器(180)。第一读出放大器(116)耦连到第一局部数据线并且具有用于将指示所选存储单元的状态的信号提供到第一局部数据线上的输出端子。第二读出放大器(118)耦连到第二局部数据线并且具有用于将指示所选存储单元的状态的信号提供到第二局部数据线上的输出端子。第一三态驱动器(130)具有耦连到第一逻辑门(120)的输出端子的数据输入端子，用于接收第一选择信号的控制输入端子，以及耦连到全局数据线的输出端子。锁存器(180)具有耦连到全局数据线(170)的输入/输出端子。

Description

具有稳健数据读出的存储器以及读出数据的方法

技术领域

[0001]本发明一般地涉及存储器，尤其涉及存储器的读出放大器。

背景技术

[0002]集成电路存储器组织成一个或多个阵列，每个包括行和列的矩阵，存储单元位于行和列的每个交叉点处。当在读出周期期间存取时，存储器解码地址以使能(enable)一个行线。位于被使能的行线上的存储单元将它们的内容提供到位线上，或者更常见地，到差分位线对上。使用列解码选择位线对的子集以耦连到一个或多个差分数据线对。耦连到每个数据线对的读出放大器检测差分信号的逻辑状态并且放大它。放大的信号然后可以提供到存储器的输出端子，或者进一步解码可能发生。

[0003]解码发生的速度与读出时间一起确定存储器的总体速度。为了帮助提高存储器的速度，可以减少读出时间。近年来，差分读出技术通常已经用来增加高速存储器的速度。

[0004]同时，读出放大器必须正确地读出所选存储单元的状态。但是，差分数据线的读出放大器也可能容易受称作读出线干扰的问题的影响。当差分读出放大器预先充电到电源电压，这使得读出放大器不能够分辨逻辑状态长达延长的一段时间时，读出线干扰发生。在最坏的情况下，也可能不正确地识别逻辑状态。对于制造工艺窗口中的大多数点，读出放大器可能能够恢复。但是，读出放大器可能最终无法分辨存储单元的正确逻辑状态。结果是许多集成电路将不得不废弃，虽然它们已经在正常制造差异内处理。

[0005]而且，存储密度已经随着时间增长，通常遵循“摩尔定律”。虽然最终可能存在对存储密度的绝对物理限制，但还没有遇到。因此，读出放大方案能够适应更高的密度而无需重新设计将是期望的。

[0006]因此，需要的是一种具有快速读出时间、对读出线干扰免疫性，并且可以容易地缩放到更高密度的存储器。根据本发明的存储器提供这种益处，并且这些和其他特征和优点将考虑到结合详细描述进行的附图而变得更清楚。

附图说明

[0007]可以更好地理解本公开内容，并且它的许多特征和优点通过参考附随附图变得对本领域技术人员显然，其中相同的参考数字指示类似或完全相同的项目。

[0008]图1以部分框图和部分逻辑图形式说明根据本发明的存储器；

[0009]图2以部分逻辑图和部分示意图形式说明图1的存储器的一部分；

[0010]图3以部分逻辑图和部分示意图形式说明图1的存储器的锁存器；

[0011]图4说明在理解图1的存储器的操作时有用的控制信号的时序图；

[0012]图5说明显示最坏情况位线干扰条件的图1的存储器的存取周期的时序图；以及

[0013]图6以部分框图和部分示意图形式说明根据本发明另一种实施方案的存储器，其说明使用公开的读出放大器技术的存储器的可扩展性。

具体实施方式

[0014]在一种形式中，存储器包括第一和第二读出放大器、第一逻辑门、第一三态驱动器以及锁存器。第一读出放大器耦连到第一局部数据线并且具有将指示所选存储单元的状态的信号提供到第一局部数据线上的输出端子。第二读出放大器耦连到第二局部数据线并且具有将指示所选存储单元的状态的信号提供到第二局部数据线上的输出端子。第一逻辑门具有耦连到第一读出放大器的输出端子的第一输入端子，耦连到第二读出放大器的输出端子的第二输入端子，以及输出端子。第一三态驱动器具有耦连到第一逻辑门的输出端子的数据输入端子，用于接收第一选择信号的控制输入端子，以及耦连到全局数据线的输出端子。锁存器具有耦连到全局数据线的输入/输出端子。

[0015]这种存储器还可以包括分别预先充电第一和第二局部数据线的第一和第二读出放大器预先充电电路。在一种特殊实施方案中，第一和第二读出放大器预先充电电路分别将第一和第二局部数据线预先充电到逻辑高电平，并且第一逻辑门包括NAND门。锁存器也可以进一步具有用于接收锁存信号的控制输入端子。

[0016]在一种特殊实施方案中，第一读出放大器还具有用于接收第一使能信号的使能输入端子，并且第二读出放大器还具有用于接收第二使能信号的使能输入端子。在该实施方案中，存储器还包括在存储器存取周期的第一部分期间激活第一和第二使能信号的一个，以及在存储器存取周期的第一部分之后的存储器存取周期的第二部分期间激活锁存信号的控制电路。在该特殊实施方案中，锁存器还具有用于接收预先充电信号的预先充电输入端子，其中控制电路在存储器存取周期的第一部分之前的存储器存取周期的第三部分期间激活预先充电信号。

[0017]存储器也可以进一步包括第三和第四读出放大器、第二逻辑门以及第二三态驱动器。第三读出放大器耦连到第三局部数据线并且具有将指示所选存储单元的状态的信号提供到第三局部数据线上的输出端子。第四读出放大器耦连到第四局部数据线并且具有将指示所选存储单元的状态的信号提供到第四局部数据线上的输出端子。第二逻辑门具有耦连到第三读出放大器的输出端子的第一输入端子，耦连到第四读出放大器的输出端子的第二输入端子，以及输出端子。第二三态驱动器具有耦连到第二逻辑门的输出端子的数据输入端子，用于接收第一控制信号的控制输入端子，以及耦连到全局数据线的输出端子。

[0018]在另一种形式中，存储器包括第一组扇区。第一组扇区包括多个扇区，多个三态驱动器以及一个逻辑门。多个扇区的每个包括耦连到各自局部数据线的多个读出放大器，每个读出放大器具有将指示所选存储单元的状态的信号提供到相应局部数据线上的输出端子，以及逻辑门，其具有耦连到多个读出放大器的相应输出端子的多个输入端子，以及一个输出端子。多个三态驱动器的每个具有耦连到多个扇区中相应一个的逻辑门的输出端子的数据输入端子，用于接收多个选择信号中相应一个的控制输入端子，以及耦连到全局数据线的输出端子。锁存器具有耦连到全局数据线的输入/输出端子。

[0019]在该存储器中，第一组扇区还可以包括预先充电多个局部数据线的各个的多个读出放大器预先充电电路。每个读出放大器预先充电电路也可以将多个局部数据线的各个预先充电到逻辑高电平，并且多个扇区的每个的第一逻辑门包括NAND门。锁存器也可以进一步具有用于接收锁存信号的控制输入端子。该存储器也可以进一步包括至少一个另一组扇区，每个具有与第一组扇区基本上相同的组织和相应的全局数据线，以及多路复用器，其具有耦连到第一组扇区和至少一个另一组扇区的相应全局数据线的多个输入端子，用于接收组选择信号的控制输入端子，以及用于提供数据输出信号的输出端子。

[0020]在另一种形式中，提供一种读出存储器中数据的方法。该方法包括步骤：在第一多个局部数据线的每个上输出电压，电压代表第一多个块的相应一个中所选存储单元的状态；使能第一多个读出放大器的一个，第一多个读出放大器的每个耦连到第一多个局部数据线的各个；使用第一逻辑门检测第一多个读出放大器中被使能的一个是否正在驱动预先确定的逻辑电平；在全局数据线上驱动与第一逻辑门的输出相对应的电压；以及在全局数据线上锁存电压。

[0021]根据该实施方案，检测步骤可以包括使用NAND门检测第一多个读出放大器中被使能的一个是否正在驱动逻辑低的步骤。驱动步骤也可以包括响应第一扇区选择信号在全局数据线上选择性地驱动与第一逻辑门的输出相对应的电压的步骤。如果这样，该方法可以包括更多步骤：在第二多个局部数据线的每个上输出电压，电压代表第二多个块的相应一个中所选存储单元的状态；使能第二多个读出放大器的一个，第二多个读出放大器的每个耦连到第二多个局部数据线的各个；使用第二逻辑门检测第二多个读出放大器中被使能的一个是否正在驱动预先确定的逻辑电平；以及响应第二扇区选择信号在全局数据线上选择性地驱动与第二逻辑门的输出相对应的电压。

[0022]在一种特殊实施方案中，该方法也可以包括在使能步骤之前将第一多个局部数据线的每个预先充电到预先确定的逻辑电平的步骤。在该实施方案中，该方法还可以包括将第一多个位线的每个预先充电到逻辑高的步骤，并且检测步骤也可以包括检测多个读出放大器中被使能的一个是否正在驱动逻辑低的步骤。该方法也可以进一步包括在存储器存取周期的第一部分期间执行预先充电步骤；在第一部分之后的存储器存取周期的第二部分期间执行使能步骤；以及在第二部分之后的存储器存取周期的第三部分期间执行锁存步骤的步骤。

[0023]在再一种实施方案中，驱动步骤可以包括当包括第一多个块的扇区活动时，使用活动的三态驱动器在全局数据线上驱动与第一逻辑门的输出相对应的电压的步骤。

[0024]如在该详述和附加权利要求中使用的，除非另外在这里明确定义，对于本领域技术人员具有特殊意义的单词或短语将被给予该意义，并且这种意义可能随后参考可公开获得的技术字典或教科书建立。在这种明确定义或特殊技术意义不存在的情况下，单词或短语将具有在公认美国英语字典中陈述的一种或多种意义。当在这种字典中列出的单词或短语具有多种定义时，发明者打算使单词或短语覆盖不会与详述和原始权利要求中的至少一种实施方案不一致的所有定义。

[0025]现在转向附图，图1以部分框图和部分逻辑图形式说明根据本发明的存储器100。存储器100一般地包括扇区110、三态驱动器130、扇区140、三态驱动器160、全局数据线170、锁存器180和控制电路190。

[0026]扇区110一般地包括标记为“块0”的存储块112、标记为“块1”的存储块114、标记为“SA0”的读出放大器116、标记为“SA1”的读出放大器118以及NAND门120。存储块112和114每个包括一个或多个存储单元阵列，其具有由跨越由位线限定的多列的字线限定的多行。每个存储块将代表由行和列解码选择的存储单元的状态的电压输出到局部数据线上。这种行和列解码是常规的并且将不会进一步描述。读出放大器116具有连接到与存储块112相关联的局部数据线的输入端子，用于接收标记为“SA0_EN”的使能信号的使能输入端子，以及输出端子。读出放大器118具有连接到与存储块114相关联的局部数据线的输入端子，用于接收标记为“SA1_EN”的使能信号的使能输入端子，以及输出端子。NAND门120具有连接到读出放大器116的输出端子的第一输入端子，连接到读出放大器118的输出端子的第二输入端子，以及输出端子。

[0027]扇区140与扇区110组织相同，并且一般地包括标记为“块0”的存储块142、标记为“块1”的存储块144、标记为“SA0”的读出放大器146、标记为“SA1”的读出放大器148以及NAND门150。存储块142和144每个包括一个或多个存储单元阵列，其具有由跨越由位线限定的多列的字线限定的多行。每个存储块将代表由行和列解码选择的存储单元的状态的电压输出到局部数据线上。读出放大器146具有连接到与存储块142相关联的局部数据线的输入端子，用于接收标记为SA0_EN的使能信号的使能输入端子，以及输出端子。读出放大器148具有连接到与存储块144相关联的局部数据线的输入端子，用于接收标记为SA1_EN的使能信号的使能输入端子，以及输出端子。NAND门150具有连接到读出放大器146的输出端子的第一输入端子，连接到读出放大器148的输出端子的第二输入端子，以及输出端子。

[0028]三态驱动器130具有连接到NAND门120的输出端子的数据输入端子，用于接收标记为“SEC_SEL0”的信号的控制输入端子，以及连接到全局数据线170的输出端子。三态驱动器160具有连接到NAND门150的输出端子的数据输入端子，用于接收标记为“SEC_SEL1”的信号的控制输入端子，以及连接到全局数据线170的输出端子。锁存器180具有连接到全局数据线170的输入/输出端子，并且具有接收标记为

的信号的控制输入端子，以及接收标记为的信号的第二控制输入端子。

[0029]控制电路190具有接收标记为“时钟”的时钟信号的第一输入端子，接收标记为“地址”的地址信号的第二输入端子，接收标记为“控制”的控制信号的第三输入端子，以及提供信号SA0_EN、SA1_EN、SEC_SEL0、SEC_SEL1、和

的输出端子。注意如这里说明和描述的，信号可能由一个或多个物理信号线表示。例如，地址将包括至少那些用来选择“块0”或“块1”以及扇区110或扇区140的地址信号。

[0030]在基础操作中，存储器100执行常规行和列解码以选择连接到差分位线对的存储单元。扇区110中的块112和114，以及扇区140中的块142和144的每个中的字线响应解码行地址而激活。激活的字线上的每个存储单元将与存储单元状态相对应的电压提供到它连接到的差分位线对。扇区110中的块112和114，以及扇区140中的块142和144的每个中的位线对然后响应解码列地址而耦连到局部数据线对。存储器100的操作的该部分是常规的并且将不会进一步描述。

[0031]现在将描述读出方案。每个局部数据线对连接到相应读出放大器。虽然为了简单图1显示读出放大器具有连接到局部数据线的输入端子以及连接到相应NAND门输入的单独输出端子，它们实际上具有连接到局部数据线自身的输入/输出端子。该特征将在下面参考图2更充分地描述。注意在一种备选实施方案中，读出放大器可以实际地具有与局部数据线分离的输出端子。

[0032]局部数据线对上的读出放大器输入首先预先充电到逻辑高电压。然后，响应信号SA0_EN和SA1_EN，使用额外级别的地址解码选择扇区110中读出放大器116和118的相应一个，以及扇区140中读出放大器142和144的相应一个。被使能的读出放大器然后提供与读出的差分电压相对应的单端输出信号。如果局部数据线对中的第一局部数据线与第二局部数据线之间显现正电压，则相应读出放大器将小差分电压放大成大电压并且在它的输出上提供逻辑低信号(补充局部数据线)。没有被使能的读出放大器不影响预先充电的电压，并且小差分电压不够大以至于降低输出局部数据线到逻辑低。因此，扇区110中NAND门120的一个输入和扇区140中NAND门150的一个输入将识别为逻辑高，同时另一个输入将识别为与所选存储单元相对应的逻辑状态。

[0033]NAND门120和150分别连接到三态驱动器130和160。三态驱动器130和160分别由响应另一个级别的地址解码而激活的信号SEC_SEL0和SEC_SEL1使能。因此，一个三态驱动器将在全局数据线170上驱动与所选块中存储单元的逻辑电平相对应的电压，而另一个将与全局数据线170隔离。

[0034]注意在另一种实施方案中，局部数据线可以预先充电为低而不是高。在该实施方案中，NAND门120和150将由OR门代替。

[0035]锁存器180为了准备最终输出提供另外级别的读出和锁存。像局部数据线一样，全局数据线170被预先充电并且锁存器180为此包括预先充电电路，这将在下面参考图2更充分地描述。

[0036]控制电路190接收时钟、地址和控制信号并且提供到目前为止描述的各种选择信号(以及图1中没有显示的其他)，包括SA0_EN、SA1_EN、SEC_SEL0、SEC_SEL1、

和

存储器100是同步存储器，并且控制电路190响应时钟信号提供各种控制信号。各种预先充电和读出事件的时序将在下面参考图4和5更充分地描述。

[0037]存储器100具有非常快速的读出同时防护免受读出线干扰。读出快，因为逻辑门和三态驱动器在低评价方向上高度偏离，也就是读出逻辑低电平。因此，逻辑门例如NAND门120的转换点设置得比标称逻辑门(也就是具有中间电源转换点的逻辑门)的转换点高，并且三态驱动器例如三态驱动器130的转换点设置得比标称逻辑门的转换点低。局部数据线和全局数据线预先充电以利用该偏离的评价边缘。对读出线干扰的免疫性由逻辑门和驱动器完全静态的事实实现，与现有技术的动态读出方案相比较。因此在读出线干扰之后，无论多么严重，期望的高逻辑电平可以完全恢复在全局数据线上。另外，读出方案可以在多个维度上扩展，使得存储器100可以容易地扩展到更高的密度。这些优点现在将在下面关于图2-6更充分地描述。

[0038]图2以部分逻辑图和部分示意图形式说明图1的存储器100的部分200。部分200包括更详细显示的读出放大器116、NAND门120、同样更详细显示的三态驱动器130、读出放大器预先充电电路210、NAND门240、反相器242和244，以及NAND门246。

[0039]读出放大器116包括P通道金属氧化物半导体(MOS)晶体管222、N通道MOS晶体管224、P通道晶体管226、N通道晶体管228以及N通道晶体管230。晶体管222具有连接到标记为“V_DD”的正电源电压端子的源极，连接到差分对的第一局部数据线202的栅极，以及漏极。V_DD是具有大约1.8伏特额定电压的更正性电源电压端子，但是可以是适合于涉及的晶体管技术的其他适当值。晶体管224具有连接到晶体管222的漏极的漏极，连接到局部数据线202的栅极，以及源极。晶体管226具有连接到V_DD的源极，连接到差分对的第二局部数据线204和连接到晶体管222和224的漏极的栅极，以及连接到晶体管222和224的栅极的漏极。晶体管228具有连接到晶体管226的漏极和连接到晶体管222和224的栅极的漏极，连接到局部数据线204和连接到晶体管222和224的漏极的栅极，以及连接到晶体管224的源极的源极。晶体管230具有连接到晶体管224和228的源极的漏极，用于接收信号SA0_EN的栅极，以及连接到标记为“V_SS”的电源电压端子的源极。V_SS是具有大约0伏特额定电压的接地电源电压端子。

[0040]读出放大器预先充电电路210包括P通道MOS晶体管212，214和216。晶体管212具有连接到V_DD的源极，用于接收标记为

的控制信号的栅极，以及连接到局部数据线202的漏极。晶体管214具有连接到V_DD的源极，用于接收控制信号

的栅极，以及连接到局部数据线204的漏极。晶体管216具有连接到局部数据线202的第一源极-漏极端子，用于接收控制信号

的栅极，以及连接到局部数据线204的第二源极/漏极端子。

[0041]NAND门120具有连接到局部数据线204上读出放大器116的输出端子的第一端子，连接到读出放大器118(图2中没有显示)的输出的第二输入端子，以及输出端子。

[0042]三态驱动器电路130包括反相器250、P通道MOS晶体管252和254，以及N通道MOS晶体管256和258。反相器250具有接收信号SEC_SEL0的输入端子，以及输出端子。晶体管252具有连接到V_DD的源极，连接到反相器250的输出端子的栅极，以及漏极。晶体管254具有连接到晶体管252的漏极的源极，连接到NAND门120的输出端子的栅极，以及连接到全局数据线170的漏极。晶体管256具有连接到晶体管254的漏极的漏极，连接到NAND门120的输出端子的栅极，以及源极。晶体管258具有连接到晶体管256的源极的漏极，用于接收信号SEC_SEL0的栅极，以及连接到V_SS的源极。

[0043] NAND门240具有连接到局部数据线202的第一端子，连接到块114中相应局部数据线202的第二输入端子，以及未连接的输出端子。反相器242具有接收控制信号SA0_EN的输入端子，以及输出端子。反相器244具有接收控制信号SA1_EN的输入端子，以及输出端子。NAND门246具有连接到反相器242的输出端子的第一输入端子，连接到反相器244的输出端子的第二输入端子，以及连接到反相器250的输入端子和连接到晶体管258的栅极的输出端子以将信号SEC_SEL0提供到那里。

[0044]在存取的预先充电部分期间，控制电路190以逻辑低激活

晶体管212和214变得导电，将局部数据线202和204拉至VDD。同时，晶体管216通过将它们连接在一起而均衡局部数据线202和204。

[0045]在预先充电部分之后的读出部分期间，在

已经去激活之后，位线开始显现局部数据线202与204之间的差分电压。控制电路190激活SA0_EN，使得晶体管230变得导电并且读出放大器116变得活动。读出放大器116基本上是一对交叉耦连的CMOS反相器，但是存储器100仅使用数据线204执行单端读出。信号SEC_SEL0由反相器242，244和NAND门246从信号SA0_EN和SA1_EN显现，所以如所示，来自扇区110和140的仅一个SA0_EN被激活。作为选择，SA0_EN和SA1_EN可以排除扇区选择信息并且信号SEC_SEL0和SEC_SEL1可以是独立的信号。当有效时，SEC_SEL0通过使得下拉部分中的晶体管258导电，同时使得上拉部分中的晶体管252通过反相器250类似地导电而激活读出放大器116。

[0046]图3以部分逻辑图和部分示意图形式说明图1的存储器100的锁存器180。锁存器180包括P通道MOS晶体管302，304和306，N通道MOS晶体管308，310和312，以及反相器314和316。晶体管302具有连接到V_DD的源极，用于接收控制信号

的栅极，以及连接到全局数据线170的漏极。晶体管304具有连接到V_DD的源极，用于接收控制信号

的栅极，以及漏极。晶体管306具有连接到晶体管304的漏极的源极，栅极以及源极。晶体管308具有连接到晶体管306的漏极的漏极，栅极以及源极。晶体管310具有连接到晶体管308的源极的漏极，栅极以及源极。晶体管312具有连接到晶体管310的源极的漏极，用于接收控制信号

的栅极，以及连接到V_SS的源极。反相器314具有连接到晶体管306和308的漏极的输入端子，以及连接到晶体管306和308的栅极的输出端子。反相器316具有接收控制信号

的输入端子，以及连接到晶体管310的栅极的输出端子。

[0047]在存取开始时发生的全局数据线预先充电部分期间，控制电路190以逻辑低来去激活信号

逻辑低使得晶体管302导电，将全局数据线170上的电压升高至基本上V_DD。同时，逻辑低电压使得晶体管312不导电，禁止锁存器部分。随后，

变高，使得预先充电晶体管302不导电而晶体管312导电。但是，需要另外的控制信号

使得锁存器部分操作，并且当

变低时，晶体管304变得导电并且通过反相器316晶体管310也导电。

[0048]现在将关于图4一般地说明各种信号的时序，其说明在理解图1的存储器100的操作时有用的控制信号的时序图400。在时序图400中，水平轴表示时间，而垂直轴表示以伏特为单位的电压。图4说明四个信号：标记为“V₂₀₂”的局部数据线202上的电压，标记为“V₂₀₄”的局部数据线204上的电压，标记为“V₂₀₂”的全局数据线170上的电压，以及控制信号SA0_EN。同样显示标记为“t0”、“t1”、“t2”和“t3”的四个时间点。t0与t1之间的时间段限定全局预先充电时期410，t1与t2之间的时间限定读出时期420，以及t2与t3之间的时间限定锁存和局部预先充电时期430。

[0049]在全局预先充电时期410期间，SA0_EN在逻辑低无效，

在逻辑低有效，并且

在逻辑高无效。V170为高，但是同时在全局预先充电时期410中，激活的字线上和所选位线对上的存储单元开始显现局部数据线之间的差分电压。在图4的实例中，这是V₂₀₂与V₂₀₄之间的正差分。在时间t1周围，SA0_EN在逻辑高变得有效，使能读出放大器116，并且

在逻辑高变得无效，同时在逻辑高保持无效。最初因为局部数据线202和204上的电压已经预先充电到逻辑高，晶体管224和226都基本上导电。该导电性最初减小V₂₀₂和V₂₀₄，但是所选存储单元也用来将局部数据线204拉低。因此晶体管226比晶体管222早开始变得导电，并且开始将局部数据线202拉高，同时V₂₀₄连续降低。最终通过NAND门120、三态驱动器130和锁存器180的进一步动作，局部数据线202与204之间的差分电压使得V₁₇₀降低，并且在读出时期420结束时，V₁₇₀已经降低到逻辑低电压。

[0050]在随后的锁存和局部预先充电时期430期间，

在逻辑高保持无效并且

在逻辑低变得有效。读出的电压锁存在全局数据线170上，同时SA0_EN降低到逻辑低并且禁止读出放大器116。在几乎同时，信号

在逻辑低变得有效，并且为了准备随后的存取周期而预先充电和均衡局部数据线。

[0051]图5说明显示最坏情况位线干扰条件的图1的存储器100的存取周期的时序图500。在时序图500中，水平轴表示时间而垂直轴表示以伏特为单位的电压。图5说明由如上图4中的时间点t0、t1、t2和t3描绘的全局预先充电时期510、读出时期520以及锁存和局部预先充电时期530期间的如上V₂₀₂，V₂₀₄和V₁₇₀。图5也显示标记为“V120”的NAND门120的输出的电压。在图5中说明的最坏情况条件下，这通常对应于低N通道晶体管阈值和高P通道晶体管阈值(在绝对意义上)，在晶体管226和222开始变得导电之前V202和V204都显著降低。在读出时期520的中间部分期间V120开始升高，但是然后开始降低。因此，NAND门120和三态驱动器130的静态特性允许存储器100在最坏情况条件期间从读出线干扰中恢复，同时NAND门120的高转换点和三态驱动器130的低转换点同时允许存储器100提供快速的读出速度。

[0052]图6以部分框图和部分示意图形式说明根据本发明另一种实施方案的存储器600，其说明使用公开的读出放大器技术的存储器的可扩展性。存储器600具有上面参考图1-5描述的快速读出速度和对读出线干扰的免疫性，而且已经以模块方式扩展到更大的密度。除非另外注释，存储器600的元件与存储器100的相应元件相同。图6一般地说明分别标记为“扇区组0”、“扇区组1”和“扇区组P-1”的P组610扇区620，630和640。每组扇区具有相同的组织，并且图6更详细地说明组620。组620包括N个扇区621，例如标记为“扇区0”的扇区622，标记为“扇区1”的扇区624，以及标记为“扇区N-1”的扇区626。每个扇区包括M个存储块，每个由读出放大器连接到NAND门的输入。每个扇区具有连接到相应三态驱动器并且由相应信号选择的输出，包括对应于扇区622并且由信号SEC_SEL0选择的三态驱动器623，对应于扇区624并且由信号SEC_SEL1选择的三态驱动器625，以及对应于扇区626并且由信号SEC_SELN-1选择的三态驱动器627。三态驱动器623，635和627的输出连接到锁存器629耦连到的全局数据线628。

[0053]组630和640与组620组织相同。与图1的控制电路190类似的控制电路也在组级别执行另外级别的解码从而提供标记为“GROUP_SEL”的另外控制信号。为了在组级别执行选择，存储器600包括具有P个输入端子的多路复用器650，包括连接到组620的全局数据线629的输入端子，连接到组630的全局数据线的输入端子，连接到组640的全局数据线的输入端子，用于接收信号GROUP_SEL的控制输入端子，以及提供标记为“D_OUT”的另外输出信号的输出端子。

[0054]通过使用上面关于图2-5描述的读出放大器方案，存储器600可以在另外的维度中扩展。此外，每个维度具有任意大小。因此，每个扇区具有连接到NAND门的M个相应输入并且限定第一维度的M个块，N个扇区每个由相应三态驱动器连接到公共全局数据线并且限定第二维度，以及P组扇区每个连接到P个输入的多路复用器650的相应输入并且限定第三维度。因此存储器600包括M×N×P块存储单元。

[0055]虽然已经在前面的详述中展示了至少一种实例实施方案，应当理解存在多种变化。同样应当理解，一种或多种实例实施方案仅是实例，而不打算以任何方式限制本发明的范围、适用性或构造。相反地，前面的详述将为本领域技术人员提供实现该一种或多种实例实施方案的方便路线图。应当理解，可以在元件的功能和排列方面做各种改变而不背离如在附加权利要求及其法律等价物中陈述的本发明的范围。

Claims (20)

1.一种存储器，包括：

第一读出放大器，耦连到第一局部数据线，具有用于将指示所选存储单元的状态的信号提供到所述第一局部数据线上的输出端子；

第二读出放大器，耦连到第二局部数据线，具有用于将指示所选存储单元的状态的信号提供到所述第二局部数据线上的输出端子；

第一逻辑门，具有耦连到所述第一读出放大器的所述输出端子的第一输入端子、耦连到所述第二读出放大器的所述输出端子的第二输入端子、以及输出端子；

第一三态驱动器，具有耦连到所述第一逻辑门的所述输出端子的数据输入端子、用于接收第一选择信号的控制输入端子、以及耦连到全局数据线的输出端子；以及

锁存器，具有耦连到所述全局数据线的输入/输出端子。

2.根据权利要求1的存储器，还包括分别预先充电所述第一和第二局部数据线的第一和第二读出放大器预先充电电路。

3.根据权利要求2的存储器，其中所述第一和第二读出放大器预先充电电路分别将所述第一和第二局部数据线预先充电到逻辑高电平，并且所述第一逻辑门包括NAND门。

4.根据权利要求1的存储器，其中所述锁存器还具有用于接收锁存信号的第一控制输入端子。

5.根据权利要求4的存储器，其中所述第一读出放大器还具有用于接收第一使能信号的使能输入端子，并且所述第二读出放大器还具有用于接收第二使能信号的使能输入端子，以及其中该存储器还包括在存储器存取周期的第一部分期间激活所述第一和第二使能信号的一个，以及在所述存储器存取周期的所述第一部分之后的所述存储器存取周期的第二部分期间激活所述锁存信号的控制电路。

6.根据权利要求5的存储器，其中所述锁存器还具有用于接收预先充电信号的预先充电输入端子，其中所述控制电路在所述存储器存取周期的所述第一部分之前的所述存储器存取周期的第三部分期间激活所述预先充电信号。

7.根据权利要求1的存储器，还包括：

第三读出放大器，耦连到第三局部数据线，具有用于将指示所选存储单元的状态的信号提供到所述第三局部数据线上的输出端子；

第四读出放大器，耦连到第四局部数据线，具有用于将指示所选存储单元的状态的信号提供到所述第四局部数据线上的输出端子；

第二逻辑门，具有耦连到所述第三读出放大器的所述输出端子的第一输入端子、耦连到所述第四读出放大器的所述输出端子的第二输入端子、以及输出端子；以及

第二三态驱动器，具有耦连到所述第二逻辑门的所述输出端子的数据输入端子、用于接收第一控制信号的控制输入端子、以及耦连到所述全局数据线的输出端子。

8.一种存储器，包括：

第一组扇区，包括：

多个扇区，每个扇区包括耦连到各自局部数据线的多个读出放大器，每个读出放大器具有用于将指示所选存储单元的状态的信号提供到相应局部数据线上的输出端子、以及逻辑门，逻辑门具有耦连到所述多个读出放大器的相应输出端子的多个输入端子、以及一个输出端子；

多个三态驱动器，每个具有耦连到所述多个扇区中相应一个的所述逻辑门的所述输出端子的数据输入端子、用于接收多个选择信号中相应一个的控制输入端子、以及耦连到全局数据线的输出端子；以及

锁存器，具有耦连到所述全局数据线的输入/输出端子。

9.根据权利要求8的存储器，其中所述第一组扇区还包括预先充电所述多个局部数据线的分别每一个的多个读出放大器预先充电电路。

10.根据权利要求8的存储器，其中每个读出放大器预先充电电路将所述多个局部数据线的各个预先充电到逻辑高电平，并且所述多个扇区的每个的所述第一逻辑门包括NAND门。

11.根据权利要求8的存储器，其中所述锁存器还具有用于接收锁存信号的控制输入端子。

12.根据权利要求8的存储器，还包括：

至少一个另一组扇区，每个具有与所述第一组扇区基本上相同的组织和相应的全局数据线；以及

多路复用器，具有耦连到所述第一组扇区和所述至少一个另一组扇区的相应全局数据线的多个输入端子、用于接收组选择信号的控制输入端子、以及用于提供数据输出信号的输出端子。

13.一种读出存储器中数据的方法，包括步骤：

在第一多个局部数据线的每个上输出电压，所述电压代表第一多个块的相应一个中所选存储单元的状态；

使能第一多个读出放大器的一个，所述第一多个读出放大器的每个耦连到所述第一多个局部数据线的分别每一个；

使用第一逻辑门检测所述第一多个读出放大器中所述被使能的一个是否正在驱动预先确定的逻辑电平；

在全局数据线上驱动与所述第一逻辑门的输出相对应的电压；以及

在所述全局数据线上锁存电压。

14.根据权利要求13的方法，其中所述检测步骤包括步骤：

使用NAND门检测所述第一多个读出放大器中所述被使能的一个是否正在驱动逻辑低。

15.根据权利要求13的方法，其中所述驱动步骤包括步骤：

响应第一扇区选择信号在所述全局数据线上选择性地驱动与所述第一逻辑门的输出相对应的所述电压。

16.根据权利要求15的方法，还包括步骤：

在第二多个局部数据线的每个上输出电压，所述电压代表第二多个块的相应一个中所选存储单元的状态；

使能第二多个读出放大器的一个，所述第二多个读出放大器的每个耦连到所述第二多个局部数据线的各个；

使用第二逻辑门检测所述第二多个读出放大器中所述被使能的一个是否正在驱动预先确定的逻辑电平；以及

响应第二扇区选择信号在所述全局数据线上选择性地驱动与所述第二逻辑门的输出相对应的电压。

17.根据权利要求13的方法，还包括步骤：

在所述使能步骤之前，将所述第一多个局部数据线的每个预先充电到预先确定的逻辑电平。

18.根据权利要求17的方法，还包括步骤：

将所述第一多个位线的每个预先充电到逻辑高；以及其中所述检测步骤包括步骤：

检测所述多个读出放大器中所述被使能的一个是否正在驱动逻辑低。

19.根据权利要求17的方法，还包括步骤：

在存储器存取周期的第一部分期间执行所述预先充电步骤；

在所述第一部分之后的所述存储器存取周期的第二部分期间执行所述使能步骤；以及

在所述第二部分之后的所述存储器存取周期的第三部分期间执行所述锁存步骤。

20.根据权利要求13的方法，其中所述驱动步骤包括步骤：

当包括所述第一多个块的扇区活动时，使用活动的三态驱动器在所述全局数据线上驱动与所述第一逻辑门的所述输出相对应的所述电压。

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