CN101197103B

CN101197103B - 数据驱动器以及使用它的显示装置

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Publication number: CN101197103B
Application number: CN2007101988136A
Authority: CN
Inventors: 中村一雄
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Technology Corp; Renesas Electronics Corp
Priority date: 2006-12-07
Filing date: 2007-12-07
Publication date: 2011-06-08
Anticipated expiration: 2027-12-07
Also published as: US20080136799A1; US20120170706A1; CN101197103A; JP2008145603A; JP5019427B2; US8223107B2

Abstract

本发明涉及一种数据驱动器电路，包括：时钟控制电路，其被配置以与时钟信号同步地产生移位时钟信号；移位寄存器电路，其具有级联连接的触发器并且被配置以与时钟信号同步地移位脉冲信号；以及控制电路，其被配置以响应来自所述移位寄存器的移位的脉冲信号来接收显示数据，并且根据显示数据驱动显示部分的显示线以便在显示部分上显示该显示数据。触发器被以N(N是等于或大于2的整数)个触发器为单位集合成M(M是等于或大于2的整数)个部分移位寄存器，并且以部分移位寄存器为单位复位移位寄存器电路。

Description

数据驱动器以及使用它的显示装置

背景技术

技术领域

本发明涉及一种数据驱动器和一种用于通过使用该数据驱动器显示显示数据的显示装置。

背景技术

目前已经广泛使用显示装置，例如TFT(薄膜晶体管)型液晶显示装置、简单矩阵型液晶显示装置、电致发光(EL)显示装置、和等离子体显示装置等。

作为现有显示装置的一个实例，将要描述TFT型液晶显示装置。图1示出了现有的TFT型液晶显示装置101的结构。该显示装置101包括时序控制器2、栅极驱动器120、数据驱动器130和液晶面板10。

液晶面板10包括以矩阵形式设置在玻璃基板3上的多个像素11。例如，(m×n)个像素11(m和n是等于或大于2的整数)被设置在玻璃基板3上。(m×n)个像素11中的每一个包括薄膜晶体管(TFT)12和像素电容器15。像素电容器15包括像素电极和与该像素电极相对的计数器电极。TFT12包括漏电极13、连接到像素电极的源电极14、以及栅电极16。

栅极驱动器120连接到m个栅极线G1到Gm的一端。数据驱动器30连接到n个数据线D1到Dn的一端。m个栅极线G1到Gm分别连接到m行中的像素11的TFT 12的栅电极16。n个数据线分别连接到n列中的像素11的TFT 12的漏电极13。

时序控制器2将栅极时钟信号GCLK提供给栅极驱动器20以便在一个水平周期中选择和驱动栅极线的其中一个。而且，时序控制器2将时钟信号CLK和单线显示数据DATA提供给数据驱动器130。用于一个水平线的数据DATA含有与数据线D1到Dn对应的n个显示数据。

数据驱动器30根据时钟信号CLK将n个显示数据输出到n个数据线D1到Dn。此时，将与被驱动的栅极线和n个数据线D1到D2对应的(1×n)个像素11的TFT 12导通。因此，n个显示数据被写入到(1×n)个像素11的像素电容器15上，这会一直保持直到显示数据的下一个写入操作。为此，n个显示数据被显示为单线显示数据DTAT。

数据驱动器130包括K个数据驱动器电路130-1到130-K，它们以此顺序级联排列地连接在一起，以允许显示n个像素。图2示出了数据驱动器电路130的结构。应该注意到，“K”是等于或大于2的整数，其满足n/y(n＞y，y为等于或大于2的整数)。K个数据驱动器电路130-1到130-K中的每一个包括内部信号电路40、移位寄存器电路131、数据寄存器电路32、锁存电路33、电平转换器电路34、数字/模拟(D/A)转换器电路35、数据输出电路36、以及灰度电压生成电路37。

内部信号电路40连接到移位寄存器电路131。移位寄存器电路131连接到数据寄存器电路32，且数据寄存器电路32连接到锁存电路33。锁存电路33连接到电平转换器电路34，且电平转换器电路34连接到D/A转换器电路35。D/A转换器电路35连接到数据输出电路36和灰度电压生成电路37。数据输出电路36的Y个输出缓存器分别连接到y个数据线D1到Dy。

灰度电压生成电路37包括如图3所示的串联连接的多个γ校正电阻元件。灰度电压生成电路37通过多个γ校正电阻元件对电源电路(未示出)提供的参考电压之间的差值进行分压以生成多个灰度电压。例如，当执行64个灰度级的显示时，灰度电压生成电路37通过63个γ校正电阻元件R0到R62对参考电压进行分压，并且生成正极性灰度电压。以同样方式生成负极性灰度电压。

移位寄存器电路131包括y个寄存器(未示出)，且数据寄存器电路32包括y个寄存器(未示出)。锁存电路33包括y个锁存器(未示出)。且电平转换器电路34包括y个电平转换器(未示出)。

D/A转换器电路35包括y个D/A转换器(参见图4)。y个D/A转换器包含输出正极性灰度电压的P型转换器(PchDAC)和输出负极性灰度电压的N型转换器(NchDAC)。例如，上述y个D/A转换器中，奇数的D/A转换器为PchDAC，偶数的D/A转换器为NchDAC。D/A转换器电路35还包括y个开关元件(参见图4)，用于执行其中将正极性灰度电压和负极性灰度电压交替施加到像素11的反相驱动。数据输出电路36包括y个输出缓存器或者放大器(参见图4)。

时序控制器2将时钟信号CLK施加到K个数据驱动器电路130-1到130-K，在一个水平周期中将单线显示数据DATA施加到K个数据驱动器电路130-1到130-K，并且将移位脉冲信号STH作为启动脉冲信号施加到数据驱动器电路130-1。数据驱动器电路130-i响应于时钟信号CLK和移位脉冲信号STH，将包含在单线显示数据DATA中的y个显示数据分别输出到y个数据线D1到Dy。应该注意，“i”是满足1≤i≤K的整数。

在这种情况下，数据驱动器电路130-1的内部信号电路40根据从时序控制器2提供的移位脉冲信号STH生成复位信号RESET和内部移位脉冲信号ISTH，该内部移位脉冲信号从复位信号RESET延迟预定数量的时钟，并且将那些信号输出到移位寄存器电路131。响应该复位信号，数据驱动器电路130-i(i＝1、2、......、K)的移位寄存器电路131的y个移位寄存器被复位(下文将要描述)。

在数据驱动器电路130-i(在这种情况下，i＝1、2、......、K)中，移位寄存器电路131的y个移位寄存器中的每一个与时钟信号CLK同步地依次移位内部移位脉冲信号ISTH，并且将该移位信号输出到数据寄存器电路32的y个数据寄存器。移位寄存器电路131的y个移位寄存器将内部移位脉冲ISTH输出到数据寄存器电路32的第y个数据寄存器，并且将其输出到数据驱动器电路130-(i+1)(在这种情况下，i＝1、2、......、K-1)。在数据驱动器电路130-K中，移位寄存器电路131的y个移位寄存器的每一个与时钟信号CLK同步地依次移位内部移位脉冲信号ISTH，并且将该移位信号输出到数据寄存器电路32的y个数据寄存器。

在数据驱动器电路130-i中，y个移位寄存器中的每一个与来自移位寄存器电路131中的y个移位寄存器的内部移位脉冲信号ISTH同步地从时序控制器2中获得y个显示数据，并且将它们输出到锁存电路33的y个锁存器。y个锁存器同时锁存来自数据寄存器电路32的y个数据寄存器中的y个显示数据，并且将它们输出到电平转换器电路34的y个电平转换器。y个电平转换器中的每一个对y个显示数据进行电平转换，y个电平转换器将它们输出到D/A转换器电路35的y个D/A转换器。y个D/A转换器对从电平转换器电路34的y个电平转换器输出的y个显示数据进行数字-模拟转换。例如，如图4所示，用作奇数(第1个、第3个、......、第(y-1)个)D/A转换器的每个PchDAC根据从奇数(第1个、第3个、……、第(y-1)个)电平转换器的相应的一个输出的显示数据，从正极性的64个灰度电压之中选择输出灰度电压，并且将选择出的电压通过相应的一个奇数(第1个、第3个、......、第(y-1)个)开关元件输出到数据输出电路36的相应的一个奇数(第1个、第3个、……、第(y-1)个)输出缓存器中。而且，用作偶数(第2个、第4个、......、第y个)D/A转换器的每个NchDAC根据相应的一个偶数(第2个、第4个、……、第y个)电平转换器输出的显示数据，从负极性的64个灰度电压之中选择出输出灰度电压，并且将选择出的电压通过相应的一个偶数(第2个、第4个、......、第y个)开关元件输出到数据输出电路36的相应的一个偶数(第2个、第4个、……、第y个)输出缓存器。

而且，为了进行反向驱动，如图4所示，用作奇数(第1个、第3个、......、第(y-1)个)D/A转换器的每个PchDAC根据相应的一个奇数(第1个、第3个、……、第(y-1)个)电平转换器输出的显示数据，从64个灰度的正极性的灰度电压之中选择出输出灰度电压，并且将选择出的电压通过相应的一个奇数(第1个、第3个、......、第(y-1)个)开关元件输出到数据输出电路36的相应的一个偶数(第2个、第4个、……、第y个)输出缓存器。而且，用作偶数(第2个、第4个、......、第y个)D/A转换器的每个NchDAC根据相应的一个偶数(第2个、第4个、……、第y个)的电平转换器输出的显示数据，从负极性的64个灰度电压之中选择出输出灰度电压，并且将选择出的电压通过相应的一个偶数(第2个、第4个、......、第y个)开关元件输出到数据输出电路36的相应的一个奇数(第1个、第3个、……、第(y-1)个)输出缓存器。

这样，上述y个D/A转换器中的每一个将y个输出灰度电压输出到数据输出电路36的y个输出缓存器。y个输出缓存器将来自D/A转换器电路35的y个显示数据输出到y个数据线D1到Dy。

图5示出了数据驱动器电路130-i的移位寄存器电路131的结构。数据驱动器电路130-i的移位寄存器电路131是32位移位寄存器电路(y＝32)，其包括八个4位部分移位寄存器SR1到SR8，它们以此顺序级联连接。如图6所示，八个部分移位寄存器SR1到SR8中的每一个包括四个同步D型触发器(下文称为触发器)F1到F4，它们以此顺序级联连接。四个触发器F1到F4需要被复位(初始化)，然后再经历正常操作，这是由于它们的输出状态在某些环境下，例如，恰好在施加电压之后以及恰好在对双向寄存器的传送方向进行切换之后而变得不稳定。因此，除了时钟输入(C)、数据输入(D)以及输出(Q)之外，四个触发器F1到F4中的每一个还具有复位输入(R)。四个触发器F1到F4的每个输出(Q)连接到上述数据寄存器电路32。

数据驱动器电路130-1的部分移位寄存器SR1中的触发器F1的数据输入(D)连接到其内部信号电路40，并且对其施加内部移位脉冲信号ISTH。数据驱动器电路130-i的部分移位寄存器SRj中的触发器F4的输出(Q)被连接到数据驱动器电路130-i的部分移位寄存器SR(j+1)中的触发器F1的数据输入(D)。应该注意，“j”是满足1≤j≤7的整数。数据驱动器电路130-i的部分移位寄存器SR8中的触发器F4的输出(Q)被连接到数据驱动器电路130-(i+1)的部分移位寄存器SR1中的触发器F1的数据输入(D)。数据驱动器电路130-i的八个部分移位寄存器SR1到SR8的每个时钟输入(C)被连接到时序控制器2，并且对其施加时钟信号CLK。数据驱动器电路130-i的八个部分移位寄存器SR1到SR8的每个复位输入(R)被连接到其内部信号电路40，并且对其施加复位信号RESET。

现在，在K个数据驱动器电路130-1到130-K之中，将要描述数据驱动器电路130-1的移位寄存器电路131的工作过程。时序控制器2总是将时钟信号CLK输出到K个数据驱动器电路130-1到130-K的每个移位寄存器电路131。

当对K个数据驱动器电路130-1到130-K的移位寄存器电路131进行复位(初始化)时，数据驱动器电路130-1的内部信号电路40根据时序控制器2提供的移位脉冲信号STH生成复位信号RESET和内部移位脉冲信号ISTH，该内部移位脉冲信号被从复位信号RESET延迟预定数量的时钟，并且将那些信号输出到移位寄存器电路131。

首先，数据驱动器电路130-1的内部信号电路40将复位信号RESET输出到移位寄存器电路131的部分移位寄存器SR1到SR8。复位信号RESET处于高电平。此时，每个部分移位寄存器SR1到SR8根据复位信号RESET被复位为初始状态。然后，数据驱动器电路130-1的内部信号电路40将内部移位脉冲信号ISTH输出到移位寄存器电路131的部分移位寄存器SR1中的触发器F1。内部移位脉冲信号ISTH处于高电平。例如，部分移位寄存器SRj与时钟信号CLK同步地将内部移位脉冲信号ISTH输出到数据寄存器电路32四次，并且将内部移位脉冲信号ISTH(在与时钟信号CLK同步四次时)输出到部分移位寄存器SR(j+1)的触发器F1。部分移位寄存器SR8与时钟信号CLK同步地将部分移位寄存器SR7输出的内部移位脉冲信号ISTH输出到数据寄存器电路32四次，并且将内部移位脉冲信号ISTH(在与时钟信号CLK同步四次时)输出到数据驱动器电路130-2的移位寄存器电路131中的部分移位寄存器SR1的触发器F1。然而，在上述数据驱动器130(K个数据驱动器130-1到130-K)中，移位寄存器电路131的八个部分移位寄存器SR1到SR8被同时复位，因此会引起以下问题。

近年来，显示装置已经大规模化以便用更大的屏幕来显示显示数据，这增加了显示装置的输出数量。因此，也增加了数据驱动器30内部的元件数量。当作为元件的八个部分移位寄存器SR1到SR8同时工作时，那时的工作电流(峰值)急剧增加，以至于施加到TFT型液晶显示装置101上的电源电压发生波动。这会引起故障或者在某些情况下变为生成电磁噪音(EMI)的因素。

当栅极驱动器120包括移位寄存器电路131时，同样如此。

结合上述描述，日本未审专利申请(JP-A-Showa 59-14195)公开了一种半导体装置，其中复位的时序被移位。该半导体装置包括多个锁存电路和延迟电路。在该公开文本中，延迟电路延迟复位信号以至于多个锁存电路不会被同时复位。

讨论一种情况，即日本未审专利申请(JP-A-Showa 59-14195)所公开的技术应用于上述移位寄存器电路131中。例如，考虑到，上述延迟电路包括8个延迟部分，这8个延迟部分分别连接到八个部分移位寄存器SR1到SR8，且多个锁存电路是八个部分移位寄存器SR1到SR8。在这种情况下，当8个延迟部分延迟复位信号时的延迟时间被称为第1到第8延迟时间。第1到第8延迟时间按照此顺序变长。第1到第8延迟部分分别通过第1到第8延迟时间延迟复位信号，并且将它们输出到部分移位寄存器SR1到SR8。每个部分移位寄存器SR1到SR8根据来自8个延迟部分的相应的一个复位信号执行复位操作。

但是，在日本未审专利申请(JP-A-Showa 59-14195)所公开的技术中，复位信号不与时钟信号CLK同步。因此，当8个延迟部分输出复位信号而不与时钟信号CLK同步时，将会以不适当的时序从8个延迟部分中输出复位信号。部分移位寄存器SR1到SR8分别响应来自8个延迟部分的复位信号，以不适当的时序执行复位。因此，当将内部移位脉冲信号ISTH施加到移位寄存器电路131的部分移位寄存器SR1时，内部移位脉冲信号ISTH会被以不适当的时序从部分移位寄存器SR8中输出。结果，数据寄存器电路32不能与来自移位寄存器电路131的内部移位脉冲信号ISTH同步地从时序控制器2中获得n个显示数据。

如上所述，希望部分移位寄存器SR1到SR8不会同时执行复位操作，并同时与时钟信号CLK同步地执行复位操作。

发明内容

在本发明的第一实施例中，一种数据驱动器电路包括：移位寄存器部分，其包含级联连接的触发器并且被配置以通过触发器与时钟信号同步地移位脉冲信号，以及控制电路，其被配置以响应来自移位寄存器部分的移位脉冲信号来接收显示数据，并且根据显示数据驱动显示部分的显示线以在显示部分上显示该显示数据。触发器以N(N是等于或大于2的整数)个触发器为单位被集合成M(M是等于或大于2的整数)个部分移位寄存器，并且以部分移位寄存器为单位复位移位寄存器电路。

在本发明的第二实施例中，一种显示装置包括：显示面板，其具有栅极线、数据线以及设置在栅极线和数据线的交点的像素；栅极驱动器，其被配置以顺序驱动栅极线；以及数据驱动器，其被配置以在每个水平周期中根据显示数据驱动数据线。数据驱动器包括级联连接的K(K是等于或大于2的整数)个数据驱动器电路。每个数据驱动器电路包括：移位寄存器部分，其包含级联连接的触发器并且其被配置以通过触发器与时钟信号同步地移位脉冲信号，以及控制电路，其被配置以响应来自移位寄存器电路的移位脉冲信号来接收显示数据并且根据显示数据的相应的部分驱动相应的一个显示线。触发器以N(N是等于或大于2的整数)个触发器为单位被集合成M(M是等于或大于2的整数)个部分移位寄存器，并且以部分移位寄存器为单位复位移位寄存器电路。

在本发明的第三实施例中，一种移位寄存器电路包括：时钟控制部分，其被配置以与时钟信号同步地产生移位时钟信号；以及移位寄存器，包含级联连接的触发器并且其被配置以与移位时钟信号同步地移位脉冲信号。触发器以N(N是等于或大于2的整数)个触发器为单位被集合成M(M是等于或大于2的整数)个部分移位寄存器，并且以部分移位寄存器为单位复位移位寄存器。

附图说明

结合附图从以下描述中可以明了本发明上述和其它目的、优点和特征，其中

图1是示出了现有TFT型液晶显示装置的方框图；

图2是示出了用于现有TFT型液晶显示装置内的现有数据驱动器中的每个数据驱动器电路的结构的方框图；

图3是示出了现有TFT型液晶显示装置中的灰度电压生成电路的结构的方框图；

图4是示出了现有TFT液晶显示装置中的D/A转换器电路和数据输出电路的结构的方框图；

图5是示出了现有TFT液晶显示装置中的移位寄存器电路的结构的电路框图；

图6是示出了现有TFT液晶显示装置中的八个部分移位寄存器中的每一个的结构的电路框图；

图7是示出了根据本发明的显示装置的结构的方框图；

图8是示出了根据本发明实施例的每个数据驱动器电路的结构的方框图；

图9是示出了该实施例中的数据驱动器电路的移位寄存器电路的硬件结构的电路框图；

图10是该实施例中的八个部分移位寄存器中的每一个的结构的电路框图；以及

图11A和图11B是示出了该实施例中的数据驱动器电路的移位寄存器电路和时钟控制电路的工作的时序图。

具体实施方式

下文，参考附图将要详细描述应用本发明的数据驱动器的显示装置。本发明应用于TFT(薄膜晶体管)型液晶显示装置、简单矩阵型液晶显示装置、电致发光(EL)显示装置、等离子体显示装置等。

图7是示出了作为本发明的显示装置的TFT型液晶显示装置1的结构的方框图。应当注意，相同的附图标记表示图1中的相同或类似组件，并且省略对其的描述。

TFT型液晶显示装置1包括时序控制器2、栅极驱动器20和数据驱动器30、显示部分(液晶面板)10。栅极驱动器20连接到m个栅极线G1到Gm的一端。数据驱动器30连接到n个数据线D1到Dn的一端。时序控制器2将栅极时钟信号GCLK提供给栅极驱动器20以便在一个水平周期中选择栅极线的其中一个。时序控制器2将时钟信号CLK和用于一条水平线的数据DATA提供给数据驱动器30。该数据DATA含有用于数据线D1到Dn的n个显示数据。

图8是示出了数据驱动器30的结构的方框图。数据驱动器30包括K个数据驱动器电路30-1到30-K，它们以此顺序级联连接，以可能显示n个像素。应该注意到，“K”是等于或大于2的整数，其满足n/y(n＞y，y为等于或大于2的整数)。K个数据驱动器电路30-1到30-K中的每一个包括内部信号电路40、移位寄存器电路31、时钟控制电路38、以及控制部分39。控制部分39包括数据寄存器电路32、锁存电路33、电平转换器电路34、数字/模拟(D/A)转换器电路35、数据输出电路36、以及灰度电压生成电路37。

内部信号电路40连接到移位寄存器电路131和时钟控制电路38。移位寄存器电路131连接到数据寄存器电路32和时钟控制电路38，并且包括y个移位寄存器(未示出)。时序控制器2将时钟信号CLK施加到K个数据驱动器电路30-1到30-K，在一个水平周期中对于一个水平线将数据DATA施加到K个数据驱动器电路30-1到30-K，并且将移位脉冲信号STH作为启动脉冲信号施加到数据驱动器电路30-1。数据驱动器电路30-i响应时钟信号CLK和移位脉冲信号STH，将包含在单线显示数据DATA中的y个数据分别输出到y个数据线D1到Dy上。应该注意，“i”是满足1≤i≤K的整数。在这种情况下，数据驱动器电路30-1的内部信号电路40根据从时序控制器2提供的移位脉冲信号STH生成复位信号RESET和内部移位脉冲信号ISTH，该内部移位脉冲信号从复位信号RESET延迟预定数量的时钟，并且将那些信号输出到移位寄存器电路31。如下所述，响应该复位信号，复位该数据驱动器电路30-i(i＝1、2、......、K)的移位寄存器电路31的y个移位寄存器。

在数据驱动器电路30-i(在这种情况下，i＝1、2、……、K-1)中，时钟控制电路38与时钟信号CLK同步地将之后所述的转移时钟信号CLK’输出到移位寄存器电路31。移位寄存器电路31的y个移位寄存器中的每一个与转移时钟信号CLK’同步地依次移位内部移位脉冲信号ISTH，并且将该移位的信号输出到数据寄存器电路32的y个数据寄存器。移位寄存器电路31的移位寄存器将内部移位脉冲ISTH输出到控制部分39，并且将其输出(级联输出)到数据驱动器电路30-(i+1)(在这种情况下，i＝1、2、……、K-1)。在数据驱动器电路30-K中，移位寄存器电路31的y个移位寄存器的每一个与转移时钟信号CLK’同步地依次移位内部移位脉冲信号ISTH，并且将该移位的信号输出到数据寄存器电路32的y个数据寄存器中的相应的一个。控制部分39(数据寄存器电路32、锁存电路33、电平转换器电路34、D/A转换器电路35、数据输出电路36、和灰度电压生成电路37)的工作过程与图2所示的TFT型液晶显示装置101的工作过程相同。

图9示出了数据驱动器电路30-i的移位寄存器电路31的硬件结构。数据驱动器电路30-i的移位寄存器电路31是一(M×N)位移位寄存器，其包括M个部分移位寄存器SR1到SRM，它们以此顺序级联连接(“M”等于或大于2的整数，且“N”是等于或大于1的整数(例如，M＝8(M＝2³)，和N＝4(N＝2²)))。M个部分移位寄存器SR1到SRM是N位移位寄存器。

如图10所示，M个部分移位寄存器SR1到SRM的每一个包括N个同步D型触发器(下文简称为触发器)F1到FN，它们以此顺序级联。N个触发器F1到FN的每一个具有时钟输入(C)、数据输入(D)、输出(Q)以及复位输入(R)。参考图8-10，N个触发器F1到F4的输出(Q)连接到上述数据寄存器电路32。数据驱动器电路30-1的部分移位寄存器SR1的触发器F1的数据输入(D)连接到内部信号电路40，并且对其施加内部移位脉冲信号ISTH。数据驱动器电路30-i的部分移位寄存器SRj中的触发器FN的输出(Q)连接到数据驱动器电路30-i的部分移位寄存器SR(j+1)中的触发器F1的数据输入(D)。应该注意，“j”是满足1≤j≤(M-1)的整数。数据驱动器电路30-i的部分移位寄存器SRM中的触发器FN的输出(Q)连接到数据驱动器电路30-(i+1)的部分移位寄存器SR1中的数据输入(D)。数据驱动器电路30的M个部分移位寄存器SR1到SRM的时钟输入(C)连接到时序控制电路38，并且分别对其施加第1到第M个转移时钟信号，作为转移时钟信号CLK’。

数据驱动器电路30-i的部分移位寄存器SR1的复位输入(R)连接到其内部信号电路40，并且对其施加到复位信号RESET。数据驱动器电路30-i的部分移位寄存器SR(j+1)的复位输入(R)连接到数据驱动器电路30-i的部分移位寄存器SRj的触发器F1的数据输入(D)，并且对其施加内部移位脉冲信号ISTH作为复位信号RESET。

时序控制器2总是将时钟信号CLK输出到K个数据驱动器电路30-1到30-K的时钟控制电路38的每一个。

当复位(初始化)K个数据驱动器电路30-1到30-K的移位寄存器电路31时，数据驱动器电路30-1的内部信号电路40根据时序控制器2提供的移位脉冲信号STH生成复位信号RESET和内部移位脉冲信号ISTH，该内部移位脉冲信号从复位信号RESET延迟了预定数量的时钟，并且将那些信号输出到移位寄存器电路31-1。

首先，数据驱动器电路30-1的内部信号电路40将复位信号RESET输出到移位寄存器电路31-1的部分移位寄存器SR1和时钟控制电路38。复位信号RESET处于高电平。此时，数据驱动器电路30-1的时钟控制电路38从内部信号电路40接收复位信号RESET作为第一转移控制信号FF’，并且根据第一转移控制信号FF’与时钟信号CLK同步地将复位信号RESET输出到部分移位寄存器SR1。根据来自内部信号电路40的复位信号RESET将在数据驱动器电路30-1中的移位寄存器电路31的部分移位寄存器SR1复位到初始状态。

接下来，数据驱动器电路30-1的内部信号电路40将内部移位脉冲信号ISTH输出到移位寄存器电路31-1的部分移位寄存器SR1的触发器F1，并且将内部移位脉冲信号ISTH输出到移位寄存器电路31-1的部分移位寄存器SR2以作为复位信号RESET。内部移位脉冲信号ISTH处于高电平。

部分移位寄存器SRj接收内部移位脉冲信号ISTH。此时，根据施加到部分移位寄存器SRj的内部移位脉冲信号ISTH，部分移位寄存器SR(j+1)被复位为初始状态，同时复位保持的信号。部分移位寄存器SRj与时钟信号CLK同步地将内部移位脉冲信号ISTH输出到数据寄存器电路32N次，并且将内部移位脉冲信号ISTH(在与时钟信号CLK同步N次时)输出到部分移位寄存器SR(j+1)的触发器F1和时钟控制电路38。

钟控制电路38接收施加到部分移位寄存器SRj的内部移位脉冲信号ISTH，作为第(j+1)个转移控制信号FF’并且根据第(j+1)转移控制信号FF’与时钟信号CLK同步地将第(j+1)个转移时钟信号输出到部分移位寄存器SR(j+1)。当从部分移位寄存器SR(j+1)接收内部移位脉冲信号ISTH时，时钟控制电路38停止输出第j个转移时钟信号。移位寄存器电路30-1的部分移位寄存器SRM从部分移位寄存器SR(M-1)接收内部移位脉冲信号ISTH，并且与第M个转移时钟信号同步地将其输出到数据寄存器电路32N次。同时，部分移位寄存器SRM将内部移位脉冲信号ISTH(在与时钟信号CLK同步N次时)输出到数据驱动器电路30-2的移位寄存器电路31的部分移位寄存器SR1的触发器F1和数据驱动器电路30-1的时钟控制电路38。

尽管未示出，但是时钟控制电路38接收一信号，该信号已经从部分移位寄存器SRM的输出延迟了时钟信号CLK的N个时钟，该信号作为转移控制信号FF’，并且时钟控制电路38根据转移控制信号FF’停止输出第M个转移控制信号。

近年来，显示装置已经被大规模化了以便用大屏幕来显示显示数据，这增加了显示装置的输出量。因此，也增加了根据本发明的TFT型液晶显示装置1的数据驱动器30内的元件数量。当作为元件的M个部分移位寄存器SR1到SRM同时工作时，那时的工作电流(峰值)急剧增加，以至于施加到TFT液晶显示装置1上的电源电压产生波动。这会引起故障或者在某些情况下变为生成电磁噪音(EMI)的因素。当栅极驱动器20包括移位寄存器电路31时，也是如此。

然而，在根据本发明的TFT型液晶显示装置1的数据驱动器30(K个数据驱动器电路30-1到30-K)中，响应于施加到部分移位寄存器SRj(1≤j≤(M-1))的内部移位脉冲信号ISTH来复位移位寄存器电路31的部分移位寄存器SR(j+1)。与时钟信号CLK(第一到第M个转移时钟信号)同步地将该内部移位脉冲信号ISTH作为复位信号RESET连续传送到部分移位寄存器SR1到SRM。以这种方式，与时钟信号CLK同步地连续复位每个部分移位寄存器SR1到SRM。因此，移位寄存器电路31的部分移位寄存器SR1到SRM不同时执行复位操作，并且可以与时钟信号CLK(内部移位脉冲信号ISTH)同步地进行复位操作。

在根据本发明的TFT型液晶显示装置1的数据驱动器电路30(K个数据驱动器电路30-1到30-K)中，复位信号RESET与时钟信号CLK同步。因此，部分移位寄存器SR1到SRM分别根据来自内部信号电路40和部分移位寄存器SR1到SR(M-2)的信号RESET以适当的时序进行复位。因此，当内部移位脉冲信号ISTH被施加到移位寄存器电路31的部分移位寄存器SR1时，以适当的时序从部分移位寄存器SRM输出内部移位脉冲信号ISTH。结果，数据寄存器电路32可以与来自移位寄存器电路31的内部移位脉冲信号ISTH同步地，从时序控制器2获得n个显示数据。

而且，在根据本发明的TFT型液晶显示装置1的数据驱动器30(K个数据驱动器电路30-1到30-K)中，时钟控制电路38控制第1到第M个转移控制信号的启动和停止。因此，移位寄存器电路31可以以更合适的时序将内部移位脉冲信号ISTH输出到数据寄存器电路32。

在K个数据驱动器电路30-1到30-K之中，将要详细描述数据驱动器电路30-1的移位寄存器电路31和时钟电路38的工作。图11A和图11B是示出了移位寄存器电路31的工作过程的时序图。在这种情况下，这里假设“M”为8，且“N”为4。

这里，如图11A和11B所示，使用顺序数目将在每个部分移位寄存器SR1到SR8中的四个触发器F1到F4称为触发器FF1到FF32。而且，如图11A和11B所示，第一到第八个转移时钟信号分别称作转移时钟信号CLK0到CLK7，作为转移时钟信号CLK’。

首先，在一个水平周期中，从时序控制器2中将第一脉冲信号施加到数据驱动器电路30-i的内部信号电路40。此时，从内部信号电路40将复位信号RESET施加到移位寄存器电路31的部分移位寄存器SR1和时钟控制电路38。复位信号RESET处于高电平。时钟控制电路38接收来自内部信号电路40的复位信号RESET，作为第一转移控制信号FF’，并且根据第一转移控制信号FF’，与始终信号CLK同步地将转移时钟信号CLK0作为第一转移时钟信号输出到部分移位寄存器SR1。根据来自内部信号电路40的复位信号RESET复位部分移位寄存器SR1。

然后，从内部信号电路40中将内部移位脉冲信号ISTH施加到移位寄存器电路31的部分移位寄存器SR1的触发器FF1，并且内部移位脉冲信号ISTH被施加到部分移位寄存器SR2上作为复位信号RESET。该内部移位脉冲信号ISTH处于高电平。部分移位寄存器SR1从内部信号电路40接收内部移位脉冲信号ISTH。此时，根据施加到部分移位寄存器SR1的内部移位脉冲信号ISTH复位部分移位寄存器SR2。部分移位寄存器SR1与转移时钟信号CLK0同步地将内部移位脉冲信号ISTH从内部信号电路40中输出到数据寄存器电路32四次，并且将内部移位脉冲信号ISTH(在与转移时钟信号CLK0同步四次时)输出到部分移位寄存器SR2的触发器FF5和时钟控制电路38。

时钟控制电路38接收施加到部分移位寄存器SR1的内部移位脉冲信号ISTH，作为第二转移控制信号FF’，并且根据第二转移控制信号FF’与时钟信号CLK同步地将转移时钟信号CLK1作为第二转移时钟信号输出到部分移位寄存器SR2。部分移位寄存器SR2从触发器FF4中接收内部移位脉冲信号ISTH。此时，根据施加到部分移位寄存器SR2的内部移位脉冲信号ISTH，复位部分移位寄存器SR3。部分移位寄存器SR2与转移时钟信号CLK1同步地将内部移位脉冲信号ISTH从触发器FF4中输出到数据寄存器电路32-1四次，并且将内部移位脉冲信号ISTH(在与转移时钟信号CLK1同步四次时)输出到部分移位寄存器SR2的触发器FF9和时钟控制电路38。时钟控制电路38从部分移位寄存器SR1的触发器FF4中接收内部移位脉冲信号ISTH，作为第三转移控制信号FF’。时钟控制电路38根据第三转移控制信号FF’与时钟信号CLK同步地将转移时钟信号CLK2作为第三转移时钟信号输出到部分移位寄存器SR3。部分移位寄存器SR3从触发器FF8中接收内部移位脉冲信号ISTH。此时，根据施加到部分移位寄存器SR3的内部移位脉冲信号ISTH，复位部分移位寄存器SR4。

部分移位寄存器SR3与转移时钟信号CLK2同步地将内部移位脉冲信号ISTH移位，并且从触发器FF8中输出到数据寄存器电路32四次，并且将内部移位脉冲信号ISTH(在与转移时钟信号CLK2同步四次时)输出到部分移位寄存器SR4的触发器FF13和时钟控制电路38。时钟控制电路38从部分移位寄存器SR2的触发器FF8中接收内部移位脉冲信号ISTH，作为第四转移控制信号FF’。时钟控制电路38根据第四转移控制信号FF’与时钟信号CLK同步地停止输出转移时钟信号CLK0，并且将转移时钟信号CLK3作为第四转移时钟信号输出到部分移位寄存器SR4。

在数据驱动器电路30-1中，对部分移位寄存器SR4及其后的部分移位寄存器重复相同的操作。也即，数据驱动器电路30-1的部分移位寄存器SR4到SR8分别从触发器FF12、FF16、FF20、FF24和FF28中接收内部移位脉冲信号ISTH。此时，根据施加到部分移位寄存器SR4到SR7中的相应的一个的内部移位脉冲信号ISTH复位部分移位寄存器SR5到SR8中的每一个。部分移位寄存器SR4到SR8与转移时钟信号CLK3到CLK7同步地将内部移位脉冲信号ISTH从触发器FF12、FF16、FF20、FF24和FF28输出到数据寄存器电路32四次。而且，部分移位寄存器SR4到SR7将内部移位脉冲信号ISTH(在与转移时钟信号CLK3到CLK6同步四次时)分别输出到部分移位寄存器SR5到SR8的触发器FF17、FF21、FF25、FF29和时钟控制电路38。

时钟控制电路38从部分移位寄存器SR3到SR8的触发器FF12、FF16、FF20、FF24、FF28和FF36中接收内部移位脉冲信号ISTH，作为第五到第十转移控制信号FF’。时钟控制电路38根据第五到第十转移控制信号FF’停止输出转移时钟信号CLK1到CLK6。而且，时钟控制电路38根据第五到第十转移控制信号FF’，与时钟信号CLK同步地将转移时钟信号CLK4到CLK7作为第五到第八转移时钟信号输出到部分移位寄存器SR5到SR8。尽管未示出，但是时钟控制电路38接收一信号，该信号已经从部分移位寄存器SR8的输出延迟了时钟信号CLK的四个时钟，例如，作为转移控制信号FF’，并且根据转移控制信号FF’停止输出转移时钟信号CLK7。

如上所述，在根据本发明的TFT型液晶显示装置1的数据驱动器30(K个数据驱动器电路30-1到30-K)中，根据施加到部分移位寄存器SRj(1≤j≤7)的内部移位脉冲信号ISTH，复位移位寄存器电路31的部分移位寄存器SR(j+1)。与时钟信号CLK(转移时钟信号CLK0到CLK7)同步地将该内部移位脉冲信号ISTH作为复位信号RESET连续传送到部分移位寄存器SR1到SR8。以这种方式，与时钟信号CLK同步地连续复位每个部分移位寄存器SR1到SR8。因此，移位寄存器电路31的部分移位寄存器SR1到SR8不会同时进行复位操作，并且可以与时钟信号CLK(内部移位脉冲信号ISTH)同步地进行复位操作。

在根据本发明的TFT型液晶显示装置1的数据驱动器电路30(K个数据驱动器电路30-1到30-K)中，复位信号RESET与时钟信号CLK同步。因此，部分移位寄存器SR1到SR8分别根据来自内部信号电路40和部分移位寄存器SR1到SR6的复位信号RESET以适当的时序进行复位。因此，当内部移位脉冲信号ISTH被施加到移位寄存器电路31的部分移位寄存器SR1时，以适当的时序从部分移位寄存器SR8输出内部移位脉冲信号ISTH。结果，数据寄存器电路32可以与来自移位寄存器电路31的内部移位脉冲信号ISTH同步地从时序控制器2获得n个显示数据。

而且，在根据本发明的TFT型液晶显示装置1的数据驱动器电路30(K个数据驱动器电路30-1到30-K)中，时钟控制电路38控制转移控制信号CLK 0到CLK 7的启动和停止。因此，移位寄存器电路31可以以更合适的时序将内部移位脉冲信号ISTH输出到数据寄存器电路32。

Claims

1.一种数据驱动器电路，包括：

移位寄存器部分，其包含级联连接的触发器，并且被配置以通过所述触发器与时钟信号同步地移位脉冲信号，其中所述触发器被以N个触发器为单位集合成M个部分移位寄存器，并且以部分移位寄存器为单位复位所述M个部分移位寄存器，而所述M个部分移位寄存器不同时执行复位操作；其中，N是等于或大于2的整数，M是等于或大于2的整数，以及

控制电路，其被配置以响应来自所述移位寄存器部分的移位后的脉冲信号来接收显示数据，并且根据显示数据驱动显示部分的数据线以在显示部分上显示该显示数据。

2.如权利要求1所述的数据驱动器电路，其中，响应于复位信号复位所述M个部分移位寄存器中的第一个，并且

响应于提供给在所述部分移位寄存器之前的所述M个部分移位寄存器之一的所述脉冲信号或所述移位后的脉冲信号来复位除了所述第一个部分移位寄存器之外的所述M个部分移位寄存器的每一个。

3.如权利要求1或2所述的数据驱动器电路，其中，所述移位寄存器部分包括：

时钟控制电路，其被配置以与所述时钟信号同步地产生移位时钟信号；以及

移位寄存器电路，其包含所述触发器并被配置以通过所述触发器与所述移位时钟信号同步地移位脉冲信号，并且

所述时钟控制电路将所述移位时钟信号输出到所述M个部分移位寄存器，以便所述M个部分移位寄存器中的每一个在水平周期中的第一周期期间工作并且在水平周期中的剩余周期期间复位。

4.如权利要求3所述的数据驱动器电路，其中，所述时钟控制电路输出所述移位时钟信号，该移位时钟信号含有分别对应于所述M个部分移位寄存器的部分移位时钟信号，并且

所述M个部分移位寄存器的每一个与相应的部分移位时钟信号同步地对所述脉冲信号或者所述移位后的脉冲信号进行移位。

5.如权利要求4所述的数据驱动器电路，其中，当所述脉冲信号或者所述移位后的脉冲信号被提供给在与所述部分移位时钟信号相对应的所述部分移位寄存器之前的所述M个部分移位寄存器的其中一个时，所述时钟控制电路启动输出每一个所述部分移位时钟信号。

6.如权利要求4所述的数据驱动器电路，其中，当从紧接与所述部分移位时钟信号相对应的所述部分移位寄存器的所述M个部分移位寄存器的其中一个输出所述脉冲信号或者移位后的脉冲信号时，所述时钟控制电路停止输出每一个所述部分移位时钟信号。

7.一种显示装置，包括：

显示面板，其具有栅极线、数据线以及被设置在所述栅极线和所述数据线的交叉点的像素；

栅极驱动器，其被配置以顺序驱动所述栅极线；以及

数据驱动器，其被配置以在每个水平周期中根据显示数据驱动所述数据线，

其中，所述数据驱动器包括级联连接的K个数据驱动器电路，K是等于或大于2的整数，并且

每个所述数据驱动器电路包括：

移位寄存器部分，其包含级联连接的触发器并且被配置以通过所述触发器与时钟信号同步地移位脉冲信号，其中所述触发器被以N个触发器为单位集合成M个部分移位寄存器，并且以部分移位寄存器为单位复位所述M个部分移位寄存器，而所述M个部分移位寄存器不同时执行复位操作，其中N是等于或大于2的整数，M是等于或大于2的整数；以及

控制电路，其被配置以响应来自所述移位寄存器部分的所述移位后的脉冲信号来接收显示数据的相应部分并且根据该显示数据的相应部分驱动相应的所述一条数据线。

8.如权利要求7所述的显示装置，其中，响应复位信号复位所述M个部分移位寄存器中的第一个，并且

响应于提供给在所述部分移位寄存器之前的所述部分移位寄存器的其中一个的所述脉冲信号或所述移位后的脉冲信号来复位所述第一个部分移位寄存器之外的所述M个部分移位寄存器的每一个。

9.如权利要求7或8所述的显示装置，其中所述移位寄存器部分包括：

移位寄存器电路，其包含所述触发器并且被配置以通过所述触发器与所述移位时钟信号同步地移位所述脉冲信号，并且

所述时钟控制电路将所述移位时钟信号输出到所述M个部分移位寄存器，以便所述M个部分移位寄存器中的每一个在水平周期中的第一周期期间工作并且在该水平周期中的剩余周期期间复位。

10.如权利要求9所述的显示装置，其中，所述时钟控制电路输出所述移位时钟信号，该移位时钟信号含有分别对应于所述M个部分移位寄存器的各部分移位时钟信号，并且

11.如权利要求10所述的显示装置，其中，当所述脉冲信号或者移位后的脉冲信号被提供给在与所述部分移位时钟信号相对应的所述部分移位寄存器之前的所述M个部分移位寄存器的其中一个时，所述时钟控制电路启动输出每一个所述部分移位时钟信号。

12.如权利要求10所述的显示装置，其中，当从紧接与所述部分移位时钟信号相对应的所述部分移位寄存器的所述M个部分移位寄存器的其中一个输出所述脉冲信号或者移位后的脉冲信号时，所述时钟控制电路停止输出每一个所述部分移位时钟信号。

13.如权利要求7所述的显示装置，其中，从所述M个部分移位寄存器的其中之一输出的所述移位后的脉冲信号被作为所述脉冲信号提供给下一个数据驱动电路的第一个部分移位寄存器。

14.一种移位寄存器电路，包括：

时钟控制部分，其被配置以与时钟信号同步地产生移位时钟信号；以及

移位寄存器，其包含级联连接的触发器并且被配置以与该移位时钟信号同步地移位脉冲信号，

其中，所述触发器被以N个触发器为单位集合成M个部分移位寄存器，并且以部分移位寄存器为单位复位所述移位寄存器，而所述M个部分移位寄存器不同时执行复位操作，其中N是等于或大于2的整数，M是等于或大于2的整数。

15.如权利要求14所述的移位寄存器电路，其中，响应复位信号复位所述M个部分移位寄存器中的第一个，并且

16.如权利要求14或15所述的移位寄存器电路，其中，所述时钟控制电路将所述移位时钟信号输出到所述M个部分移位寄存器，以便所述M个部分移位寄存器的每一个在预定周期中的特定周期期间工作并且在预定周期中的剩余周期期间休止。

17.如权利要求16所述的移位寄存器电路，其中，所述时钟控制电路输出所述移位时钟信号，该移位时钟信号含有分别对应于所述M个部分移位寄存器的各部分移位时钟信号，并且

18.如权利要求17所述的移位寄存器电路，其中，当所述脉冲信号或者所述移位后的脉冲信号被提供给在与所述部分移位时钟信号相对应的所述部分移位寄存器之前的所述M个部分移位寄存器的其中之一时，所述时钟控制电路启动输出每一个所述部分移位时钟信号。

19.如权利要求17所述的移位寄存器电路，其中，当从紧接与所述部分移位时钟信号相对应的所述部分移位寄存器的所述M个部分移位寄存器的其中之一输出所述脉冲信号或者所述移位后的脉冲信号时，所述时钟控制电路停止输出每一个所述部分移位时钟信号。