CN101154582A - 蚀刻方法以及半导体器件的制造方法 - Google Patents

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Abstract

本发明涉及蚀刻方法以及半导体器件的制造方法，该蚀刻方法不仅能增大多晶硅膜对于氧化硅膜的选择比，而且能抑制硅基材中的凹处的产生。将晶片(W)搬入具备径向线缝隙天线(19)的基板处理装置(10)的处理容器(11)内，在晶片(W)中，将通过开口部(40)而被露出的多晶硅膜(37)的部分蚀刻至在栅极氧化膜(36)上仅残留一点的程度，将处理空间(S1、S2)的压力设定为66.7Pa，向处理空间(S2)供给HBr气体以及He气体，向径向线缝隙天线(19)供给2.45GHz的微波，利用从HBr气体产生的等离子体蚀刻多晶硅膜(37)并完全除去，蚀刻露出的栅极氧化膜(36)，并蚀刻抗蚀剂膜(39)以及防反射膜(38)。

Description

蚀刻方法以及半导体器件的制造方法
技术领域
本发明涉及蚀刻方法以及半导体器件的制造方法，特别是涉及对在栅极氧化膜上形成的多晶硅层进行蚀刻的蚀刻方法。
背景技术
在形成半导体器件的多晶硅(多结晶硅)单层的栅极的情况下，加工在硅基材100上依次形成有由氧化硅素组成的栅极氧化膜101、多晶硅膜102、防反射膜(BARC膜)103以及抗蚀剂膜104的晶片(参照图8(A))。在该晶片中，防反射膜103以及抗蚀剂膜104按照规定的图案形成，在规定的位置具有使多晶硅膜102露出的开口部105。
晶片的加工工序包括：在作为基板处理室的某个腔室中所实施的主蚀刻(main etching)步骤以及过蚀刻(over etching)步骤；与在作为基板处理室的其它的腔室内所实施的氧化膜蚀刻步骤以及灰化步骤。在某个腔室内所实施的主蚀刻步骤中，对多晶硅膜102进行蚀刻至该多晶硅膜102在栅极氧化膜101上仅残留一点的程度(图8(B))。在同一腔室内所实施的过蚀刻步骤中，对所残留的多晶硅膜102进行蚀刻并完全除去，使栅极氧化膜101露出(图8(C))。接着，晶片被转移至其它的腔室中之后，在该其它的腔室中所实施的氧化膜蚀刻步骤中，对栅极氧化膜101进行蚀刻并除去，使硅基材100露出(图8(D))。在同一腔室中所实施的灰化步骤中，抗蚀剂膜104和防反射膜103被蚀刻并被除去(图8(E))。此外，随后在所露出的硅基材100中掺杂(dope)离子。
通常，在多晶硅膜102的蚀刻中，使用着从不包含氯类气体以及氟素类气体的溴化氢(HBr)类的处理气体产生的等离子体(例如，参照专利文献1)。
但是，如果处理气体中被混入氧气，则在蚀刻中不仅能增大多晶硅膜102对于栅极氧化膜101的选择比，并且能抑制栅极氧化膜101的蚀刻。因此，通常情况下，在过蚀刻步骤中，为了不蚀刻栅极氧化膜101而在处理气体中混入氧气。
【专利文献1】日本特开平10-172959号公报
但是，由于栅极氧化膜101的厚度较薄，在某腔室内所实施的过蚀刻步骤中，从氧气产生的氧等离子体有时会透过栅极氧化膜101并到达硅基材100(图8(C))。到达该硅基材100的氧等离子体使硅基材100的一部分107变质成氧化硅。在其它的腔室内所实施的氧化膜蚀刻步骤中，从HF类气体产生的等离子体不仅除去栅极氧化膜101也除去变质后的硅基材100的一部分107。结果，在栅极的两侧产生从硅基材100的表面凹陷的凹处(recess)106(图8(D))。
如果产生凹处106，则在向露出的硅基材100掺杂离子时，离子未被掺杂在所希望的范围中，其结果，不能在半导体器件中获得所希望的性能。
发明内容
本发明的目的在于提供一种不仅能增大多晶硅膜对于氧化硅膜的选择比，而且能抑制硅基材中的凹处的产生的蚀刻方法以及半导体器件的制造方法。
为了达到上述目的，本发明第一方面所述的一种蚀刻方法，是在硅基材上至少依次形成有氧化硅膜、多晶硅膜及具有开口部的掩膜的基板的蚀刻方法，其特征在于，包括：第一蚀刻步骤，以残留该多晶硅膜的一部分的方式对与上述开口部对应的上述多晶硅膜进行蚀刻；以及第二蚀刻步骤，使用从不包含氧气的处理气体所产生的等离子体来蚀刻上述被残留的多晶硅膜，其中，在上述第二蚀刻步骤中，在压力为33.3Pa～93.3Pa的气氛下蚀刻上述被残留的多晶硅膜。
第二方面的蚀刻方法为，根据第一方面所述的蚀刻方法，其特征在于，在上述第二蚀刻步骤中，在压力为40.0Pa～80.0Pa的气氛下蚀刻上述被残留的多晶硅膜。
第三方面的蚀刻方法为，根据第一方面或第二方面所述的蚀刻方法，其特征在于，上述不包含氧气的处理气体是溴化氢气体以及不活性气体的混合气体。
第四方面的蚀刻方法为，根据第一～第三方面中任一项所述的蚀刻方法，其特征在于，在所述第一蚀刻步骤中，使用从溴化氢气体、碳氟化合物气体或者含氯气体产生的等离子体来蚀刻上述多晶硅膜。
第五方面的蚀刻方法为，根据第一～第四方面中任一项所述的蚀刻方法，其特征在于，包括蚀刻所述氧化硅膜的第三蚀刻步骤。
为了达到上述目的，本发明第六方面所述的一种半导体器件的制造方法，是从在硅基材上至少依次形成有氧化硅膜、多晶硅膜及具有开口部的掩膜的基板制造半导体器件的半导体器件制造方法，其特征在于，包括：第一蚀刻步骤，以残留该多晶硅膜的一部分的方式对与上述开口部对应的上述多晶硅膜进行蚀刻；以及第二蚀刻步骤，使用从不包含氧气的处理气体所产生的等离子体来蚀刻上述被残留的多晶硅膜，其中，在上述第二蚀刻步骤中，在压力为33.3Pa～93.3Pa的气氛下蚀刻上述被残留的多晶硅膜。
根据本发明第一方面所述的蚀刻方法以及第六方面所述的半导体器件的制造方法，与掩膜的开口部对应的多晶硅膜以保留该多晶硅膜的一部分的方式被蚀刻，该被残留的多晶硅膜在压力为33.3Pa～93.3Pa的气氛下，使用从不包含氧气的处理气体产生的等离子体而被蚀刻。如果压力为33.3Pa以上，则等离子体的溅射力下降，所以，与多晶硅膜的蚀刻速率相比，氧化膜的蚀刻速率大幅降低。因此，能够增大多晶硅膜对于氧化硅膜的选择比。另外，因为不使用氧气，所以，氧化硅膜下的硅基材不会氧化。结果，能够抑制凹处的产生。
根据第二方面所述的蚀刻方法，在压力为40.0Pa～80.0Pa的氛围下，被残留的多晶硅膜被蚀刻。如果压力在40.0Pa以上，则等离子体的溅射力变得极弱，能够可靠地增大多晶硅膜对于氧化硅膜的选择比。结果，就能够防止发生氧化硅膜的破裂等。
根据第三方面所述的蚀刻方法，不包含氧气的处理气体是溴化氢气体以及不活性气体的混合气体。从溴化氢气体产生的等离子体能有效地蚀刻多晶硅膜。因此，能够提高生产率。
根据第四方面所述的蚀刻方法，在第一蚀刻步骤中，使用从溴化氢气体、碳氟化合物气体或者含氯气体中产生的等离子体来蚀刻多晶硅膜。从溴化氢气体、碳氟化合物气体或者含氯气体产生的等离子体能有效地蚀刻多晶硅膜。因此，能够进一步提高生产率。
根据第五方面所述的蚀刻方法，因氧化硅膜被蚀刻，所以，能够可靠地使掺杂离子的硅基材露出。
附图说明
图1是执行本发明的实施方式所涉及的蚀刻方法的基板处理装置的概略结构的截面图。
图2是图1中缝隙板的平面图。
图3是从下方仰视图1中的处理气体供给部时的平面图。
图4是在图1的基板处理装置中被实施蚀刻处理的晶片结构的截面图。
图5是表示作为本实施方式所涉及的蚀刻方法的用来获得半导体器件栅极结构的蚀刻方法的工序图。
图6是表示通过蚀刻所获得的晶片中栅极结构的截面图，(A)是在蚀刻残留多晶硅膜时将处理空间的压力设定为66.7Pa并且向处理空间供给HBr气体以及He气体时所得到的栅极的结构，(B)是在蚀刻残留多晶硅膜时将处理空间的压力设定为13.3Pa并且向处理空间供给HBr气体以及氧气时所获得的栅极的结构。
图7是在蚀刻残留多晶硅膜时向处理空间供给HBr气体以及He气体时所获得的晶片中的栅极结构的截面图，(A)是将处理空间的压力设定为13.3Pa时所获得的栅极结构，(B)是将处理空间的压力设定为93.3Pa时所获得的栅极结构。
图8是用来获得栅极结构的现有蚀刻方法的工艺图。
符号说明
G1：处理气体
S1、S2：处理空间
W：晶片
10：基板处理装置
11：处理容器
12：基座
13：微波透过窗
14：环形部件
19：径向线缝隙天线
20：缝隙板
21：天线电介质板
22：滞波板
24：同轴波导管
25a、25b：缝隙
28：处理气体供给部
33：高频电源
具体实施方式
下面，参照附图对本发明的实施方式进行说明。
首先，对执行本发明实施方式所涉及的蚀刻方法的基板处理装置进行说明。
图1是表示执行本实施方式所涉及的蚀刻方法的基板处理装置的概略结构的截面图。
在图1中，基板处理装置10具备大致圆筒形的处理容器11；和设置在该处理容器11内，作为载置后述晶片W的大致圆柱状的载置台的基座12。基座12具有静电卡盘(图中未示)。静电卡盘利用库仑力或约翰逊一拉贝克(Johnsen-Rahbek)力吸附保持晶片W。
处理容器11由例如含铝的奥氏体不锈钢制成，其内壁面被防蚀铝或氧化钇(Y2O3)的绝缘膜(图中未示)所覆盖。另外，在处理容器11的上部，按照与吸附保持在基座12上的晶片W相向的方式，经由环形部件14安装着由电介质板例如石英板构成的微波透过窗13。该微波透过窗13呈圆板状，使后述的微波透过。
在微波透过窗13的外边缘部形成台阶部，在环形部件14的内周部形成与微波透过窗13的台阶部对应的台阶部。微波透过窗13以及环形部件14通过使相互的台阶部接合而被接合在一起。在微波透过窗13的台阶部以及环形部件14的台阶部之间配设作为O形环的密封环15，该密封环15防止气体从微波透过窗13以及环形部件14漏出，保持处理容器11内的气密。
在微波透过窗13的上面配置着径向线缝隙天线(Radial Line SlotAntenna)19。该径向线缝隙天线19具备：与微波透过窗13紧密接触的圆板状的缝隙板20、保持并且覆盖该缝隙板20的圆板状的天线电介质板21、和夹在缝隙板20以及天线电介质板21之间的滞波板22。该滞波板22由Al2O3、SiO2以及Si3N4的低损耗电介质材料制成。
径向线缝隙天线19通过环形部件14被安装在处理容器11中。径向线缝隙天线19以及环形部件14之间被作为O形环的密封环23所密封。另外，径向线缝隙天线19与同轴波导管24连接。同轴波导管24由管体24a以及与该管体24a同轴而设的棒状的中心导体24b构成。管体24a与天线电介质板21连接，中心导体24b经由形成在天线电介质板21上的开口部与缝隙板20连接。
同轴波导管24与外部的微波源(图中未示)连接，并将频率为2.45GHz或者8.3GHz的微波供给径向线缝隙天线19。被供给的微波沿着径向在天线电介质板21以及缝隙板20之间前进。滞波板22压缩前进的微波的波长。
图2是图1中的缝隙板的平面图。
在图2中，缝隙板20具有多个缝隙25a以及与缝隙25a的数量相同数量的缝隙25b。多个缝隙25a被排列成多个同心圆形状，多个缝隙25b按照各缝隙25b与各缝隙25a对应并且垂直的方式而配置。在由缝隙25a以及对应的缝隙25b组成的一对缝隙组中，缝隙25a以及缝隙25b在缝隙板20半径方向的配置间隔与被滞波板22压缩的微波的波长对应。这样，该微波从缝隙板20作为大致平面波而被射出。另外，由于缝隙25a以及缝隙25b以相互垂直的方式而被配置，因此，从缝隙板20射出的微波呈包括两个垂直的偏振波成分的圆偏振波。
返回图1，基板处理装置10在天线电介质板21之上具有冷却块体26。该冷却块体26具有多个冷却水通路27。冷却块体26通过在冷却水通路27中循环的制冷剂的热交换，经由径向线缝隙天线19而除去在被微波加热的微波透过窗13中蓄积的热。
基板处理装置10在处理容器11内具备在微波透过窗13以及基座12之间所设置的处理气体供给部28。该处理气体供给部28由例如含镁的铝合金或添加铝的不锈钢等的导体构成，并且按照与基座12上的晶片W相向的方式而设置。
如图3所示，处理气体供给部28具备：以同心圆形状配置的直径互不相同的多个圆形管部28a、连接各圆形管部28a的多个连接管部28b、和连接最外周的圆形管部28a以及处理容器11的侧壁并且支承圆形管部28a及连接管部28b的支承管部28c。
圆形管部28a、连接管部28b以及支承管部28c的截面呈管状，在它们的内部形成处理气体扩散通路29。该处理气体扩散通路29通过设在各圆形管部28a下面的多个气孔30而与处理气体供给部28以及基座12之间的处理空间S2连通。另外，处理气体扩散通路29通过处理气体导入管31与其它的外部处理气体供给装置(图中未示)连接。处理气体导入管31将处理气体G1导入处理气体扩散通路29中。各气孔30将被导入处理气体扩散通路29中的处理气体G1供给处理空间S2。
另外，基板处理装置10也可不具有处理气体供给部28。在这种情况下，环形部件14也可以具备气孔并向处理空间S1、S2供给处理气体。
基板处理装置10在处理容器11的下部具有开口的排气口32。排气口32经由APC(自动压力控制：Automatic Pressure Control)阀(图中未示)与TMP(涡轮分子泵：Turbo Molecular Pump)或DP(干泵：Dry Pump)(图中均未表示)连接。TMP或DP排出处理容器11内的气体等，APC阀控制处理空间S1、S2的压力。
在基板处理装置10中，在基座12上经由匹配器(Matcher)34连接有高频电源33，该高频电源33供给基座12高频电力。由此，基座12具有作为高频电极的功能。另外，匹配器34降低来自基座12的高频电力的反射，并增大高频电力向基座12的供给效率。来自高频电源33的高频电流经由基座12被供给处理空间S1、S2。
微波透过窗13以及处理气体供给部28之间的距离L1(即处理空间S1的厚度)为35mm，处理气体供给部28以及基座12之间的距离L2(即处理空间S2的厚度)为100mm。另外，处理气体供给部28供给的处理气体G1是从溴化氢(HBr)气体、碳氟化合物(CF系)气体、氯气(Cl2)、氟化氢(HF)气体、氧气(O2)、氢气(H2)、氮气(N2)、稀有气体例如氩气(Ar)或氦气(He)中选择的单一气体或者混合气体。
在基板处理装置10中，处理空间S1、S2的压力被控制在所希望的压力，处理气体G1从处理气体供给部28被供给处理空间S2。接着，经由基座12向处理空间S1、S2供给高频电流，并且径向线缝隙天线19从缝隙板20放射微波。该被放射的微波经由微波透过窗13而被放射至处理空间S1、S2中并形成微波电场。该微波电场激励被供给处理空间S2中的处理气体G1，产生等离子体。此时，由于处理气体G1被频率高的微波激励，因此，可获得高密度的等离子体。处理气体G1的等离子体对基座12上的晶片W实施蚀刻处理。
在径向线缝隙天线19中，由于从外部的微波源供给的微波在天线电介质板21以及缝隙板20之间均匀地扩散，因此，缝隙板20从其表面均匀地放射微波。因此，在处理空间S2中形成均一的微波电场，在处理空间S2中等离子体均匀地分布。结果，不仅能够对晶片W的表面均匀地实施蚀刻处理，而且能够确保处理的均一性(Uniformity)。
在基板处理装置10中，在远离基座12的处理气体供给部28的附近，激励处理气体G1并产生等离子体。即，因为仅在离开晶片W的空间产生等离子体，故晶片W不会直接暴露在等离子体中，另外，等离子体到达晶片W时等离子体的电子温度下降。这样，不会破坏晶片W上的半导体器件的结构。另外，因为能够在晶片W的附近防止处理气体G1的再离解，所以也不会污染晶片W(例如，参照日本平成15年6月9日，新能源·工业技术综合开发机构，山中、阿刀田编辑的《“大口径·高密度等离子体处理装置的开发”受到产学官联合功劳者表彰内阁总理大臣奖》的报道。“平成18年5月22日检索”，网址：http://www.nedo.go.jp/informations/press/150609_1/150609_1.html)。
在上述的基板处理装置10中，因在处理气体G1激励时使用频率高的微波，所以，能够有效地向处理气体G1传达能量。其结果是，处理气体G1变得容易激励，即使在高压环境下也能产生等离子体。因此，不极力地降低处理空间S1、S2的压力，就能够对晶片W实施蚀刻处理。
图4是表示在图1的基板处理装置中被实施蚀刻处理的晶片的结构的截面图。
在图4中，半导体器件用的晶片W具备：由硅制成的硅基材35、在该硅基材35上形成的膜厚为1.5nm的栅极氧化膜36、在该栅极氧化膜36上形成的膜厚为150nm的多晶硅膜37、在该多晶硅膜37上形成的防反射膜38、和在该防反射膜38上形成的抗蚀剂膜39(掩膜)。在该晶片W中，防反射膜38以及抗蚀剂膜39以规定的图形形成，在规定的位置具有使多晶硅膜37露出的开口部40。
硅基材35是由硅制成的圆板状的薄板，被实施热氧化处理并在其表面形成栅极氧化膜36。栅极氧化膜36由氧化硅(SiO2)构成，并且具有绝缘膜的功能。多晶硅膜37由多结晶硅构成，并通过成膜处理而形成。另外，在多晶硅膜37上没有任何掺杂。
防反射膜38由包含对某特定波长的光、例如朝着抗蚀剂膜39照射的ArF受激准分子激光进行吸收的色素的高分子树脂构成，透过抗蚀剂膜39后的ArF受激准分子激光被多晶硅膜37反射，防止其再次到达抗蚀剂膜39。抗蚀剂膜39由正型的感光性树脂构成，如果被ArF受激准分子激光照射，就会改质为碱可溶性。
在晶片W中，在通过涂布处理等而形成防反射膜38之后，使用旋转涂布机(图中未示)而形成抗蚀剂膜39。通过步进器(stepper)(图中未示)将与规定图形反转的图形相对应的ArF准分子激光照射到抗蚀剂膜39上，该抗蚀剂膜39的被照射到的部分改性成碱可溶性。其后，在抗蚀剂膜39滴上强碱性的显影液从而除去改性成碱可溶性的部分。这样，因从抗蚀剂膜39除去与规定图形反转的图形相对应的部分，而在晶片W上残留规定的图形，例如在与栅极电极的侧面对应的位置具有开口部40的抗蚀剂膜39。另外，防反射膜38也以抗蚀剂膜39作为掩膜并通过蚀刻而形成开口部40。
下面，对本实施方式所涉及的蚀刻方法进行说明。
图5是作为本实施方式所涉及的蚀刻方法的用来获得半导体器件的栅极结构的蚀刻方法的工序图。
在图5中，首先，将晶片W搬入基板处理装置10的处理容器11内并吸附保持在基座12的上面(图5(A))。
接着，将处理空间S1、S2的压力设定为4.0Pa(30mTorr)，分别按照规定的流量从处理气体供给部28向处理空间S2供给HBr气体、O2气体以及Ar气体。向径向线缝隙天线19供给2.45GHz的微波，同时，向基座12供给400KHz的高频电力。此时，HBr气体等因从缝隙板20放射出的微波而变成等离子体，并产生阳离子和自由基。这些阳离子和自由基与通过开口部40而被露出的多晶硅膜37的部分撞击并发生反应，从而对该部分进行蚀刻(第一蚀刻步骤)。该部分的多晶硅膜37被蚀刻至多晶硅膜37在栅极氧化膜36上仅有略微残存的程度(图5(B))。
接着，将处理空间S1、S2的压力设定为66.7Pa(500mTorr)，分别按照规定的流量向处理空间S2供给HBr气体以及He气体。保持向径向线缝隙天线19供给2.45GHz的微波，同时，以60W向基座12供给400KHz的高频电力。此时，HBr气体等因从缝隙板20放射出的微波而变成等离子体，并产生阳离子和自由基。这些阳离子和自由基与被略微残存在栅极氧化膜36上的多晶硅膜37(以下称“残留多晶硅膜”)撞击并发生反应，从而对残留多晶硅膜进行蚀刻并完全除去(第二蚀刻步骤)(图5(C))。另外，残留多晶硅膜的蚀刻持续进行104秒钟。
在上述残留多晶硅膜的蚀刻时，气氛的压力被设定为66.7Pa这样较高的值。如果压力高则等离子体的离子能量下降，溅射力下降。另外，因氧化硅相比多晶硅来说难以被溅射，所以，一旦等离子体的溅射力下降，则多晶硅的蚀刻速度(以下称呼“蚀刻速率”)只会稍微下降，而氧化硅的蚀刻速率则会大幅下降。其结果是，不使用氧等离子体就能增大多晶硅膜37相对栅极氧化膜36的选择比。另外，因在完全除去多晶硅膜37时不必使用氧气，所以，能够防止栅极氧化膜36下的硅基材35的一部分氧化。
接着，将晶片W从基板处理装置10的处理容器11中搬出并搬入湿蚀刻装置的处理容器(图中未示)，使用药液等对多晶硅膜37被除去而露出的栅极氧化膜36的部分进行湿蚀刻处理(第三蚀刻步骤)。该部分的栅极氧化膜36被蚀刻至硅基材35露出为止(图5(D))。
接着，将晶片W从湿蚀刻装置的处理容器中搬出并搬入灰化装置的处理容器(图中未示)。搬入晶片W后，向灰化装置的处理容器内供给氧气以及高频电流。由此，将O2气体等离子体化，然后利用该等离子体除去抗蚀剂膜39以及防反射膜38。抗蚀剂膜39以及防反射膜38被除去直至多晶硅膜37露出(图5(E))，之后，结束本处理。
根据本实施方式所涉及的蚀刻方法，通过开口部40而露出的多晶硅膜37的部分以残留该多晶硅膜37的一部分的方式被蚀刻，残留多晶硅膜在压力为66.7Pa的气氛下，利用从由HBr气体以及He气体组成的处理气体、即不含氧气的处理气体所产生的等离子体而被蚀刻。由于压力高则等离子体的溅射力下降，所以，难以被溅射的栅极氧化膜36的蚀刻速率大幅下降。因此，能够增大多晶硅膜37对于栅极氧化膜36的选择比。另外，因不必使用氧气，所以，栅极氧化膜36下的硅基材35的一部分不会氧化。其结果是，在栅极氧化膜36的蚀刻时，硅基材35的一部分不会被除去，从而能够抑制凹处的产生。
在上述本实施方式所涉及的蚀刻方法中，在以残留多晶硅膜37的一部分的方式进行蚀刻时，利用从HBr气体产生的等离子体来蚀刻多晶硅膜37。从HBr气体产生的等离子体能够有效地蚀刻多晶硅膜37。另外，使用由HBr气体以及He气体组成的混合气体蚀刻残留多晶硅膜。从HBr气体产生的等离子体能够有效地蚀刻残留多晶硅膜。因此，能够提高生产能力。
在上述本实施方式所涉及的蚀刻方法中，残留多晶硅膜的蚀刻持续进行104秒钟，但是，蚀刻的时间并不局限于此。从生产能力以及抑制栅极氧化膜36的蚀刻的观点出发，优选残留多晶硅膜的蚀刻时间短，尤其优选为在10秒～180秒间。
在上述本实施方式所涉及的蚀刻方法中，在残留多晶硅膜的蚀刻中，向基座12供给的高频电力的大小为60W，但是，被供给的高频电力的大小并不局限于此，可根据处理空间S1、S2的压力进行设定。处理空间S1、S2的压力越低等离子体的溅射力越强，而被供给的高频电力的大小越小等离子体的溅射力越弱。因此，从抑制栅极氧化膜36的蚀刻的观点出发，如果处理空间S1、S2的压力变低，则优选减小所供给的高频电力的大小，具体来讲，如果处理空间S1、S2的压力是13.3Pa(100mTorr)，则优选所供给的高频电力的大小为30W。
在上述本实施方式所涉及的蚀刻方法中，在残留多晶硅膜的蚀刻时，使用了由HBr气体以及He气体组成的处理气体，但是，处理气体并不局限于此，也可以是仅由HBr气体组成的处理气体，另外，也可以取代He气体而使用其它的不活性气体、例如稀有气体(Ar气体)。
在上述本实施方式所涉及的蚀刻方法中，在以残留多晶硅膜37的一部分的方式而进行蚀刻时，使用HBr气体以及不活性气体的混合气体作为处理气体，但是，处理气体并不局限于此，也可以使用Cl2气体而取代HBr气体。
在上述本实施方式所涉及的蚀刻方法中，栅极氧化膜36、抗蚀剂膜39以及防反射膜38是在湿蚀刻装置或灰化装置的处理容器内被蚀刻的，但是，也可以在基板处理装置10的处理容器11内蚀刻栅极氧化膜36、抗蚀剂膜39以及防反射膜38。
在上述本实施方式所涉及的蚀刻方法中，在残留多晶硅膜的蚀刻时，向基座12供给400KHz的高频电力，但是也可以供给更高频率的高频电力，具体来讲，也可以供给13.56MHz的高频电力。等离子体中的阳离子等不能随着高频率的电压变动。因此，如果向基座12供给高频率的高频电力，则就能使等离子体的溅射力进一步下降。
本发明的目的也可以通过将存储着实现上述实施方式的功能的软件的程序码的存储介质供给***或装置，该***或装置的计算机(或者CPU和MPU等)读出并执行被存储在存储介质中的程序码而实现。
在这种情况下，从存储介质中读取的程序码本身就会实现上述实施方式的功能，该程序码以及存储着该程序码的存储介质构成本发明。
作为用来供给程序码的存储介质，能够使用例如软盘(floppy)(注册商标)、硬盘、光磁盘、CD-ROM、CD-R、CD-RW、DVD-ROM、DVD-RAM、DVD-RW、DVD+RW等光盘、磁盘、非易失性存储卡、ROM等。另外，也可以通过互联网下载程序码。
另外，不仅包括通过执行计算机读出的程序码来实现上述实施方式的功能的情况，也包括根据该程序码的指示，在计算机上运行的OS(操作***)等进行实际处理的一部分或者全部，通过该处理来实现上述实施方式的功能的情况。
而且，也包括以下这种情况，从存储介质中读出的程序码被写入被***计算机中的功能扩展板或与计算机连接的功能扩展设备中配备的存储器中之后，根据该程序码的指示，具有该扩展功能的扩展板和扩展设备中所配备的CPU等进行实际处理的一部分或者全部，通过该处理来实现上述实施方式的功能。
实施例
下面，对本发明的实施例进行具体的说明。
首先，研究了处理空间S1、S2的压力以及处理气体的成分(氧气的有无)对产生凹处的影响。
实施例1
首先，准备图4的晶片W，将该晶片W搬入基板处理装置10的处理容器11中，作为处理气体G1向处理空间S2供给HBr气体、O2气体以及Ar气体，将处理空间S1、S2的压力设定为4.0Pa，向径向线缝隙天线19供给2.45GHz的微波，同时，向基座12供给400KHz的高频电力，然后将通过开口部40露出的多晶硅膜37的部分蚀刻至该部分在栅极氧化膜36上仅残留很少的程度。而且，向处理空间S2供给HBr气体以及He气体，将处理空间S1、S2的压力设定为66.7Pa，利用从HBr气体等产生的等离子体来蚀刻残留多晶硅膜。此时，可以确认残留多晶硅膜被完全除去，而栅极氧化膜36几乎未被蚀刻。
接着，将晶片W搬入湿蚀刻装置的处理容器中，并蚀刻因残留多晶硅膜被完全除去而露出的栅极氧化膜36，接着，在灰化装置中除去防反射膜38以及抗蚀剂膜39。之后，观察晶片W的栅极，则可以确认硅基材35上几乎未产生凹处(参照图6(A))。
另外，也可以确认在栅极中栅极氧化膜36的形状在一定程度上成为下部展开的形式。栅极氧化膜36的形状成为下部展开形式的原因在于，处理空间S1、S2的压力被设定得较高，故在蚀刻多晶硅膜37时，等离子体的溅射力变弱，与栅极的角对应的多晶硅膜37未被蚀刻而残留，该残留部分在栅极氧化膜36的蚀刻中遮蔽了该栅极氧化膜36。
无法完全排除在硅基材35中发生凹处的原因被认为有两个，其一，在残留多晶硅的蚀刻中，O2气体从处理容器11的由氧化物构成的结构部件中被排出并到达硅基材35，其二，栅极氧化膜36中的氧原子因撞击现象而到达下层的硅基材35。
比较例1
首先，在与实施例1相同的条件下，将通过开口部40而被露出的多晶硅膜37的部分蚀刻至该部分在栅极氧化膜36上仅残留一点的程度。将处理空间S1、S2的压力设定为13.3Pa，向处理空间S2供给HBr气体以及O2气体，利用从HBr气体等产生的等离子体来蚀刻残留多晶硅膜。除去因残留多晶硅膜被完全除去而露出的栅极氧化膜36，接着，除去防反射膜38以及抗蚀剂膜39。之后，观察晶片W的栅极，可以确认，在硅基材35上产生了深度为5.05nm的凹处41(参照图6(B))。另外，也可以确认在栅极中栅极氧化膜36的形状未成为下部展开。
由以上可知，在蚀刻残留多晶硅膜时，如果较高地设定处理空间S1、S2的压力，具体来讲，如果设定为66.7Pa，那么，等离子体的溅射力就会变得极弱，栅极氧化膜36的蚀刻速率变得极小，能够可靠地增大多晶硅膜37对于栅极氧化膜36的选择比。另外，如果不使用O2气体而蚀刻残留多晶硅膜，则能够抑制硅基材35上的凹处的产生。
下面，对处理空间S1、S2的压力对向硅基材35掺杂离子的影响进行研究。
实施例2
首先，在与实施例1相同的条件下，将通过开口部40而被露出的多晶硅膜37的部分蚀刻至该部分在栅极氧化膜36上仅残留一点的程度。而且，除了将处理空间S1、S2的压力设定为33.3Pa之外，在与实施例1相同的条件下，蚀刻残留多晶硅膜。
然后，除去因残留多晶硅膜被完全除去而露出的栅极氧化膜36，接着，除去防反射膜38以及抗蚀剂膜39。之后，观察晶片W的栅极，可以确认，虽然硅基材35中略微产生凹处，但是，该凹处的深度是不会对向硅基材35掺杂离子产生影响的深度界限(参照图7(A))。另外，也可确认在栅极中栅极氧化膜36的形状未成为下部展开。
实施例3
首先，在与实施例1相同的条件下，将通过开口部40而被露出的多晶硅膜37的部分蚀刻至该部分在栅极氧化膜36上仅残留一点的程度。而且，除了将处理空间S1、S2的压力设定为93.3Pa(700mTorr)之外，在与实施例1相同的条件下，蚀刻残留多晶硅膜。
然后，除去因残留多晶硅膜被完全除去而露出的栅极氧化膜36，接着，除去防反射膜38以及抗蚀剂膜39。之后，观察晶片W的栅极，可以确认，虽然硅基材35上完全没有产生凹处，但是，在栅极中栅极氧化膜36的形状成为下部展开，该下部展开的大小是不会对向硅基材35掺杂离子产生影响的下部展开的界限(图7(B))。
在实施例3中，处理空间S 1、S2的压力在残留多晶硅膜的蚀刻中被设定为93.3Pa。
由上可知，不对向硅基材35掺杂离子产生影响的处理空间S1、S2的压力是33.3Pa～93.3Pa。
实施例4
首先，在与实施例1相同的条件下，将通过开口部40而被露出的多晶硅膜37的部分蚀刻至该部分在栅极氧化膜36上仅残留一点的程度。而且，除了将处理空间S1、S2的压力设定为40.0Pa之外，在与实施例1相同的条件下，蚀刻残留多晶硅膜。
然后，除去因残留多晶硅膜被完全除去而露出的栅极氧化膜36，接着，除去防反射膜38以及抗蚀剂膜39。之后，观察栅极氧化膜36的状态，确认栅极氧化膜36中没有发生破裂。推测其原因是，如果压力在40.0Pa以上，则等离子体的溅射力变得极弱，能够可靠地增大多晶硅膜37对于栅极氧化膜36的选择比。
实施例5
首先，准备几个在与实施例1相同的条件下，将通过开口部40而被露出的多晶硅膜37的部分蚀刻至该部分在栅极氧化膜36上仅残留一点的程度的样品。而且，对每个样品都将处理空间S1、S2的压力设定为不同的值(具体来讲，将其设定为以80.0Pa为中心的几个压力。)，对于这些样品蚀刻残留多晶硅膜。
之后，观察栅极中的栅极氧化膜36，可以确认，以处理空间S 1、S2的压力80.0Pa为界，如果该压力变高，则下部展开形状就会急剧发展。
由以上的实施例4、5可知，优选将处理空间S1、S2的压力设定在40.0Pa～80.0Pa。

Claims (6)

1.一种蚀刻方法，是在硅基材上至少依次形成有氧化硅膜、多晶硅膜及具有开口部的掩膜的基板的蚀刻方法，其特征在于，包括：
第一蚀刻步骤，以残留该多晶硅膜的一部分的方式对与所述开口部对应的所述多晶硅膜进行蚀刻；以及
第二蚀刻步骤，使用从不包含氧气的处理气体所产生的等离子体来蚀刻所述被残留的多晶硅膜，其中，
在所述第二蚀刻步骤中，在压力为33.3Pa～93.3Pa的气氛下蚀刻所述被残留的多晶硅膜。
2.根据权利要求1所述的蚀刻方法，其特征在于，
在所述第二蚀刻步骤中，在压力为40.0Pa～80.0Pa的气氛下蚀刻所述被残留的多晶硅膜。
3.根据权利要求1或2所述的蚀刻方法，其特征在于，
所述不包含氧气的处理气体是溴化氢气体以及不活性气体的混合气体。
4.根据权利要求1～3中任一项所述的蚀刻方法，其特征在于，
在所述第一蚀刻步骤中，使用从溴化氢气体、碳氟化合物气体或者含氯气体产生的等离子体来蚀刻所述多晶硅膜。
5.根据权利要求1～4中任一项所述的蚀刻方法，其特征在于，
包括蚀刻所述氧化硅膜的第三蚀刻步骤。
6.一种制造方法，是从在硅基材上至少依次形成有氧化硅膜、多晶硅膜及具有开口部的掩膜的基板制造半导体器件的半导体器件制造方法，其特征在于，包括：
第一蚀刻步骤，以残留该多晶硅膜的一部分的方式对与所述开口部对应的所述多晶硅膜进行蚀刻；以及
第二蚀刻步骤，使用从不包含氧气的处理气体所产生的等离子体来蚀刻所述被残留的多晶硅膜，其中，
在所述第二蚀刻步骤中，在压力为33.3Pa～93.3Pa的气氛下蚀刻所述被残留的多晶硅膜。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101840884A (zh) * 2009-03-19 2010-09-22 东京毅力科创株式会社 衬底的蚀刻方法以及***
CN101752207B (zh) * 2008-12-02 2011-11-09 中芯国际集成电路制造(上海)有限公司 消除干法刻蚀中溴化氢浓缩残留方法
CN101604630B (zh) * 2008-06-11 2015-01-28 东京毅力科创株式会社 等离子蚀刻处理方法以及等离子蚀刻处理装置
CN104900515A (zh) * 2014-03-07 2015-09-09 无锡华润上华科技有限公司 一种半导体器件蚀刻方法及半导体器件形成方法
CN107180754A (zh) * 2016-03-09 2017-09-19 松下知识产权经营株式会社 等离子体处理方法
CN107492485A (zh) * 2016-06-13 2017-12-19 北大方正集团有限公司 半导体器件的制作方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011021539A1 (ja) * 2009-08-20 2011-02-24 東京エレクトロン株式会社 プラズマ処理装置とプラズマ処理方法
US8809199B2 (en) * 2011-02-12 2014-08-19 Tokyo Electron Limited Method of etching features in silicon nitride films

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4502915B1 (en) * 1984-01-23 1998-11-03 Texas Instruments Inc Two-step plasma process for selective anisotropic etching of polycrystalline silicon without leaving residue
US5201993A (en) * 1989-07-20 1993-04-13 Micron Technology, Inc. Anisotropic etch method
US5242536A (en) * 1990-12-20 1993-09-07 Lsi Logic Corporation Anisotropic polysilicon etching process
JP2574094B2 (ja) * 1992-02-27 1997-01-22 株式会社日本製鋼所 エッチング方法
JPH09260349A (ja) * 1996-01-12 1997-10-03 Nec Corp 半導体装置の製造方法
JPH09270420A (ja) * 1996-03-29 1997-10-14 Nippon Steel Corp 半導体装置の製造方法
JP3165047B2 (ja) * 1996-12-12 2001-05-14 日本電気株式会社 ポリサイド膜のドライエッチング方法
KR100764248B1 (ko) * 2001-06-15 2007-10-05 동경 엘렉트론 주식회사 드라이 에칭 방법
US6759340B2 (en) * 2002-05-09 2004-07-06 Padmapani C. Nallan Method of etching a trench in a silicon-on-insulator (SOI) structure
KR20040036802A (ko) * 2002-10-24 2004-05-03 주식회사 하이닉스반도체 반도체 소자의 게이트 형성 방법

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101604630B (zh) * 2008-06-11 2015-01-28 东京毅力科创株式会社 等离子蚀刻处理方法以及等离子蚀刻处理装置
CN104616984A (zh) * 2008-06-11 2015-05-13 东京毅力科创株式会社 等离子蚀刻处理方法以及等离子蚀刻处理装置
CN104616984B (zh) * 2008-06-11 2017-09-12 东京毅力科创株式会社 等离子蚀刻处理方法以及等离子蚀刻处理装置
CN101752207B (zh) * 2008-12-02 2011-11-09 中芯国际集成电路制造(上海)有限公司 消除干法刻蚀中溴化氢浓缩残留方法
CN101840884A (zh) * 2009-03-19 2010-09-22 东京毅力科创株式会社 衬底的蚀刻方法以及***
CN101840884B (zh) * 2009-03-19 2013-03-27 东京毅力科创株式会社 衬底的蚀刻方法以及***
CN104900515A (zh) * 2014-03-07 2015-09-09 无锡华润上华科技有限公司 一种半导体器件蚀刻方法及半导体器件形成方法
CN104900515B (zh) * 2014-03-07 2019-04-12 无锡华润上华科技有限公司 一种半导体器件蚀刻方法及半导体器件形成方法
CN107180754A (zh) * 2016-03-09 2017-09-19 松下知识产权经营株式会社 等离子体处理方法
CN107180754B (zh) * 2016-03-09 2021-12-24 松下知识产权经营株式会社 等离子体处理方法
CN107492485A (zh) * 2016-06-13 2017-12-19 北大方正集团有限公司 半导体器件的制作方法
CN107492485B (zh) * 2016-06-13 2020-03-06 北大方正集团有限公司 半导体器件的制作方法

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