CN101095119B - 用于分析具有测试接口的嵌入式***的装置和方法 - Google Patents
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Abstract
本发明描述了一种用于嵌入式***(9)的分析装置，所述嵌入式***(9)包括至少一个CPU(1)，至少一根CPU总线(2)，以及至少一个存储器(3)。所述装置包括通信模块(4)，其用于使用测试接口(5)输入或输出分析数据，所述测试接口(5)除了控制线路以外，还包括至少一组数据线路。数据字和地址字被利用所述测试接***替地或以其他顺序传送。这获得了实现检错而几乎不使用CPU的基本周期的优点。
Description
技术领域
本发明涉及一种用于嵌入式***的分析装置，以及用于分析具有测试接口的嵌入式***的方法。
背景技术
为成功开发用于嵌入式***的软件，一般的惯例是提供允许在运行时进行检错(调试)的装置。根据对嵌入式***中在运行时进行检错(调试)的公知概念，与外部分析***的连接经由称为JTAG接口(Joint TestAction Group，IEEE Standard 1149.1-1990，‘IEEE Standard Test AccessPort and Boundary Scan Architecture’，Institute of Electrical andElectronics Engineers Inc.，New York，USA，1990)而被建立。在该分析接口的帮助下，可能通过诸如处理器的单步处理(单步运行)、断点的设置(断点)和所谓的“监测点”的设置的“边界扫描”的测试方法来进行不同的测试操作。诚然，这些本身已知的用于检错的辅助装置，使得大体上能够跟踪包括选择的变量值的状态在内的程序执行，然而，为做到这些，通常必须停止运行中的***。在电子控制的机动车制动***中，虽然实际上不可能在控制任务中停止将被分析的微型计算机，但根据本发明却是优选的。
对于嵌入式***中的检错，进一步所知的在机动车制动***中的应用是采用所谓的跟踪接口，其为了允许所有相关的CPU总线信号(地址信号、数据信号和校验比特)例如经由外壳引脚(housing pin)的中继到外部逻辑分析装置，而使用所谓的“外合”芯片用于实时分析。“外合”芯片涉及微控制器(MCU)，其中的处理器总线(数据信号、地址信号和校 验比特)被从外壳内部接到外部。
由于对远超过100兆赫兹的高***频率的高速需求在现今具有快速的、处理器端的中间存储器(高速缓存)的嵌入式***中是常见的，这种用于错误分析的方法不再能被使用。由于***频率是根据所采用的技术以及从其得到的带宽被预先确定的，相对大的数据存储器(例如超过100千字节的数量级)的实时输出通常是不可能的。产生实时数据传输所必需的带宽的一种可能性是并行输出被传送的数据。然而，在技术实现上可用于此目的的电连接引脚通常被限于，特别是由于成本的原因，某个预先规定的数量。
鉴于以上原因，仍然存在为嵌入式***提供这样的分析装置的目标，该装置甚至能被用于现今常规的快速嵌入式***中。
为解决这一目标，还未公布的较早的国际发明申请PCT/EP 03/12630公开了一种用于嵌入式***的分析装置，其包括CPU、CPU总线和存储器。该被申请发明的分析装置包括至少一个通信模块，其用于经由测试接口输入或输出分析数据。所述分析装置被这样配置，使得在不使用CPU基本周期的情况下，能够利用所述通信模块监控和/或记录所述集成***的内部存储器和I/O访问操作。
这种做法基于以下考虑：一方面，集成***的内部***状态能被其当前的数据存储内容(RAM)描述或分析。随之而来，在该实时的存储内容能被复制到外部数据存储器的情况下，存在通过所述外部数据存储器的后续评估单元进一步处理和评估***状态的可能。
发明内容
为了解决上述问题，本发明描述了一种用于嵌入式***的分析装置，其中所述嵌入式***包括：至少一个CPU，至少一根CPU总线，以及至少一个存储器，所述分析装置包括至少一个通信模块，其用于使用测试接口输入或输出分析数据，其特征在于：所述测试接口除了控制线路以外，还包括至少一组交替地或以其他顺序传 送数据字和地址字的数据线路，并且关于利用至少一条所述控制线路传送的是传送数据字还是地址字的信息，使得能够实际地监控和/或记录在运行时间对可描述的内部存储器的内容和访问操作以及所述嵌入式***的I/O访问操作，而不使用所述CPU的基本周期，其中所述测试接口被连接到布置在所述嵌入式***外部的外部存储器，所述分析装置允许在所述外部存储器中实时写入所述嵌入式***状态的复制。
所述公开的分析装置，举例来说，允许在外部存储器中实时地写入内部***状态的复制(copy)。这样，能够从外部以一种特别简单的方式测试嵌入式***的本征函数(proper function)。
根据本发明的另一方面，提供了一种用于分析具有测试接口的嵌入式***的方法，用于分析根据所述的嵌入式***，其特征在于：对于通过所述测试接口的数据传输，使用了这样的数据传输协议，在该协议中，数据以地址和数据的组被传送。
上述的分析装置以及方法实现了较少地使用用于分析的基本周期的优点。
在该配置中，所述分析装置优选地是嵌入式***的组成部分，该嵌入式***特别地用于机动车制动***的电控设备。因此，所述通信模块优选地被集成在所述嵌入式***中。此外，所述***还包含了诸如一个或多个CPU和存储器的***基本组成部分，特别地它们被部分地或全部地冗余设计。这样增强了所述嵌入式***的运行安全性。
有利地，数据不是以传送整个存储内容或是全部存储范围的内容的方式被记录。作为替代，只有存储器的变化，尤其是CPU和/或***装置的所有写访问操作被传送。这可以减少数据输出所必须的带宽。
除此之外，所述***优选地包括用于所述CPU的直接数据输出的装置。除了这种用于直接数据输出的装置之外，还特别提供了用于利用所述分析模块在后台的数据自动复制的装置。这样实现了增强数据输出的灵活 性的优点。
特别地，针对这些应用情况，本发明公开了所描述的通用数据输入和数据输出模块，该模块以这样的方式设计，使得嵌入式***允许实时地进行数据交换而不需要停止该***，甚至没有短暂的间隔(非侵入的)。
与本技术领域已知的软件检错装置相比，本发明的硬件分析装置是有优势的，这是因为动态***行为，尤其是控制变量的行为，能在控制算法的执行中被跟踪，例如针对机动车制动***。进一步，被输入到嵌入式***中的数据能被运用于在硬件入回路(hard-in-the-loop)仿真器中或在快速成型***中的嵌入式***应用，也是有利的。
本发明进一步涉及一种嵌入式***，其包括至少一个中央处理单元和存储器，该***的特征在于以上所描述的分析装置。因此，本发明还涉及这类型的分析装置在所述嵌入式***中的使用。
除了所述嵌入式***之外，本发明的解决方案还包括具有至少两个处理器内核(CPU)的用于机动车的集成微处理器***，其特征在于，如上 文已经描述的完全的分析装置，被分配给所述***包含的处理器内核中的至少一个。另外，本发明涉及上述分析装置在这类集成微处理器***中的使用。
更特别地，不完全的分析装置与在该微处理器***中的另一个处理器内核相关联，并且具有与上文所描述的完全的分析装置相比减小的功能范围。
在以上所述的微处理器***中，优选地提供第一信号连接以停止所述第一内核，以及另一冗余信号连接以停止附加的冗余处理器内核。
在该配置中，特别地，所述第一信号连接链接到第一分析装置，而所述第二冗余信号连接连接到所述不完全的分析装置。
在以上所描述的微处理器***中，功能范围的减小优选地包括在所述分析装置中设置的缓冲存储器有更小的字宽。
所述测试接口没有延伸到外部或不存在，可有利地获得功能范围的进一步减小。
而且，本发明涉及一种利用前面已经描述的分析装置对上文所述嵌入式***进行分析的方法，其中，数据传输协议被用于数据经由所述测试接口的传输，并且数据被以几组地址和数据进行传输。
根据优选的方法步骤，最初
-利用在此操作之前被特别缓冲的数据，所述嵌入式***的存储内容或相对可估计的信息被实时地全部或部分地复制到外部存储器中，和/或
-利用在此操作之前被特别缓冲的数据，外部存储器的存储内容或关于所述外部存储器的存储内容的任何相对可估计的信息，被实时地全部或部分地复制到所述嵌入式***的存储器中。
所述外部存储器优选地被用于在典型调试应用中使用的数据的传输。
所述方法是有优势的，因为所述嵌入式***的处理速度不会由于测量由硬件元件进行的检错而降低。这使得数据的实时处理成为可能，即使在调试运行期间。
优选地，本发明的分析装置不仅能被用于检错，而且还能用于与机动 车相关的软件算法或控制算法的开发，这是因为对变量(控制变量)的监控允许对控制质量的特别简单的检查和优化。
本发明的方法优选地还包括用于实时输出完整的数据存储内容的步骤。
进一步，在所述嵌入式***中还能适宜地提供这样的模式，在该模式下，CPU的所有写和/或读访问操作被改道发送(reroute)至所述通信模块。
另外，所述嵌入式***可以包括另一优选模式，在该模式下，只有CPU的写访问操作或读访问操作被改道发送至所述通信模块，而剩余的CPU对存储器的访问操作被CPU记录到外部存储器中。
更多优选的实施例可以在从属权利要求和以下描述中看到。
附图说明
下文将通过举例详细说明本发明。
在附图中：
图1示出了具有根据本发明的分析装置4的嵌入式***9；
图2示出了可能的引脚分配的例子和测试接口5的时序图，以及
图3示出了具有分析端口的冗余的、表面优化安全(surface optimizedsafe)微处理器***的例子。
具体实施方式
图1中的嵌入式***9包括一个或多个CPU 1，一个或多个可擦除的数据存储器3(RAM)，分析装置4和测试接口5。为简化框图，未画出所述嵌入式***另外的诸如ROM、时钟发生装置、IO等惯常功能元件。
分析装置4包括三种功能模式，下面将对其进行描述。在第一种功能模式中，经由CPU总线2，通过所提出的扩展数据输出/输入单元4，利用其中包含的控制器或跟踪逻辑22、23，将CPU 1对数据存储器3的所有写存取操作，经过测试接口5自动写到外部数据存储器6。在可选的实施例 中，当嵌入式***具有紧耦合到CPU的RAM(紧耦合RAM)时，CPU总线2可以被省略；并且在这种情况下，信息能经由内核专用接口被读出。因而，所述分析装置还能读取CPU 1对数据存储器3的所有写访问操作。因此，容纳于单元4中的控制器包括至少与所采用的存储器3相同的带宽，而且其还利用内部数据线接收除数据以外的校验和地址信息。对应于优选的方法实施例，所述控制器因而能够跟踪为分析特别选择的地址范围和/或特别选择的数据类型。因此不需要CPU 1为分接(tap)数据和数据传送执行额外的命令。所述分析装置4进一步包括被布置在数据输出单元4中的FIFO(先入先出)存储器8。该存储器8确保了被分接的数据的暂时缓冲。这样就可能输出访问操作到测试接口5，其带宽在短时间内高于测试接口5的带宽。这可以是这样的情况，例如，在访问操作中，高速缓存线或CPU寄存器转储被重新写在函数入口上。
外部数据存储器6优选地被设计成具有双数据接口(双端口)的存储器，并且通常包含在RAM 3中被监控的存储范围或RAM 3的整个存储内容的精确映像(image)。存储器6还可能涉及中央内核存储器(central corememory)，其存储用于以后的(离线)分析的输入数据流。
测试接口5被设计成具有这样的特定特征的更改的并行接口，即除了控制线以外，还设置了数据线，并且该数据线可选地能传送地址信息和数据。
在第二种功能模式中，分析装置4记录CPU 1对数据存储器的所有读访问操作。该模式在很大程度上与第一种功能模式一致，然而，存在以下区别：使用测试接口5自动输出所有的读访问操作。分析装置4登记所有的诸如读周期、写周期等由嵌入式***所实现的操作(用于控制的读出)。虽然CPU 1主动执行转储，但其只承受在运行时间上的微不足道的损失。
在以第二种功能模式运行的分析装置中，CPU 1将数据存储内容读到CPU寄存器中。与此并行地，所述分析装置4自动输出相应的数据，这意味着，分析不需要用于数据输出的明确的写周期。
在第三种功能模式中，存在向数据输出单元的直接写入或从数据输出 单元的直接读出。除了数据被CPU 1主动向外输出到分析单元4，或从那里被主动读出，以及因而需要额外的基本周期之外，第三种功能模式与第一种功能模式基本一致。
使用模块7，所述分析单元能够将来自外部存储器6的数据传送至典型的调试应用，例如***状态的实时监控10，使用模块11对完整的数据存储映像的生成进行离线分析，利用通信信道12的快速下载(程序存储器的编程)，在所述嵌入式***运行期间的参数变化，***激励的传输，快速成型以及硬件入回路仿真。
图2a)示出了引脚分配的例子和具有16比特宽度端口的测试接口5的时序图。在对RAM 3的写访问中，依赖于所需要的带宽传送地址和数据的包20，该包总是由16位地址比特(A1到A16)，以及其后分别跟随的数据比特D0到D7或D0到D15或D0到D31组成。最大数据字宽可采用8，16，32，64等值。
如果将要寻址超过64千字节，一条或多条其他线路能有利地被设置作为传送附加地址比特的线路。在此情况下，图示的16条物理线路DP0到DP15便不足以传送必要数量的地址比特。不论是一条还是多条用于传送附加地址信息的附加物理线路26(引脚A0/全FIFO)，可寻址范围都被加倍。由于局部图a)中被预先设定为例子的16根引脚的端口宽度，因而将获得217(128千字节)的最大地址空间。
使用Add/nDATA线路21可以有利地指示地址/数据段的长度，所述线路被设置在所述接口中，并且，例如在地址段期间采用逻辑“高”电平，而在数据段期间采用“低”电平。这样信号的上升沿将标记新数据包的起始。
为了利用引脚DPCLK的脉冲波前(flank)指示有效数据，有利地设置另一条线路25。在这种情况下，上升沿或下降沿可以被考虑作为决定性的有效性准则。
在16引脚宽的数据端口的例子中，16个比特被同时并行地传送。为了实现字节存取(8比特)，附加信号线路24(BYTE/奇偶校验)被有利 地设置，其电平在地址段期间发送字节存取信号。在数据段期间，该线路可被用于传送奇偶校验比特。
图2b)代表另一个宽度只有8比特的测试接口5的例子。与局部图a)中的例子相比，相对更大数量的基本周期被用于传送宽度超过8比特的数据字。再与之比较，在字节存取中可以省略在引脚24的字节信息，从而使得仅有一个奇偶校验比特被经由引脚24＇传送。
参照图3，示出了一种用于机动车的安全微处理器***，其包括两个CPU 15和16，以及分别与所述CPU相关联的分析装置17和18。与分析装置18相比，分析装置17具有减小的功能范围，因而需要芯片表面(chipsurface)。
出于冗余的原因，FIFO存储器8＇和8＂被两倍设置，在其溢出的情况下，分析装置17和18将会利用信号线路19、19＇(被两倍设置)以时钟同步的方式冗余地产生的停止信号，该信号停止CPU 15和16，直到FIFO存储器8＇和8＂已经被清空到足够的程度。FIFO存储器8＂是不完全的，并因此只有2个(附加)比特的数据宽度。与其相比，FIFO存储器8＇是具有17个地址比特、64个数据比特加2个附加比特的宽度的完全的存储器。2比特宽的FIFO存储器8＂仅存储处理器的存取宽度。该信息被需要用于计算清空数据FIFO 19所需要的基本周期。所述微处理器***包括两套冗余的信号线路和分析装置用以停止CPU，从而使得如果仅有一个分析装置故障，具有运行中的分析装置的CPU能继续其工作。稍后通过比较计算结果或者由于处理器的停止，任何可能的差错都能被这样检测。分析装置17中的冗余的接口模块(IM，TDP2)不经自身传送数据。只有用于填充和清空FIFO存储器的逻辑22、23才必须要被冗余地全面实现。
有利地，当采用以上所述的多内核处理器架构时，用于停止CPU的信号可以被设计为具有适当的故障安全(fail-safety)，同时减少所需的芯片表面。通过使用部分不完全的分析装置，可以极大地削减制造成本。
如下表所示，示例性分析端口的特征在于特别低的基本周期花费。在典型的实例中，可通过关于原来需要的基本周期数来说仅约0.5％到1％的 本发明的测试接口获得运行时间的减少。下表中指示了传输数据包所需的基本周期数：
表
Claims (17)
1.用于嵌入式***(9)的分析装置，其中所述嵌入式***(9)包括：至少一个CPU(1)，至少一根CPU总线(2)，以及至少一个存储器(3)，所述分析装置包括至少一个通信模块(4)，其用于使用测试接口(5)输入或输出分析数据，其特征在于：所述测试接口(5)除了控制线路以外，还包括至少一组交替地或以其他顺序传送数据字和地址字的数据线路，并且关于利用至少一条所述控制线路传送的是传送数据字还是地址字的信息，使得能够实际地监控和/或记录在运行时间对可描述的内部存储器的内容和访问操作以及所述嵌入式***的I/O访问操作，而不使用所述CPU(1)的基本周期，其中所述测试接口(5)被连接到布置在所述嵌入式***外部的外部存储器(6)，所述分析装置允许在所述外部存储器(6)中实时写入所述嵌入式***状态的复制。
2.根据权利要求1所述的分析装置，其特征在于，通过从三种可自由选择的分析模式中进行选择，并且根据所选择的分析模式，
-记录所述CPU对特别限定的地址范围的所有写访问操作，而不使用基本周期，或者
-记录所述CPU的所有读访问操作，或者
-通过使用基本周期，执行从外部存储器(6)向所述CPU的直接读和CPU向外部存储器(6)的直接写。
3.根据权利要求1或2所述的分析装置，其特征在于：所述通信模块包括逻辑(22、23)，为了实时地跟踪写和/或读访问操作，该逻辑独立地具有通过数据连接对数据和/或控制和/或地址信息的访问，即，没有CPU的影响。
4.根据权利要求1或2所述的分析装置，其特征在于：所述通信模块被连接到高速缓存(8，8′8″)或包括该高速缓存，并且在写和/或读访问操作中被传送的数据能被存储在所述高速缓存中，并且所述高速缓存之外的数据能被通过所述测试接口(5)以缓冲方式输出，或者能够使用所述测试接口将数据写入所述高速缓存。
5.根据权利要求2所述的分析装置，其特征在于：所述外部存储器(6)是中央内核存储器或双端口存储器。
6.根据权利要求5所述的分析装置，其特征在于：从所述通信模块到所述外部存储器的数据传输通过所述测试接口(5)进行，其中所述测试接口是并行接口。
7.根据权利要求5或6所述的分析装置，其特征在于：所述外部存储器(6)被连接到为外部调试应用提供接口连接(14)的数据调整装置(7)。
8.根据权利要求1或2所述的用于嵌入式***的分析装置，所述嵌入式***包括完全可操作的微型计算机，该完全可操作的微型计算机至少包括所述CPU(1)和所述存储器(3)。
9.根据权利要求1或2所述的用于嵌入式***的分析装置，该嵌入式***是具有至少第一内核(15)和第二内核(16)的用于机动车的集成微处理器***，其中，完全的分析装置(18)与包含在所述***中的所述第二内核(16)相关联。
10.根据权利要求9所述的用于嵌入式***的分析装置，其特征在于：不完全的分析装置(17)与所述集成微处理器***中的第一内核(15)相关联，所述不完全的分析装置(17)与所述完全的分析装置(18)相比具有减小的功能范围。
11.根据权利要求10所述的用于嵌入式***的分析装置，其特征在于：所述功能范围的减小涉及设置于所述分析装置中的用于所述至少一个通信模块的高速缓存(8′，8″)具有少量的存储单元和/或小的字宽，和/或所述测试接口(5)不通向所述外部，和/或所述测试接口(5)不存在。
12.用于分析具有测试接口的嵌入式***的方法，用于分析根据权利要求1至7中任何一项所述的嵌入式***，其特征在于：对于通过所述测试接口的数据传输，使用了这样的数据传输协议，在该协议中，数据以地址和数据的组被传送。
13.根据权利要求12所述的方法，其特征在于：提供了至少一种模式，在该模式中，实时的分析数据能被从包括至少CPU、数据存储器、程序存储器和I/O元件的***中读出，和/或能被写入该***，从而使得不需要因为所述分析而停止或中断该***。
14.根据权利要求12或13所述的方法，其特征在于：
-利用之前被特别缓冲的数据，所述嵌入式***的存储内容或存储器的变化被实时地全部或部分地复制到外部存储器中，和/或
-利用之前被特别缓冲的数据，外部存储器(6)的存储内容或关于该外部存储器(6)的变化，被实时地全部或部分地复制到所述嵌入式***的存储器中。
15.根据权利要求12或13所述的方法，其特征在于：如果发生所述CPU对所述存储器(3)的访问操作，仅调试所需的数据被传送到所述外部存储器(6)。
16.根据权利要求12或13所述的方法，其特征在于：
利用高速缓存(8，8′，8″)记录所述CPU的写访问操作和/或读访问操作。
17.根据权利要求13所述的方法，其特征在于：
关于写访问操作的信息被写入用于通信模块的高速缓存(8，8′，8″)而不需要额外的CPU命令或者被直接写入所述通信模块(4)，并且关于读访问操作的信息在所述CPU的主动执行读取操作下被写入所述高速缓存。
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