CN101071640A - 验证闪存器件的方法 - Google Patents

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Abstract

一种验证闪存器件的方法，包括：将分别连接到偶数位线和奇数位线的存储器单元串放电；接着，将电压施加到分别连接到偶数位线和奇数位线的存储器单元串，从而对存储器单元串进行预充电；通过对连接到偶数位线的每个存储器单元串的状态进行感测将连接到偶数位线的存储器单元串验证为被擦除；以及通过对连接到奇数位线的存储器单元串的状态进行感测将连接到奇数位线的每个存储器单元串验证为被擦除。

Description

验证闪存器件的方法
技术领域
本专利一般地涉及一种闪存器件，并且更具体地，涉及一种使用页面缓冲器来验证闪存器件的方法，其中可以减少编程或擦除的验证时间并且可以缩短总驱动时间。
背景技术
近些年，对这种半导体存储器件的需求增加，所述半导体存储器件可以进行电编程和擦除并且不需要每隔一段时间重写数据的刷新功能。另外，为了开发具有能够存储大量数据的大容量的存储器件，已经开发了存储器单元的高度集成技术。
为了提高存储器单元的集成度，NAND闪存器件可以具有多个单元，将这些单元串联以形成一串和共享一个接触的两串。在NAND闪存器件中，通过控制存储器单元的阈值电压同时借助F-N隧穿将电子注入到浮动栅中从浮动栅中放出电子来执行编程和擦除。
因此，由于浮动栅的电子从擦除的单元放出，所以擦除的单元具有负的阈值电压。由于电子注入到编程单元的浮动栅中，所以编程的单元具有正的阈值电压。但是，在NAND闪存器件的情形中，可能由于电荷增益(gain)或电荷损失而出现失败。可以执行一些与这些特性有关的验证。为了验证编程和擦除是否已正常执行，使用页面缓冲器。
页面缓冲器用于从I/O焊盘接收大量的数据并且将所接收的数据供给到存储器单元或者存储存储器单元的数据且然后输出所存储的数据。过去，页面缓冲器由单个寄存器构成以临时存储数据。现在，页面缓冲器包括双寄存器，以便在NAND闪存器件中在对大容量数据进行编程时增加编程的速度。
为了对具有双寄存器结构的页面缓冲器的NAND闪存器件执行擦除验证，使用一种列扫描方法：通过施加0V电压到全部字线来确定所有单元是否已接通。在这种列扫描方法中，如果一个单元关断则确定为失败。
为了进行擦除验证，以与普通读取操作相同的方式，通过包括预充电、估算和感测的三个步骤，在所选位线上执行擦除验证。在上述列扫描方法中，通过将位线分成偶数位线和奇数位线来实现擦除验证。相应地，在偶数位线被验证之后，验证奇数位线。因此，通过两次验证过程来确定是否已执行擦除。这导致了长的擦除验证时间。
同时，在多级单元中，擦除单元的阈值电压分布对编程单元的阈值电压有影响。因此，在已完成擦除的单元上执行后置程序(post program)。通过采用ISPP方法来执行后置程序并且在后置程序之后执行擦除验证。因此，如果擦除验证时间变长，则延长了总擦除时间。
另外，在编程时，以与上面相同的方式延长了编程验证时间。因此，总编程时间变长。
发明内容
因此，本专利解决了上述问题，并且公开了一种验证闪存器件的方法，其中可以缩短验证时间并缩短总驱动时间。
本专利还公开了一种验证闪存器件的方法，其中对偶数位线和奇数位线同时进行预充电和估算，且随后顺序地进行感测，因此减少了验证时间。
本专利还公开了一种验证闪存器件的方法，其中通过对偶数位线和奇数位线同时进行预充电和估算且随后顺序地对偶数位线和奇数位线进行感测，与现有技术相比本方法可以将验证时间减少一半，且因此与现有技术相比可以将总驱动时间减少2/3。
根据本发明的一方面，提供一种验证闪存器件的方法，包括以下步骤：将分别连接到偶数位线和奇数位线的存储器单元串放电；将电压施加到分别连接到偶数位线和奇数位线的每个存储器单元串，从而对存储器单元串进行预充电；通过对连接到偶数位线的存储器单元串的状态进行感测来验证连接到该偶数位线的存储器单元串是否已经被擦除；并通过对连接到奇数位线的存储器单元串的状态进行感测来验证连接到该奇数位线的存储器单元串是否已经被擦除。
在此专利中还描述了一种验证闪存器件的方法，包括：将分别连接到偶数位线和奇数位线的存储器单元串放电；将电压施加到分别连接到偶数位线和奇数位线的存储器单元串，从而对存储器单元串进行预充电；通过对连接到偶数位线的存储器单元串的状态进行感测来验证连接到偶数位线的存储器单元串是否已经被编程，以及通过对连接到奇数位线的存储器单元串的状态进行感测来验证连接到奇数位线的存储器单元串是否已经被编程。
本专利还描述了一种验证闪存器件的方法，其中该闪存器件包括：第一晶体管，用于响应于第一控制信号通过偶数位线和奇数位线将验证信号供给到存储器单元阵列；第二晶体管，用于响应于第二控制信号通过偶数位线和奇数位线来连接存储器单元阵列和第一节点；第三晶体管，用于响应第三控制信号将电流供给到第一节点；锁存器，用于存储来自存储器单元阵列的所选单元的输出数据；第四晶体管，用于根据第一节点的电压电平和第四控制信号来控制锁存器的状态。该方法包括：响应第一控制信号对分别连接到偶数位线和奇数位线的存储器单元串进行放电，且同时，响应第三控制信号将电压供给到第一节点，且同时，响应第一电压电平的第二控制信号将第一节点的电压供给到分别连接到偶数位线和奇数位线的存储器单元串，从而对存储器单元串预充电；响应第二电压电平的第二控制信号通过存储连接到偶数位线的存储器单元串的状态来验证连接到偶数位线的存储器单元串是否已被擦除；以及，响应第三电压电平的第二控制信号通过存储连接到奇数位线的存储器单元串的状态来验证连接到奇数位线的存储器单元串是否已被擦除。
第一控制信号可以保持为1.6到5.5V的电压电平或电源电压Vcc。
第一电压电平的第二控制信号可以保持为1.0到5.5V的电压电平或电源电压Vcc，第二电压电平和第三电压电平的第二控制信号可以保持为1.0到2.2V的电压电平，并且第二电压电平可以保持为与第一电压电平相同或更高的电压电平。
可将第二电压电平的第二控制信号的施加时间设置为比第三电压电平的第二控制信号的施加时间长。
附图说明
图1是根据本发明的实施例的验证NAND闪存器件的方法中使用的页面缓冲器的电路图；以及
图2是页面缓冲器的操作波形，用于说明根据本发明的实施例的验证NAND闪存器件的方法。
具体实施方式
现在将参照附图描述根据本专利的各实施例。因为这些实施例是为了让本领域技术人员能够理解本专利而提供的，所以它们可以以各种方式进行修改并且本专利的范围不受后面描述的各实施例限制。
图1是根据本发明的实施例的验证NAND闪存器件的方法中使用的页面缓冲器的电路图。在图1中示出了具有主寄存器和高速缓存寄存器的双寄存器结构的页面缓冲器中的主寄存器的电路图。
参见图1，位线选择单元120包括多个晶体管。分别响应于偶数和奇数放电信号DISCHe和DISCHo来驱动第一和第二NMOS晶体管N101和N102，并相应地将验证电压VIRPWR施加到连接到偶数位线BLe或奇数位线BLo的存储器单元阵列110的存储器单元串。分别响应于偶数和奇数位线选择信号BSLe和BSLo来驱动第三和第四NMOS晶体管N103和N104，并相应地连接存储器单元阵列110的位线和感测节点SO。
响应于预充电信号PRECHb来驱动PMOS晶体管P101，从而将电压施加到感测节点SO。
在回拷贝程序时，第五NMOS晶体管105响应回拷贝信号COPYBACK而连接感测节点SO和锁存器130的输出节点QAb。锁存器130临时存储从存储器单元阵列110输出的输出数据以及外部供给的数据。根据感测节点SO的电压电平来驱动第六NMOS晶体管N106。响应读取信号READ_L来驱动第七NMOS晶体管N107，并因此连接了锁存器130的输出节点QAb和接地端子Vss。
响应于信号DI_L来驱动第八NMOS晶体管N108，并因此连接了I/O端子YA和锁存器130的输出节点QAb。响应信号nDI_L来驱动第九NMOS晶体管N109，并因此连接了I/O端子YA和锁存器130的输入节点QA。响应重置信号RESET_L来驱动第十NMOS晶体管N110并因此重置锁存器130。在编程操作时响应信号PROGRAM_L来驱动第十一NMOS晶体管N111，并因此将待编程的信息发送到所选位线。
响应信号PBDO_L来驱动第十二NMOS晶体管N112并且因此输出编程节点NA的电压电平。另外，反向器I101将锁存器130的输出节点QAb的电压电平反相，并且将反相的电压电平传送到编程节点NA。
图2是页面缓冲器的操作波形，用于说明根据本发明实施例的验证NAND闪存器件的方法。下面将参考图1和2来描述根据本发明实施例的NAND闪存器件的擦除验证方法。
1)时段A：放电
在同一时间段，同时施加为1.6V到5.5V的高电平或电源电压Vcc的偶数和奇数放电信号DISCHe和DISCHo，从而接通第一和第二NMOS晶体管N101和N102。因此，验证信号VIRPWR的电压电平通过第一和第二NMOS晶体管N101和N102供给到位线BLe和BLo。在擦除验证时验证信号VIRPWR保持0V的电压电平。因此，偶数和奇数位线BLe和BLo被施加以0V的电压。另外，重置信号RESET_L被施加为高电平的脉冲，从而接通第十NMOS晶体管N110。因此，节点QA变成低电平并且节点QAb保持高电平。结果，重置锁存器130。此时，全部字线WL0到WL31被施加以0到1V的电压，并且漏极选择线DSL和源极选择线SSL也被施加以0V的电压。
2)时段B：预充电
当偶数和奇数放电信号DISCHe和DISCHo被施加为低电平时，第一和第二NMOS晶体管N101和N102关断。另外，由于将预充电信号PRECHb施加为低电平，所以第一PMOS晶体管P101接通。因此，将电源电压Vcc施加到感测节点SO，使得感测节点SO保持高电平。另外，将偶数和奇数位线选择信号BSLe和BSLo施加为1.0到5.5V的电压电平或者约为电源电压Vcc的第一电压V1。因此，偶数和奇数位线BLe和BLo被分别施加以第一电压V1和电压(V1-Vt)(其中从第一电压V1减去第三或第四NMOS晶体管N103或N104的阈值电压Vt)。在此情形中，对漏极选择线DSL施加了电压。
3)时段C：估算
由于偶数和奇数位线选择信号BSLe和BSLo被施加为低电平，所以第三和第四NMOS晶体管N103和N104关断。因此，停止了对偶数和奇数位线BLe和BLo的功率供给，并且根据连接到偶数和奇数位线BLe和BLo的存储器单元的状态分别控制偶数和奇数位线BLe和BLo的电压电平。即，如果存储器单元不处于擦除状态，则偶数或奇数位线BLe或BLo的电压电平保持为V1-Vt的电压电平。但是，如果存储器单元处于擦除状态，则偶数或奇数位线BLe和BLo的电压电平从V1-Vt逐渐减小并且随后保持为低电平。此时，由于第一PMOS晶体管P101通过低电平的预充电信号PRECHb而保持接通，所以感测节点SO保持高电平。同时，通过漏极选择线DSL和源极选择线SSL而施加高电平的信号。单元估算时段被设置为保持10μs或更少的时间。
4)时段D：偶数单元感测
由于将预充电信号PRECHb施加为高电平，所以第一PMOS晶体管P201关断。由于将偶数位线选择信号BSLe施加为保持约1.0到2.2V电压电平的第二电压V2，所以第三NMOS晶体管N103接通。如果存储器单元不是擦除单元，则将偶数位线BLe的电压电平保持为V1-Vt的电压电平，并将感测节点SO的电压电平保持为高电平。如果存储器单元不是擦除单元，则偶数位线Ble的电压电平保持为V1-Vt的电压电平且感测节点SO的电压电平保持为高电平。如果存储器单元处在擦除状态，则偶数位线Ble的电压电平逐渐降低且然后保持为低电平。在此状态中，如果读取信号READ_L被施加为1.0到10μs的高电平脉冲，则当存储器单元不是擦除单元时感测节点SO保持为高电平。因此，响应高脉冲的读取信号READ_L，第六NMOS晶体管N106接通并且第七NMOS晶体管N107接通。结果，节点QAb保持为低电平并且节点QA保持为高电平。相反，如果存储器单元是擦除单元，则感测节点SO保持为低电平且第七NMOS晶体管N107关断。因此，节点QAb被保持为高电平并且节点QA保持为低电平。因此，对节点QA的电压电平进行检测以便感测偶数单元的状态。
5)时段E：奇数单元感测
由于将偶数位线选择信号BSLe施加为低电平，所以第三NMOS晶体管N103关断。由于将奇数位线选择信号BSLo施加为保持到大约1.0到2.2V电压电平的第三电压V3，所以第四NMOS晶体管N104接通。要求第三电压V3小于或等于第二电压V2并且第三电压V3的施加时间短于第二电压V2的施加时间。如果存储器单元不是擦除单元，则奇数位线BLo的电压电平被保持为V1-Vt的电压电平，并且感测节点SO的电压电平保持为高电平。
但是，如果存储器单元是处于擦除状态，则奇数位线BLo的电压电平逐渐减小且随后保持为低电平，并且感测节点SO的电压电平保持为低电平。在此状态中，将读取信号READ_L施加为1.0到10μs高电平脉冲。如果存储器单元不在擦除单元中，则感测节点SO保持为高电平。因此，响应高脉冲的读取信号READ_L，第六NMOS晶体管N106接通并且第七NMOS晶体管N107接通。由于节点QAb保持为低电平，所以节点QA保持为高电平。相反，如果存储器单元是擦除单元，则感测节点SO保持为低电平，并且第七NMOS晶体管N107关断。因此，节点QAb保持为高电平并且节点QA保持为低电平。因此，对节点QA的电压电平进行检测以便感测奇数单元的状态。
上面已经描述了根据本发明实施例的NAND闪存器件的擦除验证方法。但是，该方法可以以相同方式应用到编程验证方法。因此，省略这种方法的详细描述。
如上所述，将偶数位线和奇数位线同时预充电和估算且随后顺序地进行感测。因此，擦除验证时间与现有技术相比最多可以减少一半，并且总擦除时间与现有技术相比可以减少2/3。因此可以提高器件的操作速度。另外，本发明可以以相同方式应用到编程验证。因此也可以减少编程时间。
尽管已经关于各实施例作出前面的描述，应该理解，本领域普通技术人员在不脱离本专利和所附权利要求的精神和范围的情况下，可以对本专利进行变化和修改。
主要元件符号说明
110存储器单元阵列
120位线选择单元
130锁存器
Ble偶数位线
Blo奇数位线BLo
BSLe偶数位线选择信号
BSLo奇数位线选择信号
COPYBACK回拷贝信号
DI_L信号
DISChe偶数放电信号
DISCHo奇数放电信号
DSL漏极选择线
I101反向器
N101第一NMOS晶体管
N102第二NMOS晶体管
N103第三NMOS晶体管
N104第四NMOS晶体管
N105第五NMOS晶体管
N106第六NMOS晶体管
N107第七NMOS晶体管
N108第八NMOS晶体管
N109第九NMOS晶体管
N110第十NMOS晶体管
N111第十一NMOS晶体管
N112第十NMOS晶体管
NA编程节点
nDI_L信号
P101 PMOS晶体管
P201第一PMOS晶体管
PRECHb预充电信号
PROGRAM_L信号
QA输入节点
QAb输出节点
READ_L读取信号
RESET_L重置信号
SO感测节点
SSL源极选择线
V1第一电压
V2第二电压
V3第三电压
Vcc电源电压
VIRPWR验证信号
Vss接地端子
Vt阈值电压
WL0-WL31字线
YAI/O端子

Claims (9)

1.一种验证闪存器件的方法，包括：
将分别连接到偶数位线和奇数位线的存储器单元串放电；
将电压施加到分别连接到所述偶数位线和所述奇数位线的所述存储器单元串，从而对所述存储器单元串预充电；
通过对连接到所述偶数位线的所述存储器单元串的状态进行感测来验证连接到所述偶数位线的每个存储器单元串是否已经被擦除；
通过对连接到所述奇数位线的所述存储器单元串的状态进行感测来验证连接到所述奇数位线的每个存储器单元串是否已经被擦除。
2.一种验证闪存器件的方法，所述闪存器件包括：
第一晶体管，用于响应于第一控制信号通过偶数位线和奇数位线将验证信号供给到存储器单元阵列；
第二晶体管，用于响应于第二控制信号通过所述偶数位线和奇数位线来连接所述存储器单元阵列和第一节点；
第三晶体管，用于响应第三控制信号将电流供给到所述第一节点；
锁存器，用于存储来自所述存储器单元阵列的所选单元的输出数据；
第四晶体管，用于根据所述第一节点的电压电平和第四控制信号来控制所述锁存器的状态，
所述方法包括：
响应于所述第一控制信号对分别连接到所述偶数位线和所述奇数位线的存储器单元串进行放电；
响应于所述第三控制信号将电压供给到所述第一节点，并且同时响应于第一电压电平的所述第二控制信号将所述第一节点的电压供给到分别连接到所述偶数位线和所述奇数位线的所述存储器单元串，从而对所述存储器单元串进行预充电；
响应于第二电压电平的所述第二控制信号通过存储连接到所述偶数位线的每个存储器单元串的状态来验证连接到所述偶数位线的每个存储器单元串是否已被擦除；以及
响应第三电压电平的所述第二控制信号通过存储连接到所述奇数位线的每个存储器单元串的状态来验证连接到所述奇数位线的每个存储器单元串是否已被擦除。
3.如权利要求2的方法，其中所述第一控制信号保持为1.6到5.5V或电源电压Vcc的电压电平。
4.如权利要求2的方法，其中所述第一电压电平的所述第二控制信号保持为1.0到5.5V的电压电平或电源电压Vcc。
5.如权利要求2的方法，其中所述第二电压电平的所述第二控制信号保持为1.0到2.2V的电压电平。
6.如权利要求2的方法，其中所述第三电压电平的所述第二控制信号保持为1.0到2.2V的电压电平。
7.如权利要求2的方法，其中所述第二电压电平保持为大于或等于所述第一电压电平的电压电平。
8.如权利要求2的方法，其中所述第二电压电平的所述第二控制信号的施加时间被设置为比所述第三电压电平的所述第二控制信号的施加时间长。
9.一种验证闪存器件的方法，包括：
将分别连接到偶数位线和奇数位线的存储器单元串放电；
将电压施加到分别连接到所述偶数位线和所述奇数位线的每个存储器单元串，从而对所述存储器单元串进行预充电；
通过对连接到所述偶数位线的每个存储器单元串的状态进行感测来验证连接到所述偶数位线的每个存储器单元串是否已经被编程；以及
通过对连接到所述奇数位线的每个存储器单元串的状态进行感测来验证连接到所述奇数位线的每个存储器单元串是否已经被编程。
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