CN101060324A - 一种差分信号接口电路 - Google Patents

Abstract

本发明是关于一种差分信号接口电路，用于通讯电路中芯片与芯片的高速数据传输，主要包括可配置运放、电平转换电路、双转单电路，其中外部差分信号INP和INN输入到可配置运放中，同时外部控制信号EN1、EN2和参考电压VNREF输入到可配置运放中；可配置运放输出一组差分信号输入到电平转换电路中；外部输入高电压的电源VDDH同时输入可配置运放和电平转换电路中；电平转换电路输出一组差分信号进入到双转单电路中；双转单电路输出单端信号。这种接口电路通过配置不同的工作模式可以兼容LVDS和LVPECL等不同类型的输入信号并将其转换成CMOS逻辑信号，通过芯片内部配置可以分别适用于LVDS或者LVPECL电平的输入信号，同时可以配置其使用时的连接方式。

Description

一种差分信号接口电路

技术领域

本发明涉及一种应用于通讯电路中芯片与芯片的高速数据传输的差分信号接口电路，通过配置不同的工作模式可以兼容LVDS和LVPECL等不同类型的输入信号并将其转换成CMOS逻辑信号。

背景技术

随着通讯技术的发展，芯片间的数据传输速度越来越快，现在差分信号的使用也越来越广泛。差分信号的优点一个是其幅度较小，可以使数据传输速度最大化。另外就是差分信号具有抗干扰、抗噪声性能。在通讯领域，使用最多的差分信号就是LVDS和LVPECL信号。其中，LVDS是指低压差分信号，low-voltage differential signal；LVPECL是指低压正射极耦合逻辑信号，low-voltage positive emitter-coupled logic。这两种信号的电平设置都由相关的国际标准进行定义，一般是针对电源电压为2.5V或者3.3V来制定的。

另一方面，随着现在集成电路工艺的发展，为了增加芯片的集成度和降低成本，目前CMOS工艺的主流线宽为0.13um，而且内部器件工作的电源电压也持续减小到了1.2V，这样就可以在降低沟道上面的最大场强，增加器件可靠性的同时还可以降低芯片的功耗。由于大部分芯片内部为CMOS数字电路，单极性的CMOS逻辑电路，不能直接处理差分信号，只能处理CMOS逻辑信号，因此在芯片的端口需要将芯片外部输入的3.3V/2.5V差分信号转化出1.2V的CMOS逻辑信号。

在目前关于接口电路的国内专利中，没有发现有类似的LVDS或者LVPECL接口电路专利。而在国外专利中，类似的接口电路均没有电平转换的功能，且对输入不同电平类型信号的处理采用不同的模块，根据需要选择使用的模块或者只能处理单一类型的信号。比如美国专利US6462852中的技术能够同时处理LVDS和CML类型的输入信号，并且配备了AC耦合和DC耦合两种可选的连接方式，其结构示意图如图1所示。该专利采用了CMLREC接收模块和STIREC来分别处理输入的CML信号和LVDS信号，在输出端采用一个MUX进行选择输出信号。从该美国专利中描述CMLREC/STIREC模块内部电路的结构知，这些模块使用了MOS器件和双极型晶体管，因此实现该专利必须采用复杂的BiCMOS工艺。综合而言，美国专利US6462852具有以下不足：

1.采用两个模块分别处理输入的不同类型信号，使电路复杂化；

2.没有内置从高电源电压信号转化到低电源电压信号的电平转换电路，使专利的使用范围变小，已经不适用目前工艺向亚微米工艺发展的需要；

3.采用BiCMOS工艺实现，使成本增加，而且不能使用在现代化的CMOS工艺中。

另外，美国专利US2004/0174191A1描述一个结构简单的LVDS接收器电路，如图2所示。从专利描述中知，该专利只能接收LVDS信号，而且没有电平转换的功能。

发明内容

本发明的目的是针对现有技术的不足，提供一种高速的能够进行电平转换的接口电路，通过芯片内部配置可以分别适用于LVDS或者LVPECL电平的输入信号，同时可以配置其使用时的连接方式。

为了实现上述发明目的，本发明提出了一种差分信号接口电路，主要包括可配置运放101、电平转换电路102、双转单电路103。

接口电路的具体连接如下：外部差分信号INP和INN输入到可配置运放101中，同时外部控制信号EN1、EN2和参考电压VNREF输入到可配置运放101中；可配置运放101输出一组差分信号111和112输入到电平转换电路102中；外部输入高电压的电源VDDH同时输入可配置运放101和电平转换电路102中；电平转换电路102输出一组差分信号113和114进入到双转单电路103中；双转单电路103输出单端信号115。

双转单电路103的输出单端信号115输出到缓冲电路104中，输出缓冲电路104输出信号OUT。这个输出缓冲电路104是为不同的负载提供足够的驱动能力。

外部输入低电压的电源VDDL同时输入到双转单电路103和输出缓冲电路104中；外部电压VSS输入到这四个电路，可配置运放101、电平转换电路102、双转单电路103和输出缓冲电路104中作为参考地；这样整个***就得到芯片内部电路能进行处理的CMOS电平信号OUT。

可配置运放101由外部输入的高电压VDDH作为电源供电，从而能适应外部输入差分信号INP和INN的电平需要。外部输入的差分信号INP和INN可以是LVDS电平，也可以是LVPECL电平。

上述技术方案中，可配置运放101内部包含了很多阻抗匹配和直流工作点设置电路，根据输入差分信号INP和INN的电平形式，输入控制信号EN1和EN2的配置方式以及外接匹配电阻的连接方法来实现不同的电平信号输入。当EN1为高电平，EN2为高电平时，不用外接匹配电阻就适用于使用LVDS的差分信号INP和INN；当EN1为高电平，EN2为低电平时，适用于DC耦合LVPECL的差分信号INP和INN，此时需要外接匹配电阻来设定输入差分信号INP和INN的直流工作点和达到阻抗匹配；当EN1为低电平，EN2为高电平时，不用外接匹配电阻就适用于AC耦合LVPECL的差分信号INP和INN；当EN1为低电平，EN2为低电平时，适用于AC耦合LVPECL的差分信号INP和INN，需要在INP和INN之间外接并联电阻来达到阻抗匹配的目的。可配置运放101的输出信号111和112为一对差分信号，其直流工作点是相对于芯片外部高电源电压VDDH而设定的。

为了使信号111和112适合于芯片内部低电源电压VDDL的使用要求，需要对输出信号111和112进行电平转换。电平转换电路102将输入信号111和112的共模电压从适用于高电源电压VDDH降低到适用于低电源电压VDDL，这样电平转换电路102的输出差分信号113和114的电平范围就会适合内部低压CMOS器件的需要了。

在芯片内部对信号进行处理一般采用的是单端CMOS信号，因此还需要将电平转换电路102输出的差分信号113和114进行信号转换。差分信号113和114首先进行双转单电路103，将适合VDDL的差分信号113和114转换成单端信号115，再通过输出缓冲电路104将信号115进行放大，使之达到适合内部核心电路电源电压VDDL需要的CMOS电平，作为信号OUT输出内部电路。

借由上述技术方案，本发明一种差分信号接口电路至少具有下列优点及有益效果：

1、通过配置控制信号EN1和EN2，可以分别适合于LVDS或者LVPECL输入信号，这样可以根据输入信号情况灵活配置；

2、内部包含了匹配电阻，可以减少使用时外接元器件数目，简化使用时的电路结构；

3、具有电平转换功能，可以将片外高电源电压的信号转换成芯片内部低电源电压的信号，这样可以减小芯片内部核心电路的工作电压，降低芯片的功耗；

4、工作速率高，可以达到622MHz，这对LVDS/LVPECL时钟信号是很高的频率。

附图说明

图1是美国专利US6462852的电路示意图；

图2是美国专利US2004/0174191A1的电路示意图；

图3是本发明差分信号接口电路的结构图；

图4是本发明实施例的电路结构图；

图5是图4中控制信号转换电路X201和X202的具体电路图；

图6是图4中传输门TG1的电路图；

图7是图4中可配置运放101配置成EN1＝1，EN2＝1，有内接匹配电阻，适用于输入LVDS信号时的电路简化图；

图8是图4中可配置运放101配置成EN1＝1，EN2＝0，无内接匹配电阻，适用于以DC耦合方式输入LVDS/LVPECL信号时的电路简化图；

图9是图4中可配置运放101配置成EN1＝0，EN2＝1，有内接匹配电阻，适用于以AC耦合方式输入LVPECL信号时的电路简化图；

图10是图4中可配置运放101配置成EN1＝0，EN2＝0，无内接匹配电阻，适用于以AC耦合方式输入LVPECL信号时的电路简化图。

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对本发明详细说明如后。

为了实现上述发明目的，本发明提出了一种新型的接口电路，主要包括可配置运放101、电平转换电路102、双转单电路103和输出缓冲电路104，具体电路参见图3。

接口电路的具体连接如下：外部高电平的差分信号INP和INN输入到可配置运放101中，同时外部控制信号EN1、EN2和参考电压VNREF输入到可配置运放101中；可配置运放101输出一组差分信号111和112输入到电平转换电路102中；外部输入高电压的电源VDDH同时输入可配置运放101和电平转换电路102中；电平转换电路102输出一组差分信号113和114进入到双转单电路103中；双转单电路103输出信号115到输出缓冲电路104中，输出缓冲电路104输出信号OUT；外部输入低电压的电源VDDL同时输入到双转单电路103和输出缓冲电路104中；外部电压VSS输入到这四个电路，可配置运放101、电平转换电路102、双转单电路103和输出缓冲电路104中作为参考地；这样整个***就得到芯片内部电路能进行处理的CMOS电平信号OUT。

下面结合本发明所述装置的具体实施方式做进一步说明。

图4为本发明实施例的一种具体电路结构图，它包括了如图3所示的可配置运放101、电平转换电路102、双转单电路103和输出缓冲电路104等四个子电路模块。可配置运放101由PMOS管P0、P1、P2和P3，NMOS管N0、N1、N2、N3、N4、N5、N6、N7和N8，电阻R0、R1、R2和R3，传输门TG1和控制信号转换电路X201、X202组成；电平转换电路102由PMOS管P4、P5，NMOS管N9和电阻R4、R5组成；双转单电路103由PMOS管P6、P7和NMOS管N10、N11、N12组成；输出缓冲电路104由PMOS管P8、P9和N13、N14组成。

在图4中，EN1和EN2分别输入到控制信号转换电路X201和X202中，分别输出一对差分控制信号EN1HV/EN1BHV和EN2HV/EN2BHV。信号EN1HV输入到PMOS管P0和P1的栅极，PMOS管P0和P1的源极均接到电源电压VDDH。PMOS管P0的漏极接到电阻R0的一端，电阻R0的另一端与外部输入信号INP接在一起。外部输入信号INP同时连接到NMOS管N5的漏极，NMOS管N5的栅极接到EN1BHV，NMOS管N5的源极与NMOS管N0的漏极接在一起。NMOS管N0的栅极接到参考电压VNREF，源极连接到地VSS。外部输入信号INP同时连接到电阻R2的一端，电阻R2的另一端连接到传输门TG1的一个端口A。外部输入信号INP同时输入到NMOS管N7的栅极，NMOS管N7的源极连接到NMOS管N2的漏极，NMOS管N7的漏极连接信号线111。信号线111同时连接到PMOS管P2的栅极和漏极，形成二极管连接。信号线111同时连接到NMOS管N1的漏极，NMOS管N1的栅极连接到参考电压VNREF，源极连接到地VSS。

在图4中，PMOS管P1的漏极连接到电阻R1的一端，电阻R1的另一端与外部输入信号INN连接在一起。外部输入信号INN同时连接到NMOS管N6的漏极，NMOS管N6的栅极接到EN1BHV，NMOS管N6的源极与NMOS管N4的漏极接在一起。NMOS管N4的栅极接到参考电压VNREF，源极连接到地VSS。外部输入信号INN同时连接到电阻R3的一端，电阻R3的另一端连接到传输门TG1的另一个端口B。外部输入信号INP同时输入到NMOS管N8的栅极，NMOS管N8的源极连接到NMOS管N2的漏极，NMOS管N8的漏极连接信号线112。信号线112同时连接到PMOS管P3的栅极和漏极，形成二极管连接。信号线112同时连接到NMOS管N3的漏极，NMOS管N3的栅极连接到参考电压VNREF，源极连接到地VSS。传输门TG1正输入端P接EN2HV，负输入端N接EN2BHV。

在图4中，信号线111连接到PMOS管P4的栅极，PMOS管P4的源极接电源电压VDDH，PMOS管P4的漏极连接到信号线113。信号线113同时连接到电阻R4的一端，电阻R4的另一端连接到信号线116。信号线112连接到PMOS管P5的栅极，PMOS管P5的源极接电源电压VDDH，PMOS管P5的漏极连接到信号线114。信号线114同时连接到电阻R5的一端，电阻R5的另一端连接到信号线116。同时信号线116连接到NMOS管N9的栅极和漏极，NMOS管N9的源极连接到地VSS。

在图4中，信号线113连接到NMOS管N11的栅极，NMOS管N11的漏极连接到信号线115，NMOS管N11的源极连接到信号线117。同时信号线115连接到PMOS管P7的漏极，PMOS管P7的栅极连接到PMOS管P6的栅极和漏极，PMOS管P7的源极连接到电源电压VDDL。信号线114连接到NMOS管N10的栅极，NMOS管N10的漏极连接到PMOS管P6的栅极和漏极，NMOS管N10的源极连接到信号线117。同时信号线117连接到NMOS管N12的漏极，NMOS管N12的源极连接到地VSS。同时PMOS管P6的栅极和漏极一起连接到NMOS管N12的栅极，PMOS管P6的源极连接到电源电压VDDL。

在图4中，信号线115输入到PMOS管P8和NMOS管N13的栅极，PMOS管P8的源极连接到电源电压VDDL，NMOS管N13的源极连接地VSS。PMOS管P8和NMOS管N13的漏极连接在一起输出到PMOS管P9和NMOS管N14的栅极。PMOS管P9的源极连接到电源电压VDDL，NMOS管N14的源极连接地VSS。PMOS管P8和NMOS管N13的漏极一起连接到输出信号OUT。

图5就是图4中控制信号转换电路X201和X202的具体电路图。在图5中，输入信号EN连接到PMOS管P10和NMOS管N15的栅极，PMOS管P10的源极连接到电源电压VDDL，NMOS管N15的源极连接地VSS。PMOS管P10和NMOS管N15的漏极连接在一起，输出到PMOS管P11和NMOS管N16的栅极，同时PMOS管P10和NMOS管N15的漏极连接在一起还输出到NMOS管18的栅极。PMOS管P11的源极连接到电源电压VDDL，NMOS管N16的源极连接地VSS，PMOS管P11和NMOS管N16的漏极连接在一起输出NMOS管19的栅极。NMOS管N18的源极连接到地VSS，漏极连接到信号线301。信号线301同时连接到PMOS管P13的漏极和PMOS管P14的栅极，PMOS管13的源极连接到电源电压VDDH。信号线301同时连接到PMOS管P12的栅极和NMOS管N17的栅极。PMOS管P12的源极连接到电源电压VDDH，NMOS管N17连接到地VSS，PMOS管P12和NMOS管N17的漏极同时连接到信号县ENBHV输出本子电路外部。NMOS管N19的源极连接到地VSS，漏极连接到信号线302。信号线302同时连接到PMOS管P13的栅极和PMOS管P14的漏极。PMOS管P14的源极连接到电源电压VDDH。信号线302同时连接到PMOS管P15的栅极和NMOS管N20的栅极。PMOS管P15的源极连接到电源电压VDDH，NMOS管N20连接到地VSS，PMOS管P15和NMOS管N20的漏极同时连接到信号线ENHV输出本子电路外部。

在整个实施例的电路图中，如图4和图5，MOS管P0-P5、P12-P15和N0-N8、N17-N20为能承受电源电压VDDH的高压MOS器件，MOS管P6-P11和N9-N16为能承受电源电压VDDL的低压MOS器件。

图6是图4中传输门TG1的电路图，由一个PMOS管PM0和一个NMOS管NM0并联而成。PM0的源极与NM0的漏极一起连接到传输门TG1的一个端口A，同时PM0的漏极和NM0的源极一起连接到传输门TG1的另一个端口B。PM0的栅极连接到传输门TG1的负输入端N，NM0的栅极连接到传输门TG1的正输入端P。

EN1和EN2是由芯片内部核心电路寄存器输出的控制信号，用来控制可配置运放101的工作模式，其电平幅度为0-VDDL，而可配置运放101直接与芯片外部信号相连接，其工作电源电压为VDDH，因此要将控制信号EN1和EN2进行电平转换并输出差分信号。图5的控制信号转化电路主要是靠PMOS管P13和P14形成的正反馈使摆幅为VDDL的CMOS电平信号转换成摆幅为VDDH的CMOS信号，从而能控制图4中的MOS管P0、P1、N5、N6和传输门TG1这些适合于VDDH的高压MOS器件。

在图4中，电阻R2和R3连接在差分信号INP和INN之间，是起对外部驱动单元以及传输线进行阻抗匹配的作用，可以通过控制信号EN2来控制传输门TG1来配置这两个电阻是否起作用。配置EN2为高电平可以打开传输门TG1，使R2和R3起作用，可以使得该接口电路不用在芯片外部外加匹配电阻，简化芯片电路设计。PMOS管P0，NMOS管N0、N5和电阻R0组成一个偏置电路，为输入信号INP提供合适的直流工作点。PMOS管P1，NMOS管N4、N6和电阻R1组成一个偏置电路，为输入信号INN提供合适的直流工作点。通过配置EN1为低电平可以使PMOS管P0、P1和NMOS管N5、N6导通，从而这两个偏置电路工作，能提供直流工作点。可以根据芯片的应用情况决定本接口电路如何使用，从而选择这些匹配电阻和偏置电路是否选用。一般本接口电路适用于输入信号为LVDS和LVPECL电平，每种电平根据信号类型为数据还是时钟有不同的使用方法，这将在后面详述。

NMOS管N7和N8作为一对差分管，对差分输入信号INP和INN进行放大，使之适合芯片内部处理需要。PMOS管P2和P3连接成二极管形式，作为差分对N7和N8的有源负载。NMOS管N1和N3为PMOS管P2和P3提供一定的偏置电流，使得当差分对N7和N8中没有导通时信号111和112还能保持在一个合适的电平，同时也能限制信号111和112的电压摆幅，选择合适的电压摆幅能使接口电路适合特定的工作频率，减小信号111和112的电压摆幅可以提高接口电路的工作频率。

信号111和112是基于高电源电压VDDH产生的，如果直接输入到内部核心电路中使用，会由于电压过高而烧毁内部核心电路中的MOS器件，因此要进行电平转换，使之变成适合内部核心电路电源电压VDDL的信号。信号111和112的共模工作点由差分对NMOS管相等，因此PMOS管P4和P5上通过的电流I1为：N7和N8的尾巴电流NMOS管N2的电流以及有源负载PMOS管P2和P3决定，假设为V_CM1。假设PMOS管P4和P5的沟道宽度和长度

$I1=\mathrm{\β}\frac{W1}{L1}{(\mathrm{VDDH}-V_{\mathrm{CM}1}-|\mathrm{Vtp}\left|\right)}^2---\left(1\right)$

在上式(1)中，W1、L1为PMOS管P4和P5的沟道宽度和长度。则NMOS管N9的V_gs为：

$2I1=\mathrm{\β}\frac{W2}{L2}{(V_{\mathrm{gs}}-\mathrm{Vtn})}^2\⇒$

$2\mathrm{\β}\frac{W1}{L1}{(\mathrm{VDDH}-V_{\mathrm{CM}1}-|\mathrm{Vtp}\left|\right)}^2=\mathrm{\β}\frac{W2}{L2}{(V_{\mathrm{gs}}-\mathrm{Vtn})}^2\⇒$

$V_{\mathrm{gs}}=\sqrt{\frac{2(W1/L1)}{(W2/L2)}}(\mathrm{VDDH}-V_{\mathrm{CM}1}-|\mathrm{Vtp}\left|\right)+\mathrm{Vtn}---\left(2\right)$

上式(2)中，W2、L2为NMOS管N9的沟道宽度和长度，Vtp和Vtn分别为PMOS管和NMOS管的阈值电压，而信号113和114的共模工作点V_CM2为V_gs，因此有：

$V_{\mathrm{CM}2}=\sqrt{\frac{2(W1/L1)}{(W2/L2)}}(\mathrm{VDDH}-V_{\mathrm{CM}1}-|\mathrm{Vtn}\left|\right)+\mathrm{Vtn}---\left(3\right)$

假设R4＝R5＝R，信号113与信号114的差模电压为：

V_d＝2I1*R                                    (4)

根据上述(3)式和(4)式，合理设置W1/L1和W2/L2，就可以使得信号113和114的电压处于VSS与VDDL之间，使之适合于低压MOS器件的工作需要，到达电平转换的目的。

在图4中，PMOS管P6、P7和NMOS管N10、N11、N12组成一个自偏置的差分运放，实现将差分的信号113和114转换成单端信号115。所谓自偏置是指NMOS管N12这个NMOS管差分对N10和N11的尾巴电流提供者没有采用外加偏置电压设定其工作点，而是采用了NMOS管N10的有源负载PMOS管P6的栅极电压作为其偏置电压。信号115是一个处于VDDL与VSS之间的单端信号，通过由PMOS管P8、P9和NMOS管N13、N14组成的输出缓冲电路后就变成了CMOS电平的单端信号OUT，这样内部核心电路就可以对信号OUT进行进一步的处理。

在图4中，如果选择R2＝R3＝50Ω，则两个端口INP和INN对外部50Ω的传输线做到了阻抗匹配。当输入信号INP和INN为LVDS信号，只要选择EN1和EN2同时为高电平就可，将电阻R2直接连接R3，并且将两个直流偏置电路断开。此时本接口电路的可配置运放101简化成了图7所示，在芯片外部不用再对端口进行外加匹配电阻了，这样就可以简化芯片使用时的外部电路，降低使用成本。

当设置EN1为高电平而EN2为低电平，则将可配置运放101中的直流偏置电路和匹配电阻R2和R3都从电路中断开了，其简化电路如图8所示。这种配置模式即适用于LVDS也适用于LVPECL信号。当输入信号为LVDS信号，需要在INP/INN之间增加类似于R2和R3一样的配置电阻。当输入信号为LVPECL时，需要在芯片外部为接口电路进行直流工作点设置，并根据使用情况决定是否做阻抗匹配。

设置EN1为低电平而EN2为高电平，则将可配置运放101中的直流偏置电路和匹配电阻R2和R3都连接到了接口电路中，其简化电路如图9所示。此时接口电路可以直接采用AC耦合的方式进行连接，芯片使用的外部电路最简单。

设置EN1和EN2均为低电平，则可配置运放101中的直流偏置电路连接到了接口电路中，而将匹配电阻R2和R3从接口电路中断开了，其简化电路如图10所示。此时，接口电路适合于直接采用AC耦合的方式进行连接，但是需根据芯片要求决定是否需要进行阻抗匹配。

在电路的实际实现中，根据加工工艺不同，VDDH和VDDL的具体电压可能不同。一般的加工厂家都能同时提供2.5V和3.3V的IO电压VDDH，但是内部核心逻辑的电源电压VDDL就因工艺而异了。在0.18um的工艺中，一般内部核心逻辑采用1.8V的电源电压，在0.13um工艺中则采用1.2V电源电压，而在90nm的工艺中也可能采用1V的电源电压。这些都随着不同的芯片加工厂家和加工工艺而有所变化，在本专利中，只有适当地修改部分电路器件就能实现专利的功能。

本实施例阐述了高速的LVDS/LVPECL接口电路的一种具体实现方法，很多模块也可以采用其他方法实现。例如，可以根据专利使用的信号频率决定是否采用图4中的NMOS管N1和N3，在信号频率较低时不用增加这两个器件来减小信号的冲放电时间，提供工作频率。同时，直流偏置电路和阻抗匹配电路也可以根据接口电路的具体使用环境进行增减。控制电路(图5)和传输门TG1(图6)也可以其他等效方式实现。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的结构及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (11)

1.一种差分信号接口电路，其特征在于：

包括可配置运放(101)、电平转换电路(102)、以及双转单电路(103)，其中，

外部差分信号INP、INN输入到可配置运放(101)中，同时外部控制信号EN1、EN2和参考电压VNREF输入到可配置运放101中；

可配置运放(101)输出一组差分信号(111、112)并输入到电平转换电路(102)中；外部输入高电压的电源VDDH同时输入可配置运放(101)和电平转换电路(102)中；

电平转换电路(102)输出一组差分信号(113、114)进入到双转单电路(103)中；双转单电路(103)输出单端信号(115)。

2.根据权利要求1所述的差分信号接口电路，其特征在于：双转单电路(103)的输出单端信号(115)进入一个输出缓冲电路(104)中，输出缓冲电路(104)输出信号OUT。

3.根据权利要求2所述的差分信号接口电路，其特征在于：外部输入低电压的电源VDDL同时输入到双转单电路(103)和输出缓冲电路(104)中；外部参考地电压VSS输入到可配置运放(101)、电平转换电路(102)、双转单电路(103)和输出缓冲电路(104)中作为参考地。

4.根据权利要求1、2或3所述的差分信号接口电路，其特征在于：外部输入的差分信号INP、INN是LVDS电平，或者是LVPECL电平。

5.根据权利要求1、2或3所述的差分信号接口电路，其特征在于：

可配置运放(101)由PMOS管P0、P1、P2和P3，NMOS管N0、N1、N2、N3、N4、N5、N6、N7和N8，电阻R0、R1、R2和R3，传输门TG1和控制信号转换电路(X201、X202)组成；电平转换电路(102)由PMOS管P4、P5，NMOS管N9和电阻R4、R5组成；双转单电路(103)由PMOS管P6、P7和NMOS管N10、N11、N12组成；输出缓冲电路(104)由PMOS管P8、P9和N13、N14组成。

6.根据权利要求5所述的差分信号接口电路，其特征在于外部控制信号EN1和EN2分别输入到控制信号转换电路(X201和X202)中，分别输出一对差分控制信号EN1HV/EN1BHV和EN2HV/EN2BHV；信号EN1HV输入到PMOS管P0和P1的栅极，PMOS管P0和P1的源极均接到电源电压VDDH；PMOS管P0的漏极接到电阻R0的一端，电阻R0的另一端与外部输入信号INP接在一起；外部输入信号INP同时连接到NMOS管N5的漏极，NMOS管N5的栅极接到EN1BHV，NMOS管N5的源极与NMOS管N0的漏极接在一起；NMOS管N0的栅极接到参考电压VNREF，源极连接到地VSS；外部输入信号INP同时连接到电阻R2的一端，电阻R2的另一端连接到传输门TG1的一个端口(A)；外部输入信号INP同时输入到NMOS管N7的栅极，NMOS管N7的源极连接到NMOS管N2的漏极，NMOS管N7的漏极连接信号线(111)；信号线(111)同时连接到PMOS管P2的栅极和漏极，形成二极管连接；信号线(111)同时连接到NMOS管N1的漏极，NMOS管N1的栅极连接到参考电压VNREF，源极连接到地VSS；PMOS管P1的漏极连接到电阻R1的一端，电阻R1的另一端与外部输入信号INN连接在一起；外部输入信号INN同时连接到NMOS管N6的漏极，NMOS管N6的栅极接到EN1BHV，NMOS管N6的源极与NMOS管N4的漏极接在一起；NMOS管N4的栅极接到参考电压VNREF，源极连接到地VSS；外部输入信号INN同时连接到电阻R3的一端，电阻R3的另一端连接到传输门TG1的另一个端口(B)；外部输入信号INP同时输入到NMOS管N8的栅极，NMOS管N8的源极连接到NMOS管N2的漏极，NMOS管N8的漏极连接信号线(112)；信号线(112)同时连接到PMOS管P3的栅极和漏极，形成二极管连接；信号线(112)同时连接到NMOS管N3的漏极，NMOS管N3的栅极连接到参考电压VNREF，源极连接到地VSS；传输门TG1正输入端P接EN2HV，负输入端N接EN2BHV。

7.根据权利要求5所述的差分信号接口电路，其特征在于信号线(111)连接到PMOS管P4的栅极，PMOS管P4的源极接电源电压VDDH，PMOS管P4的漏极连接到信号线(113)；信号线(113)同时连接到电阻R4的一端，电阻R4的另一端连接到信号线(116)；信号线(112)连接到PMOS管P5的栅极，PMOS管P5的源极接电源电压VDDH，PMOS管P5的漏极连接到信号线(114)；信号线(114)同时连接到电阻R5的一端，电阻R5的另一端连接到信号线(116)；同时信号线(116)连接到NMOS管N9的栅极和漏极，NMOS管N9的源极连接到地VSS。

8.根据权利要求5所述的差分信号接口电路，其特征在于信号线(113)连接到NMOS管N11的栅极，NMOS管N11的漏极连接到信号线(115)，NMOS管N11的源极连接到信号线(117)；同时信号线(115)连接到PMOS管P7的漏极，PMOS管P7的栅极连接到PMOS管P6的栅极和漏极，PMOS管P7的源极连接到电源电压VDDL；信号线(114)连接到NMOS管N10的栅极，NMOS管N10的漏极连接到PMOS管P6的栅极和漏极，NMOS管N10的源极连接到信号线(117)；同时信号线(117)连接到NMOS管N12的漏极，NMOS管N12的源极连接到地VSS；同时PMOS管P6的栅极和漏极一起连接到NMOS管N12的栅极，PMOS管P6的源极连接到电源电压VDDL。

9.根据权利要求5所述的差分信号接口电路，其特征在于信号线(115)输入到PMOS管P8和NMOS管N13的栅极，PMOS管P8的源极连接到电源电压VDDL，NMOS管N13的源极连接地VSS；PMOS管P8和NMOS管N13的漏极连接在一起输出到PMOS管P9和NMOS管N14的栅极；PMOS管P9的源极连接到电源电压VDDL，NMOS管N14的源极连接地VSS；PMOS管P8和NMOS管N13的漏极一起连接到输出信号OUT。

10.根据权利要求5所述的差分信号接口电路，其特征在于所述的控制信号转换电路(X201、X202)中，输入信号EN连接到PMOS管P10和NMOS管N15的栅极，PMOS管P10的源极连接到电源电压VDDL，NMOS管N15的源极连接地VSS；PMOS管P10和NMOS管N15的漏极连接在一起，输出到PMOS管P11和NMOS管N16的栅极，同时PMOS管P10和NMOS管N15的漏极连接在一起还输出到NMOS管18的栅极；PMOS管P11的源极连接到电源电压VDDL，NMOS管N16的源极连接地VSS，PMOS管P11和NMOS管N16的漏极连接在一起输出NMOS管19的栅极；NMOS管N18的源极连接到地VSS，漏极连接到信号线(301)；信号线(301)同时连接到PMOS管P13的漏极和PMOS管P14的栅极，PMOS管13的源极连接到电源电压VDDH；信号线(301)同时连接到PMOS管P12的栅极和NMOS管N17的栅极；PMOS管P12的源极连接到电源电压VDDH，NMOS管N17连接到地VSS，PMOS管P12和NMOS管N17的漏极同时连接到信号县ENBHV输出本子电路外部；NMOS管N19的源极连接到地VSS，漏极连接到信号线(302)；信号线(302)同时连接到PMOS管P13的栅极和PMOS管P14的漏极；PMOS管P14的源极连接到电源电压VDDH；信号线(302)同时连接到PMOS管P15的栅极和NMOS管N20的栅极；PMOS管P15的源极连接到电源电压VDDH，NMOS管N20连接到地VSS，PMOS管P15和NMOS管N20的漏极同时连接到信号线ENHV输出本子电路外部。

11.根据权利要求5所述的差分信号接口电路，其特征在于所述传输门TG1，由一个PMOS管PM0和一个NMOS管NM0并联而成；PM0的源极与NM0的漏极一起连接到传输门TG1的一个端口(A)，同时PM0的漏极和NM0的源极一起连接到传输门TG1的另一个端口(B)；PM0的栅极连接到传输门TG1的负输入端N，NM0的栅极连接到传输门TG1的正输入端P。

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