CN1143314C - 降低输入电压/降低输出电压的三态缓冲器及其方法 - Google Patents

降低输入电压/降低输出电压的三态缓冲器及其方法 Download PDF

Info

Publication number
CN1143314C
CN1143314C CNB991055632A CN99105563A CN1143314C CN 1143314 C CN1143314 C CN 1143314C CN B991055632 A CNB991055632 A CN B991055632A CN 99105563 A CN99105563 A CN 99105563A CN 1143314 C CN1143314 C CN 1143314C
Authority
CN
China
Prior art keywords
output
signal
field effect
input
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB991055632A
Other languages
English (en)
Other versions
CN1241782A (zh
Inventor
D・R・汉森
D·R·汉森
G·米勒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
International Business Machines Corp
Original Assignee
Siemens AG
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG, International Business Machines Corp filed Critical Siemens AG
Publication of CN1241782A publication Critical patent/CN1241782A/zh
Application granted granted Critical
Publication of CN1143314C publication Critical patent/CN1143314C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/04—Lapping machines or devices; Accessories designed for working plane surfaces
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B9/00—Machines or devices designed for grinding edges or bevels on work or for removing burrs; Accessories therefor
    • B24B9/02—Machines or devices designed for grinding edges or bevels on work or for removing burrs; Accessories therefor characterised by a special design with respect to properties of materials specific to articles to be ground
    • B24B9/06—Machines or devices designed for grinding edges or bevels on work or for removing burrs; Accessories therefor characterised by a special design with respect to properties of materials specific to articles to be ground of non-metallic inorganic material, e.g. stone, ceramics, porcelain
    • B24B9/065—Machines or devices designed for grinding edges or bevels on work or for removing burrs; Accessories therefor characterised by a special design with respect to properties of materials specific to articles to be ground of non-metallic inorganic material, e.g. stone, ceramics, porcelain of thin, brittle parts, e.g. semiconductors, wafers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018592—Coupling arrangements; Interface arrangements using field effect transistors only with a bidirectional operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09425—Multistate logic
    • H03K19/09429—Multistate logic one of the states being the high impedance or floating state

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Mechanical Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Abstract

本发明公开了一种三态缓冲器电路。该缓冲器电路包括一个连接到缓冲器输入节点的输入级，该输入级被配置为当缓冲器选通信号为选通时接收输入信号；还包括一个连接在输入级的电平转换级，该电平转换级被安排为当缓冲器选通信号为选通时，响应于输入信号输出一组电平转换级控制信号；还包括连接到电平转换级的输出级。该输出级被配置为当缓冲器选通信号为选通时，响应于该组电平转换级控制信号在缓冲器输出节点输出输出信号。

Description

降低输入电压/降低输出电 压的三态缓冲器及其方法
本发明涉及缓冲器电路。更具体地，本发明涉及能够接收降低的输入电压信号和还利用被降低的电压输出信号驱动一个输出的缓冲器电路。
在某些电路或集成电路中，缓冲器电路可以被用于接收输入信号和产生或蓄集足够的电流驱动一个输出导体(例如，总线的导体)或响应于该信号输入的另外的电路的栅极。缓冲器电路的公知类型是三态缓冲器电路。三态缓冲器电路具有一个输出端，该输出端处于三态、高状态、或低状态之一。当多个缓冲器电路被耦合到相同负载时，三态缓冲器电路的性能特别有用，因为这允许各个缓冲器电路在不驱动总线时将被去耦合，以避免信号在总线上竞争。
为了容易讨论，图1表示一种简化的现有技术的反相三态缓冲器电路100，该电路包括4个串联的晶体管102、104、106和108。P型场效应晶体管(P-FET)102被耦合到电源线VDD和仅当Enable(选通)信号为高电平时才导通。注意，除非下文另外指出，所有晶体管都是场效应晶体管(FET)。n型晶体管108被耦合到地和也是仅当Enable信号为高电平(即，当EnableN信号是低电平时)时才导通。当Enable信号为低电平时，两个晶体管102和108都截止，因此第三态输出。
当输入信号是高电平和Enable信号也是高电平时，n-FET106和n-FET108将导通，将输出拖到地。同时，P-FET104截止，将输出与VDD去耦合。相反，当输入信号为低电平和Enable信号为高电平时，P-FET的102和104将导通，将输出上拉到VDD。同时，n-FET106截止，将输出与地去耦合。显而易见，反相三态缓冲器电路的输出与其输入值是反相的。
虽然图1的缓冲器电路已经存在了很长时间，但存在着一些缺点。例如，因为三态缓冲器电路100反相它的输入，则要求一种级联的组态来获得非反相的三态缓冲器电路。为了级联，反相三态缓冲器电路100的输出可以被级联进入另外的反相三态缓冲器电路100的输入端，获得非反相的三态缓冲器电路。
再有，在输出级利用4个串联晶体管(例如串联的晶体管102、104、106和108)需要以加大电路的规模为代价。这是因为在上拉或下拉通路的每个器件必须相当大，使得允许足够的电流通过在这些通路中串联连接的各器件。这是因为如果器件小，则由缓冲器电路输出的电流量可能太低，当驱动输出负载到所期望的电压电平时，可能引入无法接受的延迟。
但是，大器件的使用增加了输出导体上的电容负载，而这样又需要在驱动缓冲器电路部分较大的功率，以恰当地驱动输出负载，因为驱动缓冲器电路看到输出导体的电容以及连接该负载上的其它各个三态缓冲器电路的电容两者。
如图1所示的结构的另外的缺点涉及这样一个事实，即反相三态缓冲器电路100一般不能以降低的输入电压/降低的输出电压的三态缓冲器工作。降低的输入电压指低于对芯片供电的整个VDD的输入电压。在某些情况下，降低的电压可能要足够的低(例如，1V)，使得接近晶体管的阈值电压(一般在0.7V左右)。同样，降低的输出电压指低于对芯片供电的整个VDD的输出电压。因为降低的电压信号(即，其幅度在被降低的电压范围内的信号)在降低电路功耗方面是有用的，反相三态缓冲器电路100不能以降低的电压缓冲器工作用是一个严重的缺点。
为了理解在缓冲降低的电压信号中遇到的问题，考虑这样一种情况，即反相三态缓冲器电路100的输入是逻辑高电平，但是由一个被降低的电压信号代表(例如，1V左右)。在这种情况下，不仅n-FET106按照期望导通，而且P-FET104也会软导通，引起漏电流通过P-FET104(从VDD通过P-FET102)。漏电流的存在损害了缓冲器电路的输出端的信号(和/或极大地增加了功耗)。
图2表示另外一种现有技术的三态缓冲器电路，该电路是非反相型的。但是，非反相的三态缓冲器电路150仍然不能作为降低的输入电压/降低的输出电压缓冲器电路工作。为了理解非反相的三态缓冲器电路150的工作和在这种考虑下的缺点，考虑当输入信号具有全电压范围(即，从地到VDD)的情况。当在线152上的EN信号为低电平时，P-FET130导通，将节点154拖至VDD和关断P-FET156的输出。同时，节点158由于反相器160的作用升至高电平。高节点158导通n-FET162，将节点164拖至低电平，因此关断n-FET166的输出。因此，当选通信号EN变为低电平时，输出端168从缓冲器电路的静止(rest)状态脱开。正如可以看出的那样，一种低电平EN信号各缓冲器电路150三态。
当选通信号EN变为高电平和输入120为高电平(例如，达到VDD)，则高输入170使得n-FET172导通。因此，节点164被拖到地，从而关断n-FET166的输出和使输出端168与地脱开。同时，高选通信号EN使n-FET174也导通。因此，节点154被拉低。当输入170为高电平时，P-FET176关断，使得节点154与VDD脱开。低节点154导通输出P-FET156，使得输出端168被拉至VDD。因此，高输入170和高选通信号EN使得输出端168达到高电平VDD。
相反，当选通信号EN为高电平和输入170为低电平(例如，在大约为地时)，低电平输入170使得n-FET172关断，使节点164与地脱开。低电平输入170还使得P-FET导通。随着P-FET176导通，节点154被拖至高电平和P-FET156的输出被关断，使输出端168与VDD脱开。因为n-FET174已经导通(由于高电平选通信号EN)，当P-FET176导通时，节点164被拖至高电平，从而导通n-FET166，拉输出端168到地。因此低电平输入170和高电平选通信号EN使得输出端168变为低电平。
但是，当要求传送一个降低的输入电压信号到它的输出端时，非反相三态缓冲器电路150是无能为力的。现有技术的这种缺陷的出现的部分原因是由于输入信号被用于控制一个或多个晶体管的栅极。当这样使用时，降低的输入信号的电压范围引起某些P-FET将被软导通，即使当该信号是逻辑高电平时也是如此。例如，如果由降低的电压信号(例如，1V到2.5V或更高的全摆幅VDD)表示高电平逻辑状态，高逻辑电平输入由例如在输入端170的1V的降低的电压表示。
在输入端170具有1V的电压，n-FET172将是导通的，但P-FET176也可能是导通的，虽然是一种软导通。这是由于，如果2.5V的VDD在P-FET176的源极和P-FET176的阈值电压是0.7V，则在P-FET176的栅极的1V的存在同样将引起这个晶体管的被软导通。换言之，当其应该关断时，存在一个漏电流流过P-FET176。当这两个晶体管都导通时，功耗无味地增加了。随着两个晶体管172和176的导通，在节点154和164上的电压可能不稳定和/或不是足够好地切断导通P-FET156和断开n-FET166，以便将输出端168拖到期望的高逻辑值。
从上面的描述可以明显看出，期望有可以使用在降低的信号电压的应用中的三态缓冲器电路和该电路的制造方法。
在一个实施例中，本发明涉及一种三态缓冲器电路，该电路在缓冲器的输入节点接收一个输入信号和响应于缓冲器选通信号在缓冲器的输出节点发送一个输出信号。该缓冲器电路包括一个连接到缓冲器输入节点的输入级。该输入级被构成为当该缓冲器的选通信号被选通时接收输入信号。该缓冲器电路还包括一个连接到输入级的电平转换级。该电平转换级被安排为当该缓冲器的选通信号是被选通时，响应于输入信号输出一组电平转换级控制信号。该组电平转换级控制信号的电压范围高于与该输入信号相联系的电压范围。该缓冲器电路还包括连接到电平转换级上的一个输出级。该输出级被构成为当该缓冲器选通信号被选通时，响应于该组电平转换级控制信号在该缓冲器的输出节点输出输出端信号。该输出信号的电压范围低于该组电平转换级控制信号的电压范围。当缓冲器的选通信号为禁止时，该输出级断开缓冲器输出节点与输入级和电平转换级连接，其中所述输入级包括一个第一场效应晶体管和一个第二场效应晶体管，所述第一和第二场效应晶体管的栅极受所述缓冲器选通信号的控制，所述第一和第二场效应晶体管的第一端子被配置成为接收所述输入信号。
在另外的实施例中，本发明涉及一种响应于一个输入信号提供一个输出信号的方法。该方法包括利用缓冲器电路的输入级接收一个输入信号。其中还包括利用缓冲器电路的电平转换级形成响应于输入信号的一组控制信号。该组控制信号的电压范围高于与输入信号有关的电压范围。另外，其中还包括利用缓冲器电路的输出级输出响应于该组控制信号的一个输出信号。与该输出信号相联系的电压范围低于控制信号的电压范围。
本发明的这些和其它特点将在下面的本发明的详细描述和结合附图予以更为详细地进行描述。
通过下面的结合附图的详细描述中本发明将更容易被理解，在各附图中相同标号表示相同的结构元件，和其中：
图1表示一种简化现有技术的反相三态缓冲器电路，以便于讨论；
图2表示另外的现有技术的三态缓冲器电路，这个电路也不能被用作为降低的输入电压/降低的输出电压的缓冲器电路；
图3表示按照本发明的一个实施例的简化三态缓冲器电路，该电路表示一种能够传送降低的电压信号的三态缓冲器电路；
图4更详细地表示按照本发明的一个实施例的能够传送降低电压信号的三态缓冲器电路；
图5-12表示按照本发明的各种实施例，表示降低输入电压/降低输出电压信号的三态缓冲器电路的各种可替代的组态。
现在将参照几个如各附图所表示的说明性的实施例对本发明进行详细描述。在下面的描述中，表示出许多具体的细节，以便提供对本发明的全面理解。但是，显然对于本专业的技术人员来说，在没有这些细节的某些和全部的情况下本发明还是可以实施的。在另外的一些例子中，对公知的结构和/或处理步骤不进行详细描述，以便不至于不必要地混淆本发明。
在一个实施例中，本发明涉及一种高效的降低的输入电压/降低的输出电压的三态缓冲器电路，该电路用于响应于也具有降低的电压范围的输入信号确立也具有降低的电压范围的输出信号。在一个实施例中，本发明的降低的输入电压/降低的输出电压的三态缓冲器电路包括一个用于接收降低的电压的输入信号的输入级，一个用于变换所接收的降低的输入电压的输入信号为具有较高电压范围的内部电平转换级控制信号的电平转换级，控制三态缓冲器电路的输出级。
当通过禁止缓冲器选通信号使三态缓冲器电路处于第三态时，该电路基本上与负载脱开。当不处于第三态时，响应于内部电平转换级控制信号，输出级在降低的电压范围中输出或者是逻辑高电平或者是逻辑低电平的缓冲器输出信号。
在某些情况下，缓冲器电路被安排得，不需要使用具有降低的电压范围的输入信号控制输入级的晶体管的栅极。这是与图1和2的现有技术的情况不同的，在现有技术中输入信号被用于直接控制晶体管的栅极。为了控制输出级，最好是利用电平转换级将输入信号放大到一个较高的电压电平。因此，存在这样一个事实，即输入信号可以具有不明显大于晶体管的阈值电压的电压范围，而又不会破坏缓冲器电路的性能。
参照下面的各个附图本发明的各特点和优点可以更好地理解。图3表示按照本发明的实施例的简化三态缓冲器电路200，包括输入级202、电平转换级204、和输出级206。如图所示，缓冲器选通信号被连接到输入级202控制其中的晶体管，输入级传送在端子208上的降低的输入电压信号到电平转换级204。正如下面所表示的那样。在某些实施例中缓冲器选通信号还被用于控制在电平转换级204和/或输出级206中信号的传送。
在电平转换级204中，其中的晶体管转换接收的输入信号为较高的电压范围，控制输出级206中的晶体管的栅极。该较高电压的控制信号允许输出级206中的晶体管以较高的过驱动电压受控，从而允许输出级206中的晶体管提供或/吸性较大的电流量，因此更快地驱动连接到该缓冲器输出上的负载到期望的降低的电压电平。
图4更详细地表示按照本发明的一个实施例的一个三态缓冲器电路300，该电路表示能够接收降低的输入电压和利用其降低的输出电压驱动负载的一种非反相的三态缓冲器电路。缓冲器电路300包括输入级302，电平转换级304，和输出级306。输入转换级302包括两个场效应晶体管(FET)308和310，它们的栅极被在导体312上的缓冲器选通信号ENP进行控制。降低的电压输入信号在缓冲器输入节点314被接收和当缓冲器选通信号被选通(即，当信号ENP为高电平)时，由FET308和310传送到节点316和318。
应当注意，虽然在图中FET308和310被表示为低阈值n-FET(低阈值特性由围绕晶体管符号的圆圈表示)，只要这些输入晶体管的阈值电压低于输入电压范围这并不是要求。然而这些晶体管最好是(但不要求)低阈值晶体管。一般，低阈值FET可能具有比普通FET(可能在0.6V-0.7V左右)低的阈值电压(例如，大约0.4V到0.5V)。
电平转换级304从输入级302接收信号和转换接收的信号到较高电压范围，控制在输出级306中的FET320和322的栅极。取决于在输入节点314的降低的输入电压信号的值，输出级306输出或者逻辑低电平(VSS)或者逻辑高电平(降低的电压范围的高值，或者V降低)。因此，形成降低的输入电压/降低的输出电压的缓冲器电路。
类似于晶体管310和308，在图中输出晶体管320和322被表示为低阈值n-FET(低阈值特性由围绕晶体管符号的圆圈表示)。虽然对这些输出晶体管使用低阈值晶体管以得到最佳的性能，但也可以使用具有更典型阈值电压范围的晶体管。
为了容易更进一步地理解，现在将更详细地解释三态缓冲器电路300的操作。考虑禁止该缓冲器选通信号允许该三态缓冲器电路进入三态模式的情况。在图4的电路中，当导线312上的信号ENP为低电平时进入第三态模式。利用低电平信号ENP，n型FET308和310被关断，因此，防止输入节点314上的信号被传送到电平转换级304。
反相器324使信号ENC(该信号是信号ENP的反相)变为在导线326上的高电平，因此将三态反相器328置于高阻抗状态和断开该三态反相器的输出端与它的输入端。高电平信号ENC还导通n-FET330，拉动节点332到低电平，因此关断n型FET320。因此，缓冲器的输出端334与电压源V降低336断开。
在导线312上的低电平信号ENP导通P型FET338，因此上拉节点318到高电平，导通n-FET340。当FET340导通时，节点342被拖至VSS，因此导通电平转换级的P-FET344。当FET344导通时，节点316被拉至VDD(VDD电压源346)，关断P-FET348，因此断开节点342与VDD电压源350的连接和保持节点342在VSS电平(由于FET340的导通)。
因为节点342为低电平，FET322也被关断，因此断开缓冲器输出端334与VSS。由于FET320和322关断，缓冲器输出端334断开该缓冲器电路其余部分、V降低和VSS的连接。换言之，缓冲器电路300处于第三态和断开与负载的连接。
当缓冲器选通信号被选通(即，当图4的ENP为高电平)时，缓冲器电路300脱离第三态模式。从而，在缓冲器输出端334上的电压值将在响应输入节点314上的电压值的0-V降低范围内变化。
考虑当信号ENP为高电平和VSS电压电平出现在输入节点314时的情况。高电平信号ENP使FET308和310导通，分别传送VSS电压电平到节点318和316。因为FET310导通，节点316变为低电平，导通FET348，因此将节点342拖至VDD(VDD电压源350)。因为ENP为高电平和其反相ENC为低电平，三态反相器328传送在节点342上的值到节点332，使节点332变为低电平(因为三态反相器328相对于它的输入反相它的输出)。低电平信号ENC关断FET330，因此将节点332与VSS断开。因为节点332处于VSS，FET320被关断，断开缓冲器输出端334与V降低电压源336。
低电平节点318(由高电平ENP信号使P-FET338关断，保证节点318呆在低电平)关断FET340，使节点342与VSS断开和保证节点342呆在VDD电平(由于FET348的导通)。由于节点342处于高的VDD电平，这个全VDD电压被加到输出FET322的栅极，允许FET320经由缓冲器输出端334供给电流到负载和快速将缓冲器输出端334拖至VSS电压电平。因此，电平转换级304的存在允许晶体管320和322的栅极由具有从VSS-VDD的全电压范围的控制信号控制。正如从上面的描述可以看出的那样，当缓冲器电路300不处于第三态时，在输入节点314的输入信号VSS使得一个VSS输出信号出现在输出节点334上。
考虑当信号ENP为高电平(即，缓冲器电路300不在第三态)时和V降低电压电平出现在输入节点314上时的情况。高电平信号ENP使得FET308和310导通，分别传送V降低电压电平到节点318和316。因为FET308导通，V降低电压电平被传送到节点318，因此导通FET340，将节点342拖至VSS。当节点342被拖至VSS时，P-FET344被全部导通，拉节点316到VDD(由VDD电压源)。因此，虽然FET310的导通仅使V降低被从输入节点314专送到节点316，但节点316处于VDD。
因为节点316处于VDD，这个全VDD电压被加到P-FET348的栅极，完全使FET348关断，因此断开节点342与VDD电压源350的连接和保证节点342呆在VSS电平。将可以看出，电平转换级304还起到稳定节点342上的电压在VSS值上，保证FET322呆在完全关断的状态，断开缓冲器输出端334与VSS连接的作用。否则，当V降低被FET310传送到节点316时，FET348可能被软导通，将在节点342上的电压拖至高于期望的VSS值，使性能降低和/或引起缓冲器电路的误动作和/或消耗大量不必要的能量。
使信号ENP为高电平和它的反相信号ENC为低电平，在节点342上的VSS值使节点332变为VDD(因为三态反相器328输出它的输入的反相值)。低电平ENC还关断FET330，断开节点332与VSS。通过节点332处于高的VDD电平，这个全VDD电压被加到输出FET320的栅极，允许FET320经由缓冲器输出端334供给电流到负载和快速地将缓冲器输出端334拖至V降低电压电平(由V降低电压源336)。因此，电平转换级304的存在允许晶体管320和322的栅极被具有从VSS-VDD全电压范围的控制信号进行控制。正如从上面描述可以看到的那样，当缓冲器电路300不在第三态时，在输入节点的V降低输入信号使得V降低输出信号出现在输出节点334。
注意，虽然缓冲器电路300被构成为非反相的三态缓冲器电路，但这并不是一种要求。因此，这里本发明不需要限制降低的输入电压/降低的输出电压的三态缓冲器电路的反相(或非反相)的特征。
通过利用具有全电压摆幅(VSS-VDD)的控制信号去控制输出FET320和322的栅极，获得较高的过驱动电压，去导通或者关断这些FET。如果降低的电压V降低曾被用于控制这些输出FET的栅极，则这些FET将需要更大些，以在相同的时间里供给/吸收相同量的电流。由于本发明使用了具有全电压摆幅(VSS-VDD)的控制信号去控制输出FET320和322的栅极，这些FET可以被设计得小些，这使得减小了芯片的使用空间。
减小输出FET的大小还减小了该缓冲器电路所连接的电容负载。这是一个在应用方面的优点，其中使用多个缓冲器电路在一个公共总线导线上确立信号和多个缓冲器电路的输出级可以被连接到该公共总线上。通过减小在每个缓冲器电路中与输出级的输出FET相关的大小和电容，提供给实际驱动总线导体的缓冲器电路以减小的负载电容。由于减小的负载电容，使得等待时间和功耗被有益地减小。
图5-12描述各种可代替的实施例，表示各种可以构成的输入级、电平转换级、和/或输出级的示例性方式。在这些图的每一个中，电平转换级被用于放大降低的电压的输入信号为具有较大电压范围的控制信号，控制在输出级的输出晶体管。各输出晶体管被在V降低和VSS之间串联连接，在这种降低的电压范围内输出信号。利用通过来自电平转换级的较高的电压控制信号使各个输出晶体管导通和关断，这些晶体管可以被有益提供或吸收较大的电流以减少等待时间的方式去驱动负载。
在图5中，电平转换级是利用NOR门392来替代如图4所示情况的三态反相器进行实现的。在图6中，传输门402被用于替代电平转换级。传输门402起到响应控制信号408和410，在它的两个节点之间，例如在节点404和406之间传送电压的作用。再有，包括传输门402、晶体管412、414、和416的电平转换级保证当具有降低的电压(例如，1V)的逻辑高电平信号出现在缓冲器输入端时，节点404呆在低电平状态。图6的缓冲器的其余部分大致以与图4的缓冲器类似的方式工作，和图6的缓冲器的工作对于本专业的技术人员参照本说明书公开是很容易理解的。
在图7中，反相器502被使用在电平转换级中提供具有VSS和VDD之间的电压范围的各控制信号到输出晶体管。表示出连接到晶体管504的栅极的两个反相器，提供是够的电流用于正确地控制晶体管504。但是，如果缓冲器选通信号可以足以控制晶体管504的话，它们可以被忽略。在输出级中有三个输出晶体管，其中当信号ENp为低电平时，晶体管504起到迅速断开V降低电压源与输出端的作用。但是，作为一种折衷，每个输出晶体管504和506可以要求是大一些的，以减小V降低电压源与输出端之间的串联电阻。较大的晶体管506可能对较大的电容负载做出贡献，特别是当多个三态缓冲器被连接到同一个的输出端时。在图8中，增加了输出晶体管602，以保证当ENp为低电平时，VSS迅速与输出端断开。再有，该折衷导致较大晶体管602和604克服串联电阻。图7和图8的其余部分大致以与图4的缓冲器类似的方式工作，和这些缓冲器的工作对于本专业的技术人员参照本说明书的公开是很容易理解的。
在图9中，三态反相器702被使用在电平转换级中。三态反相器702按照类似于图4的三态反相器328的方式进行工作。在图10中，在输出级中的晶体管802和804被耦合到信号ENpx(由电平转换级的反相器806和808产生)使得容易快速地将VSS和V降低两者与输出端断开。但是，在输出级中4个串联的晶体管的存在可能要求使用较大的器件，以克服串联电阻。在图11中，输出端与VSS的断开是按在图4的缓冲器中相同的方式进行的。输出端与V降低的断开是通过晶体管902实现的，虽然其潜在代价是要求使用较大的器件用于晶体管902和904。在图12中，输出端与V降低的断开是按照图4的缓冲器的相同方式进行的。输出端与VSS的断开是通过晶体管1002实现的，虽然其潜在代价是要求使用较大的器件用于晶体管1002和1004。图9-12的缓冲器的其余部分以大致与图4的缓冲器的相似方式工作，和这些缓冲器的操作对于本专业的技术人员参照本说明书的其余部分是容易理解的。
虽然本发明已经结合几个说明的实施例进行了描述，但是各种替换、变形和等效都将落入本发明的范围内。应当注意到，存在着许多实现本发明的方法和装置的替代方式。因此，试图将下面所附的权利要求书理解为包括了落入本发明的真正精神和范围内的所有这些替换、变形和等效。

Claims (13)

1.一种用于在缓冲器输入节点接收输入信号和响应缓冲器选通信号在缓冲器输出节点发送输出信号的三态缓冲器电路，包括：
一个连接到所述缓冲器输入节点的输入级，当所述缓冲器选通信号是选通时，所述输入级被配置成接收所述输入信号；
一个连接到所述输入级的电平转换级，当所述缓冲器选通信号是选通时，响应于所述输入信号，所述电平转换级被安排为输出一组电平转换级控制信号，所述电平转换级控制信号组的电压范围高于与所述输入信号相关的电压范围；和
一个连接到所述电平转换级的输出级，当所述缓冲器选通信号是选通时，所述输出级被配置成为响应所述电平转换级控制信号组，在所述缓冲器输出节点输出所述输出信号，所述输出信号的电压范围低于所述电平转换级控制信号组的电压范围，当所述缓冲器选通信号被禁止时，所述输出级将所述缓冲器输出节点与所述输入级和所述电平转换级断开，其中所述输入级包括一个第一场效应晶体管和一个第二场效应晶体管，所述第一和第二场效应晶体管的栅极受所述缓冲器选通信号的控制，所述第一和第二场效应晶体管的第一端子被配置成为接收所述输入信号。
2.权利要求1的三态缓冲器电路，其中所述输出级被连接到第一电压源，所述电平转换级被连接到第二电压源，该第二电压源提供比第一电压源所提供的电压电平高的电压。
3.权利要求2的三态缓冲器电路，其中所述第一和第二场效应晶体管的第二端子被连接到所述电平转换级的相应的第一和第二输入节点。
4.权利要求3的三态缓冲器，其中所述电平转换级包括一个第三场效应晶体管，一个第四场效应晶体管，和一个第五场效应晶体管；
所述第三场效应晶体管的栅极被连接到所述电平转换级的所述第一输入节点和所述第四场效应晶体管的第一端子，所述第四场效应晶体管的的栅极被连接到所述第三场效应晶体管的第一端子；
所述第五场效应晶体管的栅极被连接到所述输入节点，所述第五场效应晶体管的第一端子被连接到VSS。
5.权利要求4的三态缓冲器电路，其中所述第三和第四场效应晶体管为p型场效应晶体管，和所述第一、第二、和第五场效应晶体管为n型场效应晶体管。
6.权利要求4的三态缓冲器电路，还包括：
一种三态反相器电路，所述三态反相器电路的第一三态反相器电路端子被连接到所述第三场效应晶体管的所述第一端子和所述第五场效应晶体管的第二端子，所述三态反相器电路的第二三态反相器电路端子被连接到所述输出级的输入节点，所述三态反相器电路的第三三态反相器电路端子被连接到所述缓冲器选通信号。
7.权利要求6的三态缓冲器电路，还包括：
一种具有反相器输入端和反相器输出端的反相器，所述反相器输入端被连接到所述缓冲器选通信号，和所述反相器输出端被连接到所述三态反相器电路的第四三态反相器电路端子。
8.权利要求2的三态缓冲器电路，其中所述输出级基本上包括两个在所述第一电压源与VSS之间串联的输出场效应晶体管。
9.权利要求8的三态缓冲器电路，其中所述两个输出场效应晶体管是N型场效应晶体管。
10.权利要求2的三态缓冲器电路，其中所述输出级包括多个在所述第一电压源与VSS之间串联连接的输出场效应晶体管。
11.一种提供响应于输入信号的输出信号的方法，包括：
利用缓冲器电路的输入级接收所述输入信号；
利用所述缓冲器电路的电平转换级形成一组响应于所述输入信号的控制信号，所述控制信号组的电压范围高于与所述输入信号相联系的电压范围；和
利用所述缓冲器电路的输出级，输出响应于所述控制信号组的一个输出信号，与所述输出信号相联系的电压范围低于所述控制信号的电压范围。
12.权利要求11的方法，其中所述输出还包括；
提供所述控制信号组到所述输出级的第一和第二场效应晶体管的栅极，所述第一和第二场效应晶体管被串联连接在第一电压源与地之间，所述第一电压源和所述地被配置为提供与所述缓冲器电路的输出端的输出信号相联系的电压范围。
13.权利要求11的方法，还包括当所述缓冲器选通信号被禁止时，提供配置为用于从连接到所述缓冲器电路的负载三态所述缓冲器电路的缓冲器选通信号。
CNB991055632A 1998-03-09 1999-03-08 降低输入电压/降低输出电压的三态缓冲器及其方法 Expired - Lifetime CN1143314C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/037289 1998-03-09
US09/037,289 1998-03-09
US09/037,289 US6181165B1 (en) 1998-03-09 1998-03-09 Reduced voltage input/reduced voltage output tri-state buffers

Publications (2)

Publication Number Publication Date
CN1241782A CN1241782A (zh) 2000-01-19
CN1143314C true CN1143314C (zh) 2004-03-24

Family

ID=21893533

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB991055632A Expired - Lifetime CN1143314C (zh) 1998-03-09 1999-03-08 降低输入电压/降低输出电压的三态缓冲器及其方法

Country Status (7)

Country Link
US (1) US6181165B1 (zh)
EP (1) EP0942535B1 (zh)
JP (1) JPH11298313A (zh)
KR (1) KR100591520B1 (zh)
CN (1) CN1143314C (zh)
DE (1) DE69923097T2 (zh)
TW (1) TW407397B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105009451A (zh) * 2013-03-12 2015-10-28 高通股份有限公司 用于扩展信号比较电压范围的电路和方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6313663B1 (en) * 1998-03-09 2001-11-06 Infineon Technologies Ag Full swing voltage input/full swing output bi-directional repeaters for high resistance or high capacitance bi-directional signal lines and methods therefor
US6307397B1 (en) * 1998-03-09 2001-10-23 Infineontechnologies Ag Reduced voltage input/reduced voltage output repeaters for high capacitance signal lines and methods therefor
US6472291B1 (en) * 2000-01-27 2002-10-29 Infineon Technologies North America Corp. Planarization process to achieve improved uniformity across semiconductor wafers
US6477608B1 (en) * 2000-04-26 2002-11-05 Motorola, Inc. Interface circuit for transferring data on bus between modules of integrated circuit with reduced delay
US6853233B1 (en) 2000-09-13 2005-02-08 Infineon Technologies Ag Level-shifting circuitry having “high” output impedance during disable mode
US6501298B1 (en) * 2000-09-19 2002-12-31 Infineon Technologies Ag Level-shifting circuitry having “low” output during disable mode
US6559704B1 (en) * 2001-06-19 2003-05-06 Lsi Logic Corporation Inverting level shifter with start-up circuit
US6815984B1 (en) * 2001-08-27 2004-11-09 Cypress Semiconductor Corp. Push/pull multiplexer bit
KR100465599B1 (ko) * 2001-12-07 2005-01-13 주식회사 하이닉스반도체 데이타 출력 버퍼
US6768339B2 (en) * 2002-07-12 2004-07-27 Lsi Logic Corporation Five volt tolerant input scheme using a switched CMOS pass gate
US7528643B2 (en) * 2003-02-12 2009-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device having the same, and driving method of the same
US7119578B2 (en) * 2003-11-24 2006-10-10 International Business Machines Corp. Single supply level converter
US7248076B2 (en) * 2005-02-23 2007-07-24 Taiwan Semiconductor Manufacturing Company Dual-voltage three-state buffer circuit with simplified tri-state level shifter
US20070033427A1 (en) * 2005-07-19 2007-02-08 International Business Machines Corporation Power efficient cycle stealing
TWI449333B (zh) * 2006-12-22 2014-08-11 Fairchild Semiconductor 雙向訊號介面及相關系統及方法
CN101569101B (zh) * 2006-12-26 2014-05-14 瑞萨电子株式会社 Cmos电路和半导体器件
US7868657B1 (en) * 2009-07-22 2011-01-11 Qualcomm, Incorporated High voltage logic circuits
CN101877584A (zh) * 2010-06-24 2010-11-03 成都华微电子科技有限公司 双向三态缓冲器
CN102324924B (zh) * 2011-04-27 2013-08-21 钜泉光电科技(上海)股份有限公司 输出驱动器及输出驱动器的驱动能力输出方法
WO2012160963A1 (en) * 2011-05-20 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9350353B2 (en) * 2014-02-27 2016-05-24 Realtek Semiconductor Corp. Method and apparatus for equalizing a level shifted signal
KR101723304B1 (ko) * 2015-10-01 2017-04-07 (주)에코팜 조류 또는 두더지 퇴치기
US9762245B1 (en) 2016-06-14 2017-09-12 Globalfoundries Inc. Semiconductor structure with back-gate switching
CN110235366B (zh) * 2017-01-24 2023-11-10 瑞典爱立信有限公司 可变延迟电路
CN109104182B (zh) * 2018-09-28 2024-01-05 南京观海微电子有限公司 一种快速低功耗单端接口

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5179299A (en) * 1990-11-05 1993-01-12 Ncr Corporation Cmos low output voltage bus driver
US5128560A (en) * 1991-03-22 1992-07-07 Micron Technology, Inc. Boosted supply output driver circuit for driving an all N-channel output stage
JPH04318394A (ja) * 1991-04-18 1992-11-09 Hitachi Ltd 半導体駆動回路
US5682110A (en) * 1992-03-23 1997-10-28 Texas Instruments Incorporated Low capacitance bus driver
KR940010671B1 (ko) * 1992-07-25 1994-10-24 금성일렉트론 주식회사 Cmos 3-스테이트 버퍼회로 및 그 제어방법
US5311083A (en) * 1993-01-25 1994-05-10 Standard Microsystems Corporation Very low voltage inter-chip CMOS logic signaling for large numbers of high-speed output lines each associated with large capacitive loads
JPH06244709A (ja) * 1993-02-19 1994-09-02 Toshiba Corp データ入出力制御回路
US5418477A (en) * 1993-04-22 1995-05-23 International Business Machines Corporation Data output buffer pull-down circuit for TTL interface
JPH0738410A (ja) * 1993-07-21 1995-02-07 Oki Electric Ind Co Ltd 出力バッファ回路
JPH08316819A (ja) * 1995-05-23 1996-11-29 Toshiba Microelectron Corp トライステートバッファ回路
JP3548970B2 (ja) * 1995-05-25 2004-08-04 株式会社ルネサステクノロジ 半導体集積回路装置
KR0172380B1 (ko) * 1995-06-17 1999-03-30 김광호 반도체 메모리장치의 데이터 출력버퍼
US5627487A (en) * 1995-06-28 1997-05-06 Micron Technology, Inc. Charge conserving driver circuit for capacitive loads
US5614859A (en) * 1995-08-04 1997-03-25 Micron Technology, Inc. Two stage voltage level translator
US5592104A (en) * 1995-12-13 1997-01-07 Lsi Logic Corporation Output buffer having transmission gate and isolated supply terminals
US5952847A (en) * 1996-06-25 1999-09-14 Actel Corporation Multiple logic family compatible output driver
US5764082A (en) * 1996-07-29 1998-06-09 Cirrus Logic, Inc. Circuits, systems and methods for transferring data across a conductive line

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105009451A (zh) * 2013-03-12 2015-10-28 高通股份有限公司 用于扩展信号比较电压范围的电路和方法
US9722585B2 (en) 2013-03-12 2017-08-01 Qualcomm Incorporated Circuit and method to extend a signal comparison voltage range
CN105009451B (zh) * 2013-03-12 2017-10-24 高通股份有限公司 用于扩展信号比较电压范围的电路和方法

Also Published As

Publication number Publication date
KR100591520B1 (ko) 2006-06-20
EP0942535A1 (en) 1999-09-15
CN1241782A (zh) 2000-01-19
KR19990077697A (ko) 1999-10-25
DE69923097D1 (de) 2005-02-17
JPH11298313A (ja) 1999-10-29
TW407397B (en) 2000-10-01
US6181165B1 (en) 2001-01-30
EP0942535B1 (en) 2005-01-12
DE69923097T2 (de) 2006-03-02

Similar Documents

Publication Publication Date Title
CN1143314C (zh) 降低输入电压/降低输出电压的三态缓冲器及其方法
US4501978A (en) Level shift interface circuit
US4731553A (en) CMOS output buffer having improved noise characteristics
EP0303341B1 (en) Output buffer circuits
US4820942A (en) High-speed, high-drive output buffer circuits with reduced ground bounce
US4539489A (en) CMOS Schmitt trigger circuit
US5124579A (en) Cmos output buffer circuit with improved ground bounce
US4695744A (en) Level shift circuit including source follower output
US5920210A (en) Inverter-controlled digital interface circuit with dual switching points for increased speed
EP0220856A2 (en) Source follower CMOS input buffer
US5233238A (en) High power buffer with increased current stability
KR950000525B1 (ko) 캐패시턴스 디바이스 구동용 cmos 집적 회로
US6448830B1 (en) Single-stage tri-state Schmitt trigger
US5121000A (en) Edge-rate feedback CMOS output buffer circuits
US6970024B1 (en) Over-voltage protection of integrated circuit I/O pins
EP0375979A2 (en) BICMOS driver circuit for high density CMOS logic circuits
DE69027793T2 (de) BiMOS-Ausgangspuffer mit drei Zuständen
JPH09501294A (ja) 半導体装置
CA1274001A (en) Low voltage swing cmos receiver circuit
US5495195A (en) Output buffer for a high density programmable logic device
JP3498843B2 (ja) データ伝送装置
US6798629B1 (en) Overvoltage protection circuits that utilize capacitively bootstrapped variable voltages
US6236245B1 (en) Output pre-driver for reducing totem pole current
EP0139904B1 (en) Improved tristate control circuitry for a driver circuit
EP0347083B1 (en) TTL output driver gate configuration

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160706

Address after: German Laura Kan ang 1-12 pyrene Eby Berg City No.

Patentee after: Infineon Technologies AG

Patentee after: International Business Machines Corp.

Address before: Munich, Germany

Patentee before: Siemens AG

Patentee before: International Business Machines Corp.

CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20040324