CN101010781A - 使用晶片键合技术制造无缺陷高Ge含量(25%)绝缘体上SIGE（SGOI）衬底的方法 - Google Patents

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Abstract

一种使用低温晶片键合技术获得包含具有大于大约25原子百分比的高Ge含量的SiGe层的基本无缺陷SGOI衬底的方法。在本申请中描述的晶片键合工艺包括能够在SiGe层与低温氧化物层之间形成包含Si、Ge和O元素的键合界面即界面SiGeO层的初始预键合步骤。本发明还提供SGOI衬底以及包括该SGOI衬底的结构。

Description

使用晶片键合技术制造无缺陷高Ge含量(25%)绝缘体上SIGE（SGOI）衬底的方法
技术领域
本发明涉及绝缘体上SiGe(SGOI)衬底的制造，更特别地涉及基本无缺陷的高Ge含量(＞25原子百分比)SGOI衬底以及其制造方法。本发明的方法包括晶片键合技术，该技术能够形成包含Si、Ge和O元素的界面键合层。界面键合层在这里称作界面SiGeO层。
背景技术
本领域技术人员众所周知，与体硅比较，应变硅可以增强电子及空穴的载流子迁移率。另外，迁移率增强的程度强烈地依赖于应变硅层中的应变水平。也就是说，施加的“张”应变越高，迁移率的增强越高。施加或引发对硅层的张应变的最普通实践是通过使用下方硅锗(SiGe)缓冲层，该层典型地是与体硅相比具有更大的晶格常数的弛豫SiGe层。因此，通过增加下方SiGe缓冲层的Ge含量，这又增加SiGe缓冲层的晶格常数，于是由于这两层之间更大的晶格失配，更高的“张”应变可以施加到硅层。
还众所周知，由于更低的源/漏结寄生电容、减小的短沟道效应，以及更好的器件隔离，所以在绝缘体上硅(SOI)衬底上制造的金属氧化物半导体场效应晶体管(MOSFET)器件可以具有比在体硅晶片上制造的器件好高达25-35％的性能。例如，在G.G.Shahidi“GHz时代的SOI技术”，IBM J.Res.& Dev.，Vol.46，pp.121-131(2002)中报告了这点。因此，希望将这两种效果结合，以在绝缘体上SiGe(SGOI)衬底上制造具有增强的载流子迁移率的应变硅层，以实现甚至高更的器件性能增益。
但是，该现有方案在其努力从SGOI上应变硅的这种协同结合中获得最佳器件性能时面临两个主要问题或难题。一个难题是制造具有高Ge含量的完全弛豫SiGe缓冲层，使得其晶格常数由Ge含量的值严格确定而与其弛豫程度无关的能力。否则，对硅层的施加“张”应变不会像期望的那么高。此外，在部分弛豫SiGe缓冲的情况中，由于随后的热处理或集成步骤，所以施加的应变会容易波动或改变，这是不希望的。
第二个难题是制造具有高Ge含量的几乎无缺陷SGOI衬底的能力，这是更难解决的问题。虽然热混合(TM)SGOI提出了制造SGOI衬底的可选方法，但是在TM-SGOI晶片上典型地形成的SiGe层是部分弛豫的，即最多大约50-65％弛豫，因此还必须实现具有大于90％弛豫的完全弛豫SiGe层。
类似地，在通过可选的SIMOX方法制造的SGOI衬底的制备中遇到了相同的困难。例如，参见T.Mizuno等人“通过SIMOX技术制造的绝缘体上SiGe衬底上的高性能应变硅p-MOSFET”，IEDMTech.Dig.，pp.934-936(1999)。
最近，证明了可以通过晶片键合技术将完全弛豫SiGe缓冲层转移到处理晶片。参见D.F.Canaperi等人的美国专利6,524,935号。但是，由该现有技术工艺制备的键合的SGOI晶片还遭受多种键合引发的缺陷，例如鼓泡、气泡、空隙等，尤其是对于Ge含量大于25原子百分比(at.％)的高Ge含量SGOI晶片。
发明内容
本发明描述使用低温晶片键合技术实现基本无缺陷SGOI衬底的方法，该衬底包含具有大于大约25原子百分比的高Ge含量的SiGe层。在本申请中使用术语“基本无缺陷”来表示具有大约为104至大约105个缺陷/cm2或更小的并且由初始SiGe缓冲支配的缺陷密度的，包括失配、螺纹缺陷、微孪晶、堆垛层错及其他缺陷的SiGe层。最近，研发了高温RT-CVD生长技术来生长具有103-104个缺陷/cm2的低缺陷密度的高含量SiGe缓冲。在本申请中描述的晶片键合工艺包括初始预键合退火步骤，该步骤能够在SiGe层与氧化物之间形成包括Si、Ge和O元素的键合界面即界面SiGeO层，这基本消除或减小任意的键合引发缺陷并且增加SGOI衬底的键合产量。
特别地，通过使覆盖有一层沉积的低温氧化物(随后用作隐埋氧化物，BOX)的初始高Ge含量SiGe晶片经过适当的热退火步骤，在本发明中在SiGe层与低温氧化物之间形成包括SiGeO薄层或Si/Ge氧化物的混合物的键合界面。该相互扩散的或富氧的SiGeO层，即键合界面或界面SiGeO层，被认为在增密步骤过程中担当捕捉缺陷或者防止挥发性气体或剩余物(例如羟基、氢气、氧气等)从BOX层或键合的BOX/SiGe界面透入SiGe膜的集结层，并且由此可以减小或消除任意不希望的由俘获的剩余挥发性物质导致的鼓泡。
另外，键合界面层，即界面SiGeO层，还可以在随后的后键合退火和晶片切割退火步骤过程中用来抑制氢气从高浓度区(智能切割区(smart cut region))扩散或迁移到SiGe/BOX界面。如果不实施这种退火步骤以及不存在这种界面层，那么键合SGOI及其高Ge含量层将受到与晶片键合工艺中的低产量典型相关的严重的鼓泡、气泡和空隙产生问题。然而，可以通过调节退火温度和时间来调整界面SiGeO层的厚度。
就广泛而言，本发明的方法包括步骤：
在包含位于牺牲衬底上的完全弛豫SiGe层的结构上形成低温氧化物；
在第一温度下对包含所述低温氧化物的所述结构进行第一退火，以在低温氧化物与所述SiGe层之间形成包含Si、Ge和O元素的界面层；
在所述完全弛豫SiGe层中提供注入区；
将所述低温氧化物键合到半导体衬底的表面，其中所述键合包括在所述低温氧化物的所述暴露表面与所述半导体衬底之间形成键合的接触键合、加强所述键合的第二温度下的第二退火，以及在大于第二温度的第三温度下执行的促使所述完全弛豫SiGe层中的所述注入区处的分离的第三退火，由此去除所述牺牲衬底和完全弛豫SiGe层的一部分；以及
在大于第三温度的第四温度下将结构重新退火以形成绝缘体上SiGe(SGOI)衬底，该衬底包括半导体衬底、位于所述半导体衬底上的所述低温氧化物，以及位于所述低温氧化物上的具有大约104至大约105个缺陷/cm2或更小的缺陷密度和大于25原子百分比的Ge含量的所述完全弛豫SiGe层，其中通过所述界面层分开所述低温氧化物和所述完全弛豫SiGe层。
在一些实施方案中，可以在重新退火步骤之后使完全弛豫SiGe层变平滑和变薄。在本发明的又另一种实施方案中，可以在重新退火步骤之后在完全弛豫SiGe层上生长薄的SiGe缓冲层，并且可以在其上形成应变半导体层。可选地，可以在重新退火步骤之后直接在完全弛豫SiGe层上形成应变Si或SiGe半导体层。可以利用本领域众所周知的常规CMOS处理步骤在应变半导体层上形成至少一个互补金属氧化物半导体(CMOS)器件，例如nFET或pFET。
在另一种实施方案中，在低温氧化物的形成之前在完全弛豫SiGe层上形成高温氧化物。
除了上述处理步骤之外，本发明还提供绝缘体上SiGe(SGOI)衬底，该衬底包括：
半导体衬底；
位于所述半导体衬底上的隐埋氧化物层；以及
位于所述隐埋氧化物层上的具有大约104至大约105个缺陷/cm2或更小的缺陷密度和大于25原子百分比的Ge含量的完全弛豫SiGe层，其中通过包括Si、Ge和O元素的界面层分开所述隐埋氧化物层和所述SiGe层。
本发明还提供一种半导体结构，该结构包括：
位于绝缘体上SiGe(SGOI)衬底上的应变半导体层，所述SGOI衬底包括半导体衬底、位于所述半导体衬底上的隐埋氧化物层，以及位于所述隐埋氧化物层上的具有大约104至大约105个缺陷/cm2或更小的缺陷密度和大于25原子百分比的Ge含量的完全弛豫SiGe层，其中通过包括Si、Ge和O元素的界面层分开所述隐埋氧化物层和所述完全弛豫SiGe层。
应当注意，当与SiGe层结合使用时，术语“完全弛豫”表示具有大于90％的测量弛豫值的硅锗层。更优选地，本发明的完全弛豫SiGe层具有大于95％的测量弛豫值。
附图说明
图1A-1E是(通过横截面视图)说明本发明用来制造基本无缺陷的高Ge含量SGOI衬底的处理步骤的图示表示。
图2是在完全弛豫SiGe层上形成应变半导体层之后的图1E中所示SGOI衬底的横截面视图。
图3是显示使用本发明的方法制造的SGOI衬底的实际TEM横截面显微图。
具体实施方式
现在将通过参考伴随本申请的下面说明书和附图更详细地描述提供基本无缺陷的高Ge含量SGOI衬底及其制造方法的本发明。应当注意，在图1A-1E和图2中描绘的附图用于说明目的，因此没有按比例画出那些附图。
首先参考图1A，该图显示在本发明中利用的初始结构10。初始结构10包括位于牺牲衬底12的表面上的晶体的和完全弛豫的SiGe层14。牺牲衬底12可以包括任意类型的材料，包括半导体的、绝缘的或导电的，优选地是半导体的或绝缘的，并且更优选地是半导体的。可以用作牺牲衬底12的半导体材料的示例包括但不局限于：Si，SiGe，SiC，SiGeC，GaAs，InP，InAs，以及包括例如Si/SiGe，SOI和SGOI的分层半导体。可以用作牺牲衬底12的绝缘材料的例子包括各种玻璃或聚合物，并且可以用作牺牲衬底12的导电材料的例子包括金属。
根据本发明，SiGe层14是包含变化的Ge含量的渐变层，其中靠近牺牲衬底12的初始的Ge含量是低的(10原子百分比或更小，优选地5原子百分比或更小)。然后，以逐级的方式在SiGe层14中增加Ge含量，逐渐地达到期望的高Ge含量。“高Ge含量”是指具有大于25原子百分比的，优选地大于30原子百分比的，更优选地大于35原子百分比的，甚至更优选地大于45原子百分比的Ge含量的SiGe层。利用本领域技术人员众所周知的常规沉积方法例如超高真空化学汽相沉积(UHVCVD)或快速热化学汽相沉积(RTCVD)来形成SiGe层14的渐变部分。SiGe层14的渐变部分具有典型的大约100至大约1500nm的厚度。
在达到目标Ge含量之后，在提供图1A中所示的SiGe层14的渐变部分上形成厚的上方弛豫SiGe缓冲部分。利用本领域技术人员众所周知的沉积方法例如UHVCVD或RTCVD来形成SiGe层14的弛豫缓冲部分。SiGe层14的上方弛豫SiGe缓冲部分具有典型的大约500至大约3000nm的厚度。
如上所述形成的SiGe层14是具有高Ge含量(大于25原子百分比)的高弛豫(大于90％)层。SiGe层14的厚度是渐变部分和上方弛豫SiGe缓冲部分的总厚度。典型地，使用上面所提供的数字，SiGe层14具有大约1至大约5μm的厚度。应当注意，在图1A中没有具体地显示不同的部分(也就是，下方渐变部分和上方弛豫SiGe缓冲部分)。如果显示，则紧靠牺牲衬底12的表面的SiGe层14的下方部分将包含低Ge含量区，在低Ge含量区上方的区域将包括Ge含量以逐级方式增加的区域，并且Ge含量渐增部分上的上方部分将包括弛豫SiGe缓冲区。
因为SiGe层14的表面典型地是粗糙的，具有40至100nm的峰-峰粗糙度Rmax，所以在本发明的这种情况下典型地需要平面化工艺例如化学机械抛光(CMP)使SiGe层14变平滑和变薄。因此，现在可以对图1A中所示的结构进行能够使SiGe层14变平滑和变薄的CMP工艺。为了减轻或消除导致在随后清洗步骤中难以去除常规CMP工艺所产生的颗粒的平面化工艺过程中的嵌入颗粒问题，在本发明中利用大约1～2psi的非常规的低下力。如上所述，平面化步骤提供一种结构，其中SiGe层14是平滑的和薄的，即具有小于10nm的Rmax，以及具有大约500至大约1000nm的厚度。
在平面化工艺之后，典型地对结构10尤其是层14进行能够从SiGe层14的表面去除不想要的颗粒的清洗步骤。不想要的颗粒由上述CMP工艺产生。虽然可以利用任意的清洗工艺，但是在本发明中利用改良RCA湿法清洗工艺。改良RCA工艺利用NH4OH(氢氧化氨)、H2O2(过氧化氢)以及去离子水(DI)的组合，其中组分的比例是1∶1∶5。在50℃-60℃下加热的该组合可以彻底地清洗由CMP留在SiGe缓冲晶片上的残余物(包括颗粒)。改良RCA清洗工艺在本发明中是优选的，因为它能够形成以羟基为结尾的亲水表面。清洗工艺可以包括单个清洗步骤，但是多个清洗步骤是优选的。
在提供足够清洁和无颗粒的SiGe表面之后，在SiGe层14上形成低温氧化物16。在本发明中，可以直接在SiGe层14上形成低温氧化物16，或者可以首先形成高温氧化物然后在高温氧化物上形成低温氧化物16。通过本领域技术人员众所周知的两种工艺即等离子体增强化学汽相沉积(PECVD)工艺或低压化学汽相沉积(LPCVD)工艺来形成低温氧化物16。在大约450℃或更低的沉积温度下形成低温氧化物。在本发明的这种情况下形成的低温氧化物(下文中称作LTO)16具有典型的大约200至大约400nm的厚度。更优选地，LTO16具有大约280至大约320nm的厚度。如本领域技术人员众所周知的，LTO的特征在于具有非晶结构。
当利用高温氧化物(HTO)时，首先形成HTO，然后是LTO16的形成。在形成HTO的那些实施方案中，通过快速热化学汽相沉积工艺或沉积温度大于500℃的任意其他沉积工艺来形成HTO。如果存在，则HTO具有典型的大约5至大约30nm的厚度。更优选地，HTO将具有大约10至大约20nm的厚度。如本领域技术人员众所周知的，HTO可以是小于大约5nm的某个临界厚度下的晶体氧化物。
应当注意，在本发明的附图中，没有显示HTO层。在存在HTO的实施方案中，HTO应当位于SiGe层14与上方LTO16之间。HTO的存在有助于调整将随后形成的界面键合层的厚度。
接下来，在第一退火温度T1下执行第一退火步骤，这能够在LTO16与SiGe层14之间形成界面键合层18。在存在HTO的实施方案中，界面键合层18位于HTO/LTO堆叠与SiGe层14之间。根据本发明，界面键合层18包括Si、Ge和O元素。因此，界面键合层18在这里称作SiGeO层。
在大约600°至大约700℃的温度T1下执行本发明中所利用的第一退火步骤大约300至大约1000分钟的时间。更特别地，在大约620°至大约630℃的温度T1下执行形成界面层18的第一退火步骤大约450至大约800分钟的时间。在包含He，N2，Ar，Kr，Ne，Xe或它们的混合物的惰性气氛中典型地执行第一退火步骤。可选地，可以利用包含N2和H2的混合物的形成气体。可以在利用单个斜升率的单个目标温度下执行第一退火，或者可以利用使用多种斜率和浸润时间的多种斜坡和浸润周期。
第一退火也适合于驱逐出LTO16内的过多羟基和挥发性气体以及增密LTO16的目的。调节退火温度以及/或者改变退火时间可以调整界面层18的厚度。典型地，由本发明的第一退火步骤形成的界面层18具有大约10至大约50nm的厚度，并且大约25至大约35nm的厚度是更典型的。
除了上面的特征之外，界面层18对于在下文中提到的后键合以及分离退火过程中停止从SiGe层14的任意出气以保证形成基本低缺陷和高质量的SGOI衬底是至关重要的。本质上，界面层18帮助“集结”结构缺陷和任意的残余气体，促进SiGe层14和LTO16之间更强和更稳定的界面。例如，在图1B中显示已执行第一退火步骤之后形成的作为结果的结构。
接下来，如图1C中所示，在SiGe层14的一个区域中形成注入区20。穿过LTO16、界面层18将H离子22例如H2 +注入到SiGe层14中形成注入区20。注入区20具有位于SiGe层14的上表面下方大约200至大约500nm深度的峰值离子浓度。通过氢离子的注入形成注入区20。注入条件可以根据SiGe层14的厚度而改变。用于形成层注入区20的典型注入条件如下：大约60至大约150KeV的离子能量以及大约3E16至大约5E16个原子/cm2的氢离子剂量。更典型地，利用在大约120至大约125KeV的能量以及大约3.5E16至大约4.5E16个原子/cm2的氢离子剂量下执行的离子注入工艺来形成注入区20。
接下来，可以使用另一个CMP步骤将LTO16厚度减薄到可以由本领域技术人员选择的期望厚度值。典型地，对于大多数类型的器件，在本发明的这种情况下，将LTO16减薄到大约100至大约200nm的厚度，并且大约140至大约160nm的厚度是更典型的。在发明方法的这种情况下执行的CMP工艺也用来获得满足晶片键合的典型表面要求的，即均方根粗糙度Rrms小于0.5nm的平滑LTO表面。在CMP工艺之后，可以利用如上所述的进一步的清洗步骤来清洗LTO16的平滑表面。
接下来，将图1C中所示的结构键合到半导体衬底24，提供例如图1D中所示的结构。如所示，将图1C中所示的暴露的LTO表面键合到半导体衬底24的表面。半导体衬底24包括可以用作牺牲衬底12的上述半导体材料的一种。键合步骤包括首先使半导体衬底24的表面与LTO16的表面密切接触。可以接触步骤过程中以及/或者之后施加外部压力。
在正常室温下执行接触进而初始键合。“正常室温”是指大约18°至大约40℃的温度。在键合工艺之前，对将键合到LTO16的半导体衬底24的表面进行清洗工艺，例如上述的改良RCA清洗工艺。应当注意，改良RCA清洗工艺形成以羟基为结尾的亲水表面。LTO16和半导体衬底24上的亲水表面的形成帮助促进两个层之间的键合。特别地，通过氢键的形成以及随后更强的硅氧键的形成在这些配合表面(LTO16和半导体衬底24)处促进键合。
在包括接触键合的初始键合工艺之后，键合工艺还包括后键合退火(即第二退火步骤)，在相对低的温度T2下执行后键合退火，以防止在该后退火(即第二退火)过程中所实现的键合加强之前发生注入区20中的氢诱发开裂传播。典型地，在大约225°至大约350℃的温度T2下执行第二退火步骤大约5至大约30小时的时间。更典型地，在大约250°至大约300℃的温度T2下执行第二退火步骤大约16至大约24小时的时间。在上述气氛的一种中执行该退火步骤，并且可以利用包含不同的斜升率、浸润周期以及冷却速率的多种加热策略。
在键合增强的第二退火步骤之后，在大于T2的温度T3下执行第三退火步骤，以允许发生氢诱发Oswald催熟效应，也就是在SiGe层14中在注入区20的平面处形成开裂。也就是，在注入区20处形成开裂的温度下执行T3，该开裂能够从结构中分离即分开SiGe层14的一部分以及下方牺牲衬底12。剃刀刀锋或其他类似手段可以用来辅助分离工艺。例如，在图1E中显示作为结果的结构。
典型地，在大约485°至大约550℃的温度T3下执行第三退火步骤(可以称作分离退火)大约4至大约6小时的时间。更典型地，在大约495°至大约505℃的温度T3下执行第三退火步骤大约4.5至大约5.5小时的时间。在上述气氛的一种中执行该第三退火步骤，并且可以利用包含不同的斜升率、浸润周期以及冷却速率的多种加热策略。
根据本发明，加强键合对的温度T2小于引起结构***的温度T3。此外，用于在LTO16和完全弛豫SiGe层14之间形成键合界面的温度T1大于***温度T3。并且，温度T1等于或大于T4(在下文中讨论)。
可以执行在大于T3的第四温度T4下执行的重新退火步骤，以进一步加强层之间的键合。在大约600°至大约700℃的温度T4下典型地实施在本发明中执行的重新退火步骤即第四退火大约1至大约10小时的时间。更典型地，在大约620°至大约630℃的温度T4下执行第四退火步骤大约7.5至大约8.5小时的时间。在上述气氛的一种中执行该第四退火步骤，并且可以利用包含不同的斜升率、浸润周期以及冷却速率的多种加热策略。
应当注意，可以执行第二和第三退火步骤，而不破坏相同退火室内的真空。可选地，如果希望的话，可以在不同的退火室中执行第二、第三以及第四退火。
在本发明的这种情况下，可以对在***工艺之后留下的SiGe层14进行减薄步骤，其中CMP、离子束刻蚀，或高压氧化以及湿法刻蚀工艺可以用来将SiGe层14减薄到期望的最终厚度。典型地，SiGe层14的期望最终厚度为大约5至大约50nm，并且大约10至大约25nm的最终期望厚度是更典型的。在减薄之前，可以利用上述的低下力CMP工艺使留下的SiGe层14的表面变平滑。
上面的处理步骤提供绝缘体上SiGe(SGOI)衬底26(参见图1E)，该衬底包括半导体衬底24、位于半导体衬底24上的低温氧化物16，以及位于低温氧化物16上的具有大约104至大约105个缺陷/cm2或更小的缺陷密度和大于25原子百分比的Ge含量的完全弛豫SiGe层14。如所示，在低温氧化物16与完全弛豫SiGe层14之间仍然存在界面层18。应当注意，LTO16是最终SGOI衬底26的隐埋绝缘层。
图2显示进一步的处理步骤，其中在SiGe层14上形成应变半导体层28，或者可选地可以在应变半导体层28的形成之前形成具有与层14相同Ge含量或不同Ge含量的薄的(大约10nm或更小的量级)再生长SiGe层。如上所述形成再生长SiGe层。通过外延生长工艺形成可以包括Si，SiGe，SiC，SiGeC等的应变半导体层28。在本发明的这种情况下形成的应变半导体层28典型地具有大约2至大约20nm的厚度，并且大约3至大约10nm的厚度是更典型的。
应当注意，层14进而应变半导体层28的表面晶体取向可以是(100)，(110)，(111)或者任意其他类似结晶取向。
然后可以执行常规的CMOS处理步骤，以在图2中所示的结构的表面上提供至少一个CMOS器件例如FET。
提供下面的例子来说明用于形成基本无缺陷的高Ge含量SGOI衬底的本发明的方法。
实例
在该实例中，利用本发明的处理步骤提供基本低缺陷的高Ge含量SGOI晶片。该工艺遵循上面概述的一般步骤，但是提供发明方法的更详细和具体的实施。该工艺以常规RCA湿法清洗所清洗的体Si晶片开始。然后利用常规的沉积工艺在体Si晶片上沉积渐变SiGe缓冲层。SiGe缓冲层的总厚度为大约1.5至2.0μm。具有大约1.5psi的下力的化学机械抛光(CMP)用来使SiGe缓冲层的表面变平滑，并且同时将缓冲层的厚度减小几百纳米的量。然后，除了通常与CMP关联的常规刷洗之外，进一步在改良RCA溶液中清洗晶片几次以去除CMP所留下的颗粒和残余物。一旦晶片达到所要求的清洁度(通常在晶片上的由颗粒扫描器计算的几十至几百个颗粒是可接受的)，则在平滑的且清洁的SiGe层上沉积具有大约300nm厚度的LTO。为了消除由涉及高温的随后工艺步骤中的出气所诱发的缺陷，在625℃下将具有沉积LTO的晶片退火大约800分钟。图3中所示的TEM横截面表明了在LTO和SiGe缓冲层之间形成了具有大约30至40nm厚度的SiGeO界面氧化物层。在图3中，Si处理衬底＝半导体衬底24，BOX＝LTO16，SiGeO＝界面18，t-SiGe＝SiGe层14，以及其余层如所示的可以在本申请的SGOI衬底上形成的额外层。
然后，在大约130KeV的能量以及高达大约3.6E16个原子/cm2的剂量下用离子化氢H2 +对晶片进行离子注入。基于SIMS数据(没有显示)，该能量下的离子化氢穿透LTO层并且达到SiGe缓冲层中的大约300nm的深度。在氢注入之后，抛光LTO层以将其厚度减小到大约150nm的指定厚度，以及使其表面平滑以满足键合的表面条件即Rrms＜0.5nm。使用刷洗以及随后改良RCA清洗来清洗CMP的颗粒残余物。在新鲜的改良RCA清洗溶液中重新清洗LTO的表面以及Si处理衬底，并且在使两个表面接触之前在N2气氛中使这两个键合表面变干。
在300℃下实施后键合退火20小时，以通过将氢键转变成共价键来加强LTO和Si晶片之间的键合。通过在500℃下退火5小时来***键合对。然后，在625℃下将具有转移层的处理晶片退火8小时，以进一步加强SGOI衬底的完整性。CMP接触抛光用来使转移的SGOI层变平滑。可以通过CMP或离子束刻蚀进一步减小最终SGOI厚度。
对在这种SGOI衬底上构建的应变Si-MODFET器件执行迁移率实验，这些实验的结果概列如下：
在295K下：1741cm2/Vs，1.46×1012cm-2，
在25K下：16,062cm2/Vs，1.26×1012cm-2，
迁移率实验的结构表明了可以使用发明的SGOI衬底材料获得高迁移率。类似地，对于当前的应变Si MOSFET器件，已在具有20-50原子百分比的Ge含量的SGOI衬底上证明了500-1000cm2/Vs的电子迁移率。
对于n-MOSFET或n-MODFET器件应用，可以在最终SGOI结构上沉积外延硅，以形成增强电子迁移率的张应变硅层。类似地，可以在最终SGOI结构上沉积高Ge含量SiGe层(即大于50％)，以形成适合于p-MOSFET或p-MODFET器件应用的增强空穴迁移率的压应变SiGe沟道。
虽然已关于其优选实施方案具体显示以及描述了本发明，但是本领域技术人员应当明白，可以做出在形式和细节上的前述及其他改变，而不背离发明的本质和范围。因此，本发明不局限于所描述以及所说明的精确形式和细节，而是处于附加权利要求书的本质和范围内。

Claims (40)

1.一种形成绝缘体上SiGe衬底的方法，包括步骤：
在包含位于牺牲衬底上的完全弛豫SiGe层的结构上形成低温氧化物；
在第一温度下对包含所述低温氧化物的所述结构进行第一退火，以在低温氧化物与所述SiGe层之间形成包含Si、Ge和O元素的界面层；
在所述完全弛豫SiGe层中提供注入区；
将所述低温氧化物键合到半导体衬底的表面，其中所述键合包括在所述低温氧化物的所述暴露表面与所述半导体衬底之间形成键合的接触键合、加强所述键合的第二温度下的第二退火、以及在大于第二温度的第三温度下执行的引起所述完全弛豫SiGe层中的所述注入区处的分离的第三退火，由此所述牺牲衬底和完全弛豫SiGe层的一部分被去除；以及
在大于第三温度的第四温度下将结构重新退火以形成绝缘体上SiGe(SGOI)衬底，该衬底包括半导体衬底、位于所述半导体衬底上的所述低温氧化物、以及位于所述低温氧化物上的具有大约104至大约105个缺陷/cm2或更小的缺陷密度和大于25原子百分比的Ge含量的所述完全弛豫SiGe层，其中所述低温氧化物和所述完全弛豫SiGe层通过所述界面层分开。
2.根据权利要求1的方法，其中所述完全弛豫SiGe层具有大于90％的测量弛豫值。
3.根据权利要求1的方法，其中所述完全弛豫SiGe层包括下方渐变部分和上方弛豫缓冲部分。
4.根据权利要求3的方法，其中所述下方渐变部分包括具有靠近所述牺牲衬底的表面的具有10原子百分比或更少Ge的低Ge含量区、Ge含量以逐级方式增加的中间区，以及具有大于25原子百分比的Ge含量的上方区。
5.根据权利要求1的方法，其中通过包括超高真空化学汽相沉积或快速热化学汽相沉积的沉积工艺来形成所述完全弛豫SiGe。
6.根据权利要求1的方法，其中在形成所述低温氧化物之前对所述完全弛豫SiGe层进行包括大约1至大约2psi的下力的化学机械抛光工艺。
7.根据权利要求6的方法，其中所述化学机械抛光工艺提供具有小于10nm的峰-峰粗糙度以及大约500至大约1000nm的厚度的平滑且减薄的SiGe层。
8.根据权利要求6的方法，还包括进行所述化学机械抛光工艺的清洗步骤。
9.根据权利要求8的方法，其中所述清洗步骤为所述完全弛豫SiGe层提供无颗粒表面。
10.根据权利要求1的方法，其中所述形成所述低温氧化物包括在大约450℃或更低的温度下执行的沉积工艺。
11.根据权利要求1的方法，还包括在形成所述低温氧化物之前形成高温氧化物，利用在大于500℃的温度下执行的沉积工艺来形成所述高温氧化物。
12.根据权利要求1的方法，其中在大约600°至大约700℃的温度下执行所述第一退火大约300至大约1000分钟的时间。
13.根据权利要求1的方法，其中所述形成所述注入区包括氢离子注入工艺。
14.根据权利要求1的方法，还包括在所述键合之前清洗所述低温氧化物以及所述半导体衬底，其中在各个材料上形成亲水表面。
15.根据权利要求1的方法，其中所述在正常室温下执行所述接触键合。
16.根据权利要求1的方法，其中所述第二温度为大约225°至大约350℃。
17.根据权利要求1的方法，其中所述第三温度为大约485°至大约550℃。
18.根据权利要求1的方法，其中所述第四温度为大约600°至大约700℃。
19.根据权利要求1的方法，其中可以执行所述第二和第三退火而不破坏真空。
20.根据权利要求1的方法，其中第二温度小于第三温度，并且第一温度大于第三温度，但等于或大于第四温度。
21.根据权利要求1的方法，还包括在所述重新退火之后执行的减薄步骤。
22.根据权利要求21的方法，其中所述减薄步骤包括化学机械抛光、离子束刻蚀、或者高压氧化及湿法刻蚀的组合。
23.根据权利要求1的方法，还包括在所述重新退火之后在完全弛豫SiGe层上形成应变半导体层。
24.根据权利要求23的方法，其中在形成所述应变半导体层之前再生长弛豫SiGe层。
25.一种绝缘体上SiGe(SGOI)衬底，包括：
半导体衬底；
位于所述半导体衬底上的隐埋氧化物层；以及
位于所述隐埋氧化物层上的具有大约104至大约105个缺陷/cm2或更小的缺陷密度和大于25原子百分比的Ge含量的完全弛豫SiGe层，其中所述隐埋氧化物层和所述完全弛豫SiGe层通过包括Si、Ge和O元素的界面层分开。
26.根据权利要求25的SGOI衬底，其中所述完全弛豫SiGe层具有大于90％的测量弛豫值。
27.根据权利要求25的SGOI衬底，其中所述界面层具有大约10至大约50nm的厚度。
28.根据权利要求25的SGOI衬底，其中所述完全弛豫SiGe层具有大约5至大约50nm的厚度。
29.根据权利要求25的SGOI衬底，其中所述隐埋氧化物包括低温氧化物。
30.根据权利要求25的SGOI衬底，其中所述隐埋氧化物包括低温氧化物和高温氧化物的堆叠。
31.一种半导体结构，包括：
位于绝缘体上SiGe(SGOI)衬底上的应变半导体层，所述SGOI衬底包括半导体衬底、位于所述半导体衬底上的隐埋氧化物层、以及位于所述隐埋氧化物层上的具有大约104至大约105个缺陷/cm2或更小的缺陷密度和大于25原子百分比的Ge含量的完全弛豫SiGe层，其中所述隐埋氧化物层和所述完全弛豫SiGe层通过包括Si、Ge和O元素的界面层分开。
32.根据权利要求31的半导体结构，其中所述完全弛豫SiGe层具有大于90％的测量弛豫值。
33.根据权利要求31的半导体结构，其中所述界面层具有大约10至大约50nm的厚度。
34.根据权利要求31的半导体结构，其中所述完全弛豫SiGe层具有大约5至大约50nm的厚度。
35.根据权利要求31的半导体结构，其中所述隐埋氧化物包括低温氧化物。
36.根据权利要求31的半导体结构，其中所述隐埋氧化物包括低温氧化物和高温氧化物的堆叠。
37.根据权利要求31的半导体结构，还包括位于所述应变半导体上的至少一个CMOS器件。
38.根据权利要求37的半导体结构，其中所述至少一个CMOS器件是FET。
39.根据权利要求31的半导体结构，其中所述应变半导体层以及所述完全弛豫SiGe层具有相同的表面结晶取向。
40.根据权利要求39的半导体结构，其中所述表面结晶取向包括(100)，(111)或(110)。
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