CN101009276A - 采用电感实现的射频信号集成静电释放保护电路 - Google Patents
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Abstract
本发明属于微电子学与固体电子学领域的超大规模集成电路设计，是一种采用电感实现的射频信号集成静电释放保护电路。这种集成静电释放保护电路中的焊盘里没有传统的静电释放保护电路，静电释放保护由连接在射频输入/输出信号和地之间的电感实现，静电释放保护电感的值由对静电释放抵抗能力的要求和芯片的信号输入频率决定。阻抗匹配电路采用片上电容和片上电感。在设计阻抗匹配电路时，将用作静电释放保护的电感和焊盘引入的寄生电容统一考虑在输入匹配电路中，从而同时实现ESD保护电路和输入输出阻抗匹配。与传统静电释放保护电路相比，采用这种静电释放保护电路可以很大程度的减小静电释放保护电路对射频信号的影响。
Description
技术领域
本发明属于微电子学与固体电子学领域的超大规模集成电路设计领域，是一种采用电感实现的射频信号集成静电释放保护电路的方法。
背景技术
静电释放(Electrostatic Discharge，ESD)是造成集成电路失效的一个主要原因。随着CMOS工艺特征尺寸的不断缩小，晶体管对于高电压和大电流的承受能力不断降低。0.18μm CMOS工艺的栅氧层的厚度只有4nm左右，只能承受10V左右的静态电压。天气干燥时，人体所带的静电可高达2000V，如果接触到集成电路的引脚，放电时产生的瞬间电流会烧毁电路内部的器件。因此为了避免内部电路遭到破坏，商用的集成电路通常都带有ESD保护电路。
对于数字信号和低频模拟信号，静电释放保护电路有许多实现方法，本文中统称它们为传统的静电释放保护电路。图1是其中的一种CMOS工艺下实现的结构，称为ggNMOS静电释放保护电路，即采用栅极接地的的NMOS器件实现静电释放保护电路。
这种电路有很好的静电释放保护功能，但是会在信号的输入和输出节点处会引入较大的寄生电容，通常在pF的量级。对于低频输入信号这个寄生电容几乎没有影响。但是对于高频信号，这个寄生电容就会引入一个对地的很小的阻抗，严重影响输入的阻抗匹配。比如对于1.57GHz的信号，1pF的电容相当于约100欧姆的电阻。通常，在射频信号输入和输出端都需要采用阻抗匹配电路将电阻匹配到50欧姆。对于在设计时已经匹配好的阻抗，加上这种静电保护电路后，会使原有的阻抗严重偏离匹配，造成射频信号无法输入和输出。同样，其它结构的传统静电释放保护电路都存在输入输出节点处寄生电容较大的问题。
对于CMOS射频集成电路，由于MOS器件结构的特点，对静电保护要求较其它器件要高，如何在不影响输入输出阻抗匹配的条件下实现静电保护，是CMOS射频电路的一个难题。因此，本发明提供一种CMOS工艺中射频信号的集成静电释放保护电路的实现方法，以解决这个问题。
发明内容
本发明提供一种CMOS工艺中实现射频信号静电释放(ESD)保护电路的方法。焊盘中没有传统的静电释放保护电路，静电释放保护由片内电感实现。静电释放保护电感的值由对静电释放抵抗能力的要求和芯片的信号输入频率决定。在设计阻抗匹配电路时，将用作静电释放保护的电感和焊盘引入的寄生电容统一考虑在输入匹配电路中，从而同时实现ESD保护电路和输入输出阻抗匹配。与传统静电释放保护电路相比，采用这种静电释放保护电路可以很大程度的减小静电释放保护电路对射频信号的影响。
一种CMOS工艺中射频信号集成静电释放保护电路，由用于静电释放保护的电感，不带静电保护电路的焊盘，用于阻抗匹配的电容和电感组成，用于静电释放保护的电感连接在射频输入/输出信号和地之间。
所述的CMOS工艺中射频信号集成静电释放保护电路，其中的用于静电释放保护的电感由片上电感实现。
所述的CMOS工艺中射频信号集成静电释放保护电路，其中的用于静电释放保护的电感值由对静电释放抵抗能力的要求和芯片输入/输出信号的频率决定。
所述的CMOS工艺中射频信号集成静电释放保护电路，其中的阻抗匹配电路采用片上电容和片上电感实现。
所述的CMOS工艺中射频信号集成静电释放保护电路，其中用于阻抗匹配的片上电感的值由焊盘所引起的寄生电容，用于实现静电释放保护的片上电感和用作匹配的片上电容决定。
所述的CMOS工艺中射频信号集成静电释放保护电路，其中用于阻抗匹配的片上电容的值由焊盘所引起的寄生电容，用于实现静电释放保护的片上电感和用作匹配的片上电感决定。
附图说明
图1是一种传统静电释放保护电路——栅极接地静电保护电路的电路图。
图2是传统静电保护电路以及阻抗匹配电路的示意图。
图3是传统静电保护电路以及阻抗匹配电路的等效电路图。
图4是本发明提出的静电保护电路及阻抗匹配电路的示意图。
图5是本发明提出的静电保护电路及阻抗匹配电路的等效电路图。
具体实施方式
本发明提供一种CMOS工艺中实现射频信号静电释放保护电路的方法。
如图2所示，传统的设计方法将静电保护电路于阻抗匹配电路分开设计，利用阻抗匹配电路将输入或输出端的阻抗匹配到50欧姆。之后，在设计版图时与传统的静电保护电路相连，等效电路如图3所示。由于传统的静电保护电路的寄生电容通常在pF量级，必然会造成原来已经匹配好的阻抗遭到破坏，严重影响电路的性能。
图4所示的即是本发明提出的采用片上电感作为静电释放保护电路的示意图。包括不带静电释放保护电路的焊盘，用于静电释放保护的电感，用于阻抗匹配的片上电容和电感。参照图4和图5，本发明不采用传统的静电保护电路结构，而是针对射频信号的特点，采用一端接信号端口，一端接地的片上电感来实现静电释放保护。
图5是图4对应的等效电路图。一方面，对于低频信号电感相当于通路，由静电产生的瞬间高压信号可以通过静电释放电路释放到地，避免了对芯片内部电路的损坏；另一方面，如图5所示，在设计时将静电释放保护电感和由于焊盘引入的电容统一考虑在阻抗匹配电路中，避免了由于静电释放保护电感引起的阻抗失配。
由不同的电感值对静电释放的抵抗能力不同，而且与信号的频率有关，所以集成静电释放保护电路中的片上电感，其值由对静电释放抵抗能力的要求和芯片的信号输入/输出频率决定。用于阻抗匹配的片上电感，其值由焊盘所引起的寄生电容，用于实现静电释放保护的片上电感和用作匹配的片上电容共同决定。用于阻抗匹配的片上电容，其值由焊盘所引起的寄生电容，用于实现静电释放保护的片上电感和用作匹配的片上电感共同决定。通常，依照本领域人员通用的方法，采用诸如Agilent公司的ADS软件或其它软件或采用手工计算，根据工艺中能够提供的片上电容和电感值的范围，选择合适的匹配网络结构，很容易确定用作匹配的片上电容和片上电感的值。此处不做过多表述。
Claims (6)
1.一种CMOS工艺中射频信号集成静电释放保护电路，由用于静电释放保护的电感，不带静电保护电路的焊盘，用于阻抗匹配的电容和电感组成，其特征在于，用于静电释放保护的电感连接在射频输入/输出信号和地之间。
2.根据权利要求1所述的CMOS工艺中射频信号集成静电释放保护电路，其特征在于，其中的用于静电释放保护的电感由片上电感实现。
3.根据权利要求1所述的CMOS工艺中射频信号集成静电释放保护电路，其特征在于，其中的用于静电释放保护的电感值由对静电释放抵抗能力的要求和芯片输入/输出信号的频率决定。
4.根据权利要求1所述的CMOS工艺中射频信号集成静电释放保护电路，其特征在于，其中的阻抗匹配电路采用片上电容和片上电感实现。
5.根据权利要求1所述的CMOS工艺中射频信号集成静电释放保护电路，其特征在于，其中用于阻抗匹配的片上电感的值由焊盘所引起的寄生电容，用于实现静电释放保护的片上电感和用作匹配的片上电容决定。
6.根据权利要求1所述的CMOS工艺中射频信号集成静电释放保护电路，其特征在于，其中用于阻抗匹配的片上电容的值由焊盘所引起的寄生电容，用于实现静电释放保护的片上电感和用作匹配的片上电感决定。
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