CN101002275A - 非易失性半导体存储器、半导体装置及电荷泵电路 - Google Patents

非易失性半导体存储器、半导体装置及电荷泵电路 Download PDF

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CN101002275A CNA2004800435741A CN200480043574A CN101002275A CN 101002275 A CN101002275 A CN 101002275A CN A2004800435741 A CNA2004800435741 A CN A2004800435741A CN 200480043574 A CN200480043574 A CN 200480043574A CN 101002275 A CN101002275 A CN 101002275A
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Abstract

本发明为一种非易失性半导体存储器，其特征为具备，于第1时序开始工作并产生第1电压的第1泵10；及于接着所述第1时序的第2时序开始工作，并将第2电压施加于与非易失性半导体存储器单元50连接的给定节点N1的第2泵20；及于所述第2时序使用所述第1电压，对所述给定节点进行增压的增压器60。于以第2泵20将给定节点N1保持于第2电压时，使用第1泵10对给定节点N1进行增压，因此可进行高速工作。

Description

非易失性半导体存储器、半导体装置及电荷泵电路
技术领域
[0001]本发明是关于非易失性半导体存储器及半导体装置，详细而言为关于将电源电压加以升压的电路技术。
背景技术
[0002]于非易失性半导体存储器的一种的快闪存储器中，将电源电压升压，而于内部产生用于编程或抹除工作的电压。例如于编程验证工作中，将电源电压(例如3V)升压而产生高电压(例如6V)，并将此高电压施加于非易失性半导体存储器单元的栅极(字线)及选择此的栅极晶体管的栅极。此外，于接着编程验证工作的编程工作中，将电源电压升压而产生更高的电压(例如9V)，并将此高电压施加于存储器单元及栅极晶体管的栅极。编程验证工作是为验证存储器单元是否具有给定的阈值电压的读出工作，若验证工作为失败(存储器单元不具有给定的阈值电压)，则对该单元进行编程工作并提高阈值电压。如此，于程式中，重复进行此验证工作与编程工作，直至存储器单元提高至给定的阈值电压为止。
发明内容
发明所欲解决的课题
[0003]于进行这些升压时，采用电荷泵电路。于所述例子中，采用从电源电压中产生6V的电荷泵电路；及从电源电压中产生9V的电荷泵电路。若电荷泵电路的工作速度较慢(驱动能力较低)，则于编程或抹除时需要较多的时间。虽然增大电容器的大小可提高升压速度，但相反的会使电路面积增大，此外亦会产生消耗电力的增加的问题。一般而言，目前的情况为着重于电路面积，而牺牲某种程度的升压速度。
[0004]本发明的目的在于提供一种，司在不会增加电路面积下而进行高速工作的非易失性半导体存储器，半导体装置，电荷泵电路及控制节点电位的方法。
用以解决课题的手段
[0005]本发明为一种非易失性半导体存储器，包含：于第1时序开始工作并产生第1电压的第1泵；及于接着所述第1时序的第2时序开始工作，并将第2电压施加于与非易失性半导体存储器单元连接的给定节点的第2泵；及于所述第2时序使用所述第1电压对所述给定节点进行增压的增压器。
[0006]于此非易失性半导体存储器中可构成为，从所述第1时序至所述第2时序的期间提供用于进行所述非易失性半导体存储器单元的编程验证，自所述第2时序开始的另一期间提供用于所述非易失性半导体存储器单元进行编程。
[0007]于所述非易失性半导体存储器中可构成为，所述增压器包含：一端连接于所述给定节点的电容器；允许在所述第1时序至所述第2时序的期间内，将所述第1电压施加于所述给定节点的第1电路；及仅在从所述第2时序开始的给定期间内，将基于所述第1电压的电压施加于所述电容器的另一端的第2电路。
[0008]于所述非易失性半导体存储器中可构成为，所述电容器与用以产生读出电压的电容器为共用，该读出电压在所述非易失性半导体存储器的读出数据时，施加于所述非易失性半导体存储器的栅极。
[0009]于所述非易失性半导体存储器中可构成为，所述第2泵包含多个增压段，并且在从所述第1时序至所述第2时序的期间内，以所述第1电压对所述多个增压段之间的内部节点进行预充电。
[0010]于所述非易失性半导体存储器中可构成为，所述第2泵包含：响应于表示从所述第1时序至所述第2时序的期间的信号，将所述第1电压施加于所述内部节点的晶体管。
[0011]于所述非易失性半导体存储器中可构成为，所述第1电压于所述非易失性半导体存储器单元的编程时，施加于连接有所述非易失性半导体存储器的位线。
[0012]此外，本发明包含一种电荷泵电路，其特征为具备，于第1时序开始工作并产生第1电压的第1泵；及于接着所述第1时序的第2时序开始工作，并将第2电压施加于给定节点的第2泵，所述第2泵包含多个增压段，其中在从所述第1时序至所述第2时序的期间内，以所述第1电压对所述增压段之间的内部节点进行预充电。
[0013]于所述电荷泵电路中可构成为，所述第2泵电路包含：响应于表示从所述第1时序至所述第2时序的期间的信号，将所述第1电压施加于所述内部节点的晶体管。
[0014]此外，本发明包含一种半导体装置，包含：非易失性半导体存储器单元；及于第1时序开始工作并产生第1电压的第1泵；及于接着所述第1时序的第2时序开始工作，并将第2电压施加于与非易失性半导体存储器单元相连接的给定节点的第2泵；所述第2泵包含多个增压段，其中在从所述第1时序至所述第2时序的期间内，以所述第1电压对增压段之间的内部节点进行预充电。
[0015]于所述半导体装置中可构成为，所述第2泵包含：响应于表示从所述第1时序至所述第2时序的期间的信号，将所述第1电压施加于所述给定节点的晶体管。
[0016]于所述半导体装置中可构成为，所述第1电压于所述非易失性半导体存储器单元编程时施加于连接有所述非易失性半导体存储器的位线。
[0017]此外，本发明包含一种方法，包括以下步骤：于第1时序开始第1泵的工作并产生第1电压的步骤；及于接着所述第1时序的第2时序开始第2泵的工作，并将第2电压施加于与非易失性半导体存储器单元相连接的给定节点的步骤；及于所述第2时序使用所述第1电压对所述给定节点进行增压的步骤。
[0018]此外，本发明包含一种方法，包括以下步骤：，于第1时序开始第1泵的工作并产生第1电压的步骤；及于接着所述第1时序的第2时序开始第2泵的工作，并将第2电压施加于与非易失性半导体存储器单元相连接的给定节点的步骤；及在从所述第1时序至所述第2时序的期间内，以所述第1电压对所述第2泵的多个增压段中的邻接增压段之间的节点进行预充电的步骤。
发明的效果
[0019]根据本发明，于以第2泵将给定节点保持于第2电压时，使用第1泵对给定节点进行增压，因此可进行高速工作。此外，以第1泵的输出电压对第2泵的内部节点进行预充电，藉此可进行高速工作。
附图说明
[0020]第1图显示非易失性半导体存储器的一例的快闪存储器的一般的升压电路构成的图式。
[0021]第2图显示本发明的实施例1的非易失性半导体存储器的图式。
[0022]第3图显示赋予至第2图所示的增压器的控制信号的图式。
[0023]第4图显示第3图所示的增压器于验证时及编程时的工作的时序图。
[0024]第5图显示第3图所示的增压器于读出时的工作的时序图。
[0025]第6图显示第3图所示的增压器的一项构成例的电路图。
[0026]第7图显示第6图所示的位准移位器的一项构成例的电路图。
[0027]第8图显示第3图所示的第1泵的一项构成例的电路图。
[0028]第9图显示本发明的实施例2的非易失性半导体存储器的升压电路构成的图式。
[0029]第10图显示第9图所示的构成的工作时序图。
[0030]第11图显示第9图所示的第2泵的一项构成例的电路图。
[0031]第12图显示本发明的非易失性半导体存储器的全体构成的一例的方块图。
具体实施方式
[0032]以下参照附加图式，说明本发明的实施例。
[0033]首先参照第1图，说明非易失性半导体存储器的一例的快闪存储器的一般的升压电路构成。
[0034]于第1图中，显示出选择1个存储器单元50及连接有此存储器单元50的位线的栅极晶体管40。做为升压电路，设置有第1泵10；第2泵20及读出专用增压器30。于编程及抹除时所进行的验证工作时(tprogv)，于位线施加有图中未显示的编程验证电压VPROGV(例如为1V)，且第1泵10将栅极晶体管40及存储器单元50的栅极电压维持于VPROG(例如为6V)。接着验证工作所进行的编程工作时(tprog)，第1泵10所产生的电压VPROG施加于位线，且第2泵20将栅极晶体管40及存储器单元50的栅极电压维持于VPPI(例如为9V)。第1泵10将电源电压VCC(例如为3V)升压而产生电压VPROG，第2泵20将电源电压VCC升压而产生电压VPPI。于从存储器单元50中读出数据时，读出专用增压器30将读出电压VRD(例如为4V)施加于存储器单元50的栅极。读出专用增压器30于内部具有电容器，于读出时对此电容器进行增压。
[0035]第2泵20包含将3V的电源电压VCC升压至9V(＝VPPI)为止乃需要相当长的时间的问题点。因此，即使于结束验证工作后的一段期间内，亦无法使栅极晶体管40及存储器单元50的栅极到达9V，而无法迅速执行存储器单元50的编程工作。本发明可解决如此的问题点。以下说明2项实施例。
实施例1
[0036]第2图显示本发明的实施例1的非易失性半导体存储器的图式。图中，与第1图相同的构成要素附加相同的符号。实施例1的升压电路，包含于第1图的电路中附加增压器60的电路构成。亦即，实施例1为，具有于第1时序开始工作并产生第1电压VPROG的第1泵10；及于接着第1时序的第2时序开始工作，并将第2电压VPPI施加于与存储器单元50的栅极及栅极晶体管40的栅极连接的给定节点N1的第2泵20；及于第2时序使用第1电压VPROG，对给定节点N1进行增压的增压器60的快闪存储器。
[0037]于第1时序开始的编程验证时，图中未显示的编程验证电压VPROGV(例如1V)施加于位线，且第1泵10经介于(直接通过)增压器60并将栅极晶体管40及存储器单元50的栅极维持于第1电压，亦即维持于电压VPROG(例如为6V)。亦即，编程验证时的节点N1的电位维持于VPROG(＝6V)。的后于第2时序开始的编程时，增压器60使用电压VPROG对节点N1进行增压。另一方面，于第2时序开始增压工作的第2泵20，从电源电压VCC开始进行增压工作。此时，由于节点N1已增压至电压VPROG，因此基于第2泵20的工作，使节点N1的电位从较电源电压VCC还高的电位的VPROG中开始上升，而于短时间内到达VPPI(例如为9V)。于节点N1的电位到达VPPI后，仅以第2泵20的工作将节点N1的电位维持于VPPI。
[0038]如此，即使不扩大第2泵20的电路规模，亦可将高速升压后的电压VPPI施加于栅极晶体管40及存储器单元50的栅极，因此可在不扩大电路规模下，高速进行快闪存储器的工作。
[0039]增压器60内部所设置的增压用电容器(于第3图中省略该图示)，可如第3图所示，与读出专用增压器30内的增压用电容器另外设置，或是如的后所述互为共通使用。
[0040]第3图显示供给至第2图所示的增压器60的控制信号的图式。第3图的增压器60为内藏有第2图的读出专用增压器30的构成。亦即共用所述增压用电容器的构成。控制信号READ表示从存储器单元读出数据的读出期间的信号。控制信号BOOST指示读出工作时的字线增压期间。控制信号VPROG2Y为编程验证期间中成为导通(高位准)的信号。控制信号PGMR为编程开始时于一定期间成为导通(高位准)的信号。控制信号VPBST_EN表示增压器60对节点N1进行增压的期间。此外，控制信号EN1为将第1泵10设定为赋能状态的信号，控制信号EN2为将第2泵设定为赋能(enable)状态的信号。这些控制信号从的后所述的第12图的控制电路120所供应。
[0041]第4图显示于验证时及编程时的所述控制信号的变化的图式，第5图显示于读出时的所述控制信号的变化的图式。首先说明第4图。于第4图中，将验证期间表示为PGMV(例如为1μs)，将编程期间表示为PGM(例如为5μs)。以验证期间PGMV的开始时序为第1时序，以编程期间PGM的开始时序为第2时序。于验证期间PGMV及编程期间PGM中赋能信号EN1成为高位准，于编程期间PGM中赋能信号EN2成为高位准。亦即，第1泵10于验证期间PGMV及编程期间PGM中工作，第2泵20于编程期间PGM中工作。与控制信号VPROG2Y从低位准改变为高位准而开始验证期间PGMV的同时，赋能信号EN1成为高位准而使第1泵10开始工作。于控制信号VPROG2Y成为高位准之间，增压器60将第1泵10的输出路径连接于节点N1。藉此使结点设定于电位VPROG。一旦验证期间PGMV结束而开始编程期间PGM，则赋能信号EN2即成为高位准，控制信号VPBST_EN成为高位准，控制信号PGMR亦成为高位准。于控制信号PGMR成为高位准的期间，增压器60使用第1泵10所输出的电压VPROG，对节点N1进行增压。由于在此状态下第2泵20对节点N1进行充电，因此如图所示，节点N1的电位从VPROG(6V)急速上升至VPPI(9V)。一旦控制信号PGMR从高位准改变为低位准，则增压器60将第1泵10从节点N1切离。因此，接着增压器60的增压工作的后，第2泵20将节点N1维持于电位VPPI。于验证期间PGMV及编程期间PGM之间，读出信号READ处于低位准状态。
[0042]第4图中的表示节点N1的虚线波形，显示出以往技术的工作。于编程验证期间PGMV中，以第1泵10产生VPROG电压。如上所述，于编程期间PGM中，由于仅使用第2泵20将节点N1的电位设定于VPPI，因此至到达电位VPPI为止将花费较长时间。根据本发明者的实验，于以往技术中，上升需要1μs的时间，相对于此，于本实施例中仅需0.25μs。因此可缩短上升所需时间至1/4。结果可缩短编程工作时间，而可于高速进行快闪存储器的工作。
[0043]第5图显示读出工作的时序图。于控制信号BOOST为高位准之间，增压器60将字线，亦即将存储器单元50的栅极增压至给定电压(例如为4V)。于读出期间中，控制信号PGMR、VPROG2Y、VPBST_EN均保持于低位准。
[0044]第6图显示增压器60的一项构成例的电路图。增压器60包含移位暂存器电路601、602、604、605；读出控制电路603及增压用电容器C。此外，增压器60包含N通道晶体管607、608、609、611；P通道晶体管610；反相器群614；及逻辑电路615。读出控制电路603包含，反及闸(NAND Gate)616、617；反相器622、623；N通道晶体管618、620、621及P通道晶体管619。此外，第7图显示位准移位器604及605的电路构成例。位准移位器604、605包含P通道晶体管631、632；N通道晶体管633、634及反相器635、636。位准移位器604、605的输入IN，将基准电位VSS(例如接地电位)及电源电压VCC之间的振幅，从VSS转换为VPROG的振幅。此外，第6图所示的移位暂存器601、602亦具有同样构成。逻辑电路615由反相器；AND闸及NOR闸所组成。
[0045]接着说明第6图所示的增压器60的电路工作。首先说明第4图所示的验证工作及编程工作。首先，一旦控制信号VPROG2Y从低位准改变为高位准而开始验证工作，则位准移位器604、605响应于控制信号VPROG2Y的上升，将输出OUTB从高位准改变为低位准，使晶体管612、613成为导通。藉此，于节点N1施加有第1泵10所输出的电压VPROG。包含晶体管612、613的路径(将此路径定义为第1电路)，将第1泵10与节点N1加以连接的路径。由于读出信号READ保持在低位准，因此读出控制电路603的晶体管621成为非导通，且晶体管620成为非导通状态。由于VPBST_EN保持于低位准，因此晶体管611成为导通，此外，由于往晶体管608的移位暂存器601及602的输出均为VPROG，因此晶体管607的栅极电位成为VPROG-Vth。在此，Vth为晶体管607的阈值电压。因此晶体管607成为导通，并经介晶体管611而使连接于电容器C的一端的节点N2被设定为VSS。由于第1泵10的驱动能力较第2泵20的驱动能力还高，因此节点N1的电位迅速成为VPROG。
[0046]接着一旦从验证期间进入编程期间，则控制信号VPROG2Y从高位准下降至低位准，因此晶体管612、613成为非导通。控制信号VPBST_EN从低位准上升至高位准，并经介反相器群614赋予至移位暂存器601。移位暂存器601使晶体管610导通，使晶体管611、608成为非导通。逻辑电路615于控制信号PGMR从低位准上升至高位准的期间，接着验证期间将高位准输出至移位暂存器602，使晶体管609成为非导通。结果，来自于第1泵10的电压VPROG被赋予至晶体管607，并藉由启动程式(Bootstrap)使该栅极电压升压至较VPROG还高的电位而成为导通。一旦晶体管607成为导通，则电压VPROG经介晶体管610及607，而赋予至连接于电容器C的一端的节点N2。结果，电容器C藉由第1泵10增压。亦即，于验证期间中以第1泵10充电至电压VPROG的电容器C的一端(节点N1)，于进入编程工作时，因电压VPROG供应至另一端的节点N2而高速升压。此外，此时节点N1亦藉由第2泵20而升压。在此，以包含与该增压工作相关的晶体管610、607及移位暂存器602的电路作为第2电路。
[0047]一旦控制信号PGMR从高位准下降至低位准，则逻辑电路615使该输出从高位准降低至低位准。藉此，逻辑电路615使晶体管607成为非导通，节点N2处于浮动状态。结果，就第2泵20而言电容器C变得不存在，电容器C不会成为第2泵20的负荷而保持VPPI电压。
[0048]接着说明第5图所示的读出工作。藉由读出信号READ从低位准改变至高位准，第6图的增压器60开始读出工作所需的升压电压的产生工作。一旦读出信号READ成为高位准，则读出控制电路603的晶体管620、621成为导通，且晶体管619成为非导通，节点N2被设定为接地电压VSS。此时，晶体管607成为非导通。接着，一旦控制信号BOOST从低位准上升至高位准，则晶体管621成为非导通，且晶体管619、620成为导通，结果，读出控制电路603将节点N2设定为电源电压VCC，藉此对电容器C进行增压。一旦读出信号READ下降至低位准，则读出控制电路603处于去能(disable)状态。
[0049]第8图显示第1泵10的一项构成例。第1泵10包含晶体管12；及多个增压段151～15n。晶体管12于赋能信号ENPUNP1成为高位准时成为导通。1个增压段由2个二极体D11、D12与1个电容器C11所组成。二极体D11、D12例如以二极体连接的晶体管所构成。电容器C11的一端各经介二极体D11，而预充电至电源电压VCC-Vth(Vth为二极体的顺向下降电压)。于电容器C11的另一端上施加有脉冲Φ11、Φ12。一旦ENPUNP1信号成为有效(Active)，则时脉产生电路16进行工作，产生成为互补信号的脉冲Φ11及Φ12，使泵电路开始升压工作。一旦脉冲Φ11上升至高位准(例如为3V)，则电容器C11被增压，并使得在此所充电的电荷经介二极体D12而充电至下一段的电容器C11。接着，一旦脉冲Φ11下降至低位准且同时脉冲Φ12上升至高位准，则电容器C11被增压，并使得在此所充电的电荷经介二极体D12而充电至下一段的电容器C11。以下藉由重复此工作，使输出电压逐渐上升，最后将升压电压VPROG加以输出。VPROG电压以不会超过给定电压(例如为6V)的方式，由图中未显示的调整电路所控制。第2泵20包含与第1泵10为相同的构成。此外，如的后所述，较理想为采用可更高速使第2泵20工作的构成。
[0050]如以上所说明，根据实施例1，可在不会导致电路规模的增大下，高速将存储器单元50及栅极晶体管40的栅极上升至给定位准并加以保持。结果，可高速进行快闪存储器的编程工作。
实施例2
[0051]第9图显示本发明的实施例2的快闪存储器的升压电路构成的图式。第10图显示第9图所示的控制信号的时序图。如这些图式所示般，实施例2的快闪存储器包含第1泵10及第2泵20A。第1泵10于接收到赋能信号ENPUMP1时开始升压工作，并输出将电源电压VCC加以升压后的电压VPROG。第2泵20A于接收到赋能信号ENPUMP2时开始升压工作，并输出将电源电压VCC加以升压后的电压VPPI(＞VPROG)。此外，第2泵20A亦接收与赋能信号ENPUMP1同时上升的预充电赋能信号ENPRECH。于预充电赋能信号ENPRECH为高位准的期间，第2泵20A的增压段之间的节点，预充电至第1泵10所输出的电压VPROG。
[0052]第11图显示第2泵20A的电路图。与第8图所示的第1泵10相同，晶体管22及第2泵20A包含多个增压段251～25n。于各个增压段中，赋予有时脉产生电路28所产生的时脉Φ21、Φ22。晶体管22于赋能信号ENPUMP2成为高位准时成为导通。增压段251～25n与增压段151～15n具有相同的电路构成。于连接各个增压段的节点，连接有晶体管TR11～TRm的源极。例如，晶体管TR11的源极连接于将增压段251及252加以连接的节点。于晶体管TR11～TRm的汲极，赋予有第1泵10所输出的电压，于栅极赋予有预充电信号PRECH。预充电信号PRECH于预充电赋能信号ENPRECH为高位准的期间，经介移位暂存器18而成为VPROG电压。晶体管TR11～TRm将电压VPROG施加于增压段之间的节点，而预先将这些节点充电至较VCC还高的VPROG。的后，赋能信号ENPUMP2上升而使第2泵20A开始电荷泵工作。由于增压段之间的节点预充电至电压VPROG，因此，第2泵20A可迅速使输出节点的电位上升至VPPI。
[0053]此外，亦可将第11图的电路构成适用于实施例1的第2泵20。藉此可更高速使第2泵20上升。
[0054]第12图显示快闪存储器的全体构成的方块图。快闪存储器具备控制电路120；电压产生电路122；计时器124；位址锁存器126；Y解码器128；X解码器130；Y闸132；单元矩阵134；晶片赋能/输出赋能电路135；数据锁存器138；及输出入缓冲区140。
[0055]控制电路120内藏有指令暂存器，并与外部所供应的晶片赋能信号CE与写入赋能信号WE同步而工作，且基于经介输出入缓冲区140从外部所供应的指令而产生时序信号，并将时序信号输出至各部分。控制电路120产生，响应于指令输入而供应至第3图所示的增压器60的各种控制信号以及第10图所示的控制信号。
[0056]电压产生电路122为包含第3图所示的第1泵10；第2泵20；读出专用增压器30及增压器60的构成。电压产生电路122所产生的升压电压，经介第12图所示的信号线，而供应至参照第2图所说明的各部分。计时器124产生时脉以及第8图与第11图所示的时序信号Φ11、Φ12、Φ21、Φ22。
[0057]位址锁存器126将从外部所供应的位址加以锁存，而供应至Y解码器128及X解码器130。Y解码器128给定出位址信号所表示的Y方向的位址(于单元矩阵134内所布线的1条位线)，并使所对应的Y栅极132内的晶体管成为导通。Y栅极132于每1条的位线中具有第2图所示的晶体管40。于编程时，于所选择的Y栅极132的晶体管40的栅极，施加有电压产生电路122所输出的VPROG及VPPI等的高电压，于位线施加有VPROG电压。X解码器130给定出位址信号所表示的X方向的位址，而驱动所对应的位线。于单元矩阵134中，以矩阵状配置有多个第2图所示的存储器单元50。单元矩阵134为所谓的NOR型阵列。于所选择的位线上，施加有电压产生电路122所输出的VPROG及VPPI等的高电压。
[0058]晶片赋能/输出赋能电路136接收晶片赋能信号CE使Y解码器128活化，并接收输出赋能信号OE使输出入缓冲区140活化。从单元矩阵134所读出的数据，经介Y栅极132；数据锁存器138及输出入缓冲区140而输出至外部。此外，来自于外部的写入数据，经介输出入缓冲区140；数据锁存器138及Y栅极132，而写入至单元矩阵134内所选择的存储器单元。
[0059]由于如此所构成的快闪存储器采用所述增压器60，因此可缩短编程所需时间。
[0060]本发明包含具有非易失性半导体存储器的半导体装置。例如，包含如快闪存储器般的半导体记忆装置，或是使用非易失性半导体存储器及其他控制电路而形成***化的半导体装置。

Claims (14)

1、一种非易失性半导体存储器，包含：
于第1时序开始工作并产生第1电压的第1泵；
于接着所述第1时序的第2时序开始工作并将第2电压施加于与非易失性半导体存储器单元连接的给定节点的第2泵；及
于所述第2时序使用所述第1电压对所述给定节点进行增压的增压器。
2、如权利要求1所述的非易失性半导体存储器，其中，从所述第1时序至所述第2时序的期间提供用于进行所述非易失性半导体存储器单元的编程验证，自所述第2时序开始的另一期间提供用于对所述非易失性半导体存储器单元进行编程。
3、如权利要求1或2所述的非易失性半导体存储器，其中，所述增压器包含：
一端连接于所述给定节点的电容器；
允许在从所述第1时序至所述第2时序的期间内将所述第1电压施加于所述给定节点的第1电路；及
仅在从所述第2时序开始的预定期间内，将基于所述第1电压的电压施加于所述电容器的另一端的第2电路。
4、如权利要求3所述的非易失性半导体存储器，其中，所述电容器与用以产生读出电压的电容器共用，该读出电压在所述非易失性半导体存储器读出数据时施加于所述非易失性半导体存储器的栅极。
5、如权利要求1至4中任一项所述的非易失性半导体存储器，其中，所述第2泵包含多个增压段，并且在从所述第1时序至所述第2时序的期间内，以所述第1电压对所述多个增压段之间的内部节点进行预充电。
6、如权利要求5所述的非易失性半导体存储器，其中，所述第2泵包含响应于表示从所述第1时序至所述第2时序的期间的信号，而将所述第1电压施加于所述内部节点的晶体管。
7、如权利要求1至6中任一项所述的非易失性半导体存储器，其中，所述第1电压于所述非易失性半导体存储器单元编程时，施加于连接有所述非易失性半导体存储器的位线。
8、一种电荷泵电路，包含：
于第1时序开始工作并产生第1电压的第1泵；及
于接着所述第1时序的第2时序开始工作并将第2电压施加于给定节点的第2泵，
所述第2泵包含多个增压段，其中在从所述第1时序至所述第2时序的期间内，以所述第1电压对所述增压段之间的内部节点进行预充电。
9、如权利要求8所述的电荷泵电路，其中，所述第2泵电路包含响应于表示从所述第1时序至所述第2时序的期间的信号，而将所述第1电压施加于所述内部节点的晶体管。
10、一种半导体装置，包含：
非易失性半导体存储器单元；
于第1时序开始工作并产生第1电压的第1泵；及
于接着所述第1时序的第2时序开始工作开将第2电压施加于与非易失性半导体存储器单元相连接的给定节点的第2泵，
所述第2泵包含多个增压段，其中在从所述第1时序至所述第2时序的期间内，以所述第1电压对增压段之间的内部节点进行预充电。
11、如权利要求10所述的半导体装置，其中，所述第2泵包含响应于表示从所述第1时序至所述第2时序的期间的信号，而将所述第1电压施加于所述给定节点的晶体管。
12、如权利要求10或11所述的半导体装置，其中，所述第1电压于所述非易失性半导体存储器单元编程时施加于连接行所述非易失性半导体存储器的位线。
13、一种方法，包括以下步骤：
于第1时序开始第1泵的工作而产生第1电压的步骤；
于接着所述第1时序的第2时序开始第2泵的工作，而将第2电压施加于与非易失性半导体存储器单元相连接的给定节点的步骤；及
于所述第2时序使用所述第1电压对所述给定节点进行增压的步骤。
14、一种方法，包括以下步骤：
于第1时序开始第1泵的工作而产生第1电压的步骤；
于接着所述第1时序的第2时序开始第2泵的工作，而将第2电压施加于与非易失性半导体存储器单元相连接的给定节点的步骤；及
在从所述第1时序至所述第2时序的期间内，以所述第1电压对所述第2泵的多个增压段中的邻接增压段之间的节点进行预充电。
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