CN100580918C - 可降低封装应力的封装构造 - Google Patents

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Abstract

本发明公开了一种可降低封装应力的封装构造，其主要包含承载器、中介基板、多个导电元件、第一密封胶、芯片以及第二密封胶。该中介基板设置于该承载器，该导电元件电性连接该中介基板与该承载器，该第一密封胶包覆该导电元件，该芯片的多个凸块接合至该中介基板，该第二密封胶包覆该凸块，其中该第一密封胶的第一玻璃转化温度大于该第二密封胶的第二玻璃转化温度。由于该第一密封胶与该第二密封胶二者间的玻璃转化温度不同，且该第一密封胶的该第一玻璃转化温度大于该第二密封胶的该第二玻璃转化温度，使得封装构造内的应力降低，进而提高产品成品率。

Description

可降低封装应力的封装构造
技术领域
本发明涉及一种封装构造，特别涉及一种可降低封装应力的封装构造。
背景技术
已知封装构造主要包含承载器、芯片、中介基板以及密封胶，其中该芯片与该中介基板可通过该芯片的多个凸块形成电性连接，而该中介基板与该承载器的电性则需另由多个导电元件来形成电性连接，且为了保护该芯片的该凸块与该导电元件，必须以该密封胶将该凸块与该导电元件包覆，然而在封装工艺的过程中，由于该承载器、该芯片与该中介基板三者的热膨胀系数不同，但却使用相同的密封胶，使得该承载器、该芯片与该中介基板因受热产生形变而造成内应力，故已知封装构造会因为应力作用而导致电性连接失败，增加产品不成品率。
发明内容
本发明的主要目的在于提供一种可降低封装应力的封装构造，承载器、中介基板、多个第一导电元件、第一密封胶、芯片以及第二密封胶。该承载器的上表面设置有多个连接垫，该承载器的下表面设置有多个球垫，该中介基板设置于该承载器的该上表面，该中介基板具有第一表面、第二表面及多个导通孔，该导通孔电性导通该第一表面的多个第一接点与该第二表面的多个第二接点，该第一导电元件设置于该承载器与该中介基板之间并电性连接该中介基板与该承载器，该第一密封胶包覆该第一导电元件，该第一密封胶具有第一玻璃转化温度，该芯片倒装焊接合于该中介基板，该芯片的多个凸块接合至该中介基板的该第一接点，该第二密封胶包覆该凸块，该第二密封胶具有第二玻璃转化温度，其中该第一密封胶的该第一玻璃转化温度大于该第二密封胶的该第二玻璃转化温度。本发明的功效在于包覆该第一导电元件的该第一密封胶与包覆该凸块的该第二密封胶二者间的玻璃转化温度不同，且该第一密封胶的该第一玻璃转化温度大于该第二密封胶的该第二玻璃转化温度，此种封装构造可降低封装构造内的应力作用，使得产品成品率提高。
依本发明的一种可降低封装应力的封装构造主要包含承载器、中介基板、多个第一导电元件、第一密封胶、芯片以及第二密封胶。该承载器具有上表面与下表面，该上表面设置有多个连接垫，该下表面设置有多个球垫，该中介基板设置于该承载器的该上表面，该中介基板具有第一表面、第二表面及多个导通孔，该第一表面设置有多个第一接点，该第二表面设置有多个第二接点，该导通孔电性导通该第一接点与该第二接点，该第一导电元件设置于该承载器与该中介基板之间并电性连接该中介基板与该承载器，该第一密封胶包覆该第一导电元件，该第一密封胶具有第一玻璃转化温度，该芯片倒装焊接合于该中介基板，该芯片具有多个凸块，该凸块接合至该中介基板的该第一接点，该第二密封胶包覆该凸块，该第二密封胶具有第二玻璃转化温度，其中该第一密封胶的该第一玻璃转化温度大于该第二密封胶的该第二玻璃转化温度。
附图说明
图1为依据本发明第一具体实施例的一种可降低封装应力的封装构造的截面示意图。
图2为依据本发明第二具体实施例的另一种可降低封装应力的封装构造的截面示意图。
附图标记说明
100封装构造          110承载器
111上表面            112下表面
113连接垫            114球垫
120中介基板          121第一表面
122第二表面          123导通孔
124第一接点          125第二接点
126集成化无源元件    130第一导电元件
140第一密封胶        150芯片
151有源面            152凸块
160第二密封胶        170第二导电元件
具体实施方式
请参阅图1，依据本发明的一具体实施例揭示一种可降低封装应力的封装构造100，其包含有一承载器110、中介基板120、多个第一导电元件130、第一密封胶140、芯片150以及第二密封胶160。该承载器110具有上表面111与下表面112，该承载器110可选自于有机基板或导线架，在本实施例中，该承载器110为有机基板，该上表面111设置有多个连接垫113，该下表面112设置有多个球垫114，该中介基板120设置于该承载器110的该上表面111，该中介基板120的材料为硅，该中介基板120具有第一表面121、第二表面122及多个导通孔123，该第一表面121设置有多个第一接点124，该第二表面122设置有多个第二接点125，该导通孔123电性导通该第一接点124与该第二接点125，优选地，该中介基板120另具有至少一集成化无源元件(Integrated Passive Device，IPD)126，该集成化无源元件126嵌设于该中介基板120的该第一表面121。该第一导电元件130设置于该承载器110与该中介基板120之间并电性连接该中介基板120与该承载器110，该第一导电元件130可为凸块且电性连接该中介基板120的该第二接点125与该承载器110的该连接垫113，该第一密封胶140包覆该第一导电元件130，该第一密封胶140具有第一玻璃转化温度(first glass transition temperature，Tg1)，该第一密封胶140的该第一玻璃转化温度介于120至160度之间，优选地，该第一密封胶140的该第一玻璃转化温度为140度。该芯片150倒装焊接合于该中介基板120，在本实施例中，该芯片150为功能性芯片，该芯片150的一有源面151具有多个凸块152，该凸块152接合至该中介基板120的该第一接点124使该芯片150与该中介基板120形成电性连接，且通过该中介基板120电性连接于该承载器110，在本实施例中，该中介基板120的尺寸大于该芯片150的尺寸，或者，如图2所示，该芯片150的尺寸可等于该中介基板120的尺寸。请再参阅图1，该第二密封胶160包覆该凸块152，该第二密封胶160具有第二玻璃转化温度(second glass transition temperature，Tg2)，其中该第一密封胶140的该第一玻璃转化温度大于该第二密封胶160的该第二玻璃转化温度，该第二密封胶160的该第二玻璃转化温度小于100度且该第二密封胶160的该第二玻璃转化温度介于50至90度之间，优选地，该第二密封胶160的该第二玻璃转化温度为70度，此外，该封装构造100另包含有多个第二导电元件170，该第二导电元件170可为焊球且设置于该承载器110的该球垫114，以外接印刷电路基板(图未绘出)。由于包覆该第一导电元件130的该第一密封胶140与包覆该凸块152的该第二密封胶160二者间的玻璃转化温度并不相同，故本发明的功效在于通过该第一密封胶140的该第一玻璃转化温度大于该第二密封胶160的该第二玻璃转化温度，使得该封装构造100内的应力降低，进而提高产品成品率。
本发明的保护范围当视后附的权利要求所界定的为准，本领域技术人员在不脱离本发明的精神和范围内所作的任何变化与修改，均属于本发明的保护范围。

Claims (10)

1、一种可降低封装应力的封装构造，其包含：
承载器，其具有上表面与下表面，该上表面设置有多个连接垫，该下表面设置有多个球垫；
中介基板，其设置于该承载器的该上表面，该中介基板具有第一表面、第二表面及多个导通孔，该第一表面设置有多个第一接点，该第二表面设置有多个第二接点，该导通孔电性导通该第一接点与该第二接点；
多个第一导电元件，其设置于该承载器与该中介基板之间，并通过将该第一导电元件分别电连接该承载器的连接垫与该中介基板的第二接点，以电性连接该中介基板与该承载器；
第一密封胶，其包覆该第一导电元件，该第一密封胶具有第一玻璃转化温度；
芯片，其倒装焊接合于该中介基板，该芯片具有多个凸块，该凸块接合至该中介基板的该第一接点；以及
第二密封胶，其包覆该凸块，该第二密封胶具有第二玻璃转化温度，其中该第一密封胶的该第一玻璃转化温度大于该第二密封胶的该第二玻璃转化温度。
2、如权利要求1所述的可降低封装应力的封装构造，其中该第二密封胶的该第二玻璃转化温度小于100度。
3、如权利要求1所述的可降低封装应力的封装构造，其中该第一密封胶的该第一玻璃转化温度介于120至160度之间。
4、如权利要求1所述的可降低封装应力的封装构造，其中该芯片为功能性芯片。
5、如权利要求1所述的可降低封装应力的封装构造，其中该芯片的尺寸等于该中介基板的尺寸。
6、如权利要求1所述的可降低封装应力的封装构造，其中该中介基板的尺寸大于该芯片的尺寸。
7、如权利要求1所述的可降低封装应力的封装构造，其中该中介基板的材料为硅。
8、如权利要求1所述的可降低封装应力的封装构造，其另包含有多个第二导电元件，该第二导电元件设置于该承载器的该球垫。
9、如权利要求1所述的可降低封装应力的封装构造，其中该承载器选自于有机基板或导线架。
10、如权利要求1所述的可降低封装应力的封装构造，其中该中介基板另具有至少一集成化无源元件。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013086754A1 (zh) * 2011-12-12 2013-06-20 清华大学 一种通用封装基板、封装结构和封装方法
WO2016165074A1 (zh) * 2015-04-14 2016-10-20 华为技术有限公司 一种芯片

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI394253B (zh) 2009-03-25 2013-04-21 Advanced Semiconductor Eng 具有凸塊之晶片及具有凸塊之晶片之封裝結構
CN101853828B (zh) * 2009-04-03 2012-12-26 日月光半导体制造股份有限公司 具有凸块的芯片及具有凸块的芯片的封装结构
TWI394221B (zh) 2009-04-30 2013-04-21 Advanced Semiconductor Eng 具有測試銲墊之矽晶圓及其測試方法
CN101976664B (zh) * 2010-09-06 2012-07-04 日月光半导体制造股份有限公司 半导体封装结构及其制作工艺
CN102368495A (zh) * 2011-10-09 2012-03-07 常熟市华海电子有限公司 一种防静电芯片封装结构
CN103236425B (zh) * 2013-04-23 2015-11-18 山东华芯半导体有限公司 一种dram双芯片堆叠封装结构和封装工艺
CN104009014B (zh) * 2014-04-26 2017-04-12 华进半导体封装先导技术研发中心有限公司 集成无源器件晶圆级封装三维堆叠结构及制作方法
US10381301B2 (en) * 2017-02-08 2019-08-13 Micro Technology, Inc. Semiconductor package and method for fabricating the same
CN108573885B (zh) * 2017-03-07 2021-03-23 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法和电子装置
DE102017223046A1 (de) * 2017-12-18 2019-06-19 Zf Friedrichshafen Ag Verfahren zum Aufwärmen eines pneumatischen Kupplungsstellers

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013086754A1 (zh) * 2011-12-12 2013-06-20 清华大学 一种通用封装基板、封装结构和封装方法
WO2016165074A1 (zh) * 2015-04-14 2016-10-20 华为技术有限公司 一种芯片
US10475741B2 (en) 2015-04-14 2019-11-12 Huawei Technologies Co., Ltd. Chip

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