CN100547567C - 具有被优化以处理数据流应用的高速缓存的数据处理*** - Google Patents

具有被优化以处理数据流应用的高速缓存的数据处理*** Download PDF

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Abstract

本发明涉及处理数据流应用领域。提供了一种被优化以便依照任务和数据流来处理数据流应用的数据处理***，其中不同流竞争以得到共享的高速缓存资源。把明确的流标识关联至所述数据流中的每一个。所述数据处理***包括至少一个用于处理流数据的处理器，至少一个具有多个高速缓存块的高速缓冲存储器，其中所述高速缓冲存储器的其中一个被关联至所述处理器中的每一个，以及至少一个用于控制所述高速缓冲存储器的高速缓存控制器，其中所述高速缓存控制器的其中一个被关联至所述高速缓冲存储器中的每一个。所述高速缓存控制器包括选择装置，用于按照所述流标识采在所述高速缓冲存储器中选择数据流的存储元素的位置。

Description

具有被优化以处理数据流应用的高速缓存的数据处理***
技术领域
本发明涉及一种被优化以便依照任务和数据流(datastrearn)来处理数据流应用(dataflow application)的数据处理***，一种用于被优化以便依照任务和数据流来处理数据流应用的数据处理环境的半导体器件，并且涉及一种在被优化以便依照任务和数据流来处理数据流应用的数据处理环境中用于索引高速缓冲存储器的方法。
背景技术
在最近几年间，由于对诸如高清晰度数字TV、具有定时移位功能的机顶盒、3D游戏、视频会议、MPEG-4应用等等的这种数据流应用的需求的增大，对于尤其提供这种数据流应用的数据处理***的设计工作也增大。
在流处理中，对一条数据流的连续操作是由不同处理器来执行的。例如，第一流可以由图像的像素值组成，其由第一处理器处理以便产生8×8像素块的DCT(离散余弦变换)系数块的第二流。第二处理器可以处理DCT系数块以便为DCT系数的每个块产生被选并且被压缩系数的块流。
为了实现数据流处理，提供了多个处理器，每当使用来自于下一数据对象(下一数据对象来自于数据对象流)的数据和/或在这种流中产生下一数据对象时，每个处理器均能够重复地执行特定操作。所述流从一个处理器传递至另一处理器，以便使由第一处理器产生的流可以由第二处理器等等来处理。用于把数据从第一处理器传递至第二处理器的一种机制是通过把第一处理器产生的数据块写入所述存储器来实现的。网络中的数据流被缓冲。每个缓冲器是依照FIFO来实现的，恰好具有一个写入器和一个或多个读取器。由于这种缓冲，写入器和读取器不需要使对通道的单个读和写动作互相同步。典型的数据处理***包括完全可编程处理器以及分别专用于单个应用的应用特定子***的混合。
在2002年7-8月，在IEEE Design and Test of Computers：Embedded Systems的第39-50页，由Rutten及其他人提出的“Eclipse：A Heterogeneous Multiprocessor Architecture forFlexible Media Processing”中示出了这种体系结构的例子。所要求的处理应用被规定为Kahn进程网络，即：借助于单向数据流交换数据的一组同时执行的任务。每个应用任务被映射到特定的可编程处理器或者专用处理器的其中一个上。所述专用处理器由协处理器来实现，所述协处理器只能够进行微弱的编程。每个协处理器均可以执行来自于单个Kahn网络或者根据时分机制来自于多个网络的多个任务。例如介质处理应用的流属性产生高的局部性查阅，即连续查阅相邻数据的存储器地址。此外，分布式协处理器外壳(shell)是在协处理器和通信网络、即总线和主存储器之间来实现的。这用于吸收许多***级问题，类似于多任务、流同步化和数据传送。由于它的分布式属性，所述外壳可以接近于它所关联的协处理器来实现。在每个外壳中，对于被映射到与所述外壳相关联的协处理器上的任务而言，用于处理流关联所需的所有数据都被存储在外壳的流表中。
所述外壳包括高速缓存，以便减少当读取或者写入存储器时出现的数据存取等待时间。需要执行进一步处理步骤的数据被高速缓存，即存储在小型存储器上，这种小型存储器独立于主存储器，并且设置为接近于使用所存储的数据的处理器。换言之，把高速缓存用作中间存储装置。通过减少存储器存取等待时间，处理器的处理速度得以提高。如果数据字仅仅是由处理器从其高速缓存而不是从主存储器来存取，那么平均存取时间和主存储器存取次数将明显减少。
在共享的存储器中实现的流缓冲器为共享的资源而竞争，所述资源类似于高速缓存存储器线和有限数目的存储体，以便存储存取标记。由于协处理器的任务是输入/输出密集的，所以需要有效的高速缓存行为来防止高速缓存资源的争夺，高速缓存资源争夺会导致任务执行的延迟。
发明内容
因此，本发明的一个目的在于：在被优化以便处理数据流应用的环境中减少高速缓存争夺的出现，其中在所述环境中，不同流竞争以得到共享的高速缓存资源。
此目的是通过根据本发明的数据处理***、用于被优化以便依照任务和数据流来处理数据流应用的数据处理环境的半导体器件、以及在被优化以便处理数据流应用的数据处理环境中用于索引高速缓冲存储器的方法来得以解决的。
本发明基于这样的思想，即：为每个数据流保留不相重叠的高速缓存位置。因此，把对每个流唯一的流信息用来索引高速缓冲存储器。此处，此流信息通过流标识来表示。
特别的是，提供了一种被优化以便依照任务和数据流来处理数据流应用的数据处理***，其中不同流竞争以得到共享的高速缓存资源。把明确的流标识关联至所述数据流中的每一个。所述数据处理***包括至少一个用于处理流数据的处理器12，至少一个具有多个高速缓存块的高速缓冲存储器200，其中所述高速缓冲存储器200的其中一个被关联至所述处理器12中的每一个，以及至少一个用于控制所述高速缓冲存储器200的高速缓存控制器300，其中所述高速缓存控制器300的其中一个被关联至所述高速缓冲存储器200中的每一个。所述高速缓存控制器300包括选择装置350，用于按照所述流标识(stream_id)来在所述高速缓冲存储器(200)中选择高速缓存块行。因此，来自于不同流的数据的高速缓存被有效地分隔。
根据本发明的一方面，所述选择装置350包括子集确定装置(352)，用于根据所述流的输入/输出地址来从所述高速缓冲存储器(200)中选择高速缓存块列。
根据本发明的另一方面，所述选择装置350包括散列函数装置351，用于对所述流标识stream_id执行散列函数直至少于高速缓存行数的数目。
根据本发明的又一方面，适用于执行的所述散列函数装置351是模数运算(modulo operation)。通过经由不同任务共享可利用的高速缓存行，所述高速缓冲存储器200可以被具体化为更加小型的存储器件，由此可以限制整个***中高速缓冲存储器的成本。
根据本发明的又一方面，所述选择装置350按照与所述数据流相关联的任务标识task_id和/或端口标识port_id来在所述高速缓冲存储器200中选择高速缓存块行。
本发明还涉及一种用于被优化以便依照任务和数据流来处理数据流应用的数据处理环境中的半导体器件，其中不同任务竞争共享的高速缓存资源，其中明确的流标识stream_id被关联至所述数据流中的每一个。所述器件包括具有多个高速缓存块的高速缓冲存储器200，以及用于控制所述高速缓冲存储器200的高速缓存控制器300，其中所述高速缓存控制器300被关联至所述高速缓冲存储器200。所述高速缓存控制器300包括选择装置350，用于按照所述流标识stream_id来在所述高速缓冲存储器200中选择高速缓存块行。
此外，本发明还涉及一种在被优化以便依照任务和数据流来处理数据流应用的数据处理环境中用于索引高速缓冲存储器200的方法，其中不同流竞争共享的高速缓存资源。所述高速缓冲存储器200包括多个高速缓存块。把明确的流标识stream_id关联至所述数据流中的每一个。用于在所述高速缓冲存储器200中选择高速缓存块行是按照所述流标识stream_id来选择的，以便区别所述高速缓冲存储器中比潜在的不同流的数目少的子集数目。
附图说明
在从属权利要求中描述了本发明的其他方面。
参照附图更详细地描述了本发明的这些以及其他方面，所述附图示出了：
图1是依照本发明的基于流的处理***的体系结构的示意性框图，
图2是依照本发明的高速缓存控制器的框图，以及
图3是根据本发明第二实施例的高速缓存结构的概念视图。
具体实施方式
图1示出了根据本发明优选实施例的用于处理数据对象流的处理***。所述***可以被分成不同的层，即：计算层1、通信支持层2以及通信网络层3。所述计算层1包括CPU 11以及两个处理器、即：处理器12a、12b。这仅仅作为说明，显然可以把更多的处理器包括在所述***中。所述通信支持层2包括关联至所述CPU 11的外壳21，分别关联至处理器12a、12b的外壳22a、22b。所述通信网络层3包括通信网络31以及存储器32。
优选的是，所述处理器12a、12b是专用处理器；每个处理器均专门用于执行有限范围的流处理功能。每个处理器均被设置为对流的连续数据对象重复地采用相同的处理操作。
处理器12a、12b均可以执行不同的任务或功能，例如可变长度的解码、扫描宽度解码、运动补偿、图像缩放或执行DCT变换。操作中，每个处理器12a、12b均对一个或多个数据流执行操作。所述操作例如可以涉及接收流并且生成另一流，或者接收流而不生成新的流，或者在不接收流的情况下生成流，或者修改接收的流。所述处理器12a、12b能够处理由其他处理器12b、12a或者由CPU 11生成的数据流乃至其本身已经生成的流。流包括连续的数据对象，这些连续的数据对象经由所述存储器32往返于处理器12a、12b来传送。
所述外壳22a、22b包括朝向作为通信层的通信网络层的第一接口。此层对于所有外壳来说是一致的或者通用的。此外，所述外壳22a、22b包括朝向处理器12a、12b的第二接口，其中所述外壳22a、22b分别被关联至所述处理器12a、12b。第二接口是任务级接口，并且朝向相关联的处理器12a、12b来自定义，以便能够处理所述处理器12a、12b的特定需求。因此，所述外壳22a、22b让处理器专用接口作为第二接口，但是所述外壳的总体结构对于所有处理器而言是通用的并且是一致的，以便易于重新使用整个***体系结构中的外壳，同时允许专用应用的参数确定和采用。
所述外壳22a、22b包括用于数据传送的读/写部件、同步部件以及任务切换部件。这三个部件以主/从为基础来与相关联的处理器通信，其中所述处理器充当主设备。因此，三个部件的每个均由来自于处理器的请求来被初始化。优选的是，处理器和三个部件之间的通信是通过请求-确认信号交换机制来实现的，以便移交自变量值并且等待所请求的值的返回。这样，所述通信被阻塞，即控制的各个线程等待它们的完成。
所述外壳22a、22b被分送，如此使得它们均可以靠近于与之关联的处理器12a、12b来实现。每个外壳局部地包含所述流的配置数据，其中所述流依照被映射到其处理器上的任务来被入射，并且每个外壳局部地实现所有控制逻辑以便正确地处理此数据。因此，局部流表可以在外壳22a、22b中实现，其包含每个流、或者换言之包含每个存取点的字段行。
此外，在处理器12和通信网络31和存储器32之间，所述外壳22包括用于数据传送、即读取操作和写入操作的数据高速缓存。外壳22中的数据高速缓存的实现方式提供了数据总线宽度的透明平移，对全球互连、即通信网络31的定位限制的解决方案，以及减少对全球互连的输入/输出操作次数。
优选的是，所述外壳22包括读和写接口中的高速缓存，然而这些高速缓存根据应用功能观点是不可见的。高速缓存在把处理器读和写端口与通信网络3的全球互连分隔的过程中扮演重要角色。这些高速缓存对涉及速度、功率和范围的***性能方面有主要的影响。
根据图1的体系结构的进一步细节请查阅在2002年7-8月，在IEEE Design and Test of Computers：Embedded Systems的第39-50页、由Rutten及其他人提出的“Eclipse：A HeterogeneousMultiprocessor Architecture for Flexible Media Processing”。
图2示出了根据图1的体系结构的一部分。特别的是，示出了处理器12b、外壳22b、总线31和存储器32。所述外壳22b包括高速缓冲存储器200和高速缓存控制器300，作为其数据传送部件的一部分。所述高速缓存控制器300包括流表320和选择装置350。所述高速缓冲存储器200可以被分为不同的高速缓存块210。
当由协处理器12b上的任务来执行读取或者写操作、即输入/输出访问时，它紧接于一个地址来提供task_id和port_id参数，其中所述地址表明正在请求数据的特定任务或者端口的地址。所述地址表示共享的存储器中流缓冲器中的位置。所述流表320包含每一流和存取点的字段行。特别的是，所述流表是依照流标识符stream_id来进行索引的，所述流标识符是根据任务标识符task_id和端口标识符port_id来推导出的，其中任务标识符表明当前处理的任务，而端口标识符表明接收数据的端口。所述port_id具有每个任务的局部范围。
本发明的第一实施例致力于借助于索引涉及的直接地址解码来解决，其中条目根据所述解码被直接确定。因此，所述选择装置350使用流标识符stream_id来选择所述高速缓冲存储器200中的高速缓存块行。来自于所选高速缓存行的特定高速缓存块通过所述地址的较低位来被索引，其中所述地址是由协处理器提供的、即输入/输出地址。作为选择，所述地址的高位也可以用于索引。依照此实施例的高速缓冲存储器200的组织结构是基于直接映射来进行的，即：流标识符和地址的每一组合只得被映射至单个高速缓存位置.因此，一行中高速缓存块的数目只限于2的幂数。换言之，当通过解码多个地址位来选择列时，这将扩展至列数的2的幂数。
图3示出了根据本发明第二实施例的高速缓存结构的概念视图，其中此高速缓存结构是基于直接映射而进行的。根据图2的选择装置包括散列函数装置351和子集确定装置352。所述stream_id被输入至所述散列函数装置351，同时输入/输出地址被输入至所述子集确定装置352。优选的是，所述散列函数装置351对多个高速缓存行执行模数运算，以便把流标识符stream_id译为所述高速缓冲存储器的较少数量的高速缓存行。子集确定装置352通过由协处理器提供的所述地址、即输入/输出地址的较低位来确定所述高速缓冲存储器的特定高速缓存列。作为选择，所述地址的高位也可以用于索引。根据由散列函数装置351确定的高速缓存行以及由所述子集确定装置352确定的高速缓存列，可以索引特定的高速缓存块。实际数据字可以借助于在所述地址上匹配的标记来得以定位。
作为选择，可以把端口标识符port_id而不是流标识符stream_id用作散列函数装置351的输入，其中对端口标识符port_id执行散列函数、即对多个高速缓存行执行模数运算，用于把port_id提供给较少数量的高速缓存行，以便选择高速缓存行。这样做的优势在于：通过经由不同的任务来共享可利用的高速缓存行，外壳22中的所述高速缓冲存储器200可以被具体化为更加小型的存储器件，由此可以限制整个***的高速缓冲存储器的成本。因此，任务可以依照多个任务端口共享高速缓存行。然而，对于从一个任务端口读取所有数据、而从第二任务端口只零星地读取某些数据的情况而言，这样做也是十分有益并且是成本有效的。因此，每个任务端口的高速缓存行的硬件成本得以减少。
在进一步可替代的实现方式中，把所述任务标识符task_id用作散列函数装置351的输入，以便选择高速缓存行。
虽然已经就根据图1的体系结构描述了本发明的原理，但是显然，依照本发明的高速缓存索引方案可以被扩展为更加通用的集联高速缓存结构，其中stream_id选择高速缓存行而所述地址的较低位选择一组高速缓存块，同时实际数据通过所述地址上匹配的标记来进一步被定位。

Claims (9)

1.一种被优化以便依照任务和数据流来处理数据流应用的数据处理***，其中不同的流竞争以得到共享的高速缓存资源，其中明确的流标识(stream_id)被关联至所述数据流中的每一个，包括：
至少一个用于处理流送数据的处理器(12)；
至少一个具有许多高速缓存块的高速缓冲存储器(200)，其中所述高速缓冲存储器(200)的其中一个被关联至所述处理器(12)中的每一个；以及
至少一个用于控制所述高速缓冲存储器(200)的高速缓存控制器(300)，其中所述高速缓存控制器(300)的其中一个被关联至所述高速缓冲存储器(200)中的每一个；
所述高速缓存控制器(300)包括：
选择装置(350)，用于按照所述流标识(stream_id)来在所述高速缓冲存储器(200)中选择高速缓存块行。
2.如权利要求1所述的***，其中所述选择装置(350)包括：
子集确定装置(352)，用于根据所述流的输入/输出地址来从所述高速缓冲存储器(200)中选择高速缓存块列。
3.如权利要求2所述的***，其中
所述子集确定装置(352)适用于根据所述流的所述输入/输出地址的较低位来选择高速缓存块列。
4.如权利要求2所述的***，其中
所述子集确定装置(352)适用于按照输入/输出地址位的子集上匹配的标记选择高速缓存块列。
5.如权利要求1所述的***，其中所述选择装置(350)包括：
散列函数装置(351)，用于对所述流标识(stream_id)执行散列函数直至少于高速缓存行数的数目。
6.如权利要求5所述的***，其中
所述散列函数装置(351)适用于执行模数运算。
7.如权利要求1所述的***，其中
所述选择装置(350)适用于按照关联至所述数据流的任务标识(task_id)和/或端口标识(port_id)来在所述高速缓冲存储器(200)中选择高速缓存块行。
8.一种用于被优化以便依照任务和数据流来处理数据流应用的数据处理环境中的半导体器件，其中不同流竞争以得到共享的高速缓存资源，其中明确的流标识(stream_id)被关联至所述数据流中的每一个，包括：
具有多个高速缓存块的高速缓冲存储器(200)，以及
用于控制所述高速缓冲存储器(200)的高速缓存控制器(300)，其中所述高速缓存控制器(300)被关联至所述高速缓冲存储器(200)；
所述高速缓存控制器(300)包括：
选择装置(350)，用于按照所述流标识(stream_id)来在所述高速缓冲存储器(200)中选择高速缓存块行。
9.一种在被优化以便依照任务和数据流来处理数据流应用的数据处理环境中用于索引高速缓冲存储器(200)的方法，其中不同流竞争以得到共享的高速缓存资源，
其中所述高速缓冲存储器(200)包括多个高速缓存块，并且
其中明确的流标识(stream_id)被关联至所述数据流中的每一个，
所述方法包括如下步骤：
用于按照所述流标识(stream_id)来在所述高速缓冲存储器(200)中选择高速缓存块行。
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