CN100517260C - 无容差状态判断电路 - Google Patents

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CN100517260C
CN100517260C CNB2005100843821A CN200510084382A CN100517260C CN 100517260 C CN100517260 C CN 100517260C CN B2005100843821 A CNB2005100843821 A CN B2005100843821A CN 200510084382 A CN200510084382 A CN 200510084382A CN 100517260 C CN100517260 C CN 100517260C
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Abstract

本发明公开了一种无容差状态判断电路。通过包括用于存储要判断的数据的单元、用于延迟数据的单元、用于存储延迟单元的输出的单元，以及用于将延迟前的数据存储内容与延迟后的数据存储内容相比较并且当它们不同时输出无容差状态检测信号的单元，可以通过将输出的无容差状态检测信号用作时钟切换电路的切换控制信号，来监控存在/不存在容差，从而操作电子设备，而不用将时钟信号的频率改变到临界条件。

Description

无容差状态判断电路
技术领域
本发明涉及用于确定与***时钟(机器时钟)同步操作的电子设备中的数据延迟容差(margin)的***，更具体而言，涉及无容差(marginless)状态判断电路，该电路用于判断数据延迟容差例如随温度改变而下降的情况的无容差状态。
背景技术
一般，诸如微型计算机等电子设备的操作易受环境条件(例如温度改变等)的影响，运行容差随着温度上升而下降，并且在最极端情况下，会出现错误，例如故障、失控等。
因此，一般在设计电子设备的过程中，最坏值被假设为使用该电子装置的环境条件，并且分配了定时容差，以便即使在最坏条件下，也能够正常运行。在这种情况下，必须预先设置假设出现无容差状态时的温度。由于设置了产品出厂的环境条件中的最苛刻条件，例如苛刻的外界温度，因此容差一般保持在实际适用的温度上。就是说，设置了过度苛刻的条件。
以下描述是现有技术的文献，其介绍了一种传统技术，该技术用于响应于上述外界温度的改变而确保电子设备的性能和可靠性。
以下描述的专利文献1公开了与***时钟同步工作的电子设备的技术，该技术通过根据对外界温度的检测结果，从多个具有不同频率的时钟信号中选择出任意一个，从而切换***时钟的频率。
但是，在专利文献1中，时钟频率在外界温度达到预定温度时被切换。因此，无法解决如下问题：难以设置切换温度。此外，由于需要温度传感器和用于将检测到的温度转换为数字数据的A/D转换器，因此不理想地增大了电路面积。
[专利文献1]日本公开的专利申请No.平3-251912“ElectronicEquipment Having Function of Switching System Clock”
发明内容
本发明针对无论外界温度如何都可以监控存在/不存在容差，无需将操作条件改变到临界条件就使得电子设备能够工作，以及防止电路面积的增大。
本发明包括：用于存储要判断的总线数据的单元、用于延迟总线数据的单元、用于存储延迟单元的输出的单元，用于将延迟前的数据存储内容与延迟后的数据存储内容相比较，并且当它们不同时输出无容差状态检测信号的单元，用于向存储总线数据和延迟后的数据的单元提供选通信号和机器时钟的单元，以及用于延迟机器时钟以作为比较时钟提供给比较单元的延迟单元。输出的无容差状态检测信号被用作时钟切换电路的切换控制信号。
根据本发明，无需在电子设备工作在容差的临界条件下使用温度传感器或A/D转换器来检测温度，就可以不断地监控数据延迟是否有容差。
附图说明
图1是示出了根据本发明的无容差状态判断电路的原理的配置框图；
图2是根据本发明一个实施例的无容差状态判断***的基本配置的框图；
图3是图2所示的无容差状态判断电路的配置框图；
图4是示出了图2所示的时钟切换电路的操作的说明图；
图5是根据本发明第一实施例的无容差状态判断电路的配置框图；
图6是根据本发明第一实施例的无容差状态判断操作的示例的时序图；
图7是根据本发明第二实施例的时钟切换电路的配置框图；
图8是根据本发明第二实施例的无容差状态判断操作的示例的时序图；
图9是根据本发明第三实施例的无容差状态判断电路的配置框图；
图10是根据本发明第三实施例的时钟切换电路的配置框图；
图11是根据本发明第三实施例的无容差状态判断操作的示例(1)的时序图；
图12是根据本发明第三实施例的无容差状态判断操作的示例(2)的时序图；
图13是根据本发明第三实施例的无容差状态判断操作的示例(3)的时序图；
图14是根据本发明第四实施例的无容差状态判断电路和时钟切换电路的配置框图；
图15是根据本发明第四实施例的无容差状态判断操作的示例的时序图；
图16是示出了根据本发明第五实施例的无容差状态判断***的说明图；
图17是根据本发明第五实施例的控制电路的配置框图；
图18是在使用PLL振荡电路的情况下的无容差状态判断***的说明图；
图19是示出了在本发明第六实施例中，作为对时钟进行切换的结果而到***电路的输出的说明图；
图20是示出了根据本发明第七实施例的无容差状态判断***的说明图；
图21是示出了根据本发明第八实施例的无容差状态判断***的说明图；
图22是根据本发明第八实施例的无容差状态判断电路的配置框图；以及
图23是根据本发明第八实施例的时钟切换电路的配置框图。
具体实施方式
图1是示出根据本发明的无容差状态判断电路的原理的配置框图。根据本发明的无容差状态判断电路判断存在/不存在数据延迟容差，并且基本上接收要判断的数据以及要判断的例如数据的读和/或写选通信号，并且当判断结果为“无容差状态”时，输出用于切换时钟的控制信号。
在图1中，第一数据存储单元1存储了要判断的数据，例如总线数据。数据延迟单元2将数据延迟预定的时间。第二数据存储单元3存储了数据延迟单元2的输出。比较单元4将第一数据存储单元1的存储内容和第二数据存储单元3的存储内容相比较，并且当它们不匹配时，输出无容差状态检测信号。由比较单元4输出的无容差状态检测信号被用作时钟切换电路的切换控制信号，所述时钟切换电路用于切换多个具有不同频率的时钟信号。
本发明的实施例还可以包括计数器单元，用于在时钟切换电路响应于来自比较单元4的无容差状态检测信号的输出而切换时钟时，指示在预定时间之后，向时钟切换电路切换之前的时钟的恢复。
在本发明的实施例中，无容差状态判断电路可以在计算机的数据读取期间进行操作，并且在图1中，提供到第一数据存储单元1和数据延迟单元2的数据可以是总线上的读数据。另外，无容差状态判断电路也可以在数据被存储在计算机中时进行操作，并且要判断的数据可以是总线上的写数据。
而且在本发明的实施例中，无容差状态判断电路可以在计算机中读取数据时和存储数据时进行操作，并且要判断的数据可以是总线上的读数据或写数据。
本发明的实施例还可以包括控制电路，用于控制无容差状态判断电路响应于外部指示(例如来自用户的指示)来启动/停止无容差状态判断操作，并且该控制电路可以被并入到微型计算机的中央处理设备中。此外，该控制电路可以指示微型计算机的中央处理设备依赖于如下信号的输入而启动无容差状态判断操作，所述信号指示用于提供高频率信号的PLL振荡电路已经选择了最高的倍率(multiple rate)。
此外，在本发明的实施例中，被时钟切换电路切换的***时钟可以被供给微型计算机的中央处理设备的***电路。
根据本发明的无容差状态判断电路还包括用于存储要判断的数据的数据存储单元、用于将数据延迟不同延迟时间的多个数据延迟单元、用于存储多个数据延迟单元的输出中的每个输出的多个延迟数据存储单元、用于当多个延迟数据存储单元的存储内容与数据存储单元的存储内容相比较并且它们不同时，输出不匹配检测信号的多个比较单元，以及用于对应于从多个比较单元中的每一个输出的不匹配检测信号的值，切换具有不同频率的时钟信号的时钟切换单元。
在本发明的实施例中，时钟切换单元可以对应于从多个比较单元输出的不匹配检测信号，逐步切换不同的时钟信号(例如，从高频率到低频率)。
如上所述，根据本发明，要判断的数据以及对要判断的数据的读和/或写的选通信号被接收，要判断的数据的存储结果和通过延迟数据而获得的存储结果相比较，并且当它们不同时，判断已经检测到无容差状态，并且输出控制信号以切换时钟。
在对本发明的实施例进行详细说明之前，下面先通过参考图2到图4来粗略描述根据本发明的无容差状态判断和时钟切换***。图2是无容差状态判断***的基本配置的框图，其中独立于CPU的无容差状态判断电路被设置在微型计算机10中。在图2中，无容差状态判断电路11独立于CPU 12被设置在微型计算机10中，并且CPU 12将读选通信号和总线数据提供到无容差状态判断电路11。
无容差状态判断电路11还使用机器时钟信号Φ来判断总线数据是否存在延迟容差。如果判断出检测到无容差状态，则指示了检测到无容差状态的标志被输出到时钟切换电路13。响应于该标志，时钟切换电路13一般切换到多个(例如两个)时钟信号Φ1和Φ2中的一个，并且将切换结果作为Φa提供到CPU 12。提供到无容差状态判断电路11的机器时钟Φ和提供到CPU 12的时钟信号Φa例如指示同一时钟。
图3是图2所示无容差状态判断电路11的基本配置的框图。在图3中，无容差状态判断电路11包括用于照原样接收总线数据的寄存器15、用于接收延迟单元18对总线数据的延迟结果的寄存器16、用于在寄存器15和寄存器16之间比较内容的比较电路17、用于向寄存器15和16提供用于获取数据的时钟输入的AND门19，以及用于延迟AND门19的输出并且提供作为比较电路17的比较定时的时钟的延迟单元20。如图2所示从CPU 12提供的读选通信号和机器时钟信号Φ被输入到AND门19。下面将参考图5和图6来描述无容差状态判断电路11的操作。
根据本发明的第一方案，第一和第二数据存储单元分别对应于寄存器15和16，数据延迟单元对应于延迟单元18，并且比较单元对应于比较电路17。
图4是图2所示时钟切换电路13的说明图。由比较电路17输出的标志和多个具有不同频率的时钟信号(在本示例中即两个时钟信号Φ1和Φ2)被输入到时钟切换电路13，并且依赖于标志值，Φ1或Φ2被输出到SPU 12以作为时钟信号Φa。
下面将更详细地描述本发明的实施例。图5是根据本发明第一实施例的无容差状态判断电路的配置框图。图5当与图3所示的基本配置图相比较时，其包括对应于比较电路17的EXNOR门23以及标志寄存器24。寄存器15和16例如由D-FF(即D锁存器)配置。D锁存器15和16的输出被输入到EXNOR门23，EXNOR门23的输出被提供到标志寄存器24，并且延迟单元20的输出被用作标志寄存器24的时钟输入。
在图5中，被提供了读选通信号和机器时钟Φ的AND门19的输出作为时钟输入被提供到D锁存器15和16，与图3的情况相同。类似地，AND门19的输出被延迟单元20延迟，作为时钟信号Φ′被提供到标志寄存器24的时钟输入。这些D锁存器15和16以及标志寄存器24的操作是负沿触发类型的操作。它们在时钟输入的下降沿处操作，并且被提供到数据输入D的数据在其下降定时处被获取到寄存器中。
图6是根据本发明第一实施例的无容差状态判断操作的示例的时序图。在图6中，左侧的时序图示出了判断存在容差的示例。在图6中，当读选通信号处于H状态时，数据被获取到寄存器15和16中，并且机器时钟Φ指示其下降时刻t＝t1。这时，数据1被获取到寄存器15中。延迟单元18对寄存器16执行延迟操作。但是，在这种情况下，被获取的数据是数据1，并且同样的数据被获取到寄存器15和16中。从而，EXNOR门23的输出处于L状态，并且在下降沿处被获取到标志寄存器24中的数据处于L状态，并且标志值也指示L。
图6右上方的时序图是判断不存在容差的示例。该示例与图6左侧的示例相比较，总线22上的数据1的定时基于读选通信号进入H状态的时刻而被进一步延迟。从而，在总线数据获取时刻t＝t1时输入到寄存器16的数据(即DI′)是数据0，不同于被获取到寄存器15中的数据1。从而，EXNOR门23的输出为H状态，并且在时钟Φ′的下降时刻t＝t2时的标志值为H，从而判断出无容差状态。
图6中的右下图是在图6中的右上图中判断无容差状态之后，将机器时钟切换到具有更低频率的信号之后的操作的时序图。通过将机器时钟切换到具有更低频率的时钟信号，不仅时钟脉冲的宽度，而且相应的读选通脉冲的宽度会变得更宽。这样一来，在时刻t＝t1时被获取到寄存器15和16中的数据是数据2。从而，判断在时刻t＝t2时存在容差，并且标志值为L。
图7是根据本发明第二实施例的时钟切换电路的配置框图。根据第二实施例的时钟切换电路在无容差状态判断电路中被判断为处于无容差状态，标志值为H，并且在时钟被切换之后，执行无容差状态判断操作。在判断存在容差，并且标志值为L之后，认为外界温度再次改变，并且进入无容差状态，在标志指示L之后的某一时刻，可以重新获得初始时钟。这样，设计该时钟切换***。
在图7中，时钟切换电路包括时钟切换定时调整单元26、cks(时钟选择)扩展单元27和选择器28。时钟切换定时调整单元26由OR门30、AND门31和D锁存器32来配置，并且cks扩展单元27由计数器33来配置。
被提供给选择器28的cks(时钟选择)信号和从无容差状态判断电路输出的标志被输入到OR门30，并且其输出被提供到D锁存器32的数据输入端子。读选通信号和机器时钟Φ被提供到AND门31，并且AND门31的输出被提供到D锁存器32的时钟输入端子(负沿操作)。
D锁存器32的输出被提供到用于配置cks扩展单元27的计数器33的计 数使能(EN)端子，并且cks信号作为计数器33的输出(RUN)被提供到清空(CLR)输入端子(负逻辑)，机器时钟Φ被提供到时钟输入端子。此外，当cks信号为“0”时，选择器28输出Φ1并且当cks信号为“1”时输出Φ2，作为时钟信号Φa。时钟Φ2假设具有比时钟Φ1更低的频率。
在图7所示的时钟切换电路中，当沿标志的值为H时，在随后的读选通信号为H的期间，与机器时钟Φ的负沿同步地，H被锁存为D锁存器32中的数据，并且D锁存器32的输出Q被提供以作为计数器33的计数使能信号EN。这时，计数器33的输出RUN为H。这样一来，作为选择器28的输出的Φa为Φ2。当计数器33计数到预定值并且发生溢出时，RUN的值变为L。这样一来，计数器33被清空，从而虽然标志变为H，时钟切换到Φ2，然后标志值变为L，也可以防止时钟Φa在计数器33的计数值溢出之前返回初始时钟Φ1。
通过参考图8中示出的操作示例的时序图，进一步说明图7所示时钟切换电路的操作。在图8中，第一标志的值为L，并且假设选择器28输出Φ1作为时钟Φa。在时刻t1处，数据被获取到无容差状态判断电路中的两个寄存器中。在时刻t2处，执行无容差状态判断，判断出检测到无容差状态，并且标志值变为H。随后，在读选通信号为H期间机器时钟Φ的下降沿处，机器时钟被切换到Φ2。在时刻t3处，信号EN、RUN和cks指示H状态。然后，计数器33开始计数，并且在上升沿(t4)处，计数器33的计数值变为“01”。数据X指示非恒定值。
然后，在时刻t5处，计数值变为“10”。在时刻t6处，总线数据被获取。在时刻t7处，执行无容差状态判断，判断出检测到存在容差，并且标志值变为L。然后，在时刻t8处，计数值变为“11”。在时刻t9处，计数器溢出，信号RUN和cks变为“0”，并且计数器33被清空。在本示例中，假设计数器33是2位计数器。
由于对OR门30的两个输入(即标志和cks信号)指示L，因此信号EN在后续时钟Φ的下降沿处(即在时刻t10处)变为L。
在图7中，使用由计数器33配置的cks扩展单元27，虽然可以将恢复到时钟初始值的时间延迟一定时间，就是说，只有在标志值下降到L之后，计数器33才会溢出，但是可以通过以下方法来实现该操作：不使用计数器33，当如图8所示，在时刻t7处判断出存在容差，从而标志值变为L之后，立即在机器时钟Φ的下降沿处切换时钟。当时钟频率高时，时间自然被缩短，但是可以有效地防止时钟切换的不必要的反复。在图7中，使用读选通信号来调整时钟切换定时。但是，读选通信号可以由地址锁存使能信号取代。地址锁存使能信号是一个这样的信号，其例如指示当从存储器读取数据或者向存储器写入数据时获取地址的周期，并且当在总线数据读和写操作中执行无容差状态判断(如随后将描述的第八实施例)时，也可以使用地址锁存使能信号。
图9是根据本发明第三实施例的无容差状态判断电路的配置框图。图9与示出第一实施例的图5相比较，可以提供每个组件的三个单元，即延迟单元181到183、寄存器161到163、EXNOR门231到233以及标志寄存器241到243。通过利用延迟单元181到183设置延迟量d1到d3的三个值，可以对不同容差执行无容差状态判断。延迟量d1可以是作为最小值的d1，并且d2和d3按该顺序依次增大。
图10示出了根据本发明第三实施例的时钟切换电路的配置框图。图10示出了如下的时钟切换电路的配置：其中，三个标志用于图9所示的无容差状态判断电路的配置，就是说，对于标志1到3的值，输出四个时钟信号Φ1到Φ4中的一个作为时钟信号Φa。该配置基本包括三组如上参考图7说明的时钟切换电路中的时钟切换定时调整单元和cks扩展单元，并且当标志3一旦进入H状态，如果信号cks1指示H，则输出Φ2作为Φa，如果标志3和2两者都指示H，那么当信号cks2指示H时输出Φ3作为Φa，如果标志3到1都指示H，那么当信号ck3指示H时，输出Φ4作为Φa。时钟频率最小是Φ4，并且按Φ3、Φ2和Φ1的频率依次增大。
图11到图13示出了根据第三实施例的操作示例的时序图。图11是操作的示例(1)的时序图。在由三个标志寄存器241到243中的每一个输出的标志中，只有标志3指示H，并且示出了图10所示的四个时钟信号从Φ1切换到Φ2的示例。
在图11中，在时间点t＝t1处，当在读选通信号首次为H期间获取总线数据时，数据被获取到三个寄存器161、162和163的每个寄存器中。但是，由于寄存器163的数据延迟量d3较大，因此只有被获取到寄存器163中的数据DI3′是数据0，它不同于其他寄存器中的数据(即数据1)。这样一来，在无容差状态判断时刻t＝t2处，只有标志寄存器243输出的标志3指示H。
然后，当下一读选通信号指示H时，图10所示的时钟选择信号cks1在机器时钟Φ的负沿处变为H，在t＝t3处执行时钟切换，然后机器时钟Φ从Φ1改变到Φ2。然后，在后续的读选通信号为H期间，在t＝t4处再次执行无容差状态判断。假设在这次判断中，只有寄存器163获取到的数据仍旧不同，继续使用机器时钟Φ2。
如果获取到寄存器163的数据变得与获取到其他寄存器的数据相同，***时钟自然切换到Φ1。在图11中，虽然***时钟被切换到Φ2，但是由于标志3保持在H状态，因此可以考虑切换到具有更低频率的时钟信号Φ3。但是，假设延迟单元183的延迟量d3足够大，并且无需使用更大容差，那么在本示例中，不再切换时钟。
图12是根据本发明第三实施例的无容差状态判断操作的示例(2)的时序图。图12是如下示例的时序图：其中在图9所示的三个标志寄存器241到243中，由标志寄存器242和243输出的标志2和3指示H。
在图12中，数据在时刻t＝t1处被获取到每个寄存器中。这时，数据1被获取到寄存器15和161中，并且数据0被获取到寄存器162和163中。这样一来，在延迟时钟Φ′的负沿处(即在时刻t＝t2处)，标志2和3指示H。然后，在后续的读选通信号为H期间时钟Φ的负沿处(即在t＝t3处)，时钟选择信号cks1和cks2指示H，利用指示H的cks2，时钟Φ从Φ1切换到Φ3，就是说，切换到频率低两级的时钟。在时刻t＝t4处，再次执行无容差状态判断。但是，由于被获取到寄存器162和163中的数据是作为非恒定值的数据X，并且不同与被获取到寄存器15和161中的数据2，因此标志2和3的值继续为H。
之后，在后续的读选通信号为H期间，在时刻t＝t5处，数据被获取到每个寄存器中。这时，只有被获取到寄存器163中的数据是作为非恒定值的数据X，并且在后续的无容差状态判断时刻t＝t6处，由标志寄存器242输出的标志2从H变为L。但是，由标志寄存器243输出的标志3保持H。在标志2改变到L之后，时钟选择信号cks2在如上所述的预定时间之后进入L状态。随后，时钟Φ返回Φ2。
图13是根据本发明第三实施例的无容差状态判断操作的示例(3)的时序图。图13是如下示例的时序图：在该示例中，由如图9所示的三个标志寄存器241到243输出的三个标志指示H。
在图13中，在时刻t＝t1处，数据被获取到寄存器中。这时，假设被获取到寄存器15中的数据为数据1，并且被获取到另外三个寄存器161到163中的数据为数据0，在无容差状态判断t＝t2处，由三个标志寄存器输出的标志都指示H。然后，在t＝t3处，时钟被切换，并且时钟信号Φ被切换到具有最低频率的时钟Φ4。在时刻t＝t4处的无容差状态判断中，寄存器15的数据与其他三个寄存器161到163中的数据有所不同，并且标志1到3继续指示H值。
在时钟被切换到Φ4之后，在时刻t＝t5处被获取到每个寄存器中的数据中，被获取到寄存器161和162中的数据与被获取到寄存器15中的数据相同，在时刻t＝t6处标志1和2的值为L。然后，利用指示L的时钟选择信号cks2和cks3，机器时钟Φ被切换到Φ2。
下面描述本发明的第四实施例。图14是根据本发明第四实施例的无容差状态判断电路和时钟切换电路的配置框图。图15是根据本发明第四实施例的无容差状态判断操作的示例的时序图。
如图14所示的无容差状态判断电路的配置与根据第三实施例如图9所示的配置相比较，连接到标志寄存器241到243的时钟输入端子的延迟单元20可以由分频计数器51所取代，并且机器时钟Φ被提供到分频计数器51以取代AND门19的输出。
就是说，在图14中，与在延迟了机器时钟Φ的延迟时钟信号Φ′的负沿处执行无容差状态判断的图9相比，在作为机器时钟Φ的分频结果的分频时钟Φ′的负沿处执行无容差状态判断。与第三实施例不同，由标志寄存器241到243输出的标志值被提供到如图14所示的时钟切换电路的选择器28，并且依赖于标志输出值来切换时钟。
与根据第一实施例的图6所示的时序图相比，在图15所示的操作时序图中，在图6中的延迟时钟Φ′的负沿处执行无容差状态判断。在图15中，在分频时钟Φ′的负沿处执行无容差状态判断。其他操作基本相同，并且这里省略其详细说明。
下面，参考图16和图17来说明本发明的第五实施例。图16是根据本发明第五实施例的微型计算机的配置框图。与作为基本配置框图的图2相比，控制电路52被设置在CPU 12和无容差状态判断电路11之间。控制电路52控制无容差状态判断电路11的操作(即无容差状态判断操作)的启动/停止，以确定是否要执行无容差状态判断，并且这种控制是通过向无容差状态判断电路11提供或不提供接收自CPU 12的读选通信号而执行的。根据本发明，例如，如以上参考图6所说明的，无容差状态判断操作的执行与读选通信号相对应。当读选通信号没有被提供到无容差状态判断电路11时，无容差状态判断电路11的操作停止。
控制电路52包括控制寄存器，用于控制无容差状态判断电路11的操作的启动/停止。例如，通过使能在控制寄存器上读/写数据的CPU 12，控制寄存器相应于在程序中从用户给到CPU 12的指令而被重写。从而，使用控制寄存器的内容，控制电路52控制无容差状态判断电路的操作的启动/停止。显而易见，控制电路52可以被并入到CPU 12中。
图17是图16所示的控制电路52的配置框图。控制电路52在允许无容差状态判断电路11进行操作时，将从CPU 12接收的读选通信号照原样提供到无容差状态判断电路11，并且在不允许无容差状态判断电路11进行操作时，控制不将读选通信号提供到无容差状态判断电路11。在图17中，地址译码器55指定控制寄存器57，其存储指示允许/拒绝无容差状态判断电路的操作的数据。当地址译码器55的输出和用于向控制寄存器57写入数据的写选通信号被提供到AND门56时，AND门56的输出被提供到控制寄存器57的时钟输入端子，并且被指定到总线中一位的用于允许/拒绝判断电路的操作的数据被获取到控制寄存器57中。当数据为“1”时，来自CPU 12的读选通信号通过AND门58输出到无容差状态判断电路11。
图18是示出了根据本发明第五实施例，使用PLL倍率选择信号的说明图。在图18中，PLL振荡电路61为CPU 12提供高频信号，并且当PLL振荡电路61选择了最高的倍率时，指出该选择的最高倍率选择信号被提供到控制电路52，并且只有在输入最高频率倍率选择信号时，控制电路52才执行控制，以允许无容差状态判断电路11执行操作。
图19是根据本发明第六实施例的微型计算机的配置框图。如以上参考图2所述，根据本实施例，当无容差状态判断电路11将指示无容差状态的标志输出到时钟切换电路13时，对输入到时钟切换电路13的多个时钟中的一些时钟执行切换，并且时钟切换电路13的输出Φa被用作机器时钟Φ。但是，机器时钟不仅被提供到图19中的CPU 12，还被提供到微型计算机10中的通常多个的***电路621和622，并且切换结果的时钟被提供到***电路作为机器时钟。
图20是根据本发明第七实施例的无容差状态判断***的说明图。如参考图2所说明的，根据第一到第六实施例，CPU 12将读选通信号提供到无容差状态判断电路11，并且在数据读取操作中(例如当从存储器读取数据时)，对总线数据的延迟进行无容差状态判断。在图20中，CPU12将写选通信号与总线数据一起提供到无容差状态判断电路11。例如，在将数据写入存储器的过程中执行无容差状态判断。
最后，下面将参考图21到图23来说明第八实施例。在第八实施例中，与第一到第七实施例不同，在读取和写入数据的过程中，都对总线数据执行无容差状态判断。
图21是根据本发明第八实施例的无容差状态判断***的说明图。在图21中，CPU 12将读选通信号和写选通信号两者与总线数据一起提供到无容差状态判断电路11，并且无容差状态判断电路11在数据读取操作和数据写入操作中，都对总线数据执行无容差状态判断。
图22是根据本发明第八实施例的无容差状态判断电路11的配置框图。图22与根据第一实施例的图5相比较，用于输入读选通信号和写选通信号的OR门65被添加在AND门19(在图5中，读选通信号和机器时钟Φ被输入到该AND门19)的前级，并且OR门65的输出被与机器时钟Φ一起输入到AND门19。
图23是根据本发明第八实施例的时钟切换电路的配置框图。图23与根据第二实施例的图7相比较，添加了OR门66，其中读选通信号和写选通信号被输入到时钟切换定时调整单元26，并且其输出作为一个输入被提供到AND门31。

Claims (13)

1.一种判断电路，所述判断电路判断存在/不存在数据延迟的容差，包括：
存储总线数据的第一数据存储单元；
延迟所述总线数据的数据延迟单元；
存储所述数据延迟单元的输出的第二数据存储单元；
比较单元，所述比较单元将所述第一数据存储单元的存储内容与所述第二数据存储单元的存储内容相比较，并且当内容不同时，输出无容差状态检测信号；
用于向所述第一和第二数据存储单元提供选通信号和机器时钟的单元；以及
用于延迟所述机器时钟以作为比较时钟提供给所述比较单元的延迟单元。
2.根据权利要求1所述的电路，其中
由所述比较单元输出的所述无容差状态检测信号被用作时钟切换电路的切换控制信号。
3.根据权利要求2所述的电路，其中
依赖于所述无容差状态检测信号的输入由所述时钟切换电路切换的时钟信号被提供到微型计算机的中央处理设备。
4.根据权利要求3所述的电路，其中
所述被切换的时钟信号还被提供到所述微型计算机中的中央处理设备的***电路。
5.根据权利要求1所述的电路，其中
所述判断电路仅在计算机中的数据读取操作中进行操作，并且所述总线数据是总线上的读数据。
6.根据权利要求1所述的电路，其中
所述判断电路仅在计算机中的数据存储操作中进行操作，并且所述总线数据是总线上的写数据。
7.根据权利要求1所述的电路，还包括
控制电路，所述控制电路通过控制到所述判断电路的所述选通信号的提供/不提供来控制所述判断电路的判断操作的启动/停止。
8.根据权利要求7所述的电路，其中
所述控制电路被并入到微型计算机的中央处理设备中。
9.根据权利要求7所述的电路，其中
在接收到指出在用于提供PLL信号的振荡器中已经选择了最高倍率的信号时，所述控制电路指示微型计算机的中央处理设备启动所述无容差状态判断操作。
10.一种判断电路，所述判断电路判断存在/不存在数据延迟的容差，包括：
存储总线数据的数据存储单元；
将所述总线数据延迟各自不同延迟时间的多个数据延迟单元；
分别存储所述多个数据延迟单元的输出的多个延迟数据存储单元；
多个比较单元，所述多个比较单元将所述多个延迟数据存储单元的各自的存储内容与所述数据存储单元的存储内容相比较，并且当所述存储内容不同时，输出无容差状态检测信号；
用于向所述数据存储单元和多个延迟数据存储单元提供选通信号和机器时钟的单元；以及
用于延迟所述机器时钟以作为比较时钟提供给所述多个比较单元的延迟单元。
11.根据权利要求10所述的电路，其中
所述多个比较单元的输出值被提供到时钟切换单元，该时钟切换单元用于切换具有不同频率的时钟信号。
12.根据权利要求11所述的电路，其中
由所述时钟切换单元切换的时钟信号被提供到微型计算机的中央处理设备。
13.根据权利要求11所述的电路，其中
所述时钟切换单元依赖于所述多个比较单元的输出值，从高频到低频逐步切换频率不同的多个时钟信号。
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