CN100472665C - 寄存器电路以及包括寄存器电路的同步集成电路 - Google Patents

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Abstract

本发明提供了与采用门控单元的传统时钟门控相比可以减少寄存器之间传送控制信号en的路径的延迟的寄存器电路。当输入到寄存器(1)中的控制信号en从激活态转换到非激活态时，通路控制电路(101f)禁止输入到通路控制电路(101f)的数据信号Q通过进入保持电路(101g)，与时钟信号clk的状态无关。当输入到寄存器(1)中的控制信号en从激活态向非激活态转变时，保持电路(101g)锁存通过通路控制电路(101f)的数据信号Q，与时钟信号clk的状态无关。这使得形成不采用门控单元的时钟门控，通过这样可以减少由门控单元产生的延迟时间。

Description

寄存器电路以及包括寄存器电路的同步集成电路
本申请以在日本提交的申请No.2004-304463为基础，该申请在此引入作为参考。
技术领域
本发明涉及用于采用时钟门控的同步集成电路的寄存器电路，并尤其涉及用于提高同步集成电路工作频率的技术。
背景技术
时钟门控(也称之为“门控时钟”)为用于降低集成电路功耗的技术之一。
为了节能，在构成集成电路的多个电路中，时钟门控阻止向未工作电路施加时钟信号。
传统的时钟门控技术通常使用诸如与电路或者或电路的逻辑单元来控制施加到电路的时钟信号的供给。该用作时钟门控的逻辑单元以下称为门控单元。
下面说明具有门控单元的传统同步集成电路。
图10示出了具有门控单元的传统同步集成电路100的示意图。
在该图中，同步集成电路100包括受时钟信号供给控制的寄存器101、作为门控单元的与电路102、寄存器103和104、组合电路105和106、时钟信号产生电路107以及缓冲器111和112。
时钟信号产生电路107输出经由时钟信号线110提供给与电路102和缓冲器111和112的时钟信号clk0。
缓冲器111接收时钟信号clk0，并向寄存器104输出时钟信号clk3。
缓冲器112接收时钟信号clk0，并向寄存器103输出时钟信号clk2。
组合电路105输出经由数据信号线108提供给寄存器101的数据信号data。
组合电路106输出用于控制施加给寄存器101的时钟信号的供给的控制信号en。该控制信号en经由控制信号线109提供给与电路102。
与电路102接收控制信号en和时钟信号clk0，并输出时钟信号clk1。图12为该与电路102的电路图。
与电路102在信号输入和信号输出之间存在时间Tg的相位延迟。
寄存器101、103和104均为主从触发器电路。
图13为寄存器101的电路图。
寄存器101包括构成主锁存电路的通路控制电路101a和保持电路101b、构成从锁存电路的通路控制电路101c和保持电路101d，以及时钟信号倒相电路101e。寄存器101接收数据信号data和时钟信号clk1，并输出锁存后的数据信号Q。
图11为图10中A、B、C、D、X和Y各点信号的时序图。
详细地，在A点检测到时钟信号clk1、B点检测到时钟信号clk2、C点检测到时钟信号clk3、D点检测到数据信号data、X点检测到时钟信号clk0以及在Y点检测到控制信号en。
如图11所示，在A点、B点、C点分别检测到的时钟信号clk1、clk2、clk3彼此相位相同。
在输入到与电路102的时钟信号clk0和从与电路102输出的时钟信号clk1之间存在时间为Tg的相位延迟。也就是说，时钟信号clk0在相位上超前时钟信号clk1延迟时间Tg。这样，通过在时钟信号线110的支路***缓冲器111和112来调整时钟脉冲相位差使得分别输入到寄存器101、103和104的时钟信号clk1、clk2和clk3彼此相位一致。
设定数据信号data使得锁存在寄存器101中的数据初始值1100比输入到寄存器101的时钟信号clk1的上升沿早至少建立时间Tsetup到达寄存器101。
同样，为了避免时钟信号clk1随着时钟信号clk0的上升沿1102变高，设定控制信号en使得其下降沿1103比时钟信号clk0的上升沿1102早至少建立时间Tsetupl到达与电路102。
时钟周期Tcycle由同步集成电路100中关键路径的延迟决定，即寄存器之间具有最大延迟的路径。
寄存器之间路径的延迟是线传导延迟、位于寄存器之间的各电路的输入/输出延迟以及位于寄存器之间的各电路的建立时间的总和。例如，在寄存器104和101之间路径的延迟为Ten+Tsetup1+Tg，其中Ten表示控制信号en的延迟(线传导延迟)。
在该同步集成电路100中，假设在寄存器104和101之间的路径为关键路径。在这种情况下，设定时钟周期Tcycle≥Ten+Tsetup1+Tg。这意味着如果Ten+Tsetup1+Tg越小，时钟周期Tcycle就可以减少，由此提高同步集成电路100的工作频率。
发明内容
考虑到上述情况，本发明目的在于提供与采用门控单元的传统时钟门控相比可以减少寄存器之间控制信号en传导路径的延迟的寄存器电路。本发明目的还在于提供包括寄存器电路的同步集成电路。
通过包括通路控制电路和保持电路的寄存器电路实现所述目的，其中通路控制电路包括具有输入有时钟信号的栅极的第一晶体管、具有输入有数据信号的栅极的第二晶体管，以及具有输入有控制信号的栅极的第三晶体管，第一晶体管的源漏路径、第二晶体管的源漏路径和第三晶体管的源漏路径串联连接，当控制信号为激活态和非激活态其中之一的第一态时，该通路控制电路根据时钟信号的状态使能输入至通路控制电路的第一数据信号通往保持电路的通路，并且在控制信号为激活态和非激活中不同于第一态的第二态时禁止输入至通路控制电路的第二数据信号通往保持电路的通路，其中，所述保持电路包括具有输入有数据信号的栅极的第四晶体管、具有输入有时钟信号的栅极的第五晶体管、以及具有输入有控制信号的栅极的第六晶体管，所述第五晶体管的源漏路径和第六晶体管的源漏路径并联连接，并且所述第四晶体管的源漏路径和第五晶体管的源漏路径串联连接，并且当所述控制信号为第二态时，该保持电路锁存通路控制电路传输的第一数据信号。
还可以通过同步集成电路实现所述目的，该同步集成电路包括：包括通路控制电路和保持电路的寄存器电路，其中通路控制电路包括具有输入有时钟信号的栅极的第一晶体管、具有输入有数据信号的栅极的第二晶体管，以及具有输入有控制信号的栅极的第三晶体管，第一晶体管的源漏路径、第二晶体管的源漏路径和第三晶体管的源漏路径串联连接，当控制信号为激活态和非激活态中之一的第一态时，该通路控制电路根据时钟信号的状态使能输入通路控制电路的第一数据信号通往保持电路的通路，并且在控制信号为激活态和非激活态中不同于第一态的第二态时禁止输入通路控制电路的第二数据信号通往保持电路的通路，这里，保持电路可以包括具有输入有数据信号的栅极的第四晶体管、具有输入有时钟信号的栅极的第五晶体管、以及具有输入有控制信号的栅极的第六晶体管，第五晶体管的源漏路径和第六晶体管的源漏路径并联连接，并且第四晶体管的源漏路径和第五晶体管的源漏路径串联连接，并且当所述控制信号为第二态时，该保持电路锁存通路控制电路传输的第一数据信号；用于产生时钟信号的时钟信号产生电路；以及用于产生控制信号的组合电路，其中寄存器电路中第一晶体管的栅极经由时钟信号线与时钟信号产生电路连接，并且在该寄存器电路中第三晶体管的栅极经由控制信号线与组合电路连接。
通过在同步集成电路中将上述的寄存器结构应用到受时钟信号供给控制的寄存器电路中，不用门控单元就可以形成时钟门控。因此，寄存器之间传送控制信号路径的延迟可以减少由门控单元产生的延迟时间。这意味着如果该寄存器之间传送控制信号的路径为该同步集成电路的关键路径，该关键路径的延迟可以减少由门控单元产生的延迟时间。因此，可以提高该同步集成电路的工作频率。
根据该结构，当控制信号处于第二态时，不论时钟信号的状态如何均锁存该数据信号。
这里，寄存器电路可以为具有主锁存电路和从锁存电路的主从触发器电路，其中该通路控制电路和保持电路包括在从锁存电路中。
根据该结构，与采用与电路作为门控单元的传统集成电路相比，寄存器之间传送控制信号的路径的延迟可以减少由与电路产生的延迟时间。
这里，寄存器电路可以为具有主锁存电路和从锁存电路的主从触发器电路，其中该通路控制电路和保持电路包括在主锁存电路中。
根据该结构，与采用或电路作为门控单元的传统集成电路相比，寄存器之间传送控制信号的路径的延迟可以减少由或电路产生的延迟时间。
这里，第一晶体管的源漏路径、第二晶体管的源漏路径以及第三晶体管的源漏路径以上述顺序串联连接，第一晶体管的漏极和第二晶体管的源极连接并且第二晶体管的漏极和第三晶体管的源极连接。
根据该结构，允许将控制信号作为栅极输入的第三晶体管相对于第一和第二晶体管具有开关时间延迟。从而加宽了控制信号可以延迟的范围。
还可以通过同步集成电路实现所述目的，该同步集成电路包括：各包括通路控制电路和保持电路的多个寄存器电路，其中通路控制电路包括具有输入有时钟信号的栅极的第一晶体管、具有输入有数据信号的栅极的第二晶体管，以及具有输入有控制信号的栅极的第三晶体管，第一晶体管的源漏路径、第二晶体管的源漏路径和第三晶体管的源漏路径串联连接，当控制信号为激活态和非激活态中之一的第一态时，该通路控制电路根据时钟信号的状态使能输入通路控制电路的第一数据信号通往保持电路的通路，并且在控制信号为激活态和非激活态中不同于第一态的第二态时禁止输入通路控制电路的第二数据信号通往保持电路的通路，其中，所述保持电路包括具有输入有数据信号的栅极的第四晶体管、具有输入有时钟信号的栅极的第五晶体管、以及具有输入有控制信号的栅极的第六晶体管，所述第五晶体管的源漏路径和第六晶体管的源漏路径并联连接，并且所述第四晶体管的源漏路径和第五晶体管的源漏路径串联连接，并且当所述控制信号为第二态时，该保持电路锁存由通路控制电路传输的第一数据信号，其中该多个寄存器电路中的一寄存器电路为具有主锁存电路和从锁存电路的主从触发器电路，通路控制电路和保持电路包括在从锁存电路中，并且该多个寄存器电路中的其他寄存器电路为具有主锁存电路和从锁存电路的主从触发器电路，通路控制电路和保持电路包括在主锁存电路中；用于产生时钟信号的时钟信号产生电路；以及与多个寄存器电路相对应的组合电路，各组合电路为多个寄存器电路中相应之一产生控制信号，其中在各寄存器电路中第一晶体管的栅极经由时钟信号线与时钟信号产生电路连接，并且在各寄存器电路中第三晶体管的栅极经由控制信号线与组合电路中相应之一连接。
根据该结构，不同的门控结构可以用于同步集成电路的不同部分，由此可以减少功耗并提高工作频率。根据规定可以容易地设计该同步集成电路，从而与传统技术相比缩短了设计时间。
附图说明
通过以下结合附图进行的说明，将使本发明的这些和其它目的、优点和特征变得更加明显，所述附图表示本发明的具体实施例。
附图中：
图1所示为本发明第一实施方式的同步集成电路的示意图；
图2所示为图1所示的同步集成电路中受时钟信号供给控制的寄存器的电路图；
图3所示为图1中A1、B1、C1和Y1各点信号的时序图；
图4所示为本发明第二实施方式的同步集成电路的示意图；
图5所示为图4所示的同步集成电路中受时钟信号供给控制的寄存器的电路图；
图6所示为图4中A2、B2、C2和Y2各点信号的时序图；
图7所示为不同类型的同步集成电路中控制信号en允许的延迟范围；
图8所示为根据本发明变型实施例的受时钟信号供给控制的寄存器的电路图；
图9所示为根据本发明另一变型实施例的受时钟信号供给控制的寄存器的电路图；
图10所示为传统的同步集成电路的示意图；
图11所示为图10中A、B、C、D、X和Y各点信号的时序图；
图12所示为图10中与电路的电路图；
图13所示为图10中传统同步集成电路中受时钟信号供给控制的寄存器的电路图；
图14所示为另一传统同步集成电路的示意图；以及
图15所示为图14中A、B、C、D、X2和Y2各点信号的时序图。
具体实施方式
以下参考附图说明本发明的优选实施方式。
(第一实施方式)
(同步集成电路10)
图1示出了本发明第一实施方式的同步集成电路10的示意图。
在附图中，该同步集成电路10包括受时钟信号供给控制的寄存器1、寄存器103和104、组合电路105和106、时钟信号产生电路107以及缓冲器114、115和116。
寄存器103和104、组合电路105和106、时钟信号产生电路107与图10所示的传统同步集成电路100中具有相同标号的元件相同。
该同步集成电路10与同步集成电路100的不同点在于以下三点：寄存器1设置为受时钟信号供给控制的电路；在时钟信号产生电路107和寄存器1之间的时钟信号线110上没有设置作为门控单元的与电路；并且控制信号线109直接与寄存器1连接。
时钟信号产生电路107输出经由时钟信号线110提供给缓冲器114、115和116的时钟信号c1k0。
缓冲器114接收从时钟信号产生电路107输出的时钟信号clk0，并向寄存器103输出时钟信号clk5。
缓冲器115接收从时钟信号产生电路107输出的时钟信号clk0，并向寄存器104输出时钟信号clk4。
缓冲器116接收从时钟信号产生电路107输出的时钟信号clk0，并向寄存器1输出时钟信号clk。
组合电路105输出经由数据信号线108提供给寄存器1的数据信号data。
组合电路106向寄存器1输出用于控制时钟信号供给的控制信号en。控制信号en经由控制信号线109施加给寄存器1。
图2所示为寄存器1的电路图。
寄存器1为主从触发器电路，并包括构成主锁存电路的通路控制电路101a和保持电路101b、和构成从锁存电路的通路控制电路101f和保持电路101g、时钟信号倒相电路101e以及控制信号倒相电路101h。
寄存器1接收数据信号data、时钟信号clk、和控制信号en，并输出锁存的数据信号Q。
寄存器1中的主锁存电路具有和图13所示的寄存器101中的主锁存电路一样的结构。寄存器1在从锁存电路结构和附加有控制信号倒相电路101h方面与寄存器101不同。
(通路控制电路101f)
该通路控制电路101f为CMOS(互补金属氧化物半导体)电路，在该电路中P沟道MOS晶体管源漏路径20、21、22和N沟道MOS晶体管23、24和25串联连接。
P沟道MOS晶体管20的栅极具有从时钟信号倒相电路101e输出的反相时钟信号clk的输入。
P沟道MOS晶体管21的栅极具有从主锁存电路中的保持电路101b输出的数据信号Q的输入。
P沟道MOS晶体管22的栅极具有从控制信号倒相电路101h输出的反相控制信号en的输入。
N沟道MOS晶体管23的栅极具有控制信号en的输入。
N沟道MOS晶体管24的栅极具有从主锁存电路中的保持电路101b输出的数据信号Q的输入。
N沟道MOS晶体管25的栅极具有时钟信号clk的输入。
该通路控制电路101f与图13所示的该通路控制电路101c的不同点在于该通路控制电路101f包括具有将控制信号en作为栅极输入的N沟道MOS晶体管23和具有将反相控制信号en作为栅极输入的P沟道MOS晶体管22。
该通路控制电路101f以如下方式工作。
当输入给P沟道MOS晶体管20栅极的反相时钟信号clk和输入给P沟道MOS晶体管22栅极反相控制信号en均为非激活态时，输入给P沟道MOS晶体管21栅极和N沟道MOS晶体管24栅极的数据信号Q以反相数据信号Q通过该通路控制电路101f。在此期间，输入到N沟道MOS晶体管25栅极的时钟信号clk和输入到N沟道MOS晶体管23栅极的控制信号en均为激活态。在该实施方式中，激活态为信号的电压电平为高状态，而非激活态为信号的电压电平为低状态。
然后反相输出信号Q通过P沟道MOS晶体管22的源漏路径和N沟道MOS晶体管23的源漏路径输出给保持电路101g。
当输入给P沟道MOS晶体管20的栅极的反相时钟信号clk和输入给P沟道MOS晶体管22栅极的反相控制信号en均为激活态时，输入给P沟道MOS晶体管21栅极和N沟道MOS晶体管24栅极的数据信号Q不能通过通路控制电路101f。在此期间，输入到N沟道MOS晶体管25栅极的时钟信号clk和输入到N沟道MOS晶体管23栅极的控制信号en均为非激活态。
因此，当输入到寄存器1的控制信号en由激活态转换到非激活态时，无论时钟信号clk状态如何，通路控制电路101f停止向保持电路101g传递输入到通路控制电路101f的数据信号Q。
(保持电路101g)
通过以闭合回路方式连接倒相电路26和电路33形成保持电路101g。该电路33为CMOS电路，在该电路中P沟道MOS晶体管27和28和N沟道MOS晶体管29和30的源漏路径串联连接，P沟道MOS晶体管27和32的源漏路径并联连接，以及N沟道MOS晶体管30和31的源漏路径并联连接。
该倒相电路26对由通路控制电路101f输出的反相数据信号Q进行倒相，并输出数据信号Q。
P沟道MOS晶体管27的栅极具有时钟信号clk的输入。
P沟道MOS晶体管28的栅极具有从倒相电路26输出的数据信号Q的输入。
P沟道MOS晶体管32的栅极具有控制信号en的输入。
N沟道MOS晶体管29的栅极具有从倒相电路26输出的数据信号Q的输入。
N沟道MOS晶体管30的栅极具有从时钟信号倒相电路101e输出的反相时钟信号clk的输入。
N沟道MOS晶体管31的栅极具有从控制信号倒相电路101h输出的反相控制信号en的输入。
该保持电路101g与图13所示的保持电路101d的不同点在于该保持电路101g包括具有将反相控制信号en作为栅极输入的N沟道MOS晶体管31和具有将控制信号en作为栅极输入的P沟道MOS晶体管32。
该保持电路101g以如下方式工作。
当输入给P沟道MOS晶体管27栅极的时钟信号clk和输入给P沟道MOS晶体管32栅极控制信号en均为非激活态时，从倒相电路26输出给P沟道MOS晶体管28栅极和N沟道MOS晶体管29的栅极的数据信号在保持电路101g中形成闭合回路。也就是说，保持电路101g锁存数据信号Q。在此期间，输入到N沟道MOS晶体管30栅极的反相时钟信号clk和输入到N沟道MOS晶体管31栅极的反相控制信号en均为激活态。
当输入到P沟道MOS晶体管27的栅极的时钟信号clk和输入到P沟道MOS晶体管32的栅极的控制信号en均为激活态时，从倒相电路26输出的数据信号Q在保持电路101g没有形成闭合回路。也就是说，保持电路101g没有锁存该数据信号Q。在此期间，输入到N沟道MOS晶体管30栅极的反相时钟信号clk和输入到N沟道MOS晶体管31栅极的反相控制信号en均为非激活态。
因此，当输入到寄存器1的控制信号en由激活态转换为非激活态时，无论时钟信号的状态如何，该保持电路锁存通过通路控制电路101f的数据信号Q。
(效果)
图3所示为图1中A1、B1、C1和Y1各点信号的时序图；
详细地，在点A1检测到时钟信号clk、点B1检测到时钟信号clk5、点C1检测到时钟信号clk4、以及在点Y1检测到控制信号en。
寄存器104和寄存器1之间路径的延迟是Ten+Tsetup2。和采用与电路102作为门控单元的传统同步集成电路100的寄存器104和寄存器101之间路径的延迟Ten+Tsetup1+Tg相比，该路径延迟减少了Tg。注意这里Tsetup1和Tsetup2基本相等。
因此，如果在寄存器104和寄存器1之间的路径为同步集成电路10的关键路径，那么与传统同步电路100相比，可以减少关键路径的延迟。这有助于使同步集成电路10获得更高的工作频率。
(第二实施方式)
在第一实施方式中，从锁存电路通过控制信号en由激活态到非激活态的转换在保持电路101g中锁存数据信号Q从而阻止数据信号Q的转换。同时，在主锁存电路中数据信号Q随着时钟信号clk而转换，这仍然会在寄存器1中产生功率浪费。
本发明的第二实施方式解决了上述问题。
图4示出本发明第二实施方式的同步集成电路10A的示意图。
同步集成电路10A和第一实施方式的同步集成电路10的不同点仅在于寄存器1A和用于时钟脉冲相位差调节的缓冲器117、118和119。
缓冲器117接收从时钟信号产生电路107输出的时钟信号clk0，并向寄存器103输出时钟信号clk5。
缓冲器118接收从时钟信号产生电路107输出的时钟信号clk0，并向寄存器104输出时钟信号clk6。
缓冲器119接收从时钟信号产生电路107输出的时钟信号clk0，并向寄存器1A输出时钟信号clk。
(寄存器1A)
图5为寄存器1A的电路图。
寄存器1A为主从触发器电路，并包括构成主锁存电路的通路控制电路10li和保持电路101j、和构成从锁存电路的通路控制电路101c和保持电路101d、时钟信号倒相电路101e以及控制信号倒相电路101h。
寄存器1A中的从锁存电路具有和图13所示的寄存器101中的从锁存电路一样的结构。该寄存器1A和寄存器101的不同点在于主锁存电路的结构及附加有控制信号倒相电路101h。
(通路控制电路10li)
该通路控制电路10li为CMOS电路，在该电路中P沟道MOS晶体管34、35、36的源漏路径和N沟道MOS晶体管37、38和39的源漏路径串联连接。
P沟道MOS晶体管34的栅极具有时钟信号clk的输入。
P沟道MOS晶体管35的栅极具有从组合电路105输出的数据信号data的输入。
P沟道MOS晶体管36的栅极具有从控制信号倒相电路101h输出的反相控制信号en的输入。
N沟道MOS晶体管37的栅极具有控制信号en的输入。
N沟道MOS晶体管38的栅极具有从组合电路105输出的数据信号data的输入。
N沟道MOS晶体管39的栅极具有从时钟信号倒相电路101e输出的反相时钟信号clk的输入。
该通路控制电路10li和图13所示的通路控制电路101a的不同点在于该通路控制电路10li中包括将控制信号en作为栅极输入的N沟道MOS晶体管37和将反相控制信号en作为栅极输入的P沟道MOS晶体管36。
该通路控制电路10li以如下方式工作。
当输入给P沟道MOS晶体管34栅极的时钟信号clk和输入给P沟道MOS晶体管36栅极的反相控制信号en均为非激活态时，输入给P沟道MOS晶体管35栅极和N沟道MOS晶体管38栅极的数据信号data通过通路控制电路10li成为反相数据信号data。在此期间，输入到N沟道MOS晶体管39栅极的反相时钟信号clk和输入到N沟道MOS晶体管37栅极的控制信号en均为激活态。在该实施方式中，激活态是信号的电压电平为高状态，而非激活态是信号的电压电平为低状态。
然后来自P沟道MOS晶体管36的源漏路径和N沟道MOS晶体管37的源漏路径的反相输出信号data输出给保持电路101j。
当输入给P沟道MOS晶体管34的栅极的时钟信号clk和输入给P沟道MOS晶体管36栅极的反相控制信号en均为激活态时，输入给P沟道MOS晶体管35栅极和N沟道MOS晶体管38栅极的数据信号data不能通过通路控制电路101i。在此期间，输入到N沟道MOS晶体管39栅极的反相时钟信号clk和输入到N沟道MOS晶体管37栅极的控制信号en均为非激活态。
因此，当输入到寄存器1A的控制信号en由激活态转换到非激活态时，无论时钟信号clk的状态如何，该通路控制电路10li停止向保持电路101j传递数据信号data。
(保持电路101j)
通过以闭合回路连接的倒相电路40和电路47形成保持电路101j。该电路47为CMOS电路，在该CMOS电路中P沟道MOS晶体管41和42和N沟道MOS晶体管43和44的源漏路径串联连接，P沟道MOS晶体管41和46的源漏路径并联连接，并且N沟道MOS晶体管44和45的源漏路径并联连接。
该倒相电路40对由通路控制电路10li输出的反相数据信号data进行倒相，并输出数据信号data。
P沟道MOS晶体管41的栅极具有从时钟信号倒相电路101e输出的反相时钟信号clk的输入。
P沟道MOS晶体管42的栅极具有从倒相电路40输出的数据信号data的输入。
P沟道MOS晶体管46的栅极具有控制信号en的输入。
N沟道MOS晶体管43的栅极具有从倒相电路40输出的数据信号data的输入。
N沟道MOS晶体管44的栅极具有时钟信号clk的输入。
N沟道MOS晶体管45的栅极具有从控制信号倒相电路101h输出的反相控制信号en的输入。
该保持电路101j与图13所示的保持电路101b的不同点在于该保持电路101j包括具有将反相控制信号en作为栅极输入的N沟道MOS晶体管45和具有将控制信号en作为栅极输入的P沟道MOS晶体管46。
该保持电路101j以如下方式工作。
当输入给P沟道MOS晶体管41栅极的反相时钟信号clk和输入给P沟道MOS晶体管46栅极控制信号en均为非激活态时，从倒相电路40输出给P沟道MOS晶体管42栅极和N沟道MOS晶体管43的栅极的数据信号data在保持电路101j中形成闭合回路。也就是说，保持电路101j锁存数据信号data。在此期间，输入到N沟道MOS晶体管44栅极的时钟信号clk和输入到N沟道MOS晶体管45栅极的反相控制信号en均为激活态。
当输入到P沟道MOS晶体管41的栅极的反相时钟信号clk和输入到P沟道MOS晶体管46栅极的控制信号en均为激活态，从倒相电路40输出的数据信号data在保持电路101j没有形成闭合回路。也就是说，保持电路101j没有锁存该数据信号data。在此期间，输入到N沟道MOS晶体管44栅极的时钟信号clk和输入到N沟道MOS晶体管45栅极的反相控制信号en均为非激活态。
因此，当输入到寄存器1A的控制信号en由激活态转换为非激活态时，无论时钟信号clk的状态如何，该保持电路101j锁存通过通路控制电路10li的数据信号data。
(效果)
如上所述，该主锁存电路通过控制信号en从非激活态到激活态的转换锁存保持电路101j的数据信号data从而阻止数据信号data的转换。因此寄存器1A的功耗比寄存器1的功耗低。
然而，为了通过应用寄存器1A执行时钟信号供给控制，控制信号en的上升沿需要在时钟信号clk的下降沿之前到达寄存器1A。这意味着在第二实施方式中控制信号en到达寄存器1A要比第一实施方式中的控制信号en到达寄存器1至少要早半个时钟周期Tcycle。
图6是图4中A2、B2、C2和Y2各点信号的时序图。
详细地，在点A2检测到时钟信号clk、点B2检测到时钟信号clk7、点C2检测到时钟信号clk6、以及在点Y2检测到控制信号en。
如图6所示，控制信号en的下降沿600需要比时钟信号clk的下降沿601早至少建立时间Tsetup3到达寄存器1A。
如果在不改变时钟周期Tcycle的情况下，控制信号en的下降沿600可以比时钟信号clk的下降沿601早至少建立时间Tsetup3到达寄存器1A，则可以减少寄存器1A的功耗。从这意义上讲，更希望使用寄存器1A而不是寄存器1作为受时钟信号供给控制的寄存器电路。
(考虑因素)
以下研究在采用与电路102作为门控单元的同步集成电路100、采用或电路作为门控单元的同步集成电路100A(以后说明)、第一实施方式中的同步集成电路10、以及第二实施方式的同步集成电路10A中的控制信号en的延迟时间Ten的容许延迟范围(下文为“容许延迟范围”)。
这里所指的容许延迟范围为控制信号en的延迟时间Ten的范围，在该范围内控制信号en的路径不是关键路径，即在该范围内不影响时钟周期。
如果控制信号en的延迟时间Ten超出其容许延迟范围，假设控制信号en所在路径为关键路径，同步集成电路的设计者需要改变时钟周期Tcycle使其大于关键路径的延迟，即，需要降低同步集成电路的工作频率。
首先说明同步集成电路100A。
图14示出将或电路作为门控单元的同步集成电路100A的示意图。
同步集成电路100A与同步集成电路100的不同点仅在于与电路102替换为或电路200并且缓冲器112和111相应的替换为用于时钟脉冲相位差调整的缓冲器210和211。
缓冲器210接收从时钟信号产生单元107输出的时钟信号clk0，并向寄存器103输出时钟信号clk2。
缓冲器211接收从时钟信号产生单元107输出的时钟信号clk0，并向寄存器104输出时钟信号clk3。
从组合电路106输出的控制信号en经由控制信号线输入到或电路200。
该或电路200接收控制信号en和时钟信号clk0，并输出时钟信号clk1。
该或电路200在信号输入和信号输出之间具有时间为Tg0的相位延迟。
图15是图14中A、B、C、D、X2和Y3各点信号的时序图。
详细地，在点A检测到时钟信号clk1、点B检测到时钟信号clk2、点C检测到时钟信号clk3、点D检测到数据信号data、点X2检测到时钟信号clk0以及在点Y3检测到控制信号en。
如图15所示，由于时钟脉冲相位差调整分别在点A、B和C检测到的clk1、clk2和clk3相位彼此相同。
在输入到或电路200的时钟信号clk0和从或电路200输出的时钟信号clk1之间存在延迟时间Tg0。因此，时钟信号clk0在相位上比clk1、clk2和clk3超前延迟时间Tg0。
设置数据信号data使得在寄存器101中锁存的数据的初始值1100比输入到寄存器101的时钟号clk1的上升沿1101早至少建立时间Tsetup到达寄存器101。
为了使时钟信号clk1保持高电平状态，设置控制信号en使得其上升沿1502比时钟信号的下降沿1501早至少建立时间Tsetup4到达或电路200。
因此，当控制信号en由非激活态转换到激活态时，该同步集成电路100A将由或电路200输出的时钟信号clk1固定在高状态。
当寄存器101从或电路200接收保持在高状态的时钟信号clk1时，该通路控制电路101a禁止数据信号data的通路，而通路控制电路101c使能数据信号data的通道。
因此，该主锁存电路停止数据转换，并因此从锁存电路也停止数据转换。这使得寄存器101的功耗小于使用与电路102作为门控单元的同步集成电路100的功耗。
然而，在这种情况下，如上所述，控制信号en的上升沿1502需要时钟信号clk0的下降沿1501之前到达寄存器101。换句话说，控制信号en需要比同步集成电路100中控制信号en到达与电路102早至少半个时钟周期Tcycle到达或电路200。
图7示出在具有不同时钟门控结构的四个同步集成电路中控制信号en的容许延迟范围。
在图中，通过粗线箭头表示各同步集成电路的控制信号en参照时钟周期Tcycle的容许延迟范围。
如图所示，同步集成电路10的容许延迟范围701最大，其后是同步集成电路100的容许延迟范围702、同步集成电路10A的容许延迟范围703，以及同步集成电路100A的容许延迟范围704。
同时，同步集成电路10的寄存器1具有最大的功耗，其后是是同步集成电路100的寄存器101、同步集成电路10A的寄存器1A、同步集成电路100A的寄存器101，但是因为功耗的绝对值会随着数据信号data的转换率而变化，寄存器的功耗不限于该顺序。
因为同步集成电路100A的寄存器101中时钟线上的功耗较低，因此同步集成电路100A的寄存器101与同步集成电路10A的寄存器1A相比具有较低的功耗。出于同样的原因，同步集成电路100的寄存器101与同步集成电路10的寄存器1相比具有较低的功耗。
因此，四种类型的同步集成电路在容许延迟范围和受时钟信号供给控制的寄存器的功耗方面都不相同。这样，同步集成电路的设计者可以通过根据控制信号en的延迟时间Ten和需要的工作频率及功耗采用优化的时钟门控结构来提高工作频率并减少功耗。
在近些年，同步集成电路的设计通常采用基于单元的设计方法。在基于单元的设计中，诸如与电路、或电路以及寄存器电路的多种逻辑电路可以作为逻辑单元提前记录在库中，因此设计者可以从库中选择逻辑单元并采用选出的逻辑单元设计同步集成电路。
上述的寄存器1、寄存器1A、寄存器101、与电路102、或电路200等可以作为逻辑单元记录于该库中。通过从该库中选择适合的逻辑单元并采用它们作为同步集成电路的元件，该设计者可以在不同的部分优化的采用不同的时钟门控结构。这极大地提高设计的灵活性并减少设计时间。
(变型)
尽管通过上述的实施方式已经对本发明进行了说明，但是很明显本发明并非仅限于此。以下给出变型的实施例。
(1)上述实施方式说明受时钟信号供给控制的寄存器为主从触发器电路的情况，但是本发明并不限于此。例如，本发明还包括由图8所示的通路控制电路801、保持电路802以及倒相电路803构成的寄存器1B。
通路控制电路801为CMOS电路，在该CMOS电路中P沟道MOS晶体管804、805和806以及N沟道MOS晶体管807、808和809的源漏路径串联连接。
P沟道MOS晶体管804的栅极具有反相控制信号en的输入。
P沟道MOS晶体管805的栅极具有反相时钟信号clk的输入。
P沟道MOS晶体管806的栅极具有数据信号data的输入。
N沟道MOS晶体管807的栅极具有数据信号data的输入。
N沟道MOS晶体管808的栅极具有时钟信号clk的输入。
N沟道MOS晶体管809的栅极具有控制信号en的输入。
通路控制电路801和图2所示的第一实施方式中的通路控制电路101f的不同点在于具有反相控制信号en作为栅极输入的P沟道MOS晶体管804距离电源最近，并且具有控制信号en作为栅极输入的N沟道MOS晶体管809距离地最近。通路控制电路801以和第一实施方式中的通路控制电路101f一样的方式工作。
通过以闭合回路连接倒相电路810和811形成保持电路802。由于保持电路802没有时钟信号clk输入，因此不需要向保持电路802施加控制信号。
(2)本发明还包括由图9所示的通路控制电路901、保持电路902、以及倒相电路903构成的寄存器1C。
通路控制电路901包括时钟倒相器以及由P沟道MOS晶体管908和N沟道MOS晶体管909构成的传输门，在该时钟倒相器中P沟道MOS晶体管904和905以及N沟道MOS晶体管906和907的源漏路径串联连接。这里，P沟道MOS晶体管904、905和908的源漏路径串联连接，并且NMOS晶体管906、907和909的源漏路径串联连接。
P沟道MOS晶体管904的栅极具有反相时钟信号clk的输入。
P沟道MOS晶体管905的栅极具有数据信号data的输入。
N沟道MOS晶体管906的栅极具有数据信号data的输入。
N沟道MOS晶体管907的栅极具有时钟信号clk的输入。
P沟道MOS晶体管908的栅极具有反相控制信号en的输入。
N沟道MOS晶体管909的栅极具有控制信号en的输入。
通路控制电路901以和第一实施方式中的通路控制电路101f一样的方式工作。
通过以闭合回路连接倒相电路910和911形成保持电路902。由于保持电路902没有时钟信号clk输入，因此没必要向保持电路902施加控制信号。
(3)上述实施方式说明了在各通路控制电路101f和10li中的以控制信号en作为栅极输入的P沟道MOS晶体管和以反相控制信号en作为栅极输入的N沟道MOS晶体管位于电源和地的最远位置。由于以控制信号en或反相控制信号en作为栅极输入的MOS晶体管允许相对于以时钟信号clk和数据信号data作为栅极输入的其它MOS晶体管允许在开关时间方面具有延迟，因此可以提高控制信号en的容许延迟范围。然而，MOS晶体管的设置不限于本发明。例如，该MOS晶体管可以设置为如图8所示的寄存器1B的通路控制电路801的形式。
(4)上述实施方式说明了触发器电路为CMOS电路的情况，但是触发器电路并不限于互补型。
尽管已经参照附图以实施例方式对本发明进行了完整的描述，但是应该注意的是，对于本领域的技术人员而言，可以对本发明做出各种变型和改进。因此，除非这些变型和改进脱离开本发明的范围，否则将认为它们包含在本发明中。

Claims (8)

1、一种包括通路控制电路和保持电路的寄存器，其中
所述通路控制电路包括具有输入有时钟信号的栅极的第一晶体管、具有输入有数据信号的栅极的第二晶体管，以及具有输入有控制信号的栅极的第三晶体管，
所述第一晶体管的源漏路径、所述第二晶体管的源漏路径和所述第三晶体管的源漏路径串联连接，
当所述控制信号为激活态和非激活态其中之一的第一态时，所述通路控制电路根据所述时钟信号的状态使能输入至通路控制电路的第一数据信号通往保持电路的通路，并且在所述控制信号为激活态和非激活态中不同于第一态的第二态时，所述通路控制电路禁止输入至通路控制电路的第二数据信号通往保持电路的通路，
所述保持电路包括具有输入有数据信号的栅极的第四晶体管、具有输入有时钟信号的栅极的第五晶体管、以及具有输入有控制信号的栅极的第六晶体管，
所述第五晶体管的源漏路径和第六晶体管的源漏路径并联连接，并且所述第四晶体管的源漏路径和第五晶体管的源漏路径串联连接，而且
当所述控制信号为第二态时，所述保持电路锁存由所述通路控制电路传输的第一数据信号。
2、根据权利要求1所述的寄存器电路，其特征在于，所述寄存器电路可以是具有主锁存电路和从锁存电路的主从触发器电路，其中，所述通路控制电路和保持电路包括在所述从锁存电路中。
3、根据权利要求1所述的寄存器电路，其特征在于，所述寄存器电路可以是具有主锁存电路和从锁存电路的主从触发器电路，其中，所述通路控制电路和保持电路包括在所述从锁存电路中。
4、根据权利要求1所述的寄存器电路，其特征在于，所述寄存器电路可以是具有主锁存电路和从锁存电路的主从触发器电路，其中，所述通路控制电路和保持电路包括在所述主锁存电路中。
5、根据权利要求1所述的寄存器电路，其特征在于，所述寄存器电路可以是具有主锁存电路和从锁存电路的主从触发器电路，其中，所述通路控制电路和保持电路包括在所述主锁存电路中。
6、根据权利要求1所述的寄存器电路，其特征在于，
第一晶体管的源漏路径、第二晶体管的源漏路径以及第三晶体管的源漏路径以所述的顺序串联连接，
第一晶体管的漏极和第二晶体管的源极连接并且第二晶体管的漏极和第三晶体管的源极连接。
7、一种同步集成电路，包括：
包括通路控制电路和保持电路的寄存器电路，其中所述通路控制电路包括具有输入有时钟信号的栅极的第一晶体管、具有输入有数据信号的栅极的第二晶体管，以及具有输入有控制信号的栅极的第三晶体管，所述第一晶体管的源漏路径、所述第二晶体管的源漏路径和所述第三晶体管的源漏路径串联连接，当所述控制信号为激活态和非激活态其中之一的第一态时，该通路控制电路根据所述时钟信号的状态使能输入通路控制电路的第一数据信号通往保持电路的通路，并且在所述控制信号为激活态和非激活态中不同于第一态的第二态时禁止输入通路控制电路的第二数据信号通往保持电路的通路，其中，所述保持电路包括具有输入有数据信号的栅极的第四晶体管、具有输入有时钟信号的栅极的第五晶体管、以及具有输入有控制信号的栅极的第六晶体管，所述第五晶体管的源漏路径和第六晶体管的源漏路径并联连接，并且所述第四晶体管的源漏路径和第五晶体管的源漏路径串联连接并且当所述控制信号为第二态时，该保持电路锁存由所述通路控制电路传输的第一数据信号；
用于产生时钟信号的时钟信号产生电路；
用于产生控制信号的组合电路，其中
在所述寄存器电路中第一晶体管的栅极经由时钟信号线与时钟信号产生电路连接，并且
在所述寄存器电路中第三晶体管的栅极经由控制信号线与组合电路连接。
8、一种同步集成电路，包括：包括通路控制电路和保持电路的多个寄存器电路，其中所述通路控制电路包括具有输入有时钟信号的栅极的第一晶体管、具有输入有数据信号的栅极的第二晶体管，以及具有输入有控制信号的栅极的第三晶体管，所述第一晶体管的源漏路径、所述第二晶体管的源漏路径和所述第三晶体管的源漏路径串联连接，当所述控制信号为激活态和非激活态其中之一的第一态时，所述通路控制电路根据所述时钟信号的状态使能输入通路控制电路的第一数据信号通往所述保持电路的通路，并且在所述控制信号为激活态和非激活态中不同于第一态的第二态时禁止输入通路控制电路的第二数据信号通往所述保持电路的通路，其中，所述保持电路包括具有输入有数据信号的栅极的第四晶体管、具有输入有时钟信号的栅极的第五晶体管、以及具有输入有控制信号的栅极的第六晶体管，所述第五晶体管的源漏路径和第六晶体管的源漏路径并联连接，并且所述第四晶体管的源漏路径和第五晶体管的源漏路径串联连接，并且当所述控制信号为第二态时，该保持电路锁存由通路控制电路传输的第一数据信号，其中所述多个寄存器电路中的一寄存器电路为具有主锁存电路和从锁存电路的主从触发器电路，所述通路控制电路和保持电路包括于从锁存电路中，并且所述多个寄存器电路中的其他寄存器电路为具有主锁存电路和从锁存电路的主从触发器电路，所述通路控制电路和保持电路包括于主锁存电路中；
用于产生时钟信号的时钟信号产生电路；
以及与所述多个寄存器电路相对应的多个组合电路，其产生用于多个寄存器电路中相应之一的控制信号，其中
在所述各寄存器电路中第一晶体管的栅极经由时钟信号线与所述时钟信号产生电路连接，并且
在所述各寄存器电路中第三晶体管的栅极经由控制信号线与多个组合电路中相应之一连接。
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