CN100464394C - 使用cmp的半导体器件的制造方法 - Google Patents

Abstract

一种半导体器件的制造方法，包括如下步骤：在形成STI的CMP中，使用包含二氧化铈磨粒及界面活性剂的添加剂的第一研磨剂，抛光在半导体衬底上形成的膜的表面，直至将膜的表面平坦化；使用具有物理抛光功能的第二研磨剂，抛光膜的表面；及使用包含二氧化铈磨粒、界面活性剂的添加剂和稀释剂的第三研磨剂，抛光膜的表面。该制造方法还包括如下步骤：在半导体衬底上形成布线；通过HDP-CVD沉积掩埋布线的第一绝缘膜；通过不同于HDP-CVD的沉积方法在第一绝缘膜上沉积第二绝缘膜；及使用包含二氧化铈磨粒的研磨剂通过CMP将第二绝缘膜平坦化。因而可解决大尺寸衬底在抛光后出现的膜残留问题，并抑制层间绝缘膜的晶片级厚度分布。

Description

使用CMP的半导体器件的制造方法

相关申请的交叉引用

本申请基于并要求2005年7月11日申请的日本专利申请No.2005-202060和202061的优先权，在此通过参考援引其全部内容。

技术领域

本发明涉及一种半导体器件的制造方法及通过该方法制造的半导体器件，特别涉及一种包含可将沉积膜平坦化的化学机械抛光(CMP)工艺的半导体器件的制造方法及通过该方法制造的半导体器件。

背景技术

硅的局部氧化(LOCOS)技术被广泛用作形成限定有源区的隔离区的技术，其中通过利用在硅衬底上的缓冲氧化膜上形成的氮化硅掩模，选择性氧化硅衬底。在通过LOCOS形成氧化硅的隔离区时，在氮化硅掩模的***边缘下方硅衬底也被氧化，因此形成“鸟嘴”状区域，并使有源区的面积减少。氧化硅隔离区从硅衬底表面上***，并形成大台阶。因而，LOCOS难以使半导体器件进一步微型化以及达到更高的集成度。

浅槽隔离(STI)技术被用作LOCOS技术的替代技术。

在形成STI中，热氧化硅衬底表面以形成缓冲氧化硅膜，在缓冲氧化硅膜上沉积氮化硅膜，通过光刻及蚀刻穿过氮化硅膜形成对应于STI的开口，并在硅衬底中形成沟槽。氮化硅膜用作蚀刻掩模及CMP的停止层。

热氧化沟槽中暴露的硅表面以形成氧化硅膜衬层(liner)，并沉积氮化硅膜以形成氮化硅膜衬层。然后，在沟槽中埋入绝缘膜，例如未掺杂的硅酸盐玻璃(USG)膜。为了将USG膜埋入微小的沟槽中，使用高密度等离子体(HDP)化学气相沉积(CVD)。通过CMP去除在沟槽外部沉积的USG膜。在CMP之后，通过热磷酸等蚀刻暴露的氮化硅膜，并通过稀释氢氟酸等蚀刻缓冲氧化硅膜。

在CMP中，使用包含例如由硅石制成的磨粒(abrasive grain)、由KOH制成的添加剂以及水的研磨剂。要求研磨剂相对于氧化硅提供较快的抛光速率而相对于氮化硅提供尽可能慢的抛光速率(氮化硅用作抛光停止物)，并要求研磨剂能够在较大程度上使抛光表面平坦化。包含由硅石制成的磨粒及由KOH制成的添加剂的研磨剂相对于氧化硅提供不太快的抛光速度，并且即使在暴露氮化硅停止层之后仍表现约300纳米/分钟的抛光速率。尽管在一定程度上使抛光表面平坦化，但仍会留下一些台阶。因此，对所需研磨剂的要求是相对于二氧化硅具有较快的抛光速率、高选择性以及在抛光之后具有良好的平坦化表面。

符合这些要求的研磨剂已被提出，其包含由二氧化铈(CeO₂))制成的磨粒及由聚丙烯酸酯铵盐制成的添加剂等。混合二氧化铈和水的研磨剂具有太快的抛光速率和较低的台阶缓和(relaxing)功能。由于添加了聚丙烯酸酯铵盐，因此能够将抛光速率控制为具有适当值来抑制凹区中的抛光并提高平坦化功能，从而在使抛光表面平坦化时实现自动停止功能。包含二氧化铈及添加剂的研磨剂具有可使不规则表面平坦化的优良性能。

对于使用二氧化铈的化学机械抛光，例如，请参照此处通过参考援引的JP-A-2001-009702、JP-A-2001-085373及JP-A-2000-248263。直至去除不规则表面的抛光称为主抛光。此外，JP-A-HEI-11-104955中还提出检测抛光表面的温度及转矩的技术，作为去除抛光表面的不规则表面时检测抛光终点的技术。

CMP抛光***装配有具有抛光表面的可旋转抛光台、用于保持衬底的可旋转抛光头、以及多个用于提供添加剂和水的喷嘴。在旋转抛光头和抛光台并提供研磨剂的同时，施加压力以将抛光头压向抛光台，从而执行抛光。对于CMP抛光***的公知常识，例如，请参照此处通过参考援引的JP-A-2001-338902和JP-A-2002-083787。

人们还提出将CMP分为两个阶段并且在不同的条件下执行CMP的两个阶段以获得高平坦度的方法。例如，在提供添加剂的同时使用第一抛光垫执行主抛光，然后，停止提供添加剂，并在提供水的同时使用比第一抛光垫硬的第二抛光垫执行精抛光(finish polishing)，从而防止出现凹坑(dishing)。例如，请参照JP-A-2004-296591。

CMP用于形成STI及其它结构。除STI之外，在绝缘膜中形成到达下层导体的凹入部分，例如孔和沟槽，形成埋入凹入部分的导电膜，并去除衬底表面上的多余导电膜以形成插塞及嵌入布线。使用CMP去除多余的导电膜。在绝缘膜上形成包括栅电极的布线等，沉积覆盖布线的另一绝缘膜，并将另一绝缘膜的表面平坦化。使用CMP将该表面平坦化。通过将表面平坦化，能够提高仅具有浅焦深(depth of focus)的光刻工艺的精度和蚀刻工艺的均匀性。

在MOS晶体管的栅电极形成中，在硅衬底的有源区表面上形成氧化硅膜，根据需要通过掺氮形成栅极绝缘膜。在栅极绝缘膜上，沉积多晶硅膜并将其图案化成栅电极形状。在执行用于形成源极/漏极区的延伸区的离子注入之后，形成侧壁隔离层(spacer)，然后执行用于形成源极/漏极区的高杂质浓度区的离子注入。如有必要，在执行硅化工艺之后，沉积磷硅酸盐玻璃(PSG)膜，其为含磷的氧化硅膜，以形成覆盖栅电极的层间绝缘膜。

覆盖栅电极的层间绝缘膜具有不规则表面。为了去除不规则表面，通过CMP将层间绝缘膜平坦化。沉积的层间绝缘膜具有通过CMP抛光的临界厚度(marginal thickness)。在平坦化之后，通过蚀刻形成源极/漏极区的接触孔等，并将多晶硅、钨等的导电塞埋入接触孔中。通过CMP去除层间绝缘膜上的多余导电膜。

半导体集成电路器件正向进一步微型化和更高的集成度发展。MOS晶体管的栅长从90纳米缩短至65纳米。集成电路器件的最底层布线层为栅极布线层。随着微型化的发展，栅极布线之间的距离变得更窄，并且布线变密。在形成栅极布线之后，沉积PSG膜以形成掩埋栅极布线的层间绝缘膜。通常，通过在相对的电极上施加RF功率，利用等离子体增强(PE)CVD沉积PSG膜。但是，随着栅极之间的距离缩短，掩埋性能变得不足。当将PSG膜埋入栅极之间狭窄的间隙中时，在某些情况下于PSG膜中会形成空隙(void)。为了利用PSG膜填充狭窄的间隙，使用高密度等离子体(HDP)CVD替代PE-CVD，该高密度等离子体CVD将RF功率施加至感应耦合线圈。

发明内容

本发明的目的是解决大衬底出现之后新发现的问题。

本发明的另一目的是提供一种包括抛光工艺的半导体器件的制造方法，其在抛光表面的平坦化方面具有优良的特性。

本发明的另一目的是提供一种半导体器件制造方法，其在层间绝缘膜的晶片级厚度均匀性方面具有优良的特性。

本发明的另一目的是提供一种包括高效CMP工艺的半导体器件的制造方法。

本发明的另一目的是提供一种具有新型结构的半导体器件。

按照本发明的一种方案，提供一种半导体器件的制造方法，包括如下步骤：(a)在将第一研磨剂提供至设有抛光垫的抛光台的同时，利用该抛光垫，并由抛光头支撑半导体衬底，抛光在该半导体衬底上形成的膜的表面，直至将该膜的表面平坦化，该第一研磨剂包含二氧化铈磨粒及界面活性剂的添加剂；(b)在该步骤(a)之后，使用包含硅石或氧化锆且具有物理抛光功能的第二研磨剂，抛光该膜的表面；以及(c)在该步骤(b)之后，使用包含二氧化铈磨粒、界面活性剂的添加剂和稀释剂的第三研磨剂，抛光该膜的表面。

按照本发明的另一方案，提供一种半导体器件的制造方法，包括如下步骤：(a)在半导体衬底上形成布线；(b)在该步骤(a)之后，通过高密度等离子体(HDP)化学气相沉积(CVD)来沉积第一绝缘膜，该第一绝缘膜掩埋所述布线；(c)在该步骤(b)之后，通过不同于HDP-CVD的沉积方法，在该第一绝缘膜上沉积第二绝缘膜；及(d)在该步骤(c)之后，通过使用包含二氧化铈磨粒的研磨剂进行化学机械抛光将该第二绝缘膜平坦化。

按照本发明的另一方案，提供一种半导体器件，包括：硅衬底；浅槽隔离结构(STI)，其形成在该硅衬底中且包括限定有源区的沟槽和埋入该沟槽的未掺杂的硅酸盐玻璃膜；栅极绝缘膜，其形成在该有源区上；栅电极，其形成在该栅极绝缘膜上；下绝缘膜，其由磷硅酸盐玻璃(PSG)或硼磷硅酸盐玻璃(BPSG)制成，具有不平坦的表面，形成在该硅衬底上并覆盖该栅电极；以及上绝缘膜，其由四乙氧基硅烷(TEOS)氧化硅制成，形成在该下绝缘膜上并具有平坦化的表面。

在使用第一研磨剂的CMP之后，通过物理抛光工艺抛光硅衬底上的膜的表面，以去除第一研磨剂的残余物。然后，执行另一化学机械抛光以在整个半导体表面区域获得高平坦化的表面。

当通过HDP-CVD沉积层间绝缘膜时，层间绝缘膜的厚度存在差异。但是，HDP-CVD与另一沉积方法的组合可形成厚度均匀的层间绝缘膜。

附图说明

图1A为抛光***的俯视图，图1B为一个抛光台的部分截面侧视图，图1C为一个抛光台的俯视图，以及图1D为研磨装置(grinder unit)的部分截面侧视图。

图2A至2D为示出在用于初步研究执行的抛光工艺中抛光的膜的状态的示意横截面图，以及图2E为在抛光工艺后具有残留氧化膜的晶片的俯视图。

图3A至3E为示出按照一实施例的抛光工艺的半导体晶片的横截面图。

图4为示出抛光工艺过程中转矩变化的图表。

图5A和5B为半导体器件的俯视图和横截面图。

图6A为示出初步实验采用的样品的结构的横截面图，以及图6B为示出在衬底SUB上沉积的三种氧化硅膜OX的厚度分布的图表。

图7A为示出使用相同种类的二氧化铈浆料(slurry)抛光三种氧化硅膜的抛光速率的图表，以及图7B为示出使用包含不同浓度的聚丙烯酸酯铵盐的二氧化铈浆料抛光HDP-PSG膜的抛光速率的图表。

图8A至8C为示出按照另一实施例的半导体器件的制造方法的半导体晶片的横截面图。

图9A为示出层间绝缘膜的厚度分布的图表，以及图9B为示出相对于下层间绝缘膜厚度与布线高度的比率膜厚偏差的变化的图表。

图10A为示出抛光工艺的两个步骤的半导体晶片的横截面图，以及图10B为示出抛光喷嘴设计的抛光***的俯视图。

图10C为示出第一和第二步骤之后的划痕数目的图表，以及图10D为示出抛光之后的膜厚分布的图表。

图11A和11B为实施例的两种修改的半导体晶片的横截面图。

图12A和12B为示出按照另一实施例的DRAM制造方法的半导体晶片的横截面图。

具体实施方式

包含二氧化铈磨粒及由界面活性剂制成的添加剂的研磨剂相对于氧化硅提供高抛光速率，并且提供当抛光表面变为平坦表面时自动停止抛光的自动停止功能。如果将水添加到研磨剂以相对于磨粒及添加剂增加水成分，则自动停止功能被抑制，相对于具有平坦表面的氧化硅的抛光速率恢复，并保持相对于氮化硅膜的抛光选择性。

因此，可以认为，通过首先使用具有第一成分的研磨剂，其中包含二氧化铈磨粒及由界面活性剂制成的添加剂，将待抛光的膜平坦化，然后使用通过添加水至具有第一成分的研磨剂获得的具有第二成分的研磨剂抛光该膜，能够以良好的状态暴露下层膜的表面。

参照图1A至1D，将说明实验采用的抛光***的结构的示例。图1A为抛光***的俯视图，图1B为一个抛光台的部分截面侧视图，图1C为一个抛光台的俯视图，以及图1D为的研磨装置的部分截面侧视图。

如图1A所示，三个抛光台102a、102b和102c安装在抛光***的基座100上。为了区分多个相似部件，使用后缀a、b、c、d等。如果指相似部件全体，则省略后缀a、b等。具有四个臂108a至108d的旋转式传送装置(carrousel)110安装在基座100上。每个臂108的末端连接至用于支撑待抛光物体的抛光头112。在抛光台上设置三个抛光头以同时抛光物体。利用剩余的抛光头来调换待抛光物体。抛光台102、旋转式传送装置110及抛光头112均可旋转。每个抛光台102设置有研磨装置114。

如图1B和1C所示，抛光垫104安装在各抛光台102上。例如，使用Nitta Haas公司生产的型号为IC1400的抛光垫。可在不使用抛光垫的情况下进行抛光。抛光头112可支撑待抛光物体，例如半导体晶片10，并将其压向抛光台102。喷嘴124a、124b及124c将磨粒、稀释剂等提供至抛光台。例如，三个喷嘴124a、124b及124c提供包含作为磨粒的二氧化铈、作为稀释剂或清洗剂的纯水的研磨剂以及包含作为磨粒的硅石的研磨剂。传统方法未使用喷嘴124c。

当旋转抛光台102和抛光头112时，将抛光头112压向抛光台102，并从喷嘴124a将二氧化铈基的研磨剂提供至抛光台，从而对由抛光头支撑的待抛光物体执行主抛光。在主抛光之后，提供二氧化铈基的研磨剂和水以执行针对均匀性的精抛光。当执行多个抛光工艺时，可在同一抛光台或不同抛光台上执行各个工艺。

如图1D所示，研磨装置114可研磨各抛光台102的抛光垫104。研磨装置114具有连接至该装置的转轴的金刚石盘116。例如利用镍镀层122将金刚石颗粒120固定至不锈钢盘118而形成金刚石盘116，其中金刚石颗粒的粒径约为150微米且每平方厘米上有几个颗粒。当抛光台102旋转时，金刚石盘116旋转并压向抛光垫以研磨该抛光垫。可在抛光之前或抛光过程中执行研磨。

通过使用图1A至1D所示的抛光***，利用包含二氧化铈的研磨剂抛光用于掩埋浅槽隔离(STI)结构的氧化硅膜。

图2A为示出抛光之前膜的状态的示意横截面图。待抛光的氧化硅膜220具有不规则表面。由界面活性剂制成的添加剂224附着(attach)至膜表面。将抛光垫104压向膜220并使其相对于膜旋转。从抛光垫104施加高压至膜220的凸区，以移开添加剂224。

如图2B所示，使用抛光磨粒226抛光凸区。由于添加剂224附着于凹区表面，从而阻止在凹区中进行抛光。以这种方式选择性抛光膜220的凸区。

如图2C所示，随着膜220的表面平坦化，由界面活性剂制成的添加剂224附着于膜220的整个表面，从而使抛光速率显著降低。此时，停止提供研磨剂，而提供纯水。

如图2D所示，可以预期，由于添加剂226具有水溶性因而可在短时间内将其去除，而由于抛光磨粒224不溶于水因而难以将其去除。因此，使用在抛光垫104与膜220之间留下的抛光磨粒，进一步抛光膜220。经考虑认为以上述方式可均匀抛光并去除膜。

但是，如图2E所示，在某些情况下晶片10上的氧化硅膜220没有被完全去除，而残留在晶片的中心区。在晶片的直径从200纳米扩大至300纳米的情况下，晶片中心区的残留氧化硅膜会变得特别明显。

本发明人考虑到由于附着于晶片表面的添加剂不能被完全去除而导致氧化硅膜易于残留在晶片中心区。经考虑认为，为了均匀去除附着于晶片表面的研磨剂，应该确保物理抛光晶片表面。使用含有作为抛光磨粒的硅石或氧化锆的研磨剂可执行物理抛光。以下将说明本发明的实施例。

如图3A所示，热氧化硅晶片半导体衬底10的表面以形成厚度约为10纳米的氧化硅膜12。通过化学气相沉积(CVD)，在氧化硅膜12上沉积厚度约为100纳米的氮化硅膜13。通过光刻及蚀刻穿过该氮化硅膜13和氧化硅膜12形成开口14，该开口暴露半导体衬底10的表面。在这个阶段可去除通过光刻形成的抗蚀图案。至少利用具有开口的氮化硅膜13作为掩模，通过活性离子蚀刻(RIE)各向异性蚀刻半导体衬底10，以形成从氮化硅膜13表面起测量的深度例如约为300纳米的沟槽15。优选在使沟槽的侧壁倾斜的条件下蚀刻衬底。

如图3B所示，热氧化在沟槽表面上暴露的硅表面，以形成厚度例如为约1至5纳米的氧化硅膜(衬层)17。通过低压(LP)CVD沉积厚度例如为约2至8纳米的氮化硅膜(衬层)18，该氮化硅膜18覆盖氧化硅膜17及氮化硅膜13的表面。厚度为约1至5纳米的氧化硅膜使得稀释氢氟酸难以侵入，而厚度为约2至8纳米的氮化硅膜使得热磷酸难以侵入。通过高密度等离子体(HDP)CVD在具有氮化硅膜18的半导体衬底上沉积厚度例如为约450纳米的氧化硅膜20。使用氧化硅膜20填充沟槽15。在比氮化硅膜13(及氮化硅膜18)表面高的水平高度处的氧化硅膜20为待抛光的膜。

半导体衬底10被图1A至1C所示的抛光头112支撑，待抛光的膜20向下设置。通过旋转旋转式传送装置110，将抛光头112设置在具有抛光垫104的抛光台102上。当旋转并降低抛光头112以及从喷嘴124a提供包含二氧化铈磨粒及添加剂的研磨剂时，半导体衬底10被压向抛光台102的抛光垫104。

如图3C所示，执行主抛光直至去除表面的不规则，以使膜20的表面平坦化。例如，在如下条件下执行该主抛光：

将抛光头压向抛光垫的压强：100-500克重/平方厘米，例如210克重/平方厘米，

抛光头的转速：70-150rpm，例如142rpm，

抛光台的转速：70-150rpm，例如140rpm，

研磨剂：包含作为抛光磨粒的二氧化铈磨粒和作为纯水中的添加剂的聚丙烯酸酯铵盐的研磨剂(例如，杜邦空气产品纳米材料公司(Dupont AirProducts NanoMaterials L.L.C.)生产的型号为MICROPLANAR STI2100的研磨剂)，

研磨剂的提供量：0.1-0.3升/分钟，例如0.15升/分钟，以及

研磨剂的提供位置：抛光台(抛光垫)的中心。

图4为示出抛光过程中施加于抛光台或抛光头的转矩的变化的图表。通常从抛光开始施加约80秒的恒定转矩，然后转矩减少一次，急剧增加并饱和。检测转矩的持续(last)增加，并将转矩的增加率降低至大于某定值时的时间确定为抛光终点。当抛光头和抛光台以恒定转速旋转时，可通过测量驱动电压或驱动电流监测转矩。可通过另一方法检测主抛光终点。例如，可监测转矩自身。如有必要，可在主抛光之前或主抛光过程中研磨抛光垫。

可在如下条件下研磨抛光垫：

从金刚石盘116施加至抛光垫104的载荷：1300至4600克重，以及

金刚石盘116的转速：70-120rpm。

在完成主抛光以及将氧化硅膜20的表面平坦化之后，从喷嘴124b提供纯水以冲洗掉研磨剂。仅通过纯水有可能不能去除附着于半导体衬底表面的添加剂。

接着，执行精抛光的预抛光。通过从例如喷嘴124c提供硅石基的研磨剂至抛光垫的中心区，执行精抛光的预抛光。硅石基的研磨剂可为由卡伯特微电子公司(Cabot Microelectronic Corporation)生产的型号为Semi-Sperse25的研磨剂。当抛光头112旋转时，半导体衬底被压向旋转抛光台102的抛光垫104。例如，在如下条件下执行精抛光的预抛光：

抛光压强：100至500克重/平方厘米，例如210克重/平方厘米，

抛光头的转速：70-150rpm，例如122rpm，

抛光台的转速：70-150rpm，例如120rpm，

研磨剂的提供量：0.05-0.3升/分钟，例如0.1升/分钟，以及

抛光量(时间)：10纳米或更薄的膜厚，例如5秒。

通过较浅地去除膜，精抛光的预抛光去除可能附着于该膜的添加剂。优选地，不暴露氮化硅膜18和13。

在完成精抛光的预抛光之后，例如从喷嘴124b提供约10秒的纯水以冲洗掉硅石基的研磨剂。如果留下硅石基的研磨剂，则精抛光的选择性将降低。

然后，如图3D所示，通过从喷嘴124a提供二氧化铈基的研磨剂，并从喷嘴124b提供纯水，执行精抛光的主抛光。例如，将二氧化铈基的研磨剂提供至抛光垫的中心区，而将纯水提供至中心区外部的区域。提供位置不限于这些区域。抛光头与抛光垫都旋转。

例如，在如下条件下执行精抛光的主抛光：

抛光压强：100至500克重/平方厘米，例如210克重/平方厘米，

抛光头的转速：70-150rpm，例如122rpm，

抛光台的转速：70-150rpm，例如120rpm，

研磨剂的提供量：0.05-0.3升/分钟，例如0.05升/分钟，

纯水的提供量：0.05-0.3升/分钟，例如0.15升/分钟，以及

抛光量(时间)：直至暴露氮化硅膜，例如约60秒。

精抛光的主抛光的条件并不限于上述条件。如果能够去除氮化硅膜13(氮化硅膜18)上的氧化硅膜并暴露氮化硅膜，可以使用其它条件。可以去除或保留薄氮化硅膜18。

如图3E所示，使用例如热磷酸蚀刻氮化硅膜13(18)，以及使用例如稀释氢氟酸蚀刻氧化硅膜12。优选地，不蚀刻埋入的氧化硅膜20与半导体衬底10之间的氧化硅膜17和氮化硅膜18。由于蚀刻剂难以侵入，因此通过上述膜厚可抑制蚀刻。

如上所述，在精抛光的主抛光之前，通过物理抛光执行精抛光的预抛光。因此，即使添加剂附着于晶片表面，也能够确保去除添加剂。即使是具有较大直径的晶片，也能够去除其整个表面上的氧化硅膜。

然后，在由STI限定的有源区中形成半导体器件，例如CMOS晶体管。

图5A和图5B示出CMOS晶体管的结构示例。

图5A为示出由元件隔离区20限定的有源区AR及在硅衬底上形成的栅电极32的形状的俯视图。STI形成元件隔离区20并限定有源区。图5A中，在两个有源区AR中形成CMOS反相器。图5A示出形成侧壁隔离层之前的状态。

图5B为沿图5A所示的线VB-VB所取的横截面图。氧化硅膜衬层17和氮化硅膜衬层18覆盖沟槽的内表面，而氧化硅膜20被埋入沟槽中。为了去除氧化硅膜20的多余区域而执行抛光，其中包括上述主抛光、精抛光的预抛光以及精抛光的主抛光。形成横穿(traversing)p型有源区的氮氧化硅的栅极绝缘膜31及多晶硅的栅电极32，并将n型杂质离子以低浓度注入栅电极两侧的衬底中以形成LDD区。在栅电极的侧壁上形成侧壁隔离层SW，并将n型杂质离子以高浓度注入衬底中以形成高杂质浓度的源极/漏极区S/D。另一有源区AR为n型，并且被注入p型杂质离子。例如，在离子注入之后，沉积Co膜并执行硅化工艺以在硅表面上形成硅化物膜33。以这种方式形成CMOS晶体管。然后，形成层间绝缘膜及布线，完成半导体器件。

由于从整个晶片表面去除绝缘膜，而不是部分留下绝缘膜，因此能够以良好的产率在整个晶片表面上形成半导体芯片。

经研究发现在如下工艺中出现新问题。在硅衬底中形成沟槽后，通过HDP-CVD沉积USG膜，利用含二氧化铈磨粒的研磨剂通过CMP去除USG膜的多余区域以形成STI结构，在形成栅电极之后通过HDP-CVD沉积PSG膜，以及利用含二氧化铈磨粒的研磨剂将PSG膜平坦化。

以下将说明本发明为研究这个问题所做的实验。

如图6A所示，通过在硅衬底SUB上形成氧化硅膜OX，形成晶片WAF。形成三种氧化硅膜OX的样品，包括通过HDP-CVD沉积USG膜HDP-USG的样品、通过HDP-CVD沉积PSG膜HDP-PSG的样品、以及利用四乙氧基硅烷(TEOS)作为硅源通过PE-CVD沉积用作层间绝缘膜等的TEOS氧化膜PE-TEOS的样品。

图6B为示出三种氧化硅膜样品的厚度分布的测量结果的图表。具有通过PE-CVD形成的TEOS氧化膜的样品PE-TEOS的膜厚分布通常在整个晶片区域具有约580纳米的数值，并具有极高的均匀性。具有通过HDP-CVD形成的氧化硅膜的两个样品HDP-USG及HDP-PSG的膜厚分布具有几乎相同的晶片级变化。在晶片中心区中厚度约为570纳米，在中心区外部的区域中厚度逐渐增加，达到约592纳米的最大值，然后在靠近晶片边缘区域变为585纳米或更薄，通常表现字母M形分布。

这种字母M形分布在晶片级大范围且平缓地变化，而不局部变化。可以预期，尽管通过CMP能够将局部厚度变化平坦化，但是通过CMP不能将较大区域内的平缓厚度变化平坦化。

在晶片中心区中形成的芯片具有薄层间绝缘膜，而在晶片边缘区中形成的芯片具有厚层间绝缘膜。当通过蚀刻穿过层间绝缘膜形成接触孔时，由于也穿过边缘区中的厚层间绝缘膜形成接触孔，因此在薄中心区中过蚀刻增加。在中心区中形成的芯片具有埋入接触孔的较短的导电塞及较低的接触电阻，而在边缘区中的芯片具有较长的导电塞及较高的接触电阻。为提高工艺及产品的可靠性，需要尽可能地抑制晶片级的厚度变化。接下来，通过具有如图1A至1D所示结构的CMP***，并使用包含二氧化铈磨粒及界面活性剂的浆料，抛光三种样品。

图7A示出使用相同的浆料对三种样品进行1分钟CMP的抛光速率。纵坐标表示抛光速率，单位为纳米/分钟。通过测量抛光前和抛光后的膜厚并将膜厚减少量除以抛光时间，计算抛光速率。抛光条件如下：

抛光头的压强：200克重/平方厘米，

抛光头的转速：100rpm，

抛光台的转速：100rpm，以及

二氧化铈浆料的提供量：0.2升/分钟。

使用Nitta Haas公司生产的K沟槽型的型号为IC1400的抛光垫，并使用杜邦空气产品纳米材料公司生产的型号为MICROPLANAR STI2100 RA9的二氧化铈浆料。利用KLA-Tencor公司生产的膜厚测量设备ASET-F5x来测量膜厚。

HDP-USG膜和PE-TEOS膜的抛光速率都比较低，分别为12纳米/分钟和14纳米/分钟，并且抛光都难以进行。这是使用含聚丙烯酸酯铵盐的二氧化铈浆料抛光平坦膜的特征。可以理解能够实现自动停止功能。HDP-PSG膜的平均抛光速率为210纳米/分钟，与12纳米/分钟及14纳米/分钟相比相当高。可以理解不能实现自动停止功能。

图7B示出当改变二氧化铈浆料中包含的聚丙烯酸酯铵盐的量时HDP-PSG膜的抛光速率的图表。左侧的低浓度与图7A相同，而通过将聚丙烯酸酯铵盐的量增加约10倍而设定右侧的高浓度。由于聚丙烯酸酯铵盐的量增加约10倍，因此对于HDP-PSG膜也能够实现自动停止功能。

可以从图7A和7B的结果理解，如果使用含聚丙烯酸酯铵盐的二氧化铈浆料对HDP-USG膜及HDP-PSG膜进行CMP，则需要极大地改变聚丙烯酸酯铵盐的量。如果掩埋氧化膜的STI由HDP-USG膜制成，而掩埋栅电极的层间绝缘膜由HDP-PSG膜制成，则需要执行不同的CMP。如果一个抛光***用于一种CMP，则需要使用两种抛光***执行两种CMP。

PE-TEOS膜的抛光速率与HDP-USG膜完全相同。如果将对HDP-USG膜和PE-TEOS膜进行CMP，则可使用相同类型的二氧化铈浆料在相同条件下执行CMP。但是，PE-TEOS膜的掩埋性能较低，而不能用作掩埋栅电极的层间绝缘膜。

本发明人考虑使掩埋栅电极的层间绝缘膜由HDP-PSG膜与PE-TEOS膜的叠层制成。使用HDP-PSG掩埋栅电极，而将PE-TEOS膜叠置在该DP-PSG膜上并进行抛光。

图8A至8C为示出按照本发明另一实施例的半导体器件制造方法的半导体晶片的部分横截面图。

图8A示出图3E的状态。通过类似于图3A至3E所示的工艺在硅衬底10中形成STI20，STI限定有源区。

如图8B所示，在形成有STI的硅衬底上，形成抗蚀剂掩模，并将杂质离子注入衬底以形成p沟道晶体管的n型阱NW及n沟道晶体管的p型阱PW。然后，热氧化由STI限定的有源区的表面以形成氧化硅膜，以及执行氮处理以引入氮并形成氮氧化硅膜。在该氮氧化硅膜上，通过热CVD沉积厚度为100-200纳米，例如180纳米的多晶硅膜，并利用抗蚀剂图案将其图案化。由此形成绝缘的栅电极。

通过以低加速能及低浓度将p型杂质离子注入p沟道晶体管区以及将n型杂质离子注入n沟道晶体管区，形成浅延伸区。在形成氧化硅等的侧壁隔离层SW之后，通过以高浓度将p型杂质离子注入p沟道晶体管区以及将n型杂质离子注入n沟道晶体管区，形成低阻源极/漏极区S/D_p和S/D_n。因此形成CMOS结构。

通过HDP-CVD沉积PSG膜41，其厚度大于栅电极，例如为200纳米，并掩埋栅电极之间的空间并覆盖栅电极。由于不使用PE-CVD而使用HDP-CVD，因此掩埋性能良好，并可完全掩埋栅电极之间的空间。PSG膜41具有与栅电极一致的不规则表面。

如图8C所示，在PSG膜41上，通过PE-CVD沉积例如厚度为250纳米的TEOS氧化膜42。由于HDP-PSG膜41的表面缓和下层表面的曲率半径及深宽比，因此即使具有低掩埋性能的PE-CVD也不会产生与掩埋性能有关的问题。层间绝缘膜40由HDP-PSG膜41及PE-TEOS膜42构成。作为比较例，形成具有单层HDP-PSG膜的层间绝缘膜40的样品。测量晶片上层间绝缘膜的膜厚分布。

图9A为示出膜厚分布的测量结果的图表。具有单层HDP-PSG膜的层间绝缘膜40的样品的膜厚分布表现类似于图6B所示的字母M形分布。在晶片中心区中厚度约为440纳米，在中心区外部的区域中厚度逐渐增加，达到约462纳米的最大值，然后在靠近晶片边缘区域变为约453纳米。

具有HDP-PSG膜41及PE-TEOS膜42的叠层的层间绝缘膜40的样品的膜厚分布通常在整个晶片区域表现为约450纳米的几乎平坦且稳定的值。尽管原因未知，但通过叠置HDP-CVD膜及PE-CVD膜可获得平坦的表面。通过改变下层间绝缘膜41的厚度研究层间绝缘膜40的膜厚分布。

图9B为示出膜厚分布的测量结果的图表。利用布线(栅电极)的厚度作为参考，通过HDP-CVD沉积厚度等于或高于布线高度的PSG膜41，并通过PE-CVD在该PSG膜41上沉积TEOS氧化膜。横坐标表示HDP-PSG膜厚度与布线高度的比率。纵坐标表示任意单位的膜厚偏差。在与布线高度的倍数为2.5或更大的区域中，厚度偏差通常趋于与倍数成比例增加。在倍数低于2的区域中，随着倍数减少，厚度偏差变小。为了抑制膜厚偏差，认为优选地形成厚度为布线高度两倍或更薄的HDP-PSG膜，更优选为布线高度的1.5倍或更薄。

如图10A所示，通过两个步骤抛光由HDP-PSG膜41及PE-TEOS膜42的叠层制成的层间绝缘膜40。首先，执行第一步骤抛光直至去除层间绝缘膜40的不规则表面。这次抛光停在图10A所示的表面P1处。通过能够实现自动停止功能的CMP执行这次抛光。具体抛光条件设置如下：

抛光头的压强：200克重/平方厘米，

抛光头的转速：100rpm，

抛光台的转速：100rpm，以及

二氧化铈浆料的提供量：0.2升/分钟。

使用Nitta Haas公司生产的K沟槽型的型号为IC1400的抛光垫，并使用杜邦空气产品纳米材料公司生产的型号为MICROPLANAR STI2100 RA9的二氧化铈浆料。抛光时间为100秒。

抛光消耗膜并在抛光的表面上形成划痕。随着自动停止功能起作用，抛光表面的消耗快速下降。但是，抛光表面上的划痕数目难以改变。如果消耗抛光表面，也消耗以前形成的划痕。但是，如果不消耗抛光表面，则划痕连续积累。

通过缓和自动停止功能，在一定抛光速率的条件下进行第二抛光减少划痕。为缓和自动停止性能，通过减少二氧化铈浆料的提供量并供应纯水，执行抛光直至表面P2。具体抛光条件设置如下：

抛光头的压强：200克重/平方厘米，

抛光头的转速：100rpm，

抛光台的转速：100rpm

二氧化铈浆料的提供量：0.1升/分钟，以及

纯水的提供量：0.35升/分钟。

使用Nitta Haas公司生产的K沟槽型的型号为IC1400的抛光垫，并使用杜邦空气产品纳米材料公司生产的型号为MICROPLANAR STI2100 RA9的二氧化铈浆料。这种二氧化铈浆料与第一步骤所用的种类相同。在抛光台上稀释该二氧化铈浆料。在这种情况下，成本低于使用已稀释的浆料。第二步骤的抛光速率为100纳米/分钟。

如图10B所示，提供纯水的喷嘴124b设置在比提供二氧化铈浆料的喷嘴124a更远离抛光台中心的位置。

图10C为示出第一和第二步骤之后的划痕数目的图表。左条形图表示第一步骤抛光之后的划痕数目。形成较大数目的划痕，即300个划痕。右条形图表示第二步骤抛光之后的划痕数目。尽管第一步骤之后的划痕数目约为300，但在第二步骤之后划痕数目显著减少为约10个划痕。

图10D为示出抛光之后的膜厚分布的图表。图10D也示出比较样品(通过HDP-CVD形成的单层PSG层的层间绝缘膜)的膜厚分布。比较样品的膜厚分布为：在晶片中心区中厚度约为316纳米，在中心区外部的区域中厚度逐渐增加，达到约332纳米的最大值，然后在靠近晶片边缘区域变为约323纳米。保持字母M形分布。本实施例的层间绝缘膜通常在整个晶片区域具有约320纳米的稳定膜厚。可见本实施例的叠层层间绝缘膜可防止整个晶片区域中的厚度偏差。通过使用与STI的CMP相同种类的二氧化铈浆料，可适当地执行用于掩埋栅电极的层间绝缘膜的CMP。

可在第一步骤CMP与第二步骤CMP之间***纯水冲洗步骤。必要时可***物理抛光步骤。如果***物理抛光步骤，优选之后执行纯水冲洗。以上说明中，沉积深度等于或大于布线(栅电极)高度的下层间绝缘膜。下层间绝缘膜的厚度可缓和不易掩埋的下层的立方结构(台阶、曲率半径等)即可。不要求下层间绝缘膜的表面必须高于布线表面。

图11A示出本实施例的修改。通过HDP-CVD沉积的PSG下层间绝缘膜41的厚度被设定为小于栅电极G的高度。所沉积的下层间绝缘膜具有不平坦的表面，其凹区低于栅电极的表面(上表面)。尽管HDP-PSG膜具有良好的掩埋性能，但不能保证膜厚的均匀性。预期如果通过限制HDP-PSG下层间绝缘膜41的厚度来缓和下方的立方结构，则可稳定地保证整个叠层层间绝缘膜40的膜厚分布的均匀性。

图11B示出另一种修改。如果通过使用与栅极布线G相同的层形成布线W，例如局部互连，则布线W上的下层间绝缘膜41的高度可能高于其它区域。在这个较高区域中，通过第一步骤CMP可暴露一部分下层间绝缘膜41。即使通过第一步骤CMP暴露下层间绝缘膜，这种暴露也是允许的，除非发生实际问题。

虽然上述实施例中下层间绝缘膜由HDP-PSG膜制成，但其也可以由HDP-USG膜制成。通过HDP-CVD形成具有良好的掩埋性能的绝缘膜，并通过PE-CVD在该绝缘膜上形成待抛光的氧化膜，例如TEOS氧化膜。如果限制HDP-CVD绝缘膜的厚度并在HDP-CVD绝缘膜上形成具有良好平坦度的PE-CVD膜，则预期可形成具有良好平坦度的叠层层间绝缘膜。如果目标仅为整个晶片区域中的膜厚均匀性，则上层间绝缘膜的材料不限于TEOS氧化物，并且成膜方法也并不限于PE-CVD，只要该方法可以形成具有良好膜厚均匀性的膜即可。布线不限于由与栅电极相同的层构成的布线。

图12A和图12B示出不同于栅极布线的布线的示例。

图12A和12B示出动态随机存取存储器(DRAM)的制造方法。如图12A所示，通过类似于图8A至8C所示的工艺在半导体衬底的存储单元区中形成n沟道MOS晶体管。在图12A和12B中，两个n沟道MOS晶体管共享一个中心源极/漏极区，并且存储电容器连接至相对的源极/漏极区。在形成MOS晶体管之后，形成掩埋栅电极的层间绝缘膜40。

在通过CMP将层间绝缘膜40的表面平坦化之后，通过光刻及蚀刻形成到达源极/漏极区的接触孔，并在接触孔中沉积多晶硅等以形成导电塞PLG1。在通过CMP去除表面上多余的导电膜之后，沉积氧化硅膜以形成层间绝缘膜50。

穿过层间绝缘膜50形成接触孔，其到达图12A的中心区所示的导电塞PLG1。通过溅射沉积铝合金等的布线层，并通过光刻及蚀刻将其图案化以形成位线BL。

形成覆盖位线BL的HDP-PSG膜61和PE-TEOS膜62。通过类似于上述的两步骤CMP将表面平坦化以形成层间绝缘膜60。

如图12B所示，穿过层间绝缘膜60及50形成到达相对侧的导电塞PLG1的接触孔，并在接触孔中埋入导电塞PLG2。形成连接至导电塞PLG2的多晶硅等的存储电极SE。形成由热氧化的氧化硅膜等制成的电容器介电膜CDF及多晶硅等的反电极OE。可使用任何公知的方法作为DRAM电容器的制造方法。沉积掩埋电容器的HDP-PSG膜71及PE-TEOS膜72，以形成层间绝缘膜70。受下面的电容器结构影响，层间绝缘膜70的表面为不规则的表面。通过类似于上述的两步骤CMP将层间绝缘膜70的表面平坦化。

如上所述，如果布线结构具有不规则表面，则首先通过可提供优良的掩埋性能的HDP-CVD缓和台阶、曲率半径等，然后通过可提供良好的膜厚均匀性及可稳定CMP的PE-CVD沉积氧化硅膜，从而形成具有良好质量的层间绝缘膜。通过两步骤CMP将层间绝缘膜平坦化，以形成具有均匀厚度及平坦表面的层间绝缘膜。

结合优选实施例说明了本发明。本发明不仅限于上述实施例。例如，除了聚丙烯酸酯铵盐之外，可使用聚乙烯吡咯烷酮等作为二氧化铈基研磨剂的添加剂。除了硅石基研磨剂之外，氧化锆基研磨剂等也可用于物理抛光。待抛光的膜不限于氧化硅膜，也可以使用其它膜，例如氮氧化硅膜。总之，通过可提供良好的掩埋性能的HDP-CVD形成下绝缘膜，并在该下绝缘膜上形成具有良好均匀性(厚度均匀性)的上绝缘膜。本领域的技术人员可清楚了解可做出其它多种修改、改进、组合等。

Claims (9)

1.一种半导体器件的制造方法，包括如下步骤：

(a)在将第一研磨剂提供至设有抛光垫的抛光台的同时，利用所述抛光垫，并由抛光头支撑半导体衬底，抛光在所述半导体衬底上形成的膜的表面，直至将所述膜的表面平坦化，其中所述第一研磨剂包含二氧化铈磨粒及界面活性剂的添加剂；

(b)在所述步骤(a)之后，使用包含硅石或氧化锆且具有物理抛光功能的第二研磨剂，抛光所述膜的表面；以及

(c)在所述步骤(b)之后，使用包含二氧化铈磨粒、界面活性剂的添加剂和稀释剂的第三研磨剂，抛光所述膜的表面。

2.按照权利要求1所述的半导体器件的制造方法，其中所述稀释剂为水，并通过在所述抛光台上混合所述第一研磨剂与水形成所述第三研磨剂。

3.按照权利要求1所述的半导体器件的制造方法，其中在所述步骤(a)和所述步骤(b)至少其中一个步骤之后，将水提供至所述抛光台以冲洗掉研磨剂。

4.按照权利要求1至3中任一项所述的半导体器件的制造方法，其中在同一抛光台上执行所述步骤(a)、(b)及(c)。

5.按照权利要求1至3中任一项所述的半导体器件的制造方法，其中在两个或三个抛光台上执行所述步骤(a)、(b)及(c)。

6.按照权利要求1至3中任一项所述的半导体器件的制造方法，其中在所述步骤(a)和所述步骤(c)至少其中一个步骤中，根据所述抛光台或所述抛光头的转矩变化检测抛光终点。

7.按照权利要求1至3中任一项所述的半导体器件的制造方法，其中：

所述半导体衬底为硅衬底；

在所述步骤(a)之前，该制造方法还包括如下步骤：

(x)在所述硅衬底的表面上叠置缓冲氧化硅膜及氮化硅膜，并通过至少将所述氮化硅膜图案化而形成蚀刻掩模；

(y)利用所述蚀刻掩模在所述硅衬底中形成沟槽，所述沟槽隔离有源区；以及

(z)在所述硅衬底上沉积绝缘膜，并使用所述绝缘膜掩埋所述沟槽；并且

在所述步骤(c)中，在利用所述蚀刻掩模作为抛光停止层的同时执行抛光。

8.按照权利要求7所述的半导体器件的制造方法，其中在所述步骤(z)中，在沉积所述绝缘膜之前热氧化所述沟槽的表面，以形成氧化硅膜，然后沉积氮化硅膜，之后通过高密度等离子体化学气相沉积来沉积氧化硅膜。

9.按照权利要求7所述的半导体器件的制造方法，其中在所述步骤(c)之后，蚀刻所述氮化硅膜及所述缓冲氧化硅膜，然后在所述有源区中形成MOS晶体管。

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