CN100442491C - 电子回路装置 - Google Patents

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Abstract

本发明公开了一种电子回路装置，该电子回路装置包括至少两个用于安装电子元件的电路基板以及置于所述电路基板之间的用于外部电气连接的柔性板。所述柔性板至少电气连接到与另一电路基板相对的一个电路基板的表面。

Description

电子回路装置
技术领域
本发明涉及电子回路装置，特别是涉及一种能够以高密度安装电子元件的电子回路装置。
背景技术
在移动终端和信息设备的领域中，已采用了由能够实现更高组装密度的多层基板构成的电子回路装置，如在PCT日本译文专利公开No.7-107954中公开的。近年来，对于减小这种电子回路装置的尺寸和重量以及使其具有更强的功能的需求在不断增加。
根据该需求，可以弯曲的柔性接线和基板通常用于连接上述多层基板。
图1示出了刚性基板和用连接器连接到该刚性基板的柔性接线的一示例的顶视图(上)和纵向截面图(下)。
在图1中，刚性基板1包括具有由铜箔制成的电路的三层层叠的绝缘板，例如玻璃环氧板。柔性接线2由聚酰亚胺薄膜代替绝缘板而制成。柔性接线2用于将刚性基板1连接到例如外部接口或另一基板(未示出)。
柔性接线2用连接器3连接到刚性基板1的顶面1a的右端区域1b。即，刚性基板1的顶面1a的区域1b被分配给连接器3以将柔性接线2连接到刚性基板1。因此，其它电子元件(例如，半导体芯片和电阻器)不能安装在右端区域1b中。因此，刚性基板1很难提供具有较高密度的电子回路装置。因此，如图2A和2B中所示的刚性/柔性基板和多层柔性基板用于消除对连接器3的需要。
图2A示出刚性/柔性基板的一示例的顶视图(上)和纵向截面图(下)。图2B示出多层柔性基板的一示例的顶视图(上)和纵向截面图(下)。
在图2A中，刚性/柔性基板11包括两个刚性板21-1和21-2，刚性板21-1和21-2与置于其间的一柔性板22层叠。柔性板22比刚性板21-1和21-2长出一接线部分(连接部分)22a的长度，该接线部分22a用于连接到另一基板。与柔性接线2不同，刚性/柔性基板11没有连接器，使得电子元件可安装在刚性板21-1的全部顶面21a上。
在图2B中，多层柔性基板12包括两个柔性板31-1和31-2，该两柔性板与置于其间的另一柔性板32层叠。柔性板32比柔性板31-1和31-2长出一接线部分(连接部分)32a的长度，该接线部分用于连接到另一基板。即，多层柔性基板12与刚性/柔性基板11的区别仅在于，柔性板31-1和31-2被用来代替刚性板21-1和21-2。因此，与柔性接线2不同，多层柔性基板12没有连接器，使得电子元件可以安装在柔性板31-1的全部顶面31a上。
存在另一种取消使用连接器的方法。图3示出刚性基板的一示例的顶视图(上)和纵向截面图(下)。
在图3中，柔性接线42用例如焊料或各向异性导电薄膜部分地直接接合到三层刚性基板41的顶面41a的右端区域41b。柔性接线42到刚性基板41的直接接合被用作取消使用连接器的方法之一。
发明内容
然而，上述的由聚酰亚胺制成的柔性接线和柔性板比刚性板(例如，玻璃环氧板)成本高。
因此，如果图2A中的刚性/柔性基板11被用来提供不带连接器的更高密度的电子回路装置，则使用柔性板22，该柔性板22具有与刚性板21-1和21-2以及接线部分22a的尺寸的总和相当的尺寸。如果使用图2B中的多层柔性基板12，则除了柔性板32之外，还使用柔性板31-1和31-2。因此，为了实现更高的密度而使用刚性/柔性基板11或多层柔性基板12不利地导致了更高的成本。
如果柔性接线42直接接合到刚性基板41，如图3中所示，则尽管区域41b比图1中的用于连接连接器3的区域1b要小，但是电子元件仍不能安装在区域41b中，其中区域41b用于部分地在刚性基板41的顶面41a上连接柔性接线42。
在上述情况下，期望提供一种能够以高密度安装电子元件而不增加成本的电子回路装置。
根据本发明实施例的电子回路装置包括：至少两个电路基板，相互面对并且相互电气并物理连接；和置于电路基板之间的用于外部电气连接的柔性板。该柔性板至少电气连接到与另一电路基板面对的一个电路基板的表面。
所述柔性板可以用焊料、金属涂料(paste)或各向异性导电粘合剂电气并物理连接到所述一个电路基板的表面的预定区域。
电子回路装置还可包括置于所述电路基板之间的一隔板。所述隔板使所述电路基板相互连接。
所述隔板可用焊料、金属涂料或各向异性导电粘合剂电气并物理连接到所述电路基板。
所述隔板可包括所述柔性板，而所述柔性板可通过所述隔板电气连接到所述电路基板。
根据本发明的实施例，电子元件可以在不增加成本的条件下而以高密度安装。
附图说明
图1示出现有技术中的刚性基板和连接到该刚性基板的柔性接线的一示例的视图；
图2A和2B分别示出现有技术中的刚性/柔性基板和多层柔性基板的示例的视图；
图3示出现有技术中的刚性基板和连接到该刚性基板的柔性接线的另一示例的视图；
图4是根据本发明的实施例的电子回路装置的纵向截面图；
图5A至5C是说明用于将柔性板连接到电路基板的方法的视图；
图6是根据本发明的另一实施例的电子回路装置的纵向截面图；
图7是对图6中的电子回路装置修改的纵向截面图；
图8A至8C是说明将隔板连接到电路基板的方法的视图；
图9示出图6中的电子回路装置中的电路基板的平面图；
图10是根据本发明的另一实施例的电子回路装置的纵向截面图；
图11是根据本发明实施例的用于制造电子回路装置的安装设备的示例的方框图；
图12是根据本发明实施例的用于制造电子回路装置的安装过程的流程图；
图13A至13C是说明电子回路装置的安装步骤的视图；以及
图14A和14B是说明电子回路装置的安装步骤的视图。
具体实施方式
在描述本发明的实施例之前，下面讨论权利要求的特征与本发明实施例中所公开的具体元件之间的对应关系。此描述的目的在于，确保支持要求保护的发明的实施例中公开的具体元件在该说明书中被描述。因此，即使实施例中的元件没有关于本发明的特定特征被描述，但这并不一定意味着该元件不涉及权利要求的那项技术特征。相反地，即使元件关于权利要求的某一特征在这里被描述，但这也不一定意味着该元件不与权利要求的其它特征相关。
此外，本说明书不应当解释为限制实施例中所公开的本发明所有方面都在权利要求中被描述。即，本说明书不否认在实施例中描述的、但未在本申请的发明权利要求中要求保护的本发明的那些方面的存在性，即，将来可能由分案申请要求保护的、或者可能通过修改而附加要求保护的本发明的那些方面的存在性。
根据本发明实施例的电子回路装置(例如，图4中的电子回路装置51)包括至少两个电路基板(例如，图4中的电路基板61和62)和一用于外部电连接的置于电路基板之间的柔性板(例如，图4中的柔性板63-1)。柔性板至少电气连接到与另一电路基板相对的一电路基板的表面(例如，图4中的电路基板62的顶面62a)。
在根据本发明另一实施例的电子回路装置中，柔性板用焊料(例如，图5A中的焊料73)、金属涂料(例如，图5B中的金属涂料81)、或者各向异性导电粘合剂(例如，图5C中的由粘结剂91和导电粒子92制成的各向异性导电薄膜)电气并物理连接到一个电路基板表面的预定区域(例如，图4中的区域62L)。
根据本发明另一实施例的电子回路装置(例如，图6中的电子回路装置101)还包括置于电路基板之间的隔板(例如，图6中的隔板113-1)。该隔板使电路基板相互连接。
根据本发明另一实施例的电子回路装置，隔板用焊料(例如，图8A中的焊料134-1)、金属涂料(例如，图8B中的金属涂料141-1)、或者各向异性导电粘合剂(例如，图8C中的由粘结剂151-1和导电粒子152-1制成的各向异性导电薄膜)电气并物理连接到电路基板。
在根据本发明另一实施例的电子回路装置中(例如，图10中的电子回路装置201)，隔板(例如，图10中的隔板211-1)包括柔性板(例如，图10中的隔板223-1)，并且该柔性板通过隔板电气连接到电路基板(例如，图10中的电路基板61和62)。
现在将参照附图描述本发明的实施例。
图4是根据本发明实施例的电子回路装置的纵向截面图。
在图4中，电子回路装置51包括上电路基板61和下电路基板62，它们与其间连接的柔性板63-1和63-2层叠。在下面，柔性板63-1和63-2共同称为柔性板63，除非它们被单独区分。
电路基板61和62均包括，例如，具有由铜箔(未示出)制成的电路的三个层叠的绝缘刚性板(例如，玻璃环氧板)。实际上，电路基板61和62具有与例如图1中的刚性基板1基本相同的尺寸。电路基板61和62还可由单一刚性板或者三层或更多层的刚性板组成。该电路不必形成在每一个层叠的刚性板上。
连接盘(薄金属薄膜，未示出)形成在电路基板61的底面61b(与电路基板62相对的表面)和电路基板62的顶面62a(与电路基板61相对的表面)的相反位置处。这些连接盘利用由例如焊料制成的连接元件65-1和65-2电气并机械地(物理地)相互连接。电路基板61和62相互隔开约0.2至0.3mm的距离。在图4中，示出三个连接元件65-1和三个连接元件65-2。
利用例如焊料、金属涂料或各向异性导电薄膜，柔性板63-1的底面(与电路基板62相对的表面)电气并机械连接到电路基板62的顶面62a的左端区域62L。类似地，利用例如焊料、金属涂料或各向异性导电薄膜，柔性板63-2的底面电气并机械连接到电路基板62的顶面62a的右端区域62R。左端区域62L和右端区域62R是用于连接的最小区域。
柔性板63比电路基板61和62之间的距离(约0.2至0.3mm)要薄，并且由例如聚酰亚胺薄膜代替绝缘板制成。柔性板63用于将电子回路装置51电气连接到例如外部接口或另一电子回路装置(未示出)。
尽管图4中的电子回路装置51具有两个柔性板63，但实际上可以连接更多的柔性板63；连接到电子回路装置51的柔性板63的数量不受限制。另外，尽管柔性板63连接到电路基板62的顶面62a，但是它们还可连接到电路基板61的底面61b。
在电子回路装置51中，如上所述，柔性板63电气并机械连接到电路基板62的顶面62a或电路基板61的底面61b。因此，电路基板61的顶面61a和电路基板62的底面62b上没有用于将柔性板63连接到例如外部接口或另一电子回路装置的区域。因此，各种电子元件可布置(安装)在电路基板61的整个顶面61a和电路基板62的整个底面62b上。这使得电子回路装置51以高密度安装电子元件。
另外，柔性板63仅连接到电路基板62的左端区域62L和右端区域62R。因此，柔性板63可以由比参照图2A和2B所述的刚性/柔性基板11和多层柔性基板12的聚酰亚胺更少量的聚酰亚胺制成，图2A中使用了比刚性板21大的聚酰亚胺薄膜。这获得了较低的材料成本。
安装在电子回路装置51上的电子元件的示例包括半导体芯片，例如中央处理单元(CPU)、存储器、数字信号处理器(DSP)、封装在基板上的元件(下面称作芯片型电子元件)、电阻器和电容器。
下面，参照图5A至5C描述将柔性板63连接到电路基板62的方法的示例。
在图5A中所示的示例中，三个连接盘71用例如铜箔形成在电路基板62的顶面62a上，对应于连接盘71的三个连接盘72用例如铜箔形成在柔性板63的底面63b上。连接盘72用焊料73连接到连接盘71，从而将柔性板63电气并机械连接到电路基板62。
在图5B中示出的示例中，形成在柔性板63的底面63b上的三个连接盘72用金属涂料81(例如，银(Ag)涂料或铜(Cu)涂料)连接到形成在电路基板62的顶面62a上的三个连接盘71，从而将柔性板63电气并机械连接到电路基板62。另外，在该示例中，密封树脂82(有点的区域)充入电路基板62的顶面62a和柔性板63的底面63b之间的空间内，以增加其间的连接强度并阻止例如湿气的侵入。
在图5C中所示的示例中，利用由粘结剂(绝缘树脂)91和导电粒子92制成的各向异性导电薄膜(ACF)，形成在柔性板63的底面63b上的三个连接盘72连接到形成在电路基板62的顶面62a上的三个连接盘71，从而将柔性板63电气并机械连接到电路基板62。连接盘71和72通过置于其间的导电粒子92而电气连接。
焊料73、金属涂料81和各向异性导电薄膜可以通过热处理而除去。
根据上述连接方法的比较，图5A中的焊料73可以不利用用于连接的专用设备，并具有比金属涂料81和各向异性导电薄膜更低的连接电阻和更大的连接节距。图5B中的金属涂料81具有比焊料73更高的连接成本、更高的连接电阻以及更小的连接节距。图5C中的各向异性导电薄膜具有比焊料73更高的连接成本以及更小的连接节距，并且要利用专用连接设备。
用于将柔性板63连接到电路基板62的方法不限于上面的连接方法，它们还可以通过另外的方法而连接。
图6是根据本发明另一实施例的电子回路装置的纵向截面图。在图6中，对应于图4中部件的部件由相应的标记表示，并适当地省略对这些部件的描述以避免重复。
在图6中，电子回路装置101包括上电路基板61和下电路基板62，它们与柔性板111-1至111-4以及在它们之间连接的隔板113-1和113-2层叠。下面将柔性板111-1至111-4以及隔板113-1和113-2分别统称为柔性板111和隔板113，除非它们被单独区分。
连接盘(未示出)形成在电路基板61的底面61b和电路基板62的顶面62a的相反区域中。另外，对应于上述连接盘的连接盘(未示出)形成在隔板113-1和113-2的顶面和底面上。形成在电路基板61的底面61b上的连接盘用例如焊料制成的连接元件114-1和114-2电气并机械连接到形成在隔板113-1和113-2的顶面上的连接盘。另一方面，形成在电路基板62的底面62a上的连接盘用例如焊料制成的连接元件115-1和115-2电气并机械连接到形成在隔板113-1和113-2的底面上的连接盘。因此，电路基板61和62通过隔板113-1和113-2而相互电气连接。
在图6中，示出了三个连接元件114-1、三个连接元件114-2、三个连接元件115-1，以及三个连接元件115-2，下面将它们统称为连接元件114和115，除非它们被单独区分。
和电路基板61和62一样，隔板113-1和113-2由例如绝缘刚性板(例如，玻璃环氧板)构成。隔板113-1和113-2用于使电路基板61和62电气连接并限定它们之间的预定距离。电路基板61和62之间的距离可根据隔板113-1和113-2的厚度被调整到0.4至1.6mm。因此，厚度小于电路基板61和62之间距离的电子元件(例如，半导体芯片)可以并入在电路基板61和62之间。
同柔性板63一样，柔性板111由例如聚酰亚胺薄膜代替绝缘板制成。在电子回路装置101中，利用例如焊料、金属涂料或各向异性导电薄膜，柔性板111-1的顶面(与电路基板61相对的表面)电气并机械连接到电路基板61的底面61b的左端区域61L，如上面参照图5A至5C所述的。另一方面，利用例如焊料、金属涂料或各向异性导电薄膜，柔性板111-2的顶面电气并机械连接到电路基板61的底面61b的右端区域61R。
类似地，利用例如焊料、金属涂料或各向异性导电薄膜，柔性板111-3的底面(与电路基板62相对的表面)电气并机械连接到电路基板62的顶面62a的左端区域62L。另一方面，利用例如金属涂料或各向异性导电薄膜，柔性板111-4的底面电气并机械连接到电路基板62的顶面62a的右端区域62R。
尽管图6中的电子回路装置101具有四个柔性板111，但实际上可连接更多的柔性板111；连接到电子回路装置101的柔性板111的数量不受限制。另外，类似地，尽管图6中的电子回路装置101具有两个隔板113，但实际上可连接更多的隔板113；连接到电子回路装置101的隔板113的数量不受限制。
在电子回路装置101中，如上所述，电路基板61和62与布置(连接)在其间的隔板113层叠，柔性板111电气连接到电路基板61和62的相对表面。因此，在图4中所示的实施例中，电路基板61的顶面61a和电路基板62的底面62b上没有用于将柔性板111连接到例如外部接口或另一电子回路装置的区域。因此，电子元件(例如，半导体芯片、芯片型电子元件、电阻器和电容器)可放置(安装)在电路基板61的整个顶面61a和电路基板62的整个底面62b上。这使得电子回路装置101以高密度安装电子元件。
另外，在图4中所示的实施例中，柔性板111仅连接到电路基板61的左端区域61L和右端区域61R以及电路基板62的左端区域62L和右端区域62R。因此，柔性板111可由比上面参照图2A和2B所述的刚性/柔性基板11和多层柔性基板12的聚酰亚胺更少量的聚酰亚胺制成，图2A中使用了比刚性板21大的聚酰亚胺薄膜。这获得了较低的材料成本。
此外，在电子回路装置101中，电路基板61和62与置于其间的隔板113-1和113-2层叠。因此，如图7中所示，电子元件(例如，芯片型电子元件)可并入在层叠的电路基板61和62之间的高度为0.4至1.6mm的空间中。因此，通过最小化用于连接柔性板111的左端区域62L和右端区域62R，许多电子元件可并入在层叠的电路基板61和62之间，使得电子元件101可以高密度地生产。
在图7中所示的实施例中，芯片型电子元件121并入到图6中的电子回路装置101中的电路基板61和62之间。通过将半导体芯片的活性表面(activesurface)面向下(与基板相对)使半导体芯片安装并封装在基板上而制备芯片型电子元件121。芯片型电子元件121电气并机械连接到电路基板62。如上面参照图5A至5C所述的用于连接柔性板63的方法中，形成在芯片型电子元件121的底面(相对电路基板62的表面)上的连接盘(未示出)用例如焊料或导电涂料制成的连接元件122连接到形成在电路基板62的顶面62a上的相应连接盘(未示出)。
此外，在图7中所示的电子回路装置101中，密封树脂123充入电路基板61和62之间的空间中，以增加柔性板111与电路基板61和62之间的连接强度。因此，图7中的电子回路装置101可具有比图6中的电子回路装置101更小的最小区域(61L、61R、62L和62R)，这些最小区域用于将柔性板111连接到电路基板61和62。密封树脂123还可仅充入到用于将柔性板111连接到电路基板61和62的区域中。
下面参照图8A至8C描述用于将隔板113连接到电路基板61和62的方法的示例。图8A至8C中所示的方法与图5A至5C中所示的方法基本相同；所以为了避免重复而不给出详细的描述。
在图8A中所示的示例中，三个连接盘131用例如铜箔而形成在电路基板61的底面61b上，对应于连接盘131的三个连接盘132用例如铜箔而形成在电路基板62的顶面62a上。此外，对应于连接盘131的连接盘133a和对应于连接盘132的连接盘133b形成在隔板113上。连接盘133a和133b通过通孔135而成为一体。连接盘131和133a用焊料134-1连接，连接盘132和133b用焊料134-2连接。因此，隔板113电气并机械连接到电路基板61和62，以使电路基板61和62相互电气连接。
通孔135形成在隔板113中对应于连接盘131和132的位置，并从一个表面(顶面)延伸到另一表面(底面)。薄金属薄膜133c通过镀覆例如铜而形成在通孔135的内部，并且顶部连接盘133a和底部连接盘133b通过镀覆而与薄金属薄膜133c整体形成。
在图8B中所示的示例中，三个连接盘131用例如铜箔而形成在电路基板61的底面61b上，对应于连接盘131的三个连接盘132由例如铜箔而形成在电路基板62的顶面62a上。此外，对应于连接盘131的连接盘133a和对应于连接盘132的连接盘133b形成在隔板113上。连接盘133a和133b通过通孔135而成为一体。连接盘131和133a用金属涂料141-1连接，连接盘132和133b用金属涂料141-2连接。因此，隔板113电气并机械连接到电路基板61和62，以使电路基板61和62相互电气连接。
另外，在该示例中，密封树脂142-1和142-2(有点的区域)分别充入电路基板61的底面61b和隔板113之间以及电路基板62的顶面62a和隔板113之间的空间中，从而增加其间的连接强度并阻止例如湿气的侵入。
在图8C中所示的示例中，三个连接盘131用例如铜箔而形成在电路基板61的底面61b上，对应于连接盘131的三个连接盘132用例如铜箔而形成在电路基板62的顶面62a上。此外，对应于连接盘131的连接盘133a和对应于连接盘132的连接盘133b形成在隔板113上。连接盘133a和133b通过通孔135而成为一体。连接盘131和133a用由粘结剂151-1和导电粒子152-1制成的各向异性导电薄膜连接，连接盘132和133b用由粘结剂151-2和导电粒子152-2制成的另一各向异性导电薄膜连接。因此，隔板113电气并机械连接到电路基板61和62，以使电路基板61和62相互电气连接。
连接盘131和133a通过置于其间的导电粒子152-1而电气连接。连接盘132和133b通过置于其间的导电粒子152-2而电气连接。
用于将隔板113连接到电路基板61和62的方法并不限于上面的连接方法，它们还可以通过其它的方法而连接。
图9示出了图6中的电路基板61和62的平面图。在图9中，省略了图6中电路基板61的底面61b上的柔性板111-1和111-2。
图9中的表面62b、62a、61b和61a的上侧对应于图6中的表面62b、62a、61b和61a的左侧，并且图9中的表面62b、62a、61b和61a的下侧对应于图6中的表面62b、62a、61b和61a的右侧。图9从左到右示出了电路基板62的底视图(底面62b)、电路基板62的顶视图(顶面62a)、电路基板61的底视图(底面61b)以及电路基板61的顶视图(顶面61a)。
在电路基板62的底视图中，没有元件布置在电路基板62的底面62b上，使得电子元件可以安装(放置)在整个底面62b上。
在电路基板62的顶视图中，隔板113-1(左)和113-3(右)置于电路基板62的顶面62a的上侧，并且隔板113-2(左)和113-4(右)置于电路基板62的顶面62a的下侧。隔板113上的圆圈表示形成在隔板113上的连接盘。柔性板111-3连接到隔板113-1上侧上的顶面62a的左端区域62L，柔性板111-4连接到隔板113-4下侧上的顶面62a的右端区域62R。
因此，用于连接柔性板111-3和111-4的顶面62a的区域仅是左端区域62L和右端区域62R。因此，电子元件可以安装在空区域E中，即，除了左端区域62L、右端区域62R以及用于柔性板113-1和113-4的区域以外的区域。
另外，如上所述，如果，例如要将柔性板111-3移动到隔板113-1的左侧，那么焊料134-1和134-2、金属涂料141-1和141-2以及各向异性导电薄膜可通过热处理而除去。通过在热处理之后分离柔性板111-3并再将其连接到顶面62a上的隔板113-1的左侧，柔性板111-3的位置可容易地改变。
在电路基板61的底视图中，对应于形成在置于电路基板62上的隔板113-1至113-4上的连接盘的连接盘组161-1至161-4形成在电路基板61的底面61b上。因此，底面61b具有对应于电路基板62的顶面62a的空区域E的空区域，从而使电子元件可安装在空区域E中。电子元件还可置于对应于空区域E的底面61b的空区域中。
在电路基板61的顶视图中，没有元件置于电路基板61的顶面61a上，使得电子元件可以安装(放置)在整个顶面61a上。
图10是根据本发明另一实施例的电子回路装置的纵向截面图。在图10中，对应于图4或6中部件的部件由对应的标记表示，并适当省略对这些部件的描述以避免重复。
在图10中，电子回路装置201包括上电路基板61和下电路基板62，它们与其间连接的隔离基板211-1和211-2层叠。
隔离基板211-1和211-2由柔性/刚性基板组成。具体地，与隔板113一样，该隔离基板211-1包括绝缘刚性板221-1和222-1，例如玻璃环氧板。刚性板221-1和222-1与置于其间的由聚酰亚胺薄膜制成的柔性板223-1层叠。类似地，隔离基板211-2包括刚性板221-2和222-2，该两刚性板221-2和222-2与置于其间的由聚酰亚胺薄膜制成的柔性板223-2层叠。
下面将隔离基板211-1和211-2、刚性板221-1和221-2、刚性板222-1和222-2以及柔性板223-1和223-2分别统称为隔离基板211、刚性板221、刚性板222以及柔性板223，除非它们被单独区分。电路(未示出)用铜箔形成在刚性板221、刚性板222以及柔性板223上。
柔性板223比刚性板221和222长，并且长出用于将电子回路装置201电气连接到例如外部接口或另一电子回路装置(未示出)的接线部分223k的长度。
隔离基板211用连接元件114电气并机械连接到电路基板61的底面61b，以及用连接元件115电气并机械连接到电路基板62的顶面62a。因此，电路基板61和62通过隔离基板211而电气连接。此外，电子回路装置201可通过包括在隔离基板211中的柔性板223电气连接到例如另一电子回路装置。即，隔离基板211提供了上电路基板61和下电路基板62之间的连接，以及到外部电子回路装置(未示出)的侧连接。
隔离基板211还可由多层柔性基板组成。在这种情况下，使用由聚酰亚胺薄膜制成的柔性板来代替刚性板221和222。
在电子回路装置201中，如上所述，电路基板61和62与置于其间的包括柔性板223的隔离基板211层叠，并且柔性板223电气连接到电路基板61和62。因此，电子元件可放置(安装)在电路基板61的整个顶面61a和电路基板62的整个底面62b上。此外，在电子回路装置201中没有使用图6中的电子回路装置101中的用于连接柔性板111的区域(61L、61R、62L和62R)。因此，隔离基板211可以比图6中的电子回路装置101中的隔板113更接近电路基板61和62的侧面(端部区域)而布置。因此，电子回路装置201可以在图9中的顶面62a上具有更大的空区域E，以并入更多的电子元件。
此外，隔离基板211(刚性板221)比图2A和2B中的柔性/刚性基板11和多层柔性基板12(刚性板21和柔性板31，该刚性板21和柔性板31具有与电路基板61基本相同的尺寸)要小。因此，隔离基板211可以用比刚性/柔性基板11和多层柔性基板12的聚酰亚胺更少量的聚酰亚胺形成。这获得了较低的材料成本。
图11是用于生产根据本发明实施例的电子回路装置的安装设备的示例的方块图。该安装设备包括基板放置单元251、柔性板连接单元252、隔板放置单元253、元件放置单元254、基板层叠单元255以及基板倒置单元256。
基板放置单元251准备电路基板62并将其放置在一预定位置。柔性板连接单元252准备预定数量的柔性板，并用例如焊料、金属涂料或各向异性导电薄膜将这些柔性板电气并机械连接到电路基板62的顶面62a的左端区域或右端区域。
隔板放置单元253准备预定数量的隔板，放置这些隔板并用由例如焊料、金属涂料或各向异性导电薄膜制成的连接元件将这些隔板电气并机械连接到电路基板62的顶面62a，使得形成在隔板底面上的连接盘与形成在电路基板62的顶面62a上的连接盘对准。
元件放置单元254放置电子元件，并用由例如金属涂料或各向异性导电薄膜制成的连接元件将电子元件(例如，半导体芯片、芯片型电子元件、电阻器和电容器)电气并机械连接到电路基板62的顶面62a和底面62b以及层叠在电路基板62上的电路基板61的顶面61a。
基板层叠单元255准备电路基板61，放置电路基板61并用例如焊料、金属涂料或各向异性导电薄膜制成的连接元件将电路基板61电气并机械连接到隔板，使得形成在电路基板61的底面61b上的连接盘与形成在电路基板62的顶面62a上的隔板的顶面上的连接盘对准，从而将电路基板61层叠到电路基板62上。
基板倒置单元256倒置电子回路装置，以层叠电路基板61或者将电子元件放置(连接)在电路基板62的底面62b以及电路基板61的顶面61a上。
下面将参照图12、13A至13C以及图14A和14B描述用于生产根据本发明实施例的电子回路装置的安装过程。在图13A至13C以及图14A和14B中，对应于图4和6中部件的部件由相应的标记表示，并适当省略对这些部件的描述以避免重复。
在步骤S1中，基板放置单元251准备电路基板62并将其放置在预定位置。电路基板62包括三个层叠的绝缘刚性板(例如，玻璃环氧板)，其具有由铜箔制成的电路(未示出)。
参照图13A，在步骤S2中，柔性板连接单元252准备柔性板111，并用例如焊料73、金属涂料81或各向异性导电薄膜将该柔性板111电气并机械连接到电路基板62的顶面62a的左端区域62L，如上面参照图5A至5C所述的。
参照图13B，在步骤S3中，隔板放置单元253准备隔板113-1和113-2，并用由例如焊料、金属涂料或各向异性导电薄膜制成的连接元件115-1和115-2将隔板113-1和113-2电气并机械连接到电路基板62的顶面62a。
具体地，隔板放置单元253放置隔板113-1和113-2，并用由例如焊料73、金属涂料81或各向异性导电薄膜制成的连接元件115-1和115-2将隔板113-1和113-2电气并机械连接到电路基板62的顶面62a，如上面参照图8A至8C所述的，从而使得形成在隔板113-1和113-2的底面上的连接盘(未示出)与形成在电路基板62的顶面62a上的连接盘对准。
参照图13C，在步骤S4中，元件放置单元254准备待并入到电路基板61和62之间的芯片型电子元件121，并用由例如焊料、金属涂料或各向异性导电薄膜制成的连接元件122将芯片型电子元件121电气并机械连接到电路基板62的顶面62a。
具体地，与用于连接隔板113的方法一样，元件放置单元254放置芯片型电子元件121，并用由例如金属涂料或各向异性导电薄膜制成的连接元件122将芯片型电子元件121电气并机械连接到电路基板62的顶面62a，使得形成在芯片型电子元件121底面(相对电路基板62的表面)上的连接盘与形成在电路基板62的顶面62a上的连接盘对准。
将芯片型电子元件121放置在电路基板62的顶面62a上之后，在步骤S5中，基板层叠单元255准备电路基板61并将其层叠在电路基板62上。
具体地，基板层叠单元255准备好电路基板61之后，基板倒置单元256倒置电路基板62，在电路基板62上放置隔板113-1和113-2以及芯片型电子元件121。基板层叠单元255而后放置电路基板61，并用由例如焊料、金属涂料或各向异性导电薄膜制成的连接元件114-1和114-2将电路基板61电气并机械连接到隔板113-1和113-2，使得形成在电路基板61的底面61b上的连接盘与形成在放置(连接)于电路基板62上的隔板113-1和113-2的顶面(相对电路基板61的表面)上的连接盘对准，从而将电路基板61层叠在电路基板62上，如图14A中所示。
电路基板61和62层叠之后，在步骤S6中，元件放置单元254放置电子元件(例如，半导体芯片、芯片型电子元件、电阻器和电容器)，并用由例如金属涂料或各向异性导电薄膜制成的连接元件将这些电子元件电气并机械连接到电路基板61和62(即，顶面61a和底面62b)的外部。
下面具体描述步骤S6。首先，元件放置单元254将预定的电子元件放置在电路基板62的底面62b(图14A中的上侧)上。具体地，元件放置单元254放置电阻器301，并用例如焊料(未示出)将电阻器301电气并机械连接到电路基板62的底面62b的左端(图14A中)，使得电阻器301的电极(未示出)与形成在电路基板62的底面62b上的连接盘对准，从而将电阻器301固定在电路基板62上。
此外，元件放置单元254放置芯片型电子元件302，并用由例如焊料、金属涂料或各向异性导电薄膜制成的连接元件303将芯片型电子元件302电气并机械连接到电路基板62的底面62b，使得芯片型电子元件302上的连接盘(未示出)与形成在电阻器301右侧上的连接盘对准，从而将芯片型电子元件302固定在电路基板62上。元件放置单元254而后放置电容器304，并用例如焊料将电容器304电气并机械连接到电路基板62的底面62b，使得电容器304的电极(未示出)与形成在芯片型电子元件302右侧上的连接盘对准，从而将电容器304固定在电路基板62上。
此外，元件放置单元254放置芯片型电子元件305，并用由例如焊料、金属涂料或各向异性导电薄膜制成的连接元件306将芯片型电子元件305电气并机械连接到电路基板62的底面62b，使得芯片型电子元件305上的连接盘(未示出)与形成在电容器304右侧上的连接盘对准，从而将芯片型电子元件305固定在电路基板62上。元件放置单元254而后放置电阻器307，并用例如焊料将电阻器307电气并机械连接到电路基板62的底面62b，使得电阻器307的电极(未示出)与形成在芯片型电子元件305右侧上的连接盘对准，从而将电阻器307固定在电路基板62上。
在元件放置单元254完成在电路基板62的底面62b上的电子元件放置之后，基板倒置单元256将电子回路装置倒置以在电路基板61的顶面61a上放置(连接)电子元件。
电子回路装置被倒置之后，元件放置单元254在电路基板61的顶面61a上放置预定的电子元件。具体地，元件放置单元254放置半导体芯片311，并用由例如焊料、金属涂料或各向异性导电薄膜制成的连接元件312将半导体芯片311电气并机械连接到电路基板61的顶面61a的左端(图14B中)，使得半导体芯片311的电极(未示出)与形成在电路基板61的顶面61a上的连接盘对准，从而将半导体芯片311固定在电路基板61上。
另外，元件放置单元254放置电容器313，并用例如焊料将电容器313电气并机械连接到电路基板61的顶面61a，使得电容器313的电极(未示出)与形成在半导体芯片311右侧上的连接盘对准，从而将电容器313固定在电路基板61上。元件放置单元254而后放置芯片型电子元件314，并用由例如焊料、金属涂料或各向异性导电薄膜制成的连接元件315将芯片型电子元件314电气并机械连接到电路基板61的顶面61a，使得芯片型电子元件314上的连接盘(未示出)与形成在电容器313右侧上的连接盘对准，从而将芯片型电子元件314固定在电路基板61上。
此外，元件放置单元254放置电阻器316，并用例如焊料将电阻器316电气并机械连接到电路基板61的顶面61a，使得电阻器316的电极(未示出)与形成在芯片型电子元件314右侧上的连接盘对准，从而将电阻器316固定在电路基板61上。
参照图14B，如上所述，电子元件安装(放置)在电路基板61的整个顶面61a和电路基板62的整个底面62b上，以及电路基板61和62之间的空区域中(例如，图9中的区域E)。因此，该安装过程的完成使得生产出高密度的电子回路装置。
如上所述，电路基板61和62与在其间连接的柔性板111层叠，以用于电气连接到外部电子回路装置。因此，电子元件可安装在电路基板61和62的整个外表面上，以生产高密度、高性能的电子回路装置。
另外，柔性板111仅连接到电路基板62的左端区域62L或右端区域62R。因此，柔性板111可以由比图2A和2B中的柔性板22或32的聚酰亚胺更少量的聚酰亚胺制成。这获得了较低的材料成本。此外，许多电子元件可并入在层叠的电路基板61和62之间，以生产高密度的电子回路装置。
尽管上述的电子回路装置包括两个层叠的电路基板，但是层叠的电路基板数量并不特别受限；另一电路基板可层叠在电路基板61或62上。
本说明书的流程图中所表示的步骤并不一定要以所描述的顺序依次执行，而是也可以并列或者单独执行。
本领域的技术人员应当理解，在所附权利要求或其等同物的范围内，可以根据设计需要和其它因素进行各种修改、组合、局部结合和改变。
本发明包含有关2004年8月11日在日本专利局提交的日本专利申请JP2004-234052的内容，该申请的全部内容在这里引作参考。

Claims (5)

1.一种电子回路装置，其包括：
至少两个用于安装电子元件的电路基板，相互面对并且相互电气并物理连接；和
置于所述电路基板之间的用于外部电气连接的柔性板，所述柔性板至少电气连接到与另一电路基板面对的一个电路基板的表面。
2.根据权利要求1的电子回路装置，其中所述柔性板用焊料、金属涂料或各向异性导电粘合剂电气并物理连接到所述一个电路基板的表面的预定区域。
3.根据权利要求1的电子回路装置，还包括置于所述电路基板之间的隔板，所述隔板使所述电路基板相互连接。
4.根据权利要求3的电子回路装置，其中所述隔板用焊料、金属涂料或各向异性导电粘合剂电气并物理连接到所述电路基板。
5.根据权利要求4的电子回路装置，其中
所述隔板包括所述柔性板；并且
所述柔性板通过所述隔板电气连接到所述电路基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109041418A (zh) * 2018-09-29 2018-12-18 维沃移动通信有限公司 一种电路板结构及电子设备

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100714648B1 (ko) * 2005-12-02 2007-05-07 삼성전자주식회사 인쇄 회로 기판
JP5168838B2 (ja) * 2006-07-28 2013-03-27 大日本印刷株式会社 多層プリント配線板及びその製造方法
DE102007041892A1 (de) * 2007-09-04 2009-03-05 Robert Bosch Gmbh Elektrische Schaltanordnung mit einem MID-Schaltungsträger und einer damit verbundenen Verbindungsschnittstelle
JP5475135B2 (ja) * 2010-07-26 2014-04-16 日本メクトロン株式会社 フレキシブルプリント配線板及びその製造方法
FI20125389L (fi) * 2012-04-05 2013-10-06 Tellabs Oy Piirikorttijärjestely
US9475694B2 (en) * 2013-01-14 2016-10-25 Analog Devices Global Two-axis vertical mount package assembly
US9385099B2 (en) * 2014-03-28 2016-07-05 Nxp, B.V. Die interconnect
US9899330B2 (en) * 2014-10-03 2018-02-20 Mc10, Inc. Flexible electronic circuits with embedded integrated circuit die
JP6835971B2 (ja) * 2017-08-04 2021-02-24 株式会社フジクラ 多層プリント配線板の製造方法及び多層プリント配線板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5764497A (en) * 1995-11-13 1998-06-09 Minolta Co, Ltd. Circuit board connection method and connection structure
CN1336786A (zh) * 2000-05-03 2002-02-20 迪尔公司 电子控制器装置及其制造方法
US6410983B1 (en) * 1999-05-26 2002-06-25 Fujitsu Limited Semiconductor device having a plurality of multi-chip modules interconnected by a wiring board having an interface LSI chip
US6721189B1 (en) * 2002-03-13 2004-04-13 Rambus, Inc. Memory module

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5282861A (en) 1975-12-29 1977-07-11 Shin Meiwa Ind Co Ltd Apparatus for cleaning dust-chute
JPS59104574A (ja) 1982-12-07 1984-06-16 Matsushita Electric Ind Co Ltd 薄膜磁気センサ
JP2600231B2 (ja) 1987-12-22 1997-04-16 大日本インキ化学工業株式会社 無機ガラス用防曇性塗装剤
US6033935A (en) * 1997-06-30 2000-03-07 Formfactor, Inc. Sockets for "springed" semiconductor devices
US6449836B1 (en) * 1999-07-30 2002-09-17 Denso Corporation Method for interconnecting printed circuit boards and interconnection structure
JP2001210919A (ja) * 1999-11-17 2001-08-03 Sharp Corp フレキシブル配線板およびそれを用いた電子機器
JP2001251056A (ja) * 2000-03-03 2001-09-14 Sony Corp プリント配線基板の製造方法
JP2001267714A (ja) * 2000-03-16 2001-09-28 Sony Corp 電子回路装置
EP1306900A3 (en) * 2000-12-28 2005-07-06 Texas Instruments Incorporated Chip-scale packages stacked on folded interconnector for vertical assembly on substrates
US6375475B1 (en) * 2001-03-06 2002-04-23 International Business Machines Corporation Method and structure for controlled shock and vibration of electrical interconnects
US6545226B2 (en) * 2001-05-31 2003-04-08 International Business Machines Corporation Printed wiring board interposer sub-assembly
US6855892B2 (en) * 2001-09-27 2005-02-15 Matsushita Electric Industrial Co., Ltd. Insulation sheet, multi-layer wiring substrate and production processes thereof
CN1765161B (zh) * 2003-04-18 2011-06-22 揖斐电株式会社 刚挠性电路板
TWI239083B (en) * 2004-02-26 2005-09-01 Advanced Semiconductor Eng Chip package structure
US6974333B2 (en) * 2004-03-30 2005-12-13 General Electric Company High-density connection between multiple circuit boards
KR20060026130A (ko) * 2004-09-18 2006-03-23 삼성전기주식회사 칩패키지를 실장한 인쇄회로기판 및 그 제조방법
US7095476B2 (en) * 2004-10-15 2006-08-22 Wintek Corporation Liquid crystal module

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5764497A (en) * 1995-11-13 1998-06-09 Minolta Co, Ltd. Circuit board connection method and connection structure
US6410983B1 (en) * 1999-05-26 2002-06-25 Fujitsu Limited Semiconductor device having a plurality of multi-chip modules interconnected by a wiring board having an interface LSI chip
CN1336786A (zh) * 2000-05-03 2002-02-20 迪尔公司 电子控制器装置及其制造方法
US6721189B1 (en) * 2002-03-13 2004-04-13 Rambus, Inc. Memory module

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109041418A (zh) * 2018-09-29 2018-12-18 维沃移动通信有限公司 一种电路板结构及电子设备
CN109041418B (zh) * 2018-09-29 2020-08-11 维沃移动通信有限公司 一种电路板结构及电子设备

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