CN100438008C - 高频集成电路封装构造及其制造方法 - Google Patents

高频集成电路封装构造及其制造方法 Download PDF

Info

Publication number
CN100438008C
CN100438008C CNB2006100578483A CN200610057848A CN100438008C CN 100438008 C CN100438008 C CN 100438008C CN B2006100578483 A CNB2006100578483 A CN B2006100578483A CN 200610057848 A CN200610057848 A CN 200610057848A CN 100438008 C CN100438008 C CN 100438008C
Authority
CN
China
Prior art keywords
substrate
wafer
integrated circuit
projection
frequency integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2006100578483A
Other languages
English (en)
Other versions
CN101030565A (zh
Inventor
黄祥铭
刘安鸿
林勇志
李宜璋
杜武昌
林俊宏
邱士峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BERMUDA CHIPMOS TECHNOLOGIES Co Ltd
Chipmos Technologies Inc
Original Assignee
BERMUDA CHIPMOS TECHNOLOGIES Co Ltd
Chipmos Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BERMUDA CHIPMOS TECHNOLOGIES Co Ltd, Chipmos Technologies Inc filed Critical BERMUDA CHIPMOS TECHNOLOGIES Co Ltd
Priority to CNB2006100578483A priority Critical patent/CN100438008C/zh
Publication of CN101030565A publication Critical patent/CN101030565A/zh
Application granted granted Critical
Publication of CN100438008C publication Critical patent/CN100438008C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

本发明是有关于一种高频集成电路封装构造及其制造方法。该高频集成电路封装构造，主要包括一基板、一凸块化晶片及多个导电填料。该基板是具有由一上表面贯穿至一下表面的多个凸块容置通孔并包含有一线路层，该凸块化晶片的一主动面是贴附于该基板的该上表面，使得该凸块化晶片的多个凸块是容置于对应的所述凸块容置通孔内，所述导电填料是形成于所述凸块容置通孔内，达到电性连接所述凸块至该线路层。该高频集成电路封装构造具有电性传导路径短、防止冲线以及封装薄化的功效。

Description

高频集成电路封装构造及其制造方法
技术领域
本发明涉及一种高频集成电路封装构造及其制造方法，特别是涉及一种高频记忆体晶片封装构造及其制造方法(High frequent IC package andmethod for fabricating the same)。
背景技术
在集成电路(即积体电路)封装构造中，电性连接晶片与基板的方法主要是可为打线(wire-bonding)方式电性连接晶片与基板，或是采用覆晶晶片接合(flip chip mounting)方式，使覆晶晶片表面的凸块直接接合至基板，以完成基板与晶片之间的电性连接，上述的两种方法可针对不同目的及用途的集成电路封装构造来据以实施。
请参阅图1所示，是一种现有习知的打线型态集成电路封装构造的截面示意图。现有习知打线型态集成电路封装构造100，包括一基板110、一晶片120以及多个焊线130。该基板110是具有一上表面111及一下表面112，如图2所示，是现有习知的集成电路封装构造的基板下表面示意图，其中该基板110具有一狭长开槽114，该下表面112的该狭长开槽114两侧设置有多个连接垫113。该晶片120的一主动面121是形成有多个焊垫122，该晶片120是设置于基板110的上表面111，打线时狭长开槽114显露出所有的所述焊垫122，打线形成的所述焊线130是通过狭长开槽114以电性连接晶片120的所述焊垫122与基板110的所述连接垫113，并以一封胶体140密封晶片120与所述焊线130，以密封晶片120与所述焊线130，该基板110的下表面112形成有多个球垫115，以供设置多个焊球150，进而可使封装构造100对外表面接合(Surface Mount Technology，SMT)至一印刷电路板。然而，对于需要高度运算的电子产品而言，该打线型态的集成电路封装构造100的传输速度已经无法符合需求，且以压模形成该封胶体140时，会发生冲线而使所述焊线130短路。
请参阅图3所示，是另一种现有习知的覆晶型态集成电路封装构造的截面示意图。该另一种现有习知的覆晶型态集成电路封装构造200，包括一基板210、一覆晶晶片220以及一底部填充胶230。该基板210是为一种双层或多层电路板，如图4所示，是现有习知的集成电路封装构造的基板下表面示意图，该基板210具有多个导通孔214以电性导通在基板210的上表面211的连接垫213与在其下表面212的球垫216，该上表面211是定义有一覆晶区215，其尺寸对应于覆晶晶片220。该覆晶晶片220具有一主动面221及多个凸块223，所述凸块223是为矩阵排列并设置于多个重分配焊垫222上，其是利用晶片220内部的一重分配线路层(图中未绘出)连接晶片焊垫至所述重分配焊垫222。所述凸块223是接合至基板210的多个连接垫213，使覆晶晶片220与基板210之间达到电性连接，再以底部填充胶230密封保护所述凸块223。而该基板210的下表面212是形成有多个球垫216，多个焊球240是设置于所述球垫216上，以供外接至一电路板。该覆晶型态集成电路封装构造200虽然可以达到高度运算的电子产品的需求，但是由于基板210是须为多层线路的电路板，且覆晶晶片220需要制作一重分配线路层，因此基板210与覆晶晶片220的成本均高于现有习知记忆体晶片封装所使用的基板与晶片，而不适用于高频记忆体(记忆体即存储介质，存储器，内存，以下均称为记忆体)晶片的封装。此外，整体封装构造的厚度亦较厚。
由此可见，上述现有的集成电路封装构造及其制造方法在产品结构、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决集成电路封装构造及其制造方法存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的高频集成电路封装构造及其制造方法，便成了当前业界极需改进的目标。
有鉴于上述现有的集成电路封装构造及其制造方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的高频集成电路封装构造及其制造方法，能够改进一般现有的集成电路封装构造及其制造方法，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的主要目的在于，克服现有的集成电路封装构造存在的缺陷，而提供一种新的高频集成电路封装构造，所要解决的技术问题是使其可以缩短基板与晶片之间电性传导路径，且不需要额外增加基板与晶片的制作成本，从而更加适于实用。
本发明的次一目的在于，提供一种新的高频集成电路封装构造，所要解决的技术问题是使基板为单层电路板，利用较薄基板与晶片的凸块高度的隐藏，而可以达到整体封装的薄化。此外，还可以降低生产成本，从而更加适于实用。
本发明的另一目的在于，提供一种新的高频集成电路封装构造，所要解决的技术问题是使黏接晶片与基板者是为一图案化黏晶层，其是具有流胶通道，以利一封胶体填满该晶片与该基板之间的间隙，并有助于凸块或凸块外导电填料再回焊时挥发气体的排出，从而更加适于实用。
本发明的再一目的在于，提供一种新的高频集成电路封装构造的制造方法，所要解决的技术问题是使其可以取代打线制程，缩短基板与晶片之间电性传导路径，且能使封装厚度更薄更容易控制，从而更加适于实用。
所述所述所述本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种高频集成电路封装构造，其包括：一基板，其具有一上表面、一下表面以及多个贯穿该上表面至该下表面的凸块容置通孔；一晶片，其具有一主动面以及多个在该主动面上的凸块；一图案化黏晶层，其是黏附该晶片的该主动面与该基板的该上表面，并使所述凸块是容置于对应的所述凸块容置通孔内，该图案化黏晶层是形成有流胶通道；一封胶体，其至少形成于该晶片与该基板之间并填满该图案化黏晶层的该流胶通道，以包覆该图案化黏晶层且再结合该晶片与该基板；以及多个导电填料，其是形成于所述凸块容置通孔内，以使所述凸块电性连接至基板。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的高频集成电路封装构造，其中所述的图案化黏晶层是由多个黏着凸块所组成。
前述的高频集成电路封装构造，其中所述的图案化黏晶层是为一图案化印刷形成的B阶黏胶层。
前述的高频集成电路封装构造，其中所述的封胶体是为底部填充胶。
前述的高频集成电路封装构造，其中所述的基板为一可挠性电路基板。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：
依据本发明，一种高频集成电路封装构造，主要包括一基板、一晶片以及多个导电填料。该基板是具有一上表面、一下表面以及多个贯穿该上表面至该下表面的凸块容置通孔，并包含一线路层，该晶片是具有一主动面以及多个在该主动面上的凸块，该主动面是贴附于该基板的该上表面，而使所述凸块是容置于对应的所述凸块容置通孔内，所述导电填料是形成于所述凸块容置通孔内，并电性连接所述凸块至该线路层。
借由上述技术方案，本发明高频集成电路封装构造及其制造方法至少具有下列优点：
本发明的高频集成电路封装构造，其一基板是具有一上表面、一下表面以及多个贯穿该上表面至该下表面的凸块容置通孔，在黏晶时，一晶片的多个凸块是容置于对应的所述凸块容置通孔内，多个导电填料是形成于所述凸块容置通孔内，以电性连接所述凸块至该基板的一线路层，而可以缩短该基板与该晶片之间电性传导路径，并且不需要额外增加基板与晶片的制作成本，而具有产业利用价值。
本发明的高频集成电路封装构造，其中该基板是为一缺乏镀通孔(PTH)的单层电路板，而已形成于所述凸块容置通孔内的所述导电填料是为焊料或导电胶，由于该基板为单层电路板，故利用较薄基板与晶片的凸块高度的隐藏，而可以达到整体封装的薄化。此外，还可以降低生产成本。
本发明的高频集成电路封装构造，其在黏晶时，一晶片的多个凸块是对应地容置于一基板的多个凸块容置通孔内，其中黏接该晶片与该基板者是为一图案化黏晶层，其是具有流胶通道，而可以利于一封胶体填满该晶片与该基板之间的间隙，并可有助于凸块或凸块外导电填料在回焊时挥发气体的排出，非常适于实用。
本发明的高频集成电路封装构造的制造方法，可以取代打线制程，缩短基板与晶片之间电性传导路径，且能使封装厚度更薄更容易控制，从而更加适于实用。
综上所述，本发明新颖的高频集成电路封装构造及其制造方法，具有电性传导路径短、防止冲线以及封装薄化的功效。本发明具有上述诸多优点及实用价值，其不论在产品结构、制造方法或功能上皆有较大改进，在技术上有较大进步，并产生了好用及实用的效果，从而更加适于实用，并具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是一种现有习知的打线型态集成电路封装构造的截面示意图。
图2是现有习知的集成电路封装构造的基板下表面示意图。
图3是另一种现有习知的覆晶型态集成电路封装构造的截面示意图。
图4是现有习知的集成电路封装构造的基板下表面示意图。
图5是依据本发明的第一具体实施例，一种高频集成电路封装构造的截面示意图。
图6是依据本发明的第一具体实施例，该高频集成电路封装构造的基板的下表面示意图。
图7是依据本发明的第一具体实施例，该高频集成电路封装构造的基板的局部截面示意图。
图8是依据本发明的第二具体实施例，一种高频集成电路封装构造的截面示意图。
图9是依据本发明的第三具体实施例，一种高频集成电路封装构造的截面示意图。
图10是依据本发明的第三具体实施例，该高频集成电路封装构造的基板的上表面已形成有图案化黏晶层的示意图。
100：打线型态集成电路封装构造    110：基板
111：上表面                      112：下表面
113：连接垫                      114：狭长开槽
115：球垫                        120：晶片
121：主动面                      122：焊垫
130：焊线                        140：封胶体
150：焊球                        200：覆晶型态集成电路封装构造
210：基板                        211：上表面
212：下表面                      213：连接垫
214：导通孔                      215：覆晶区
216：球垫                        220：覆晶晶片
221：主动面                      222：重分配焊垫
223：凸块                        230：底部填充胶
240：焊球                        300：高频集成电路封装构造
310：基板                        311：上表面
312：下表面                      313：凸块容置通孔
314：线路层                      315：连接垫
316：焊罩层                      317：外接垫
320：晶片                        321：主动面
322：焊垫                        323：凸块
324：黏晶层                      330：导电填料
340：焊球                        350：第一封胶体
360：第二封胶体                  400：高频集成电路封装构造
410：基板                        411：上表面
412：下表面                      413：凸块容置通孔
414：线路层                      415：连接垫
416：外接垫                      420：晶片
421：主动面                      422：焊垫
423：凸块                        424：黏晶层
430：导电填料                    440：焊球
450：第一封胶体                460：第二封胶体
500：高频集成电路封装构造      510：基板
511：上表面                    512：下表面
513：凸块容置通孔              514：电镀层
515：线路层                    516：外接垫
520：晶片                      521：主动面
522：焊垫                      523：凸块
524：背面                      530：图案化黏晶层
531：流胶通道                  540：导电填料
551：第一封胶体                552：第二封胶体
560：焊球
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的高频集成电路封装构造及其制造方法其具体实施方式、结构、制造方法、步骤、特征及功效，详细说明如后。
请参阅图5所示，是依据本发明的第一具体实施例，一种高频集成电路封装构造的截面示意图。本发明第一具体较佳实施例的高频集成电路封装构造300，主要包括一基板310、一设有多个凸块323的晶片320以及多个导电填料330。
在本实施例中，该基板310，其是为一缺乏镀通孔(PTH)的单层电路软板，例如COF、TCP或是PI等电路薄膜。该基板310具有一上表面311、一下表面312以及多个贯穿该上表面311至该下表面312的凸块容置通孔313并包含有一线路层314。在本实施例中，所述凸块容置通孔313是为圆柱形通孔，其孔径仅稍大于所述凸块323的外径，该线路层314是形成于下表面312，并包含有多个连接垫315。
请结合参阅图6所示，是依据本发明第一具体实施例中该高频集成电路封装构造的基板的下表面示意图，较佳地，所述连接垫315是位于所述凸块容置通孔313的下方端缘，其是为中空环形，以围绕对应的所述凸块容置通孔313，以供导电填料330的接合。
请结合参阅图7所示，是依据本发明第一具体实施例中该高频集成电路封装构造的基板的局部截面示意图，该基板310包含有一焊罩层316，其是形成于下表面312，该焊罩层316是局部覆盖所述连接垫315的外缘与外侧壁，以使所述连接垫315成为焊罩界定垫(SMD pad，Solder Mask Definedpad)，以增加所述连接垫315的固着力并防止导电填料330扩散。此外，该基板310的线路层314另包含有多个外接垫317，所述外接垫317上是可设置有多个焊球340，而成为球格阵列(Ball Grid Array，BGA)的封装型态，以供连接一外接电路板。
该晶片320，是具有一主动面321。在本实施例中，该晶片320是为一动态随机存取记忆体晶片(DRAM)，特指333MHz以上的倍速资料传输DDR II或DDR III等高频记忆体晶片。此外，该晶片320并经凸块化而具有所述凸块323，其是设置于主动面321的多个焊垫322上。该主动面321是以一黏晶层324贴附于基板310的上表面311，而在黏晶时所述凸块323是容置于对应的所述凸块容置通孔313内，以利于达到所述凸块323的个别电性隔离并隐藏所述凸块323的高度。其中，该黏晶层324可为印刷形成并经预烘烤的B阶黏胶层、非导电颗粒胶(Non-Conductive Paste，NCP)、或是其它常用的黏晶材料。
所述导电填料330，形成于所述凸块容置通孔313内，使所述凸块323电性连接至对应的所述连接垫315，以达到晶片320与基板310的线路层314之间的电性互连。通常所述凸块323是可为电镀形成的柱状凸块或球状凸块或是打线形成的结线凸块(stud bump)，其材质可为金、锡铅或铜锡银等。所述导电填料330是为焊料或导电胶，可利用印刷于基板310的下表面312方式形成。较佳地，所述导电填料330亦形成于所述外接垫317上，以利接合所述焊球340的设置或是直接表面接合至一外部印刷电路板(图中未绘出)。
该高频集成电路封装构造300可另包括有一第一封胶体350，在本实施例中，该第一封胶体350是以压模(molding)或点涂方式形成于基板310的下表面312并密封所述导电填料330。且该高频集成电路封装构造300亦可包括有一第二封胶体360，该第二封胶体360是以压模方式形成，在模具内注胶以形成于基板310的上表面311并密封晶片320的侧面与背面以及黏晶层324。藉由所述凸块323及导电填料330使晶片320电性连接至基板310，而具有缩短电性传导路径的功效。此外，由于所述凸块323是个别容置于对应的凸块开孔313，且基板310是为单层电路软板，而可使该封装构造300薄化并能够降低生产成本。
另外，请参阅图8所示，是依据本发明的第二具体实施例，一种高频集成电路封装构造的截面示意图。在本发明的第二具体较佳实施例中，该高频集成电路封装构造400，主要包括一基板410、一晶片420以及多个导电填料430。
该基板410，其具有一上表面411、一下表面412以及多个由该上表面411贯穿该下表面412的凸块容置通孔413，并包含有一线路层414，可形成于该下表面412或该上表面411，该线路层414包含有多个连接垫415，所述连接垫415是位于所述凸块容置通孔413的下方端缘。
该晶片420，是为一动态随机存取记忆体晶片，其具有一主动面421以及多个凸块423，该主动面421是藉由一黏晶层424贴附于基板410的上表面411，而使在主动面421的多个焊垫422上的所述凸块423是容置于对应的所述凸块容置通孔413内。
所述导电填料430，是形成于所述凸块容置通孔413内，以电性连接所述凸块423至线路层414。通常所述导电填料430是为焊料或导电胶。在本实施例中，一第一封胶体450是以点涂方式形成于基板410的下表面412以密封所述导电填料430。
该高频集成电路封装构造400可另包括有一第二封胶体460，例如底部填充胶或其它点涂形成的固化胶体，该第二封胶体460是形成于基板410的上表面411，其是覆盖黏晶层424的显露部分以及晶片420的局部侧面。较佳地，该基板410的线路层414是包含有多个外接垫416，多个焊球440可设置于所述外接垫416上，可供连接一外接电路板。如图8所示，所述凸块423是容置于对应的所述凸块容置通孔413内，且该集成电路封装构造400的基板410是可为一单层电路软板，而具有封装薄化的功效。此外，该第二封胶体460仅点涂形成于晶片420的侧面周围，可以降少封胶体的耗用量，并显露该晶片420的背面而可以增进散热性。
请参阅图9所示，是依据本发明的第三具体实施例，一种高频集成电路封装构造的截面示意图，本发明第三具体较佳实施例是揭露另一种高频集成电路封装构造。该高频集成电路封装构造500，主要包括一基板510、一晶片520、一图案化黏晶层530以及多个导电填料540。
该基板510，具有一上表面511、一下表面512以及多个贯穿该上表面511至该下表面512的凸块容置通孔513，并包含一线路层515。其中所述凸块容置通孔513的孔内壁是可形成有一电镀层514，其是与该线路层515电性连接。
该晶片520，具有一主动面521以及多个凸块523，所述凸块523是设置在该主动面521上的多个焊垫522，所述凸块523是可排列于该主动面521的中央位置，亦可排列于该主动面521的周边位置。藉由该图案化黏晶层530黏附晶片520的主动面521与基板510的上表面511，并使所述凸块523是容置于对应的所述凸块容置通孔513内。
在本实施例中，请参阅图10所示，是依据本发明的第三具体实施例中该高频集成电路封装构造的基板的上表面已形成有图案化黏晶层的示意图。该图案化黏晶层530，是由多个黏着凸块所组成，可为圆形或其它形状，且该图案化黏晶层530(即所述黏着凸块之间)形成有多个流胶通道531。该图案化黏晶层530的形成方式则能以网板印刷、模板印刷等图案化印刷技术将一种可多阶固化的液态胶先行形成于晶片520的主动面521或是基板510的上表面511，再经预烘烤成一B阶黏胶层。
所述导电填料540，是形成于所述凸块容置通孔513内，可经由一回焊步骤，以电性连接所述凸块523至所述电镀层514进而电性连接至线路层515。而该线路层515的线路是电性连接至多个外接垫516。此外，一电绝缘性的第一封胶体551是可形成于基板510的下表面512，以覆盖所述凸块容置通孔513及所述导电填料540。多个焊球560是可接合于所述外接垫516，即设置于基板510的下表面512。
因此，本发明是利用晶片520的所述凸块523在黏晶时是个别地容置于基板510的对应所述凸块容置通孔513，所述凸块523是由所述凸块容置通孔513朝由上表面511方向导入；并且所述导电填料540与第一封胶体551可由所述凸块容置通孔513朝由下表面512方向填入。藉由所述导电填料540电性连接所述凸块523与所述凸块容置通孔513内电镀层514进而电性传导至线路层515。因此，本发明具有在不额外增加基板与晶片的制作成本下达到封装薄化、电性传导路径短与防止冲线的功效，特别适用于高频记忆体晶片的大量封装。
此外，该高频集成电路封装构造500可另包括一第二封胶体552，其是至少形成于晶片520与基板510之间并填满图案化黏晶层530的流胶通道531，以包覆该图案化黏晶层530且再结合晶片520与基板510，而增强该晶片520的固着性。在本实施例中，该第二封胶体552是为底部填充胶。因此，该第二封胶体552能够填满晶片520与基板510之间的间隙，避免气泡的回包形成，并且有助于所述凸块523或位于所述凸块523外部的导电填料540在回焊时挥发气体的排出。再者，该图案化黏晶层530对于作用于晶片520的热应力亦具有缓冲分散的功能。当基板510是为可挠性电路基板时，更具有应力缓冲的助益。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (5)

1、一种高频集成电路封装构造，其特征在于其包括：
一基板，其具有一上表面、一下表面以及多个贯穿该上表面至该下表面的凸块容置通孔；
一晶片，其具有一主动面以及多个在该主动面上的凸块；
一图案化黏晶层，其是黏附该晶片的该主动面与该基板的该上表面，并使所述凸块是容置于对应的该些凸块容置通孔内，该图案化黏晶层是形成有流胶通道；
一封胶体，其至少形成于该晶片与该基板之间并填满该图案化黏晶层的该流胶通道，以包覆该图案化黏晶层且再结合该晶片与该基板；以及
多个导电填料，其是形成于所述凸块容置通孔内，以使所述凸块电性连接至基板。
2、根据权利要求1所述的高频集成电路封装构造，其特征在于其中所述的图案化黏晶层是由多个黏着凸块所组成。
3、根据权利要求1所述的高频集成电路封装构造，其特征在于其中所述的图案化黏晶层为一图案化印刷形成的B阶黏胶层。
4、根据权利要求1所述的高频集成电路封装构造，其特征在于其中所述的封胶体为底部填充胶。
5、根据权利要求1所述的高频集成电路封装构造，其特征在于其中所述的基板为一可挠性电路基板。
CNB2006100578483A 2006-03-01 2006-03-01 高频集成电路封装构造及其制造方法 Expired - Fee Related CN100438008C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB2006100578483A CN100438008C (zh) 2006-03-01 2006-03-01 高频集成电路封装构造及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB2006100578483A CN100438008C (zh) 2006-03-01 2006-03-01 高频集成电路封装构造及其制造方法

Publications (2)

Publication Number Publication Date
CN101030565A CN101030565A (zh) 2007-09-05
CN100438008C true CN100438008C (zh) 2008-11-26

Family

ID=38715777

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006100578483A Expired - Fee Related CN100438008C (zh) 2006-03-01 2006-03-01 高频集成电路封装构造及其制造方法

Country Status (1)

Country Link
CN (1) CN100438008C (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101630667A (zh) 2008-07-15 2010-01-20 中芯国际集成电路制造(上海)有限公司 形成具有铜互连的导电凸块的方法和***
US7982311B2 (en) * 2008-12-19 2011-07-19 Intel Corporation Solder limiting layer for integrated circuit die copper bumps
CN105990299A (zh) * 2015-02-06 2016-10-05 展讯通信（上海）有限公司 一种球栅阵列封装结构及其制备方法
TWI602275B (zh) * 2016-10-14 2017-10-11 恆勁科技股份有限公司 封裝結構及其製作方法
CN112992849B (zh) * 2021-02-05 2022-06-03 长鑫存储技术有限公司 封装基板及具有其的半导体结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1195422A (zh) * 1996-06-07 1998-10-07 松下电器产业株式会社 半导体元件的安装方法
US5950908A (en) * 1995-12-25 1999-09-14 Mitsubishi Denki Kabushiki Kaisha Solder supplying method, solder supplying apparatus and soldering method
JP2005183924A (ja) * 2003-11-27 2005-07-07 Denso Corp 半導体チップ実装用基板、半導体チップの実装構造および半導体チップの実装方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5950908A (en) * 1995-12-25 1999-09-14 Mitsubishi Denki Kabushiki Kaisha Solder supplying method, solder supplying apparatus and soldering method
CN1195422A (zh) * 1996-06-07 1998-10-07 松下电器产业株式会社 半导体元件的安装方法
JP2005183924A (ja) * 2003-11-27 2005-07-07 Denso Corp 半導体チップ実装用基板、半導体チップの実装構造および半導体チップの実装方法

Also Published As

Publication number Publication date
CN101030565A (zh) 2007-09-05

Similar Documents

Publication Publication Date Title
CN105489591B (zh) 半导体封装及其制造方法
US6573592B2 (en) Semiconductor die packages with standard ball grid array footprint and method for assembling the same
US6479321B2 (en) One-step semiconductor stack packaging method
CN107104087A (zh) 半导体封装结构及其形成方法
US9041199B2 (en) Semiconductor device and method of fabricating the same
US20060157865A1 (en) Circuit board and manufacturing method therefor and semiconductor package and manufacturing method therefor
CN100438008C (zh) 高频集成电路封装构造及其制造方法
TW201304018A (zh) 積層型半導體封裝及其製造方法
US7554197B2 (en) High frequency IC package and method for fabricating the same
US20020152610A1 (en) Electronic circuit device and method of production of the same
CN103281858A (zh) 印刷电路板及其制造方法、倒装芯片封装件及其制造方法
CN100470786C (zh) 基板底部封胶的球格阵列封装构造
KR20210126988A (ko) 인터포저 및 이를 포함하는 반도체 패키지
CN101894809A (zh) 具有嵌入式连接基板的可堆栈式封装结构及其制造方法
CN106997875A (zh) 一种PoP堆叠封装结构及其制造方法
JP2010147225A (ja) 半導体装置及びその製造方法
CN100481407C (zh) 晶片上引脚球格阵列封装构造
JP4174008B2 (ja) 半導体装置
CN100499097C (zh) 增进嵌埋凸块接合性的高频集成电路封装构造及制造方法
CN205376518U (zh) 一种PoP堆叠封装结构
CN103972186B (zh) 封装结构
TWI292949B (en) High frequent ic package and method for fabricating the same
KR20070063119A (ko) 플립칩 실장용 기판의 제조방법
KR20070019359A (ko) 밀봉 수지 주입용 개구부를 구비하는 양면 실장형 기판 및그를 이용하는 멀티 칩 패키지의 제조방법
CN100539101C (zh) 一致化凸块接合高度的高频集成电路封装构造及制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20081126

Termination date: 20210301