TW201304018A - 積層型半導體封裝及其製造方法 - Google Patents

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Abstract

本發明之實施形態之積層型半導體封裝係包括具有外部連接端子與內部連接端子之配線基板、及積層於配線基板上之第1及第2模組。第1及第2模組係包括分別裝載於中介層上之複數個半導體晶片、及密封樹脂層。中介層與配線基板之內部連接端子係藉由金屬線、印刷配線層、金屬凸塊等連接構件而電性連接。第1及第2模組係藉由形成於配線基板上之密封樹脂層而一併密封。

Description

積層型半導體封裝及其製造方法 [相關申請案之交互參照]
本申請案係基於且主張2011年7月13日申請之日本專利申請案第2011-154768號的優先權的權益，該申請案之全文以引用的方式併入本文。
此處揭示之實施形態一般而言關於一種積層型半導體封裝及其製造方法。
內藏NAND(Not AND，反及)型快閃記憶體等記憶體晶片之半導體記憶裝置中，為實現小型化及高容量化而應用配線基板上多段積層地裝載有薄化之記憶體晶片之結構。藉由半導體晶片之薄化技術而出現如記憶體晶片之類的半導體晶片之積層數增加之傾向。進而，作為如記憶體晶片之類的半導體晶片之積層結構，眾所周知有多段地積層有預先封裝之半導體晶片之結構，即所謂POP(Package on Package，封裝堆疊)結構。
多段積層地密封著半導體晶片之半導體封裝係隨著半導體晶片之積層數增加，組裝良率或檢查良率容易降低。半導體晶片之電氣特性之檢查一般而言亦於組裝半導體封裝之後實施，故而，因1個半導體晶片之初期不良或故障而導致半導體封裝整體被視作不良。作為半導體封裝之不良係隨著半導體晶片之積層數增加而變得容易產生。POP結構係組裝預先判定為良品者，故可期待較高之良率，另一方面，作為封裝(POP)整體之厚度容易變厚。
根據一實施形態，可提供一種積層型半導體封裝，該積層型半導體封裝係包括配線基板，其具有包含外部連接端子之第1面、及包含內部連接端子之第2面；第1模組，其配置於上述配線基板之第2面上；以及第2模組，其積層於第1模組上。第1模組係包括第1中介層；複數個第1半導體晶片，其等裝載於第1中介層上；第1連接構件，其電性連接第1中介層與第1半導體晶片；及第1密封樹脂層，其以將第1半導體晶片與第1連接構件一併密封之方式，形成於第1中介層上。第2模組係包括第2中介層；複數個第2半導體晶片，其等裝載於第2中介層上；第2連接構件，其電性連接第2中介層與第2半導體晶片；及第2密封樹脂層，其以將第2半導體晶片與第2連接構件一併密封之方式，形成於上述第2中介層上。第1中介層與配線基板之內部連接端子係經由第3連接構件而電性連接。第2中介層與配線基板之內部連接端子係經由第4連接構件而電性連接。
(第1實施形態)
圖1係表示第1實施形態之積層型半導體封裝之構成之剖面圖。積層型半導體封裝1包含配線基板2。配線基板2可應用例如於絕緣樹脂基板之表面或內部設置有配線網3者，具體而言，可應用使用有玻璃-環氧樹脂或BT(bismaleimide triazine，雙馬來醯亞胺三嗪)樹脂等絕緣樹脂之印刷配線板(多層印刷基板等)。配線基板2係包括第1 面2a，其成為外部連接端子之形成面；及第2面2b，其成為具有半導體晶片之模組之安裝面。
於配線基板2之第1面2a形成有外部連接端子4。於由積層型半導體封裝1構成BGA(ball grid array，球柵陣列)封裝之情形時，外部連接端子4係由包含焊錫球、焊錫電鍍、電鍍銅等之突起端子構成。於由積層型半導體封裝1構成LGA(land grid array，柵格陣列)封裝之情形時，設置有金屬焊墊作為外部連接端子4。於配線基板2之第2面2b設置有內部連接端子5。內部連接端子5係於與包含半導體晶片之模組連接時作為連接部(連接墊)發揮功能者，且經由配線基板2之配線網3而與外部連接端子4電性連接。
於配線基板2之第2面2b上配置有第1模組6，進而於該第1模組6上積層有第2模組7。第1模組6係包括第1中介層8；複數個第1半導體晶片9，其等裝載於第1中介層8上；第1連接構件10，其電性連接第1中介層8與第1半導體晶片9；及第1密封樹脂層11，其以將第1半導體晶片9與第1連接構件10一併密封之方式形成於第1中介層8上。
作為第1中介層8，可使用例如矽中介層或中介層基板。矽中介層係於矽基板之內部或表面設置有配線網者。中介層基板係與配線基板2同樣地於絕緣樹脂基板之表面或內部設置有配線網者。第1中介層8亦可為利用支撐基板而形成之多層配線層等。於第1中介層8之第1面設置有連接端子(內部端子)8a。於與第1中介層8之第1面為相反側之第2面設置有連接端子(外部端子)8b。連接端子8b係經由省略 圖示之第1中介層8之配線網而與連接端子8a電性連接。
於第1中介層8之第1面上，階梯狀積層有複數個第1半導體晶片9。第1半導體晶片9具有分別沿著外形邊排列之電極墊(未圖示)，且以使該等電極墊露出之方式階梯狀積層。作為第1半導體晶片9之具體例，可列舉如NAND型快閃記憶體之記憶體晶片，但並不限於此。第1半導體晶片9之電極墊與第1中介層8之連接端子8a係經由作為第1連接構件10之金屬線而電性連接。
第1連接構件10中亦可應用印刷配線層來代替金屬線。如下述其他實施形態所示，第1連接構件10中亦可應用貫通電極、或貫通電極與金屬線之組合等。印刷配線層係藉由使用例如噴墨法或網版印刷法，對應於所需之配線圖案，塗佈導電膏而形成。於第1中介層8之第1面上，以將第1半導體晶片9與第1連接構件10一併密封之方式，使包含環氧樹脂等絕緣樹脂之第1密封樹脂層11模鑄成形。
第1模組6之第1密封樹脂層11係經由第1接著劑層12而與配線基板2之第2面2b接著。作為第1接著劑層12，使用接著劑膜或接著劑膏等。第1模組6係以第1中介層8成為上方且第1密封樹脂層11成為下方之方式配置。此處所謂上方及下方係指與將積層型半導體封裝1安裝至安裝板上時之安裝板上之位置關係對應者。於圖1所示之第1模組6中，經由第1接著劑層12接著有配置於配線基板2側之第1密封樹脂層11。第1模組6係以第1中介層8之第2面朝向上方之方式配置，且設置於第2面之連接端子8b朝向上方露出。
第2模組7係與第1模組6同樣地包括第2中介層13；複數個第2半導體晶片14，其等裝載於第2中介層13上；第2連接構件15，其電性連接第2中介層13與第2半導體晶片14；及第2密封樹脂層16，其以將第2半導體晶片14與第2連接構件15一併密封之方式形成於第2中介層13上。第2模組7中之第2中介層13、第2半導體晶片14、第2連接構件15及第2密封樹脂層16之構成或配置狀態係與第1模組6相同。
於第2中介層13之第1面設置有連接端子(內部端子)13a。於與第2中介層13之第1面為相反側之第2面設置有連接端子(外部端子)13b。於第2中介層13之第1面上，以使電極墊(未圖示)露出之方式，階梯狀地積層有複數個第2半導體晶片14。第2半導體晶片14之電極墊與第2中介層13之連接端子13a係經由作為第2連接構件15之金屬線而電性連接。第2連接構件15亦可為印刷配線層或貫通電極等。
於第2中介層13之第1面上，以將第2半導體晶片14與第2連接構件15一併密封之方式，使包含環氧樹脂等絕緣樹脂之第2密封樹脂層16模鑄成形。第2模組7係與第1模組6同樣地以第2中介層13成為上方且第2密封樹脂層16成為下方之方式配置。於圖1所示之第2模組7中，配置於第1模組6側之第2密封樹脂層16經由第2接著劑層17而與第1中介層8之第2面接著。第2模組7係以第2中介層13之第2面朝向上方之方式配置，且設置於第2面之連接端子13b朝向上方露出。
設置於第1中介層8之第2面之連接端子8b係經由第3連接 構件18而與配線基板2之內部連接端子5電性連接。設置於第2中介層13之第2面之連接端子13b係經由第4連接構件19而與配線基板2之內部連接端子5電性連接。作為第3連接構件18及第4連接構件19，使用例如金屬線。連接構件18、19中，亦可應用印刷配線層來代替金屬線。第2模組7係以第1中介層8之連接端子8b露出之方式，錯開地配置於第1模組6上。
於配線基板2之第2面2b上，以將第1模組6及第2模組7與第3連接構件18及第4連接構件19一併密封之方式，使包含環氧樹脂等絕緣樹脂之第3密封樹脂層20模鑄成形。以此方式，將於第1中介層8上裝載複數個第1半導體晶片9而構成之第1模組6、與於第2中介層13上裝載複數個第2半導體晶片14而構成之第2模組7積層於配線基板2上，並且利用第3密封樹脂層20一併進行密封，藉此，構成第1實施形態之積層型半導體封裝1。
第1模組6及第2模組7中半導體晶片9、14對中介層8、13上之裝載數較佳為4~8個。若為如此之半導體晶片9、14之裝載數，則可提昇半導體晶片9、14之組裝良率或檢查良率。而且，可藉由僅將預先在模組6、7之階段檢查電氣特性且電氣特性判定為合格之模組6、7裝載於配線基板2上，而提昇積層型半導體封裝1之製造良率。進而，於各模組6、7內積層有複數個半導體晶片9、14，因此，與將單獨地封裝有半導體晶片者積層之情形相比，可使積層型半導體封裝1薄型化。
於第1實施形態之積層型半導體封裝1中，將各模組6、7以中介層8、13成為上方之方式配置於配線基板2上，因此，可將設置於中介層8、13之各個第2面之連接端子8b、13b用於與配線基板2之內部連接端子5之連接。因此，無需於連接端子中應用複雜之形狀、或者於中介層與配線基板之連接中應用特殊之配線結構，便可利用普通之打線接合或印刷配線，將各模組6、7與配線基板2電性連接。藉此，可抑制積層型半導體封裝1之製造成本之增加。可低成本且良率較好地提供薄型且解決半導體晶片9、14之增加之積層型半導體封裝1。
積層型半導體封裝1具有將經樹脂密封之模組6、7進而由第3密封樹脂層20樹脂密封之結構。即，積層型半導體封裝1具有模內成形結構。因此，存在容易於積層型半導體封裝1產生翹曲之虞。可認為，第1密封樹脂層11及第2密封樹脂層16與第3密封樹脂層20之樹脂厚度比或彈性模數比對積層型半導體封裝1之翹曲產生影響。於模內成形結構之積層型半導體封裝1中，密封樹脂存在於中介層8、13或半導體晶片9、14之上下兩面，因此，可認為因樹脂厚度比或彈性模數比而導致容易產生翹曲。
因此，於積層型半導體封裝1中，較佳為，使第2模組7上之第3密封樹脂層20之厚度(樹脂厚度T1)相對於第1半導體晶片9上之第1密封樹脂層11之厚度(樹脂厚度T2)、及第2半導體晶片14上之第2密封樹脂層16之厚度(樹脂厚度T2)滿足T1≧T2之條件。藉由滿足如此之條件，而使第3密封 樹脂層20之樹脂厚度T1與模組6、7中之密封樹脂層11、16之樹脂厚度T2之平衡變好，從而可抑制積層型半導體封裝1之翹曲。
圖2係表示模組6、7中之第3密封樹脂層20之樹脂厚度T1相對密封樹脂層11、16之樹脂厚度T2之比(T1/T2)與積層型半導體封裝1之翹曲量之關係。若積層型半導體封裝1之翹曲量為50 μm以下，則可判斷為良品。由圖2可知，可藉由使T1/T2比達到1以上(T1≧T2)，而抑制積層型半導體封裝1之翹曲。較佳為，使T1/T2比為1~2之範圍，更佳為1~1.5之範圍。
密封樹脂層11、16、20之樹脂厚度T1、T2係根據包含於密封樹脂(模製樹脂)中之填料之直徑、或者於應用打線接合時根據金屬線高度等而設定。較佳為，樹脂厚度T1、T2之具體值分別設為70~200 μm之範圍。使此種密封樹脂層11、16、20之樹脂厚度T1、T2滿足後，較佳為，使T1/T2比為1~2之範圍，進而較佳為1~1.5之範圍。例如，當將密封樹脂層11、16之樹脂厚度T2設為100 μm左右之時，藉由使T1/T2比為1~1.5之範圍，而無需過多地增加積層型半導體封裝1之厚度，便可抑制積層型半導體封裝1之翹曲。
進而，於積層型半導體封裝1中，較佳為，使第3密封樹脂層20之彈性模數E1相對於第1密封樹脂層11及第2密封樹脂層16之彈性模數E2滿足E1≧E2之條件。藉此，可藉由第3密封樹脂層20來抑制基於第1模組6及第2模組7之積層型半導體封裝1之翹曲。即，可藉由與第1密封樹脂層11及 第2密封樹脂層16相比彈性模數較高之第3密封樹脂層20，而藉第3密封樹脂層20抑制基於在配線基板2上裝載有第1模組6及第2模組7之結構之積層型半導體封裝1之翹曲。因此，可抑制積層型半導體封裝1之翹曲。
圖3係表示於將第1密封樹脂層11及第2密封樹脂層16之彈性模數E2設為25 GPa之情形時，使第3密封樹脂層20之彈性模數E1變化時之積層型半導體封裝1之翹曲量。由圖3可知，可藉由將E1/E2比設為1以上(E1≧E2)而抑制積層型半導體封裝1之翹曲。密封樹脂層11、16、20之彈性模數E1、E2為常溫下之彈性模數。第1密封樹脂層11及第2密封樹脂層16之彈性模數E2若考慮到半導體晶片9、14之保持性等，則較佳為22 GPa以上，進而較佳為25 GPa以上。而且，為了滿足E1≧E2之條件，而使第3密封樹脂層20之彈性模數E1較佳為25~30 GPa之範圍，更佳為25~28 GPa之範圍。
密封樹脂層11、16、20之彈性模數E1、E2可藉由對形成密封樹脂之樹脂組合物添加之填料之種類、填料之填充量等而調整。其中，於使密封樹脂層11、16、20模鑄成形時，若密封樹脂之彈性模數過高，則模鑄成形性下降，因此，使密封樹脂層11、16、20之彈性模數E1、E2較佳為30 GPa以下。第1密封樹脂層11及第2密封樹脂層16與第3密封樹脂層20較佳為包含同種絕緣樹脂，但並非僅限於此。於使用其他種類之絕緣樹脂之情形時，較佳為應用提高樹脂間之密接性之方法(例如應用電漿洗浄等使接觸面之密接 性提昇)。
(第2實施形態)
其次，參照圖4，對第2實施形態之積層型半導體封裝進行說明。圖4所示之積層型半導體封裝21係包含將倒裝晶片連接(FC(Fibre Channel，光纖通道)連接)應用於與配線基板2之連接的第1模組22，而取代第1實施形態中之第1模組6，即藉由打線接合等而與配線基板2電性連接之模組6。第2實施形態之積層型半導體封裝21係除第1模組22之構成及連接方式以外，具有與第1實施形態之積層型半導體封裝1相同之構成。
第2實施形態之積層型半導體封裝21中之第1模組22係包括第1中介層8；複數個第1半導體晶片9，其等裝載於第1中介層8上；第1連接構件10，其電性連接第1中介層8與第1半導體晶片9；及第1密封樹脂層11，其以將第1半導體晶片9與第1連接構件10一併密封之方式，形成於第1中介層8上。於第1中介層8之第1面設置有連接端子(內部端子)8a，且於與第1面為相反側之第2面設置有連接端子(外部端子)8b。
至此為止之構成係與第1實施形態中之第1模組6相同，且較佳為中介層8或第1連接構件10之具體構成亦與第1實施形態相同。第1模組22係以第1中介層8成為下方且第1密封樹脂層11成為上方之方式配置。於第1中介層8之第2面設置有FC連接用之金屬凸塊23。金屬凸塊23係由如同焊錫球、焊錫電鍍、電鍍銅之類的金屬電鍍等構成。
金屬凸塊23係設置於第1中介層8之連接端子8b上。金屬凸塊23係經由第1中介層8與作為第1連接構件10之金屬線或印刷配線層而與第1半導體晶片9電性連接。金屬凸塊23係與配線基板2之內部連接端子5為FC連接。第1模組22係經由設置於第1中介層8之第2面之金屬凸塊23而與配線基板2之內部連接端子5電性及機械性連接。於第1模組22之第1中介層8與配線基板2之間填充有底部填充樹脂24。
第2模組7係與第1實施形態同樣地以第2中介層13成為上方且第2密封樹脂層16成為下方之方式配置。第2模組7之第2密封樹脂層16係經由接著劑層25而與第1模組22之第1密封樹脂層11接著。第2模組7係與第1實施形態同樣地以第2中介層13之第2面朝向上方之方式而配置，且設置於第2面之連接端子13b朝向上方露出。連接端子13b係經由作為第4連接構件19之金屬線或印刷配線層而與配線基板2之內部連接端子5電性連接。第2模組7係配置於第1模組6之正上方。
於配線基板2之第2面2b上，以將第1模組22及第2模組7與連接構件19一併密封之方式，模鑄成形有包含環氧樹脂等絕緣樹脂之第3密封樹脂層20。以此方式，將第1中介層8上裝載有複數個第1半導體晶片9而構成之第1模組22、及第2中介層13上裝載有複數個第2半導體晶片14而構成之第2模組7積層於具有外部連接端子4之配線基板2上，並且將第1模組22與配線基板2進行FC連接，藉此，構成第2實施形態之積層型半導體封裝21。
第2實施形態中之第1模組22及第2模組7係與第1實施形態同樣地較佳為使半導體晶片9、14對中介層8、13上之裝載數為4~8個。可藉由與第1實施形態同樣地，僅將電氣特性判定為合格之模組22、7裝載於配線基板2上，而提昇積層型半導體封裝21之製造良率。進而，可使積層型半導體封裝21薄型化。此外，可利用普通之FC連接或打線接合等，電性連接各模組22、7與配線基板2，因此，可抑制積層型半導體封裝21之製造成本之增加等。
亦於第2實施形態之積層型半導體封裝21中，與第1實施形態同樣地較佳為使模組22、7中之第3密封樹脂層20之樹脂厚度T1相對密封樹脂層11、16之樹脂厚度T2之比(T1/T2)達到1以上(T1≧T2)。較佳為，使第3密封樹脂層20之彈性模數E1相對密封樹脂層11、16之彈性模數E2之比(E1/E2)為1以上(E1≧E2)。較佳為，使樹脂厚度T1、T2或彈性模數E1、E2之具體值亦與第1實施形態相同。可藉由該等而抑制積層型半導體封裝21之翹曲。
(第3實施形態)
其次，參照圖5，對第3實施形態之積層型半導體封裝進行說明。圖5所示之積層型半導體封裝31係除了利用貫通電極32連接第1模組6及第2模組7中之半導體晶片9、14間，且利用金屬線33電性連接最上段之半導體晶片9、14與中介層8、13以外，包含與第1實施形態之積層型半導體封裝1相同之構成。亦可使用印刷配線層來取代金屬線33。所謂最上段之半導體晶片9係指基於將半導體晶片9裝 載於中介層8上時之積層順序者，且表示配置於與中介層8相距最遠之位置之半導體晶片9。最上段之半導體晶片14亦為相同情況。
積層於第1中介層8之第1面上之第1半導體晶片9間係藉由貫通電極32而電性連接。位於最上段之第1半導體晶片9係經由金屬線33而與第1中介層8之連接端子8a電性連接。第1半導體晶片9係經由貫通電極32及金屬線33而與第1中介層8電性連接。同樣地，積層於第2中介層13之第1面上之第2半導體晶片14間係藉由貫通電極32而電性連接。位於最上段之第2半導體晶片14係經由金屬線33而與第2中介層13之連接端子13a電性連接。
如此般，於第1模組6及第2模組7中之中介層8、13與半導體晶片9、14之電性連接中亦可應用貫通電極32與金屬線33之組合。即便應用貫通電極32之情形時，亦較佳為，使半導體晶片9、14對中介層8、13上之裝載數為4~8個。可藉由與第1實施形態同樣地，僅將電氣特性判定為合格之模組6、7裝載於配線基板2上，而提昇積層型半導體封裝31之製造良率。進而，可實現積層型半導體封裝31之薄型化或製造成本之減少等。
即便於第3實施形態之積層型半導體封裝31中，亦較佳為，與第1實施形態同樣地使模組6、7中之第3密封樹脂層20之樹脂厚度T1相對密封樹脂層11、16之樹脂厚度T2之比(T1/T2)達到1以上(T1≧T2)。較佳為，使第3密封樹脂層20之彈性模數E1相對密封樹脂層11、16之彈性模數E2之比 (E1/E2)達到1以上(E1≧E2)。樹脂厚度T1、T2或彈性模數E1、E2之具體值亦較佳為與第1實施形態相同。可藉由該等而抑制積層型半導體封裝31之翹曲。
(第4實施形態)
其次，參照圖6，對第4實施形態之積層型半導體封裝進行說明。圖6所示之積層型半導體封裝41係除了與第3實施形態同樣地利用貫通電極32連接第1模組22及第2模組7中之半導體晶片9、14間，並且利用金屬線33分別電性連接最上段之半導體晶片9、14與中介層8、13以外，包含與第2實施形態之積層型半導體封裝21相同之構成。
可以此方式，於FC連接之模組22中之中介層8與半導體晶片9之電性連接中亦應用貫通電極32與金屬線33之組合。即便於圖6所示之積層型半導體封裝41中，亦可與第1至第3實施形態同樣地提昇積層型半導體封裝41之製造良率。進而，可實現積層型半導體封裝41之薄型化或製造成本之減少等。
即便於第4實施形態之積層型半導體封裝41中，亦較佳為，與第1實施形態同樣地使模組22、7中之第3密封樹脂層20之樹脂厚度T1相對密封樹脂層11、16之樹脂厚度T2之比(T1/T2)達到1以上(T1≧T2)。較佳為，使第3密封樹脂層20之彈性模數E1相對密封樹脂層11、16之彈性模數E2之比(E1/E2)達到1以上(E1≧E2)。較佳為，亦使樹脂厚度T1、T2或彈性模數E1、E2之具體值與第1實施形態相同。可藉由該等而抑制積層型半導體封裝41之翹曲。
雖然說明了本發明之一些實施形態，但該等實施形態係作為例子而提示者，且未意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態而實施，於未脫離發明之要旨之範圍可進行各種省略、置換或變更。該等實施形態或其變形包含於發明之範圍或要旨，並且包含於申請專利範圍中所記載之發明及其均等之範圍。
1‧‧‧積層型半導體封裝
2‧‧‧配線基板
2a‧‧‧第1面
2b‧‧‧第2面
3‧‧‧配線網
4‧‧‧外部連接端子
5‧‧‧內部連接端子
6‧‧‧第1模組
7‧‧‧第2模組
8‧‧‧第1中介層
8a‧‧‧連接端子(內部端子)
8b‧‧‧連接端子(外部端子)
9‧‧‧第1半導體晶片
10‧‧‧第1連接構件
11‧‧‧第1密封樹脂層
12‧‧‧第1接著劑層
13‧‧‧第2中介層
13a‧‧‧連接端子(內部端子)
13b‧‧‧連接端子(外部端子)
14‧‧‧第2半導體晶片
15‧‧‧第2連接構件
16‧‧‧第2密封樹脂層
17‧‧‧第2接著劑層
18‧‧‧第3連接構件
19‧‧‧第4連接構件
20‧‧‧第3密封樹脂層
21‧‧‧積層型半導體封裝
22‧‧‧第1模組
23‧‧‧金屬凸塊
24‧‧‧底部填充樹脂
25‧‧‧接著劑層
31‧‧‧積層型半導體封裝
32‧‧‧貫通電極
33‧‧‧金屬線
41‧‧‧積層型半導體封裝
圖1係表示第1實施形態之積層型半導體封裝之剖面圖。
圖2係表示積層型半導體封裝之樹脂厚度相對第1及第2模組之樹脂厚度之比與積層型半導體封裝之翹曲之關係之圖。
圖3係表示積層型半導體封裝之密封樹脂層之彈性模數與翹曲之關係之圖。
圖4係表示第2實施形態之積層型半導體封裝之剖面圖。
圖5係表示第3實施形態之積層型半導體封裝之剖面圖。
圖6係表示第4實施形態之積層型半導體封裝之剖面圖。
1‧‧‧積層型半導體封裝
2‧‧‧配線基板
2a‧‧‧第1面
2b‧‧‧第2面
3‧‧‧配線網
4‧‧‧外部連接端子
5‧‧‧內部連接端子
6‧‧‧第1模組
7‧‧‧第2模組
8‧‧‧第1中介層
8a‧‧‧連接端子(內部端子)
8b‧‧‧連接端子(外部端子)
9‧‧‧第1半導體晶片
10‧‧‧第1連接構件
11‧‧‧第1密封樹脂層
12‧‧‧第1接著劑層
13‧‧‧第2中介層
13a‧‧‧連接端子(內部端子)
13b‧‧‧連接端子(外部端子)
14‧‧‧第2半導體晶片
15‧‧‧第2連接構件
16‧‧‧第2密封樹脂層
17‧‧‧第2接著劑層
18‧‧‧第3連接構件
19‧‧‧第4連接構件
20‧‧‧第3密封樹脂層

Claims (20)

  1. 一種積層型半導體封裝，其包括：配線基板，其具有包含外部連接端子之第1面、及包含內部連接端子之第2面；第1模組，其包括第1中介層、裝載於上述第1中介層上之複數個第1半導體晶片、電性連接上述第1中介層與上述第1半導體晶片之第1連接構件、以及以將上述第1半導體晶片與上述第1連接構件一併密封之方式形成於上述第1中介層上之第1密封樹脂層，且配置於上述配線基板之上述第2面上；第2模組，其包括第2中介層、裝載於上述第2中介層上之複數個第2半導體晶片、電性連接上述第2中介層與上述第2半導體晶片之第2連接構件、以及以將上述第2半導體晶片與上述第2連接構件一併密封之方式形成於上述第2中介層上之第2密封樹脂層，且積層於上述第1模組上；第3連接構件，其電性連接上述第1中介層與上述配線基板之上述內部連接端子；第4連接構件，其電性連接上述第2中介層與上述配線基板之上述內部連接端子；以及第3密封樹脂層，其以將上述第1及第2模組與上述第3及第4連接構件一併密封之方式，形成於上述配線基板之上述第2面上。
  2. 如請求項1之積層型半導體封裝，其中 上述第3連接構件係包括金屬線、印刷配線層、或金屬凸塊，上述第4連接構件係包括金屬線或印刷配線層。
  3. 如請求項1之積層型半導體封裝，其中上述第1中介層係包括設置於裝載有上述第1半導體晶片之第1面之第1連接端子、及設置於與上述第1面為相反側之第2面之第2連接端子，且上述第1連接端子經由上述第1連接構件而與上述第1半導體晶片電性連接，上述第2連接端子經由上述第3連接構件而與上述配線基板之上述內部連接端子電性連接，上述第2中介層係包括設置於裝載有上述第2半導體晶片之第1面之第3連接端子；以及設置於與上述第1面為相反側之第2面之第4連接端子，且上述第3連接端子經由上述第2連接構件而與上述第2半導體晶片電性連接，上述第4連接端子經由上述第4連接構件而與上述配線基板之上述內部連接端子電性連接。
  4. 如請求項3之積層型半導體封裝，其中上述第1及第2中介層分別包括矽中介層或中介層基板。
  5. 如請求項1之積層型半導體封裝，其中上述第3密封樹脂層係滿足T1≧T2之條件，此處，T1為上述第2模組上之上述第3密封樹脂層之厚度，T2為上述第1半導體晶片上之上述第1密封樹脂層之厚度、及上述第2半導體晶片上之上述第2密封樹脂層之厚度。
  6. 如請求項5之積層型半導體封裝，其中上述第3密封樹脂層之上述厚度T1、以及上述第1及第2密封樹脂層之上述厚度T2分別為70~200 μm之範圍，且上述厚度T1相對上述厚度T2之比為1~2之範圍。
  7. 如請求項1之積層型半導體封裝，其中上述第3密封樹脂層係滿足E1≧E2之條件，此處，E1為上述第3密封樹脂層之彈性模數，E2為上述第1及第2密封樹脂層之彈性模數。
  8. 如請求項7之積層型半導體封裝，其中上述彈性模數E2為22 GPa以上之範圍，上述彈性模數E1為25~30 GPa之範圍。
  9. 如請求項3之積層型半導體封裝，其中上述第1模組之上述第1密封樹脂層係經由第1接著劑層而與上述配線基板之上述第2面接著，上述第2模組之上述第2密封樹脂層係一面使上述第1中介層之上述第2連接端子露出，一面經由第2接著劑層而與上述第1中介層之上述第2面接著。
  10. 如請求項9之積層型半導體封裝，其中上述第1中介層之上述第2連接端子係經由作為上述第3連接構件之金屬線或印刷配線層而與上述配線基板之上述內部連接端子電性連接，上述第2中介層之上述第4連接端子係經由作為上述第4連接構件之金屬線或印刷配線層而與上述配線基板之上述內部連接端子電性連接。
  11. 如請求項9之積層型半導體封裝，其中上述第1半導體晶片係階梯狀積層於上述第1中介層之上述第1面上，並且經由作為上述第1連接構件之金屬線或印刷配線層而與上述第1中介層之上述第1連接端子電性連接，上述第2半導體晶片係階梯狀積層於上述第2中介層之上述第1面上，並且經由作為上述第2連接構件之金屬線或印刷配線層而與上述第2中介層之上述第3連接端子電性連接。
  12. 如請求項9之積層型半導體封裝，其中上述第1半導體晶片間係藉由貫通電極而電性連接，且位於最上段之上述第1半導體晶片係經由作為上述第1連接構件之金屬線或印刷配線層而與上述第1中介層之上述第1連接端子電性連接，上述第2半導體晶片間係藉由貫通電極而電性連接，且位於最上段之上述第2半導體晶片係經由作為上述第2連接構件之金屬線或印刷配線層而與上述第2中介層之上述第3連接端子電性連接。
  13. 如請求項3之積層型半導體封裝，其中上述第1中介層之上述第2連接端子係經由作為上述第3連接構件之金屬凸塊而與上述配線基板之上述內部連接端子電性及機械性連接，上述第2模組之上述第2密封樹脂層係經由接著劑層而與上述第1模組之上述第1密封樹脂層接著。
  14. 如請求項13之積層型半導體封裝，其中上述第2中介層之上述第4連接端子係經由作為上述第4連接構件之金屬線或印刷配線層而與上述配線基板之上述內部連接端子電性連接。
  15. 如請求項13之積層型半導體封裝，其中上述第1半導體晶片係階梯狀積層於上述第1中介層之上述第1面上，並且經由作為上述第1連接構件之金屬線或印刷配線層而與上述第1中介層之上述第1連接端子電性連接，上述第2半導體晶片係階梯狀積層於上述第2中介層之上述第1面上，並且經由作為上述第2連接構件之金屬線或印刷配線層而與上述第2中介層之上述第3連接端子電性連接。
  16. 如請求項13之積層型半導體封裝，其中上述第1半導體晶片間係藉由貫通電極而電性連接，且位於最上段之上述第1半導體晶片係經由作為上述第1連接構件之金屬線或印刷配線層而與上述第1中介層之上述第1連接端子電性連接，上述第2半導體晶片間係藉由貫通電極而電性連接，且位於最上段之上述第2半導體晶片係經由作為上述第2連接構件之金屬線或印刷配線層而與上述第2中介層之上述第3連接端子電性連接。
  17. 一種積層型半導體封裝之製造方法，其包括如下步驟：準備具有包含外部連接端子之第1面、及包含內部連 接端子之第2面之配線基板；將包括第1中介層、裝載於上述第1中介層上之複數個第1半導體晶片、電性連接上述第1中介層與上述第1半導體晶片之第1連接構件、以及以將上述第1半導體晶片與上述第1連接構件一併密封之方式形成於上述第1中介層上之第1密封樹脂層的第1模組，配置於上述配線基板之上述第2面上；將包括第2中介層、裝載於上述第2中介層上之複數個第2半導體晶片、電性連接上述第2中介層與上述第2半導體晶片之第2連接構件、以及以將上述第2半導體晶片與上述第2連接構件一併密封之方式形成於上述第2中介層上之第2密封樹脂層的第2模組，積層於上述第1模組上；經由第3連接構件，將上述第1中介層與上述配線基板之上述內部連接端子電性連接；經由第4連接構件，將上述第2中介層與上述配線基板之上述內部連接端子電性連接；以及於上述配線基板之上述第2面上，形成將上述第1及第2模組與上述第3及第4連接構件一併密封之第3密封樹脂層。
  18. 如請求項17之積層型半導體封裝之製造方法，其中上述第1中介層係包括設置於裝載有上述第1半導體晶片之第1面之第1連接端子；及設置於與上述第1面為相反側之第2面之第2連接端子，且上述第1連接端子經由 上述第1連接構件而與上述第1半導體晶片電性連接，上述第2連接端子經由上述第3連接構件而與上述配線基板之上述內部連接端子電性連接，上述第2中介層係包括設置於裝載有上述第2半導體晶片之第1面之第3連接端子、及設置於與上述第1面為相反側之第2面之第4連接端子，且上述第3連接端子經由上述第2連接構件而與上述第2半導體晶片電性連接，上述第4連接端子經由上述第4連接構件而與上述配線基板之上述內部連接端子電性連接。
  19. 如請求項18之積層型半導體封裝之製造方法，其中上述第1模組之上述第1密封樹脂層係經由第1接著劑層而與上述配線基板之上述第2面接著，上述第2模組之上述第2密封樹脂層係一面使上述第1中介層之上述第2連接端子露出，一面經由第2接著劑層而與上述第1中介層之上述第2面接著，上述第1中介層之上述第2連接端子係經由作為上述第3連接構件之金屬線或印刷配線層而與上述配線基板之上述內部連接端子電性連接，上述第2中介層之上述第4連接端子係經由作為上述第4連接構件之金屬線或印刷配線層而與上述配線基板之上述內部連接端子電性連接。
  20. 如請求項18之積層型半導體封裝之製造方法，其中上述第1中介層之上述第2連接端子係經由作為上述第3連接構件之金屬凸塊而與上述配線基板之上述內部連 接端子電性及機械性連接，上述第2模組之上述第2密封樹脂層係經由接著劑層而與上述第1模組之上述第1密封樹脂層接著，上述第2中介層之上述第4連接端子係經由作為上述第4連接構件之金屬線或印刷配線層而與上述配線基板之上述內部連接端子電性連接。
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