CN100364091C - 半导体器件及其生产方法 - Google Patents

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Abstract

一种半导体器件，使主电极垫片能与互连图案可靠地电连接，无需除已有主电极垫片之外再单独提供通路孔使用的电极垫片，该半导体器件具有硅基片(半导体基片)、在该硅基片的一个表面上形成的电子元件形成层、与该电子元件形成层电连接的电极垫片、穿过该电极垫片和硅基片的通孔、在该电极垫片上的SiO2膜中沿通孔开口边缘形成的通路孔、以及互连图案，该互连图案把电极垫片经由通孔和通路孔电引导到硅基片的另一表面。

Description

半导体器件及其生产方法
技术领域
本发明涉及半导体器件及其生产方法，更具体地说，涉及一种对减小半导体器件尺寸有用的技术。
背景技术
在过去，要装在母板上的半导体器件包含一个半导体芯片安装在称作“***板(interposer)”的接线板上。这个***板一直被认为是使半导体芯片和母板二者的电极端子位置对齐所必须的。
然而，如果使用***板，半导体器件的厚度便因那个***板的厚度而增大，所以最好是尽可能不使用这种***板，从而满足近来对减小电子设备尺寸的需求。
所以，近年来，一直在努力开发不需要***板的半导体器件。图12A中显示了相关技术中这种半导体器件的截面图。
相关技术的半导体器件101主要包含硅基片102而没有***板。硅基片102的一个表面102a在其上形成一个电子元件形成层103，它包括晶体管或其他元件。这与通路孔电极垫片110电连接。绝缘膜104防止通路孔电极垫片110或主电极垫片105与硅基片102之间发生电连接。
半导体元件形成层103和通路孔电极垫片110在其上面叠加了一个SiO2膜106和互连图案107。SiO2膜106有一个在其中开放的通路孔106a。互连图案107和通路孔电极垫片110通过这一开口实现电连接。
通路孔电极垫片110具有与其集成的主电极垫片105。再有，主电极垫片105和在它下面的硅基片102有一个在它们当中开放的通孔102C。
通孔102C是这类半导体器件的一个特征性特性，所提供的通孔102C把互连图案107引导到硅基片102的另一表面102b。被引导到另一表面102b的互连图案107具有焊料块(solder bump)108，其作用是作为与母板(未画出)端子位置对齐的外部连接端子。
图12B是从图12A的箭头A的方向看去的半导体器件101的平面图。为解释方便，略去了互连图案107。
通路孔106a是一个宽直径的圆圈，在它的底部暴露出通路孔电极垫片110。
半导体器件101是通过嵌入一个不同于现有半导体器件(LSI等)109的新结构制成的，如图12C中的截面所示。如将使用图12C解释的那样，还在现有半导体器件109之处提供主电极垫片105。这个地方原来是焊接导线、接线柱等的地方，是信号输入和输出以及供电的地方。
另一方面，通路孔电极垫片110(图12B)是新的结构之一，在现有半导体器件109中没有提供。通路孔电极垫片110是新提供的，通过在它上面提供一个宽直径通路孔106a从而增大了与互连图案107的接触面积(图12A)，并且由于应力作用防止与互连图案脱离，也由于同样作用防止产生电接触不良。
以这种方式，在相关技术的半导体器件中，除了原先存在的主垫片105外，新提供了一个通路孔垫片110作为与互连图案107电连接的部件，而且，为保证可靠的电连接，在通路孔电极垫片110上方打开了一个宽直径圆形通路孔106a。
然而，如果新提供了这个通路孔电极垫片110，半导体器件101的平面尺寸变得增大许多。这与减小半导体器件尺寸的趋势背道而驰。
再有，除了现有的主电极垫片105以外再提供通路孔电极垫片110，需要改变现有半导体器件的设计，从而给半导体器件制造商(半导体制造商)施加了大的负担。
发明内容
本发明的一个目的是提供一种半导体器件和生产这种半导体器件的方法，使能在电极垫片和互连图案之间有可靠的电连接，而无需除现有的主电极垫片对再提供通路孔使用的电极垫片。
为实现这一目的，根据本发明的第一方面，提供了一种半导体器件，包含半导体基片；在该半导体基片的一个表面上形成的电子元件；在那个表面上形成的与该元件电连接的电极垫片；穿过该电极垫片和半导体基片的通孔；至少是在半导体基片的另一表面上、在通孔的内壁上以及在电极垫片上形成的绝缘膜；在电极垫片上的绝缘膜中沿着通孔开口边缘提供的通路孔；以及把电极垫片经由通孔和通路孔电引导到半导体基片另一表面的互连图案。
优选地，通路孔是环形。
另一种作法，优选通路孔为弧形并提供多个通路孔。
另一种作法，优选通路孔为点形并提供多个通路孔。
优选地，通孔的穿过电极垫片部分的直径大于穿过半导体基片部分的直径。
优选地，电极垫片有含有第一金属的底电极垫片和含有第二金属并在底电极垫片上形成的顶电极垫片，该第二金属与第一金属相比有较高的熔点。更优选地是，这第一金属是铝，这第二金属是铜。
优选地，互连图案还把电极垫片电引导到半导体基片的一个表面。有可能把多个这些半导体器件叠加在一起，并通过外部连接端子把每个底半导体器件和顶半导体器件的相对表面的互连图案电连接。
在一个实施例中，这些通孔填充与互连图案电连接的导体。有可能把多个这些半导体器件叠加在一起，并通过外部连接端子把每个底半导体器件和顶半导体器件的相应通孔中填充的导体电连接。
根据本发明的第二方面，提供了一种生产半导体器件的方法，包含如下步骤：在半导体基片的一个表面上形成电子元件；形成与该半导体基片一个表面上的元件电连接的电极垫片；形成穿过该电极垫片和半导体基片的通孔；在至少是该半导体基片的另一表面、通孔的内壁和电极垫片上形成绝缘膜；在绝缘膜上形成图案，从而沿着通孔开口边缘形成通路孔以暴露部分电极垫片；在绝缘膜上和在通路孔内形成导体膜；以及对导体膜形成图案以形成互连图案，该互连图案把电极垫片经由通孔和通路孔电引导到半导体基片的另一表面。
优选地，形成通孔的步骤包括如下步骤：通过形成图案在电极垫片中形成第一开口；再用直径小于第一开口直径的激光束穿过第一开口进行发射，从而在包括元件的半导体基片中形成第二开口，通孔由第一开口和第二开口确定。
更优选地，在形成第一开口的步骤和形成第二开口的步骤之间包括一个研磨半导体基片另一表面的步骤，借以减小半导体基片的厚度。
优选地，形成通路孔的步骤是利用激光束使绝缘膜开口来实现的。
更优选地，环形通路孔是在绝缘膜上发射环形激光束而形成的。
更优选的是，形成电极垫片的步骤包括形成含有第一金属的底电极垫片和形成含有第二金属的顶电极垫片的步骤，该第二金属的熔点高于底电极垫片上的第一金属的熔点。优选的是，使用铝作为第一金属，铜作为第二金属。
在一个实施例中，借助形成互连图案的步骤，形成了互连图案，从而使电极垫片也被电引导到半导体基片的一侧。有可能提供步骤准备多个这种半导体器件，并通过外部连接端子把半导体器件的互连图案电连接起来，从而使这些半导体器件叠加成多层。
在一个实施例中，该方法包括一个步骤，以在形成导体膜步骤之后用一个与该导体膜电连接的导体填充通孔。有可能提供步骤准备多个这种半导体器件，并通过外部连接端子把从这多个半导体器件相应通孔的开口暴露出来的导体电连接起来，从而使这些半导体器件叠加成多层。
附图说明
由下文中参考附图给出的对最佳实施例的描述，本发明的这些和其他目的和特点将变得更加清楚，其中：
图1A、1B和1C是根据本发明一个最佳实施例的半导体器件的截面图，其中图1B是图1A中圆圈1B中的部分的放大图，图1C是图1B中圆圈1C中的部分的放大图；
图2A、2B、2C和2D是根据本发明实施例的通路孔的各种形状的平面图；
图3是图1所示根据本发明的一个实施例的半导体器件的平面图，是从图1A的A侧看到的；
图4是根据本发明的一个实施例，通过叠加多个半导体器件所得到的一个半导体模块的截面图，由该半导体模块可得到三维安装结构；
图5A至5Q是根据本发明的一个实施例在各个生产步骤半导体器件的截面图，这里图5P是图5Q中圆圈5P中的部分的放大图；
图6用于解释根据本发明的一个实施例生产半导体器件的方法中用激光束穿孔的过程；
图7A和7B是截面图，显示根据本发明的一个实施例用激光束形成通路孔时由顶电极垫片对底电极垫片的保护，这里图7B显示图7A中的圆圈7B中的部分的放大图；
图8是根据本发明的一个实施例准备多个半导体器件供叠加用的准备状态的截面图；
图9是根据本发明的一个实施例，在图5K的步骤和图5L的步骤之间进行的形成保护膜的步骤的截面图；
图10是根据本发明的一个实施例，以导体填充通孔的情况的放大截面图；
图11是由叠加多个半导体器件得到的半导体模块的截面图，这些半导体器件如图10所示那样以导体填充其通孔，由该半导体模块可形成三维安装结构；以及
图12A和12B是相关技术的半导体器件的截面图和平面图，而图12C是传统上存在的半导体器件的截面图。
具体实施方式
下面将参考附图详细描述本发明的最佳实施例。
根据本发明的一个半导体器件具有半导体基片和在该半导体基片的一个表面上形成的电子元件。在该半导体基片的那个表面上形成与这个元件电连接的一个电极垫片。该电极垫片和半导体基片有一个通孔穿过它们。在那个通孔的内壁上形成绝缘膜。这一绝缘膜进一步形成于该半导体基片的另一表面上和电极垫片上。
在该绝缘膜中，在电极垫片上形成的部分具有一个通路孔。在该半导体器件中提供一个互连图案把电极垫片经由这通路孔和通孔电引导到半导体基片的另一表面。
特别是在本发明中，由于在通孔的开口边缘周围的绝缘膜中提供了通路孔，使得通路孔的开口区域是固定的，从而实现了互连图案和电极垫片之间可靠的电连接。由于这一点，在本发明中，在过去用于固定通过口开口区域的通路孔电极垫片变为不必要了。从而使半导体器件的平面尺寸小于过去的平面尺寸。
再有，通孔的穿过电极垫片部分(以后称作“第一开口”)的直径最好做成大于穿过半导体基片部分(以后称作“第二开口”)的直径。
根据这一结构，与通孔的直径不论其位置总为常数时情况相比，有可能延长第一开口和第二开口的近开口端之间的距离，从而能保证在通孔的侧壁在电极垫片和半导体基片之间有足够的绝缘。
再有，互连图案可以把电极垫片电引导到半导体基片的一个表面。
在这种情况中，通过沿垂直方向准备多个这样的半导体器件，并以外部连接端子使每个底半导体器件和顶半导体器件相对表面的互连图案实现电连接，从而得到一个三维安装结构。由于每个半导体器件的平面尺寸比过去要小，所以与过去相比，这一三维安装结构减小了横向的扩展。
当以这种方式叠加这些装置时，有可能以与互连图案电连接的导体填充通孔。在这种情况中，从通孔暴露出来的位置处的导体实现互连图案的功能，所以不再需要形成那些互连图案，于是能容易地叠加顶、底半导体器件。
另一方面，根据本发明的一种生产半导体器件的方法包含如下步骤：
(a)在半导体基片的一个表面上形成电子元件；
(b)在半导体基片的一个表面上形成与该元件电连接的电极垫片；
(c)形成穿过该电极垫片和半导体基片的通孔；
(d)在至少是该半导体基片的另一表面、通孔的内壁和电极垫片上形成绝缘膜；
(e)在绝缘膜上形成图案，从而沿着通孔的开口边缘形成通路孔，以暴露部分电极垫片；
(f)在绝缘膜上和在通路孔内形成导体膜；以及
(g)对导体膜形成图案以形成互连图案，该互连图案把电极垫片经由通孔和通路孔电引导到半导体基片的另一表面。
通路孔是由这些步骤中的步骤(e)沿着绝缘膜中通孔的开口边缘在电极垫片上形成的。如前文解释的那样，由于这一通路孔的形成，在本发明中不需要使用通路孔电极垫片。
再有，步骤(c)(形成通孔的步骤)可以进一步包括如下步骤：
(c1)通过形成图案在电极垫片中形成第一开口；
(c2)用直径小于第一开口直径的激光束穿过第一开口进行发射，从而在包括电子元件的半导体基片中形成第二开口。
请注意，当使用这些步骤时，通孔由第一开口和第二开口确定。
根据步骤(c1)和(c2)，由于是在形成第一开口之后以其直径小于第一开口直径的激光束穿过第一开口进行发射，所以能防止该激光束接触第一开口和蒸发电极垫片材料，于是，半导体基片和电极垫片由于被蒸发的材料使其电连接的危险性减小了。
再有，根据上述步骤，得到这样一种结构，在其中第一开口的直径大于第二开口的直径。如已解释的那样，这一结构的优点是足以保证在电极垫片和半导体基片之间在其通孔的侧壁处的绝缘性。
再有，在步骤(c1)和(c2)之间可以包括一个研磨半导体基片另一表面的步骤，以减小半导体基片的厚度。
根据这一点，由于在形成第二开口之前半导体基片的厚度被减小，便有可能以短时间发射激光束来形成第二开口，从而减小了由于激光束的发射引起的对半导体基片的热损伤。再有，由于激光束的工作深度变浅，所以减小了由激光束造成的材料蒸发量，从而减小了蒸发以及在通孔中沉积的材料量。由于这一点，有可能清洁地形成通孔。
再有，步骤(e)(在绝缘膜中形成通路孔的步骤)可以用激光束在绝缘膜上开口来实现。
特别是，当形成环形通路孔时，最好是在绝缘膜上发射环形激光束。这样做的理由是，当发射环形激光束时，使激光束的转动轴在通孔处对位，便足以完成激光源和绝缘膜的定位，由此得到的好处是与对每个点定位并一次对一点发射激光束的情况相比缩短了过程的时间。
再有，本发明不限于发射环形激光束。当用激光束形成通路孔时，步骤(b)(形成电极垫片的步骤)可以包括如下步骤：
(b1)形成包含第一金属的底电极垫片，以及
(b2)形成包含第二金属的顶电极垫片，该第二金属的熔点高于底电极垫片上的第一金属的熔点。
根据这些步骤，该电极垫片成为底电极垫片和顶电极垫片的双层结构。再有，底电极垫片受到熔点较高的顶电极垫片的保护。
当用激光束在绝缘膜中形成通路孔时，激光束得要穿过该绝缘膜，但是，如上文解释的那样，由于高熔点的顶电极垫片所给予的保护，从而使穿过绝缘膜的激光束免予也穿过电极垫片。
图1A、1B和1C是根据本发明一个最佳实施例的半导体器件的截面图。图1B是图1A的圆圈1B中的区域的放大图，而图1C是图1B的圆圈1C中的区域的放大图。
如图中所示，半导体器件215具有硅基片201(半导体基片)。这一硅基片201的一个表面201a形成半导体元件形成层202，在其中构建晶体管或其他电子元件。再有，半导体元件形成层202有一个电极垫片211在其上面。尽管没有画出，电极垫片211是与半导体元件形成层202中的元件电连接的。电极垫片211和硅基片201有元件形成层202插在它们之间。参考数字204指出一个钝化层，用于保护半导体元件形成层202。该层包含例如SiO2。
参考数字212指出一个穿过电极垫片211和硅基片201的通孔。在它的内壁上形成SiO2膜209(绝缘膜)。还在硅基片201的另一表面201b上和在电极垫片211上形成SiO2膜209。
在电极垫片211上的SiO2膜209具有通路孔209a，这是本发明的特征性特性。电极垫片211和SiO2膜上的互连图案214通过这一通路孔209a实现电连接。
图2A至2D是图1A至1C所示半导体器件的平面图，是从图1A的箭头A方向看到的(从硅基片201的一个表面201a看到的)，显示出通路孔209a的各种实例。请注意，在这些图中，为例于观察通过209a，略去了互连图案214。
通路孔209a由互连图案214电引导出底电极垫片211，从而自然地形成于电极垫片211上。向电极垫片211提供的是已存在的半导体器件。就是说，在本发明中互连图案214电连接于已存在的电极垫片211。没有象相关技术中那样提供和连接单独的通路孔电极垫片。
如图2A中所示，所提供的通路孔209a是沿着通孔212开口边缘的环形通路孔，从而保证有足够的开口区域用于可靠地电连接互连图案214，所以不需要像过去那样单独提供通路孔电极垫片。
这样，在本发明中，由于不需要通路孔电极垫片，使半导体器件215的平面尺寸能做得比过去少了那个通路孔电极垫片的量。
请注意，如图2A中所示，电极垫片211的平面形状基本上是正方形，每个侧边的长度为例如100μm。然而，电极垫片211的平面形状和大小不限于这些。电极垫片211的平面形状和尺寸可以自由地设定。环形通路孔209a的宽度是例如5至10μm左右，但本发明不限于此。
代替图2A的环形通路孔209a，甚至有可能由图2B至2D所示通路孔209a来得到同样的好处。
图2B是提供沿通孔212开口边缘的弧形通路孔209a的举例。弧形通路孔209a不需要是单一孔。有可能提供多个孔，如图2C中所示。
图2D是提供沿通孔212开口边缘的多个点形通路孔209a的举例。
通路孔209a的形状不限于上述那些。重要的是沿着通孔212的开口边缘提供通路孔209a。利用按这种方式提供的通路孔209a，能得到本发明的上述好处。
再参考图1B。通孔212由第一开口208和第二开口201C确定的。其中，第一开口208是通孔电极垫片211的那部分，而第二开口201C是穿过硅基片201的那部分。
在本发明中，第一开口208的直径R1被做成大于第二开口201C的直径R2。具体地说，R1约为50至70μm，而R2被做成小于R1，或者约25至50μm。重要的是，R1＞R2。本发明不限于上述数据。
根据这一结构，与直径R1和R2相同的情况相比，有可能延长第一开口208和第二开口201C的近开口端208a和201d之间的距离D1(图1C)。所以，有可能保证在电极垫片211和硅基片201之间在通孔212的侧壁处有足够的绝缘。请注意，当绝缘性不是一个特别的问题时，直径R1和R2也可做成相同的。
在图示的例子中，第二开口201C形成削尖的形状，但如下文解释的那样，这是由于用激光束形成第二开口201C的结果。该形状不限于削尖的一种。例如，即使形成直立形第二开口201C，也能得到本发明的那些好处。
再有，在图示的例子中，通孔212是空的，但如图10中所示，还可能以一个与互连图案214电连接的导体217填充通孔212。作为这种情况中的导体217，它是例如铜。
另一方面，如果注意到图1A中所示互连图案，它是在SiO2膜209上形成并穿过通孔212延伸到硅基片201的另一表面201b。互连图案214的作用是经由通路孔209a和通孔212把电极垫片211与另一表面201b电连接。
以这种方式引导出的互连图案214的预定位置具有焊料块210作为外部连接端子。然而，这些外部连接端子不限于焊料块210。也可以使用柱状块或其他已知的外部连接端子。
在焊接块210紧靠在母板(未画出)端子垫片的状态下使焊料块210软熔(reflow)，从而使半导体器件215电连接和机械连接到母板上。
半导体器件215可以按这种方式单独使用，或者如上文解释的那样叠加使用。
图3是半导体器件215的平面图，是从图1A的A侧看到的。
在表面201a上形成的互连图案214具有端子部分214a。所提供的端子部分214a把电极垫片211电引导到硅基片201的表面201a。当垂直叠加多个半导体器件215时，正是由半导体器件215提供的焊料块210这一部分被焊接在一起。然而，当不需要叠加时，则不需要提供端子部分214a。
以这种方式叠加的半导体器件215的截面图示于图4。如图4中所示，每个顶半导体器件和底半导体器件215的相对表面的互连图案214通过焊料块210实现电连接。这种结构是由叠加多个半导体器件得到的三维安装结构。每个半导体器件215的平面尺寸小于相关技术中的情况，所以在这一三维结构中，与相关技术相比有可能保护减小横向扩展。这对近年来追求的使半导体组件具有更高的密度和更小的尺寸是有贡献的。
请注意，当如图10所示以导体217填充通孔212时，从通孔212的开口212a暴露出来的导体部分217a能用于代替端子部分214a，于是端子部分214a和互连图案214在具有焊料块210处的部分便不需要了，而且半导体器件215能容易地被叠加。图11中给出以这种方式叠加的情况中半导体器件215的截面图。
下面将参考图5A至5Q解释上述半导体器件215的生产方法。图5A至5Q是在不同生产步骤中半导体器件的截面图。
首先，如图5A中所示，准备一个硅基片201(半导体基片)。这一硅基片201是为得到大量半导体器件所使用的基片(晶片)。
接下来，如图5B中所示，在硅基片201的一个表面201a上形成一个晶体管或其他电子元件。在该图中，参考数字202显示一个半导体元件形成层，在那里形成半导体元件。
接下来，如图5C中所示，在电子元件形成层202上形成一个含有铝(第一金属)的膜(未画出)，这个膜被形成图案，以构成底电极垫片203。底电极垫片203的厚度约1μm。请注意，不用铝而用铜构成底电极垫片203也是可能的。
由于底电极垫片203和硅基片201有半导体元件形成层202***它们之间，所以底电极垫片203位于硅基片201之上但不与硅基片201接触。再有，所形成的底电极垫片203与半导体元件形成层202中的一个互连层电连接，尽管图中没有具体显示出来。
接下来，如图5D中所示，底电极垫片203和半导体元件形成层202在它们上面形成含有SiO2等的钝化层204。然后对这一钝化层204形成图案，以形成开口204a，在那里暴露出底电极垫片203。
请注意，能从半导体制造商那里得到处于图5D中所示状态的产品。如图5D中所示，所形成的带有底电极垫片203或半导体元件形成层202及钝化层204等的半导体基片201是通常由半导体制造商生产的通用基片。底电极垫片203原本是用作导线连接或焊接外部连接端子(凸块等)的电极垫片(在相关技术举例中的主电极垫片110)。
接下来，如图5E中所示，在钝化层204以及底电极垫片203的被暴露表面上形成含有Cr(铬)的馈电层205a。馈电层205a是由例如溅射形成的。
接下来，如图5F中所示，在馈电层205a上涂敷第一光致抗蚀剂206。然后第一光致抗蚀剂206被适当地曝光和显影，形成第一抗蚀剂开口206a，与钝化层204的开口204a重叠。
接下来，如图5G中所示，将暴露在第一抗蚀剂开口206a中的馈电层205a浸入电镀溶液(未画出)中，在这种状态下向馈电层205a供给电流，从而形成电镀的铜层205b。
接下来，如图5H中所示，去掉第一光致抗蚀剂206，然后有选择地蚀刻先前在第一光致抗蚀剂206下形成的馈电层205a以便去掉它。利用到此为止的各步骤，完成了含有馈电层205a和电镀铜层205b的顶电极垫片205。顶电极垫片205的厚度约为1至25μm。
请注意，顶电极垫片205主要含有铜(第二金属)，它熔点高于构成底电极垫片203的铝(第一金属)。
再有，在本实施例中，底电极垫片203和顶电极垫片205形成电极垫片211。
接下来，如图5I中所示，在钝化层204上和电极垫片211的暴露表面上形成第二光致抗蚀剂207。再有，光致抗蚀剂207被曝光和显影，形成暴露电极垫片211的第二开口207a。
接下来，如图5J中所示，光致抗蚀剂207用作蚀刻掩模以使电极垫片211形成图案并在电极垫片211中形成第一开口208。在这种情况中的蚀刻是例如化学蚀刻或等离子体蚀刻。请注意，第一开口的直径R1约50至70μm，但应根据电极垫片211的直径适当地设置。
接下来，如图5K中所示，硅基片201的另一表面201b被研磨以把硅基片201的厚度减至大约50至150μm。通过这一步骤，得到的好处是其后完成的半导体器件变薄了，但当半导体器件不必做得薄时，这一步骤可以略去。
接下来，如图5L中所示，其直径小于第一开口208的直径R1的激光束穿过第一开口208发射。作为激光的一个例子，有UV激光、YAG激光、或激元(excimer)激光。被激光束撞击的部分蒸发，从而在硅基片201中形成第二开口201C。这个第二开口201C的直径R2约为25至50μm。再有，通孔212由第一开口208和第二开口201C确定。
在形成第一开口208之后，用其直径小于直径R1的激光束进行射击，从而使激光束免于接触第一开口208和蒸发电极垫片211的材料(铝或铜)，从而使蒸发的材料沉积在通孔212的侧壁和使硅基片201与电极垫片211电连接的危险性减小。
此外，得到了一个结构，其中第一开口208的直径R1大于第二开口201C的直径R2。如上文解释的那样，这一结构的好处是能足以保证在通孔212的侧壁处电极垫片211和硅基片201之间的绝缘。
再有，由于在形成第二开口201C之前在图5K的步骤减小了硅基片201的厚度，因此有可能以短时间激光束射击形成第二开口201C，于是能减小由于激光束造成的对硅基片201的热损伤。
再有，由于激光束的工作深度变浅，使被激光束蒸发的硅量减小，于是减小了被蒸发和在通孔212中沉积的硅量。由于这一点，有可能清洁地形成通孔212。
请注意，当热损伤或硅在通孔212中的沉积不是一个问题时，图5K的步骤(减小硅基片201厚度的步骤)可以略去。
再有，尽管图中所示第二开口201C是削尖的，这是因为由聚焦透镜(未画出)把激光束聚焦到一点而不是使用平行光激光束造成的。第二开口201C并不一定要是削尖形状的。例如，即使第二开口201C形成直立形状，也能得到本发明的优点。
再有，如图5L中所示，可以从硅基片201的另一表面201b发射激光束而不是穿过第一开口208发射激光束，由此来形成第二开口201C。即使当这样做时，也同样可能防止被激光蒸发的硅沉积在电极垫片211上。
还有，可在图5K和图5L的步骤之间进行图9中所示步骤。在这一步骤中，在钝化层204上，在电极垫片211上，在第一开口208的侧壁上，以及在从第一开口208暴露出来的半导体元件形成层202上，形成SiO2膜或其他保护膜216。在进行图5L的激光处理时，如果由于激光束而发生碎屑或毛刺，则把它们清除掉(等离子体清除或化学清除)。如果如上述那样形成了保护膜216，则可防止在清除时造成电极垫片211或钝化层204受损伤。
在形成通孔212之后，进行图5M中所示步骤。在这一步骤中，至少在半导体基片201的另一表面201b上，在通孔212的内壁上，以及在电极垫片211上，形成SiO2膜209(绝缘膜)。SiO2膜209是通过例如化学汽相淀积(CVD)形成的。
请注意，如图所示，为在半导体基片201的两个主表面上形成SiO2膜209，例如，首先可以只在半导体基片201的表面201a上和在通孔212的侧壁上形成SiO2膜209，然后在另一表面201b上形成SiO2膜209。
接下来，如图5N中所示，对SiO2膜209形成图案，从而沿着通孔212的开口边缘形成通路孔209a暴露部分电极垫片211。通路孔209a的形状如在已经解释过的图2A至2D中所示。
作为形成图2A至2D中所示任何一个通路孔209a的方法，例如，可在SiO2膜209上形成具有与那个形状对应的开口的抗蚀剂(未画出)，并通过这一开口有选择地蚀刻SiO2膜。在那时使用的蚀刻技术是例如化学蚀刻或等离子体蚀刻。
作为另一种方法，可以在应该形成通路孔209a的位置向SiO2膜发射激光束，使那部分蒸发，从而形成图2A至2D的任何一个中所示通路孔209a。
具体地说，为形成如图2A中所示环形通路孔209a，用激光束穿孔是适当的。如图6中所示，这种“穿孔”方法是从一个激光源发射激光束并围绕它的轴线转动激光束，从而使该激光束在SiO2膜209上画出一个环形。
根据这一点，当按环形射击激光束时，只要把转动轴与通孔212对齐，便能完成激光源和SiO2膜209的定位，所以与每点定位并逐点射击激光束的情况相比，其好处是缩短了过程的时间。
请注意，射击激光束的方法不限于穿孔。例如，还可能放置一个遮光掩模(未画出)阻止激光束，其上有一个形状与通路孔209a对应的窗口，由激光束穿过该窗口来打开通路孔209a。
这里，如先前在图1B中所示，由于电极垫片211被做成双层结构，有底电极垫片203和顶电极垫片205，所以具有下述好处，不论射击激光束的方法如何。
通路孔209a是互连图案213与电极垫片211电连接的地方，所以，为了保证可靠的连接，它必须穿过整个通路。所以，当形成通路孔209a从而穿过整个通路时，射击激光束的功率和时间至少要让激光束穿过SiO2膜209。在那时，如图7A和7B中所示，顶电极垫片205的部分205C也最终被激光束蒸发。然而，底电极垫片203受到顶电极垫片205的保护，所以激光束将不会穿过底电极垫片203和到达硅基片201。特别是，主要由铜做成的顶电极垫片205甚至比主要由铝做成的底电极垫片203的熔点高，所以底电极垫片203能被有效地保护。
再有，即使当底电极垫片203由铜构成时，也可能通过增大顶电极垫片205的厚度来保护底电极垫片203免受激光束。就是说，即使当底电极垫片203和顶电极垫片205为相同材料时，通过形成厚的顶电极垫片205和把电极垫片211做成这种双层结构，能保护底电极垫片203免受激光束。
当然，如果调节激光束功率和射击时间，从而使底电极垫片205不被穿透，则形成顶电极垫片205的步骤(图5E至5H的步骤)便没有必要。类似地，当以蚀刻形成通路孔209a时，形成顶电极垫片203的步骤是不必要的。
在形成通路孔209a之后，进行图5O中所示步骤。在这一步骤中，在SiO2膜209上和在通路孔209a中形成导体膜213。导体膜213的厚度约1至20μm。
如图5P中所示，导体膜213包含由溅射形成的Cr(铬)膜213a、也由溅射在它上面形成的铜膜213b以及使用Cr(铬)膜213a和铜膜213b作为馈电层形成的电镀铜膜213c。然而，导体膜213的结构不限于这样。例如，也可能由溅射形成铝膜并用这铝膜作为导体膜213。另一种作法是，可能由溅射形成Cr(铬)膜，然后由无电涂敷或电镀在Cr(铬)膜上形成Cu(铜)、Ni(镍)、Au(金)或其他膜，用作导体膜213。
请注意，在图示的例子中，通孔212是中空的，但本发明不限于此。例如，也可能如图10的放大截面图所示，通过应用厚电镀铜膜213c，以含铜导体217填充通孔212的内部。
填充方法不限于上述方法。例如，也可能形成导体膜213使其厚度达到约1至20μm，然后形成一个抗镀层(plating resist layer)，该层有一个开口只暴露通孔212的侧壁，并以电解铜镀敷该侧壁，从而以铜填充通孔212。在这一方法中，导体膜213没有变厚，所以有可能在其后的步骤中对导体层213精细地形成图案。请注意，不管用什么方法，导体217应与导体膜213电连接。
接下来，将解释不填充导体217的情况，但即使当填充导体217的时候也可使用同样的步骤。
在形成导体膜213之后，如图5Q中所示，对导体膜213形成图案，以形成互连图案214。互连图案214是在硅基片201的两个主要表面201a和201b上形成的。这两个主要表面201a和201b上的互连图案214通过通孔212电连接。
接下来，如图1A中所示，对硅基片201的另一表面201b上的互连图案214的预定位置提供焊料块210用作外部连接端子，然后该基片被切块，从而完成如图1A所示的半导体器件。
所完成的半导体器件215可以单独安装在母板(未画出)上，或者可以叠加。
当把它们叠加时，如在图3中解释的那样，在互连图案214处提供端子部分214a。如图8中所示，准备了多个已完成的半导体器件215。
接下来，如图4中所示，在焊料块210紧靠在底半导体器件215的端子部分214a的状态下使焊料块210软熔。在软熔之后，焊料块210的温度下降，从而完成含有大量叠加的半导体器件215的有三维安装结构的半导体模块。
再有，当以导体217填充通孔212时，如图11中所示，从通孔212的开口212a暴露出来的部分导体217a起到上述端子部分214a的作用，于是端子部分214a和提供焊料块210的位置处的互连图案都不必要了。
概括本发明的效果，如前文解释的那样，在绝缘膜中沿着通孔的开口边缘提供通路孔，以保证通路孔有足够的开口区域和可靠地实现互连图案与电极垫片的电连接。由于这一点，在本发明中，在过去为保证通过口开口区域而使用的通路孔电极垫片变为不必要，从而能使半导体芯片的平面尺寸比过去少。
再有，通孔能做成在穿过电极垫片部分的直径大于在穿过半导体基片的部分的直径。如果这样做了，则能在通孔的侧壁足以保证电极垫片和半导体基片之间的绝缘。
尽管为了演示的目的已参考选出的特定实施例描述了本发明，但应该清楚，本领域技术人员能对其做出大量修改而不脱离本发明的基本概念的和范围。
这里公开的内容涉及日本专利申请2001-180891号(2001年6月14日提交)中包含的内容，它所公开的内容在这里明确地全部纳入作为参考。

Claims (23)

1.一种半导体器件，包含：
半导体基片；
在所述半导体基片一个表面上形成的电子元件；
在所述一个表面上形成的并与所述电子元件电连接的电极垫片；
穿过所述电极垫片和所述半导体基片的通孔；
在至少是所述半导体基片的另一表面上、所述通孔的内壁以及所述电极垫片上形成的绝缘膜；
在所述电极垫片上的所述绝缘膜中，沿所述通孔的开口边缘形成的通路孔；以及
互连图案，通过所述通孔和所述通路孔把所述电极垫片电引导到所述半导体基片的另一表面。
2.如权利要求1中提出的半导体器件，其中所述通路孔是环形的。
3.如权利要求1中提出的半导体器件，其中所述通路孔是弧形的。
4.如权利要求3中提出的半导体器件，其中提供多个所述通路孔。
5.如权利要求1中提出的半导体器件，其中所述通路孔是点形的，并提供多个所述通路孔。
6.如权利要求1中提出的半导体器件，其中所述通孔在穿过所述电极垫片部分的直径大于在穿过所述半导体基片部分的直径。
7.如权利要求1中提出的半导体器件，其中所述电极垫片有含有第一金属的底电极垫片和在所述底电极垫片上形成的含有第二金属的顶电极垫片，该第二金属的熔点比所述第一金属的熔点高。
8.如权利要求7中提出的半导体器件，其中所述第一金属是铝，所述第二金属是铜。
9.如权利要求1中提出的半导体器件，其中所述互连图案还把所述电极垫片电引导到所述半导体基片的一个表面。
10.一个半导体模块，包含多个如权利要求9中提出的半导体器件，它们叠加在一起，并通过外部连接端子使每个底半导体器件和顶半导体器件的相对表面的互连图案电连接。
11.如权利要求1中提出的半导体器件，其中所述通孔以导体填充，该导体与所述互连图案电连接。
12.一个半导体模块，包含多个如权利要求11中提出的半导体器件，它们叠加在一起，并通过外部连接端子使每个底半导体器件和顶半导体器件的相应通孔中填充的导体电连接。
13.一种生产半导体器件的方法，包含如下步骤：
在半导体基片的一个表面上形成电子元件；
在该半导体基片的所述一个表面上形成与所述电子元件电连接的电极垫片；
形成穿过所述电极垫片和所述半导体基片的通孔；
在至少是所述半导体基片的另一表面、所述通孔的内壁和所述电极垫片上形成绝缘膜；
在绝缘膜上形成图案，从而沿所述通孔的开口边缘形成通路孔，以暴露部分所述电极垫片；
在所述绝缘膜上和所述通路孔中形成导体膜；以及
对所述导体膜形成图案以形成互连图案，该互连图案把所述电极垫片经由所述通孔和所述通路孔引导到所述半导体基片的另一表面。
14.如权利要求13中提出的生产半导体器件的方法，其中
所述形成通孔的步骤包括如下步骤：
通过形成图案在所述电极垫片中形成第一开口以及
通过所述第一开口发射激光束，从而在包括所述电子元件的半导体基片中形成第二开口，该激光束的直径小于所述第一开口的直径，
所述通孔由所述第一开口和所述第二开口确定。
15.如权利要求1 4中提出的生产半导体器件的方法，其中在形成第一开口的步骤和形成第二开口的步骤之间包括一个研磨该半导体基片另一表面的步骤，以减小半导体基片的厚度。
16.如权利要求13中提出的生产半导体器件的方法，其中形成通路孔的步骤是以激光束在所述绝缘膜上开口来实现的。
17.如权利要求16中提出的生产半导体器件的方法，其中在所述绝缘膜上发射环形激光束，从而形成环形通路孔。
18.如权利要求16或权利要求17中提出的生产半导体器件的方法，其中所述形成电极垫片的步骤包括形成包含第一金属的底电极垫片和形成包含第二金属的顶电极垫片的步骤，该第二金属的熔点高于所述底电极垫片上的所述第一金属的熔点。
19.如权利要求18中提出的生产半导体器件的方法，使用铝作为所述第一金属，使用铜作为所述第二金属。
20.如权利要求13中提出的生产半导体器件的方法，其中通过形成所述互连图案的步骤形成所述互连图案，从而也把所述电极垫片电引导到所述半导体基片的所述一个表面。
21.一种生产半导体模块的方法，包含如下步骤：
准备多个由权利要求20中提出的方法生产的半导体器件，以及
通过外部连接端子电连接所述半导体器件的互连图案，从而把所述半导体器件叠加成多层。
22.如权利要求13中提出的生产半导体器件的方法，包括形成所述导体膜后以导体填充所述通孔的步骤，该导体与所述导体膜电连接。
23.一种生产半导体模块的方法，包含如下步骤：
准备多个由权利要求20中提出的方法生产的半导体器件，以及
通过外部连接端子电连接从所述多个半导体器件相应通孔的开口暴露出来的导体，从而把所述半导体器件叠加成多层。
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Families Citing this family (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030057544A1 (en) * 2001-09-13 2003-03-27 Nathan Richard J. Integrated assembly protocol
US20030059976A1 (en) * 2001-09-24 2003-03-27 Nathan Richard J. Integrated package and methods for making same
US20030153119A1 (en) * 2002-02-14 2003-08-14 Nathan Richard J. Integrated circuit package and method for fabrication
JP3972813B2 (ja) * 2002-12-24 2007-09-05 セイコーエプソン株式会社 半導体装置の製造方法
JP3696208B2 (ja) * 2003-01-22 2005-09-14 株式会社東芝 半導体装置
JP2004297019A (ja) * 2003-03-28 2004-10-21 Seiko Epson Corp 半導体装置、回路基板及び電子機器
JP2004327910A (ja) * 2003-04-28 2004-11-18 Sharp Corp 半導体装置およびその製造方法
JP2004342990A (ja) * 2003-05-19 2004-12-02 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2004349593A (ja) 2003-05-26 2004-12-09 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US20050001309A1 (en) * 2003-06-20 2005-01-06 Akinori Tanaka Printed wiring board for mounting semiconductor
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US7091124B2 (en) * 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
JP4307284B2 (ja) * 2004-02-17 2009-08-05 三洋電機株式会社 半導体装置の製造方法
EP1577948A1 (en) * 2004-03-16 2005-09-21 Irvine Sensors Corp. Stacked microelectric module with vertical interconnect vias
WO2005093827A1 (ja) * 2004-03-26 2005-10-06 Fujikura Ltd. 貫通配線基板及びその製造方法
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7232754B2 (en) * 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
DE102004031878B3 (de) * 2004-07-01 2005-10-06 Epcos Ag Elektrisches Mehrschichtbauelement mit zuverlässigem Lötkontakt
US7425499B2 (en) * 2004-08-24 2008-09-16 Micron Technology, Inc. Methods for forming interconnects in vias and microelectronic workpieces including such interconnects
SG120200A1 (en) 2004-08-27 2006-03-28 Micron Technology Inc Slanted vias for electrical circuits on circuit boards and other substrates
US7491582B2 (en) * 2004-08-31 2009-02-17 Seiko Epson Corporation Method for manufacturing semiconductor device and semiconductor device
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
JP4795677B2 (ja) * 2004-12-02 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
JP4577687B2 (ja) * 2005-03-17 2010-11-10 エルピーダメモリ株式会社 半導体装置
US7317256B2 (en) * 2005-06-01 2008-01-08 Intel Corporation Electronic packaging including die with through silicon via
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
JP4533283B2 (ja) * 2005-08-29 2010-09-01 新光電気工業株式会社 半導体装置の製造方法
JP4758712B2 (ja) 2005-08-29 2011-08-31 新光電気工業株式会社 半導体装置の製造方法
US7622377B2 (en) * 2005-09-01 2009-11-24 Micron Technology, Inc. Microfeature workpiece substrates having through-substrate vias, and associated methods of formation
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
JP5222459B2 (ja) * 2005-10-18 2013-06-26 新光電気工業株式会社 半導体チップの製造方法、マルチチップパッケージ
US7892972B2 (en) * 2006-02-03 2011-02-22 Micron Technology, Inc. Methods for fabricating and filling conductive vias and conductive vias so formed
KR100753415B1 (ko) * 2006-03-17 2007-08-30 주식회사 하이닉스반도체 스택 패키지
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7629249B2 (en) * 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
JP4312786B2 (ja) * 2006-11-02 2009-08-12 Ｏｋｉセミコンダクタ株式会社 半導体チップの製造方法
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7791199B2 (en) 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
KR101460141B1 (ko) 2007-03-05 2014-12-02 인벤사스 코포레이션 관통 비아에 의해 전면 컨택트에 연결되는 배면 컨택트를 갖는 칩
WO2009017835A2 (en) * 2007-07-31 2009-02-05 Tessera, Inc. Semiconductor packaging process using through silicon vias
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
KR101052870B1 (ko) * 2008-04-21 2011-07-29 주식회사 하이닉스반도체 관통 전극, 이를 갖는 회로 기판, 이를 갖는 반도체 패키지및 반도체 패키지를 갖는 적층 반도체 패키지
TWI389291B (zh) * 2008-05-13 2013-03-11 Ind Tech Res Inst 三維堆疊晶粒封裝結構
US8030780B2 (en) 2008-10-16 2011-10-04 Micron Technology, Inc. Semiconductor substrates with unitary vias and via terminals, and associated systems and methods
TW201114003A (en) * 2008-12-11 2011-04-16 Xintec Inc Chip package structure and method for fabricating the same
JP5471268B2 (ja) * 2008-12-26 2014-04-16 大日本印刷株式会社 貫通電極基板及びその製造方法
CN101494951A (zh) * 2009-02-18 2009-07-29 旭丽电子(广州)有限公司 印刷电路板
JP2011009645A (ja) * 2009-06-29 2011-01-13 Toshiba Corp 半導体装置及びその製造方法
JP5574639B2 (ja) * 2009-08-21 2014-08-20 三菱電機株式会社 半導体装置およびその製造方法
TWI392069B (zh) * 2009-11-24 2013-04-01 Advanced Semiconductor Eng 封裝結構及其封裝製程
JPWO2011118572A1 (ja) * 2010-03-23 2013-07-04 日本電気株式会社 半導体装置の製造方法
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
TWI446420B (zh) 2010-08-27 2014-07-21 Advanced Semiconductor Eng 用於半導體製程之載體分離方法
TWI445152B (zh) 2010-08-30 2014-07-11 Advanced Semiconductor Eng 半導體結構及其製作方法
US9007273B2 (en) 2010-09-09 2015-04-14 Advances Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
TWI434387B (zh) 2010-10-11 2014-04-11 Advanced Semiconductor Eng 具有穿導孔之半導體裝置及具有穿導孔之半導體裝置之封裝結構及其製造方法
TWI527174B (zh) 2010-11-19 2016-03-21 日月光半導體製造股份有限公司 具有半導體元件之封裝結構
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
TWI445155B (zh) 2011-01-06 2014-07-11 Advanced Semiconductor Eng 堆疊式封裝結構及其製造方法
US8853819B2 (en) 2011-01-07 2014-10-07 Advanced Semiconductor Engineering, Inc. Semiconductor structure with passive element network and manufacturing method thereof
JP5834563B2 (ja) * 2011-07-14 2015-12-24 セイコーエプソン株式会社 半導体装置の製造方法
US8541883B2 (en) 2011-11-29 2013-09-24 Advanced Semiconductor Engineering, Inc. Semiconductor device having shielded conductive vias
US8975157B2 (en) 2012-02-08 2015-03-10 Advanced Semiconductor Engineering, Inc. Carrier bonding and detaching processes for a semiconductor wafer
US8963316B2 (en) 2012-02-15 2015-02-24 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
US8786060B2 (en) 2012-05-04 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
US9153542B2 (en) 2012-08-01 2015-10-06 Advanced Semiconductor Engineering, Inc. Semiconductor package having an antenna and manufacturing method thereof
US8937387B2 (en) 2012-11-07 2015-01-20 Advanced Semiconductor Engineering, Inc. Semiconductor device with conductive vias
US8952542B2 (en) 2012-11-14 2015-02-10 Advanced Semiconductor Engineering, Inc. Method for dicing a semiconductor wafer having through silicon vias and resultant structures
US9406552B2 (en) 2012-12-20 2016-08-02 Advanced Semiconductor Engineering, Inc. Semiconductor device having conductive via and manufacturing process
US8841751B2 (en) 2013-01-23 2014-09-23 Advanced Semiconductor Engineering, Inc. Through silicon vias for semiconductor devices and manufacturing method thereof
US9978688B2 (en) 2013-02-28 2018-05-22 Advanced Semiconductor Engineering, Inc. Semiconductor package having a waveguide antenna and manufacturing method thereof
US9089268B2 (en) 2013-03-13 2015-07-28 Advanced Semiconductor Engineering, Inc. Neural sensing device and method for making the same
US8987734B2 (en) 2013-03-15 2015-03-24 Advanced Semiconductor Engineering, Inc. Semiconductor wafer, semiconductor process and semiconductor package
US9173583B2 (en) 2013-03-15 2015-11-03 Advanced Semiconductor Engineering, Inc. Neural sensing device and method for making the same
US10304765B2 (en) * 2017-06-08 2019-05-28 Advanced Semiconductor Engineering, Inc. Semiconductor device package
KR102615701B1 (ko) 2018-06-14 2023-12-21 삼성전자주식회사 관통 비아를 포함하는 반도체 장치, 반도체 패키지 및 이의 제조 방법
KR20210028801A (ko) * 2019-09-04 2021-03-15 삼성전자주식회사 반도체 소자
JP2022029308A (ja) * 2020-08-04 2022-02-17 新光電気工業株式会社 配線基板及び配線基板の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5065228A (en) * 1989-04-04 1991-11-12 Olin Corporation G-TAB having particular through hole
US5527741A (en) * 1994-10-11 1996-06-18 Martin Marietta Corporation Fabrication and structures of circuit modules with flexible interconnect layers
US5874770A (en) * 1996-10-10 1999-02-23 General Electric Company Flexible interconnect film including resistor and capacitor layers
JP2000246475A (ja) * 1999-02-25 2000-09-12 Seiko Epson Corp レーザ光による加工方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996013062A1 (en) * 1994-10-19 1996-05-02 Ceram Incorporated Apparatus and method of manufacturing stacked wafer array
JP4547728B2 (ja) * 1999-03-29 2010-09-22 ソニー株式会社 半導体装置及びその製造方法
JP4438133B2 (ja) * 1999-08-19 2010-03-24 シャープ株式会社 ヘテロ接合型バイポーラトランジスタおよびその製造方法
JP4245754B2 (ja) * 1999-11-02 2009-04-02 パナソニック株式会社 半導体装置
JP4053257B2 (ja) * 2001-06-14 2008-02-27 新光電気工業株式会社 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5065228A (en) * 1989-04-04 1991-11-12 Olin Corporation G-TAB having particular through hole
US5527741A (en) * 1994-10-11 1996-06-18 Martin Marietta Corporation Fabrication and structures of circuit modules with flexible interconnect layers
US5874770A (en) * 1996-10-10 1999-02-23 General Electric Company Flexible interconnect film including resistor and capacitor layers
JP2000246475A (ja) * 1999-02-25 2000-09-12 Seiko Epson Corp レーザ光による加工方法

Also Published As

Publication number Publication date
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US20020190375A1 (en) 2002-12-19
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EP1267401A3 (en) 2005-09-28
CN1392610A (zh) 2003-01-22
JP2002373957A (ja) 2002-12-26
US6699787B2 (en) 2004-03-02

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Granted publication date: 20080123