CH618517A5

CH618517A5 -

Info

Publication number: CH618517A5
Application number: CH870877A
Authority: CH
Inventors: Poul Munk Larsen
Original assignee: Danfoss As
Priority date: 1976-08-18
Filing date: 1977-07-14
Publication date: 1980-07-31
Also published as: NO145635C; DK365677A; JPS6048691B2; GB1588182A; NO145635B; DE2637107C2; US4144753A; FR2362401B2; SE7709277L; JPS5323663A; NL7708711A; IT1126792B; FR2362401A2; SE418014B; DE2637107B1; CA1099384A; NO772573L

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Ermitteln der Schall- und/oder der Strömungsgeschwindigkeit, mittels Ultraschall, bei der die Ankunftszeit eines Ultraschallsignals bestimmt wird, mit einer Ankunftsverzögerungs-einrichtung, die eine an den Anfang des empfangenen Signals anschliessende Ankunfts-Verzögerungszeit festlegt und an deren Ende ein Ankunfts-Verzögerungssignal abgibt, indem das empfangene Ultraschallsignal gleichgerichtet, zumindest der . erste Teil der Hüllkurve des gleichgerichteten Ultraschallsignals in ein etwa linear ansteigendes Signal umgeformt und dieses einem Schwellwertdetektor zugeführt wird, der bei Erreichen des Schwellwerts die Abgabe des Ankunfts-Verzögerungssi-gnals veranlasst, mit einer Nulldurchgangs-Auswahleinrichtung, die aus einem vom empfangenen Ultraschallsignal abgeleiteten Rechtecksignal den dem Ankunfts-Verzögerungssignal folgenden Nulldurchgang der einen Durchgangsrichtung, auswählt, mit einem Taktgeber, der ein gegenüber dem Sendezeitpunkt etwa um die erwartete Laufzeit des Ultraschallsignals versetztes Bezugssignal abgibt, mit einer Bezugs-Verzögerungseinrich-tung, die eine an den Zeitpunkt des Bezugssignals anschliessende Bezugs-Verzögerungszeit festlegt und an deren Ende ein Zeitvergleichssignal abgibt, und mit einem Ankunftszeitdetektor, der den Nulldurchgang mit dem Zeitpunkt des Zeitvergleichssignals vergleicht, unter Verwendung eines Phasendetektors, der die Phasenlage des Ankunfts-Verzögerungssignals mit Bezug auf einen Nulldurchgang der anderen Durchgangsrichtung, des Rechtecksignals feststellt, und bei zu frühem Auftreten des Ankunfts-Verzögerungssignals Frühsignale und bei zu spätem Auftreten Spätsignale abgibt, und einer auf die Ankunfts-Verzögerungseinrichtung wirkenden Regeleinrichtung, die in Abhängigkeit von der Phasenlage die Ankunfts-Verzögerungszeit im Sinne einer Verschiebung des Ankunfts-Verzögerungssignals in Richtung auf den letztgenannten Nulldurchgang ändert und einen Integrator aufweist, dem die Frühsignale mit dem einen und die Spätsignale mit dem entgegengesetzten Vorzeichen zugeführt werden und dessen Ausgangsspannung als Steuerspannung zur Änderung der Ankunfts-Verzögerungszeit dient.

Mit dieser Schaltungsanordnung lässt sich die Ankunftszeit des Ultraschallsignals ausserordentlich genau festlegen, so dass sich auch entsprechend hohe Genauigkeiten bei den zu messen

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den physikalischen Grössen ergeben. Hierzu trägt entscheidend bei, dass das Ankunfts-Verzögerungssignal einer Flanke des Rechtecksignals nachgeführt wird und daher der nächste Nulldurchgang des Rechtecksignals mit grosser Sicherheit ermittelt werden kann.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung dieser Art in der Weise zu verbessern, dass ihre Arbeitsweise durch zeitweilige Unterbrechungen des empfangenen Ultraschallsignals möglichst wenig beeinträchtigt wird.

Diese Aufgabe wird erfindungsgemäss gelöst durch eine Rückstellvorrichtung, die anspricht, wenn die Ausgangsspannung des Integrators einen vorbestimmten postitiven und/oder negativen Grenzwert erreicht und dann die Ausgangsspannung gegen Null führt.

Wenn das empfangene Ultraschallsignal unterbrochen oder gestört ist, z.B. durch eine Störung im elektrischen System oder durch Lufteinschlüsse in einer strömenden Flüssigkeit, entfallen auch Teile des Rechtecksignals bzw. auch das Ankunfts-Verzö-gerungssignal. Es ist daher nicht mehr möglich, das Ankunfts-Verzögerungssignal der erwähnten Flanke des Rechtecksignals nachzuführen. Die dann dem Integrator zugeführten Eingangssignale sind zufälliger Natur und können beispielsweise dem zuletzt abgegebenen richtigen Früh- oder Spätsignal entsprechen oder beide dauernd den gleichen Wert, jedoch mit einem etwas unterschiedlichen Spannungspótential haben. Auf jeden Fall besteht die Gefahr, dass der Integrator durch diese Eingangssignale bis in seinen Sättigungsbereich gesteuert wird. Sobald dann wieder normale Verhältnisse auftreten, ist es äusserst schwierig oder sogar ausgeschlossen, das Ankunfts-Verzögerungssignal wieder an die Flanke des Rechtecksignals heranzuführen.

Durch die Verwendung der Rückstellvorrichtung wird unter allen Umständen verhindert, dass der Integrator in den Sättigungsbereich gelangt. Vielmehr wird jeweils vor Erreichen des Sättigungsbereichs die Integrationsrichtung umgekehrt. Damit ist sichergestellt, dass beim erneuten Einsetzen des Normalbe-triebs der Integrator sich in einem Arbeitsbereich befindet, in dem sich die Flanke der Rechteckspannung befindet und in dem er ungehindert in beiden Richtungen integrieren und damit das Ankunfts-Verzögerungssignal nachführen kann.

Mit besonderem Vorteil ist ein Signalgeber vorgesehen, der dem Integrator ein vorbestimmtes Eingangssignal, das die Ausgangsspannung des Integrators in Richtung auf Null verändert, zuführt und dass die Rückstellvorrichtung beim Ansprechen ein Rückstellsignal erzeugt, das den Signalgeber für eine gewisse Zeit wirksam macht. Hierdurch wird auf einfache Weise die Integrationsrichtung umgekehrt und die Ausgangsspannung gegen Null geführt.

Bei einem bevorzugten Ausführungsbeispiel weist die Rückstellvorrichtung zwei Zweige auf, von denen der erste beim Unterschreiten eines negativen Grenzwerts ein erstes Rückstellsignal und derzweite beim Überschreiten eines positiven Grenzwerts ein zweites Rückstellsignal abgibt, und der Signalgeber legt beim Auftreten des einen Rückstellsignals Eingangsimpulse an den invertierenden Eingang des Integrators und beim Auftreten des anderen Rückstellsignals Eingangsimpulse an dessen nicht-invertierenden Eingang. Auf diese Weise werden der positive und der negative Sättigungsbereich ausgeschlossen.

Vorzugsweise ist dafür gesorgt, dass der Signalgeber während der Dauer des Rückstellsignals wirksam ist und die Rückstellvorrichtung eine Ansprech-Hysterese aufweist, aufgrund deren das Rückstellsignal aufrechterhalten bleibt, bis die Ausgangsspannung des Integrators annähernd Null ist. Dies hat zur Folge, dass der Integrator grundsätzlich und unabhängig von anderen Einflüssen etwa in die Mitte seines Regelbereichs zurückgeführt wird, wenn er eine seiner Grenzen erreicht hat.

Der Signalgeber kann den Phasendetektor aufweisen, wenn dieser mindestens einen zusätzlichen Eingang für ein Rückstellsignal hat und bei dessen Auftreten nur noch Früh- oder Spätsignale abzugeben vermag. Man benötigt dann für den Signalge-5 ber keine zusätzliche Baueinheit.

Wenn der Phasendetektor einen D-Flipflop aufweist, dessen Vorbereitungseingang oder Dateneingang das Rechtecksignal und dessen Takteingang das Ankunfts-Verzögerungssignal zugeführt wird und an dessen einem Ausgang die Frühsignale 10 und an dessen anderem Ausgang die Spätsignale abgegeben werden, kann dies beispielsweise dadurch geschehen, dass der D-Flipflop einen Lösch-Steuereingang und einen Einstell-Steuereingang aufweist, welchen jeweils eines der beiden Rückstellsignale zuführbar ist.

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Es empfiehlt sich, in jedem Zweig der Rückstellvorrichtung einen Vergleicher mit Hysterese in der Form eines Differenzverstärkers mit Rückführung vorzusehen, dessen einem Eingang die Ausgangsspannung des Integrators und dessen anderem Eingang ein festes Bezugssignal zuführbar ist. Der positive und der negative Arbeitsbereich des Integrators werden dann auf einfache Weise getrennt überwacht.

Die Erfindung wird nachstehend anhand eines in der Zeichnung dargestellten Ausführungsbeispiels naher erläutert, und zwar zeigt:

Fig. 1 einen Ausschnitt aus einer Schaltungsanordnung wie sie z.B. im Hauptpatent 612 764 beschrieben ist, und

Fig. 2 den zeitlichen Verlauf einiger Signale.

Das z.B. gemäss der CH-PS 612 764 empfangene Ultra-30 schallsignal wird durch Verstärkung zu einem Rechtecksignal S12 gleicher Frequenz umgewandelt. Ausserdem wird durch Gleichrichtung und Glättung eine Hüllkurve S49 erzeugt, die einem Differentiator 55 zugeleitet wird. Dieser besteht vorzugsweise aus einem Rampenverstärker, bei dem die Anstiegsge-35 schwindigkeit des Ausgangssignals begrenzt ist. Daher wird am Ausgang 56 ein Signal S56 abgegeben, das eine konstante Anstiegsgeschwindigkeit hat. Dieses Ausgangssignal S56 wird einem Schwellwertdetektor 57 mit einem über den Eingang 58 zugeführten festen Schwellwert verglichen. Beim Erreichen die-4(| ses Schwellwerts wird ein Schwellwertsignal S59 an den Setzeingang C eines D-Flipflop 60 gelegt, der demnach an seinem Ausgang Q solange ein Ankunfts-Verzögerungssignal S14 abgibt, bis eine Rückstellung durch ein Rückstellsignal S41 erfolgt.

45 Das Ankunfts-Verzögerungssignal S14 wird dem Takteingang C eines D-Flipflop 61 zugeführt, dessen Vorbereitungseingang D mit dem Rechtecksignal S12 versorgt wird. Infolgedessen treten am Ausgang Q ein Frühsignal S16 und am Ausgang Q ein Spätsignal S17 auf, die in NAND-Gliedern 62 bzw. 63 mit so dem Ankunfts-Verzögerungssignal S14 verknüpft werden und daher als Impulse S62 und S63 etwa konstanter Ladung einem Integrator 64 zugeführt werden. Hierbei werden die Frühsignal-Impulse S62 dem invertierenden und die Spätsignal-Impulse S63 dem nichtinvertierenden Eingang des Integrators 64 zuge-. 55 leitet. Wenn das Ankunfts-Verzögerungssignal S14 nicht genau mit der Hinterkante eines Impulses des Rechtecksignals S12 übereinstimmt, überwiegt die Anzahl der Früh- oder Spätsignale und die Grösse der Steuerspannung S19 am Ausgang des Integrators 64 ändert sich. Diese Ausgangsspannung wird dem 60 nicht-invertierenden Eingang des Rampenverstärkers 55 zugeleitet mit der Folge, dass die Ausgangsspannung S56 parallel zu sich nach oben oder unten verschoben wird. Hierdurch ändert sich der Schnittpunkt mit dem Schwellwert S58 und daher der Zeitpunkt des Schwellwertsignals S59 und des Ankunfts-Verzö-65 gerungssignals S14 solange, bis das letztgenannte Signal wieder mit der abfallenden Flanke des Rechtecksignals S12 übereinstimmt. Der D-Flipflop 61 bildet daher einen Phasendetektor, mit dessen Hilfe die durch den Integrator 64 gebildete Regel

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einrichtung 18 derart gesteuert wird, dass in einem nicht veranschaulichten Nullpunktdetektor der auf das Auftreten des Ankunfts-Verzögerungssignals folgende Nulldurchgang des Rechtecksignals S12 mit grosser Genauigkeit festgestellt werden kann. 5

In Fig. 2 ist diese Arbeitsweise nochmals veranschaulicht. Das Ankunfts-Verzögerungssignal S14 wird bezüglich der Verzögerungszeit ta so gesteuert, dass es möglichst genau mit der abfallenden Flanke a des Rechtecksignals S12 zusammenfällt. Dann kann der nächste Nulldurchgang, der durch die anstei- 10 gende Flanke b bestimmt ist, genau delektiert werden. Das Rampensignal S56 wird mit Hilfe der Steuerspannung S19 in Pfeilrichtung aufwärts oder abwärts verlagert, so dass der Schnittpunkt mit dem Schwellwert S58, der das Ankunfts-Verzögerungssignal S14 bestimmt, mit einer Flanke a überein- 15 stimmt.

Wenn durch irgendeinen Fehler das Rechtecksignal S12 und das Ankunfts-Verzögerungssignal S14 fehlen, ist ein üblicher Vergleich nicht möglich. Der Phasendetektor 15 wird nicht angesteuert ; die NAND-Glieder geben dauernd Ausgangssi- 211 gnale S62 und S63 mit dem Wert 1 ab. Aufgrund von Spannungsunterschieden bei diesen Signalen geht der Integrator vom zuletzt vorhandenen Intergrationswert aus in eine Endlage, die durch seine Sättigung bestimmt ist. In Fig. 2 sind diese beiden Zustände als S56 min bezeichnet. 25

Wenn nun das Ultraschallsignal wieder normal empfangen wird, das Rechtecksignal S12 vorhanden ist und das Ankunfts-Verzögerungssignal S14 auftritt, würde der Phasendetektor 15 im Fall von S56 max Spätsignale S17 abgeben, damit die benachbarte abfallende Flanke al erreicht wird ; dies ist nicht 30 möglich, weil sich der Integrator 64 bereits im Sättigungszustand befindet. Im Fall S56 min versucht der Phasendetektor 15 durch Abgabe von Frühsignalen den zeitlichen Anschluss an die abfallende Flanke a2 zu finden ; auch dies ist nicht möglich, weil sich der Integrator 64 im Sättigungszustand befindet. 35

Um dieser Gefahr zu entgehen, ist erfindungsgemäss dafür gesorgt, dass der durch das Ausgangssignal S19 definierte Ausgangspunkt des Signals S56 einen unteren Grenzwert Gl nicht unterschreiten und einen oberen Grenzwert G2 nicht überschreiten kann. Vielmehr wird, wenn dieser Grenzwert erreicht 40 wird, die Integrationsrichtung des Integrators 64 so gesteuert,

dass sich die Ausgangsspannung S19 auf Null zu bewegt. Dem dient die nachstehend beschriebene Schaltung.

Diese Schaltung umfasst eine Rückstellvorrichtung 100, die zwei Zweige 101 und 102 aufweist. Die Eingänge 103 und 104 45 der beiden Zweige werden mit dem Steuersignal S19, also der Ausgangsspannung des Integrators 64 versorgt. Der Ausgang 105 des ersten Zweiges 101 ist an einen Lösch-Steuereingang CLR, der Ausgang 106 des zweiten Zweiges 102 an einen Einstell-Steuereingang PR des D-Flipflop 61 angeschlossen. 5(1 Die entsprechenden Rückstellsignale S105 und S106 sind normalerweise als Spannung vorhanden, die jedoch zur Beeinflussung des D-Flipflop 61 zu Null wird.

Beide Zweige haben eine Hysterese. Beim Zweig 101 wird das Rückstellsignal S105 zu Null, wenn die Steuerspannung S19 55 den Grenzwert Gl unterschreitet. Das Umschaltsignal S105 bleibt dann Null, bis die Steuerspannung S19 zu Null geworden ist. Dann geht sie wieder auf ihren Normalwert zurück. In ähnlicher Weise geht das Rückstellsignal S106 auf Null, wenn die Steuerspannung S19 den Grenzwert G2 überschreitet. Sie behält diesen Wert, bis die Steuerspannung S19 zu Null geworden ist.

Ein Beispiel für den Aufbau eines solchen Zweiges 101 und 102 ist in den gestrichelten Blöcken der Fig. 1 dargestellt. Im Zweig 101 ist ein als Vergleicher geschalteter Differenzverstärker 107 mit offenem Kollektorausgang veranschaulicht, dessen invertierender Eingang an Masse liegt. Der nicht-invertierende Eingang ist über einen Widerstand 108 mit dem Eingang 103 verbunden. Ausserdem ist eine Rückführung mit einem Widerstand 109 vorgesehen. Der Ausgang ist ferner über einen Widerstand 110 an einen Grenzwert von + 5V angeschlossen. Sobald die Eingangsspannung einen Wert von — 5V unterschreitet, wird das Umschaltsignal S105 zu Null. Wegen der Rückkopplung bleibt dieser Zustand erhalten, bis am Eingang wieder die Spannung Null erreicht ist. Im Zweig 102 ist ein Differenzverstärker 111 vorgesehen, dessen invertierender Eingang über einen Widerstand 112 mit dem Eingang 104 verbunden ist. Der nicht-invertierende Eingang ist über einen zweiten Widerstand 113 mit dem invertierenden Eingang und unmittelbar mit dem Ausgang 106 verbunden, der wiederum über einen Widerstand 114 an einer den Grenzwert G2 bestimmenden, festen Spannung liegt. Wenn die Eingangsspannung ± 5 V erreicht, schaltet der Verstärker 111 seinen Ausgang auf Null. Ein Rückschalten ist dann erst möglich, wenn am Eingang 104 wieder 0V erreicht sind.

Durch die Rückstellsignale S105 und S106 wird der D-Flipflop 61 Teil eines Signalgebers, der dem Integrator 64 vorbestimmte Eingangssignale zuzuführen gestattet. Wenn der Lösch-Steuereingang CLR das Signal 0 zugeführt erhält, wird der Ausgang Q für die Frühsignale S16 auf 1 und der Ausgang Q für die Spätsignale S17 auf 0 vorprogrammiert. Jedesmal wenn ein Ankunfts-Verzögerungssignal S14 auftritt, wird daher vom NAND-Glied 62 genauso wie beim Vorhandensein eines Frühsignals S16 ein Signal S62 abgegeben, durch das die Steuerspannung S19 abnimmt, bis sie den Wert 0 erreicht hat. Ähnliches gilt, wenn das Rückstellsignal S106 am Einstell-Steuerein-gang PR zu 0 wird. Dann wird der Ausgang Q zu 1 und der Ausgang Q zu 0 vorprogrammiert und bei jedem Auftreten des Ankunfts-Verzögerungssignals S14 erscheint am Ausgang vom NAND Glied 63 ein Signal S63 genauso wie beim Vorhandensein eines Spätsignals S17, wodurch die Steuerspannung S19 angehoben wird, bis sie wieder den Wert 0 erreicht hat. Wenn dann die Rückstellsignale S105 und S106 wieder ihren Normalwert erhalten, arbeitet der D-Flipflop 61 in der üblichen Weise.

Durch entsprechende Bemessung der Grenzwerte Gl und G2 wird der Integrator 64 daran gehindert, in den Sättigungszustand zu gehen, so dass beim Wiederkehren normaler Zustände ein einwandfreier Betrieb möglich ist. Es lässt sich sogar erreichen, dass sich der Schnittpunkt des Signals S56 mit dem Schwellwert S58 immer innerhalb von Grenzen befindet, innerhalb derer es möglich ist, die ursprünglich ausgewählte Flanke a wieder zu verfolgen. Dies ist günstig, wenn keine Verzögerungs-Kompensation vorhanden ist, die einen Flankenwechsel erlaubt.

Falls die Störung noch nicht behoben ist, wenn die Rückstellsignale unwirksam geworden sind, kann es geschehen, dass die Steuerspannung S19 erneut bis zu einem Grenzwert anwächst und nochmals oder mehrmals das Umschalten der Integrationsrichtung erfolgt.

1 Blatt Zeichnungen

Claims

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PATENTANSPRÜCHE

1. Schaltungsanordnung zum Ermitteln der Schall- und/oder der Strömungsgeschwindigkeit mittels Ultraschall, bei der die Ankunftszeit eines Ultraschallsignals bestimmt wird, mit einer Ankunftsverzögerungseinrichtung, die eine an den Anfang des ? empfangenen Signals anschliessende Ankunfts-Verzögerungs-zeit festlegt und an deren Ende ein Ankunfts-Verzögerungssi-gnal abgibt, indem das empfangene Ultraschallsignal gleichgerichtet, zumindest der erste Teil der Hüllkurve des gleichgerichteten Ultraschallsignals in ein etwa linear ansteigendes Signal i » umgeformt und dieses einem Schwellwertdetektor zugeführt wird, der bei Erreichen des Schwellwerts die Abgabe des Ankunfts-Verzögerungssignals veranlasst, mit einer Nulldurchgangs-Auswahleinrichtung, die aus einem vom empfangenen Ultraschallsignal abgeleiteten Rechtecksignal den dem is Ankunfts-Verzögerungssignal folgenden Nulldurchgang der einen Durchgangsrichtung, auswählt, mit einem Taktgeber, der ein gegenüber dem Sendezeitpunkt etwa um die erwartete Laufzeit des Ultraschallsignals versetztes Bezugssignal abgibt, mit einer Bezugs-Verzögerungseinrichtung, die eine an den Zeit- 20 punkt des Bezugssignals anschliessende Bezugs-Verzögerungs-zeit festlegt und an deren Ende ein Zeitvergleichssignal abgibt, und mit einem Ankunftszeitdetektor, der den Nulldurchgang mit dem Zeitpunkt des Zeitvergleichssignals vergleicht, unter Verwendung eines Phasendetektors, der die Phasenlage des 25 Ankunfts-Verzögerungssignals mit Bezug auf einen Nulldu'rch-gang der anderen Durchgangsrichtung, des Rechtecksignals feststellt, und bei zu frühem Auftreten des Ankunfts-Verzögerungssignals Frühsignale und bei zu spätem Auftreten Spätsignale abgibt, und einer auf die Ankunfts-Verzögerungseinrich- 30 tung wirkenden Regeleinrichtung, die in Abhängigkeit von der Phasenlage die Ankunfts-Verzögerungszeit im Sinne einer Verschiebung des Ankunfts-Verzögerungssignals in Richtung auf den letztgenannten Nulldurchgang ändert und einen Integrator aufweist, dem die Frühsignale mit dem einen und die Spätsi- 35 gnale mit dem entgegengesetzten Vorzeichen zugeführt werden und dessen Ausgangsspannung als Steuerspannung zur Änderung der Ankunfts-Verzögerungszeit dient, gekennzeichnet durch eine RückStellvorrichtung (100), die anspricht, wenn die Ausgangsspannung (S 19) des Integrators (64) einen vorbe- 40 stimmten positiven und/oder negativen Grenzwert (Gl, G2) erreicht, und dann die Ausgangsspannung gegen Null führt.
2. Schaltungsanordnung nach Patentanspruch 1, dadurch gekennzeichnet, dass ein Signalgeber (15,62,63) vorgesehen ist, der dem Integrator (64) ein vorbestimmtes Eingangssignal, 45 das die Ausgangsspannung des Integrators in Richtung auf Null verändert, zuführt und dass die Rücksteilvorrichtung (100)

beim Ansprechen ein Rückstellsignal (S105, S106) erzeugt, das den Signalgeber für eine gewisse Zeit wirksam macht.
3. Schaltungsanordnung nach Patentanspruch 2, dadurch gekennzeichnet, dass die Rückstellvorrrichtung (100) zwei Zweige (101,102) aufweist, von denen der erste beim Unterschreiten eines negativen Grenzwerts (Gl) ein erstes Rückstellsignal (S105) und der zweite beim Überschreiten eines positiven ss Grenzwerts (G2) ein zweites Rückstellsignal (S106) abgibt, und dass die Schaltvorrichtung (15) beim Auftreten des einen Rückstellsignals Eingangsimpulse an den invertierenden Eingang des Integrators (64) und beim Auftreten des anderen Rückstellsignals Eingangsimpulse an dessen nichtinvertierenden Eingang legt.
4. Schaltungsanordnung nach Patentanspruch 2, dadurch gekennzeichnet, dass der Signalgeber (15,62,63) während der Dauer des Rückstellsignals (S105, S106) wirksam ist und die Rückstellvorrichtung (100) eine Ansprech-Hysterese aufweist, f,s aufgrund deren das Rückstellsignal aufrechterhalten bleibt, bis die Ausgangsspannung (S19) des Integrators (64) annähernd Null ist.
5. Schaltungsanordnung nach Patentanspruch 4, dadurch gekennzeichnet, dass der Signalgeber (15,62,63) den Phasendetektor (15) aufweist, der mindestens einen zusätzlichen Eingang (CLR, PR) für ein Rückstellsignal (S105, S106) hat und bei dessen Auftreten nur noch Früh- oder Spätsignale (S16, S17) abzugeben vermag.
6. Schaltungsanordnung nach Patentanspruch 5, bei dem der Phasendetektor einen D-Flipflop aufweist, dessen Vorbereitungseingang oder Dateneingang das Rechtecksignal und dessen Takteingang das Ankunfts-Verzögerungssignal zugeführt wird und an dessen einem Ausgang die Frühsignale und an dessen anderem Ausgang die Spätsignale abgegeben werden, dadurch gekennzeichnet, dass der D-Flipflop (61) einen Lösch-Steuer-eingang (CLR) und einen Einstell-Steuereingang (PR) aufweist, welchem jeweils eines der beiden Rückstellsignale (S105 , S106) zugeführt wird.
7. Schaltungsanordnung nach Patentanspruch 3, dadurch gekennzeichnet, dass in jedem Zweig (101,102) der Rückstellvorrichtung (100) ein Vergleicher mit Hysterese in der Form eines Differenzverstärkers (107,111) mit Rückführung vorgesehen ist, dessen einem Eingang die Ausgangsspannung (S19) des Integrators (64) und dessen anderem Eingang ein festes Bezugssignal zugeführt wird.

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