CA2399115C - Transistor mos pour circuits a haute densite d'integration - Google Patents
Transistor mos pour circuits a haute densite d'integration Download PDFInfo
- Publication number
- CA2399115C CA2399115C CA002399115A CA2399115A CA2399115C CA 2399115 C CA2399115 C CA 2399115C CA 002399115 A CA002399115 A CA 002399115A CA 2399115 A CA2399115 A CA 2399115A CA 2399115 C CA2399115 C CA 2399115C
- Authority
- CA
- Canada
- Prior art keywords
- mos transistor
- drain
- source
- contacts
- schottky
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000010354 integration Effects 0.000 title description 6
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 22
- 239000010703 silicon Substances 0.000 claims abstract description 22
- 230000004888 barrier function Effects 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000000969 carrier Substances 0.000 claims abstract description 5
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 7
- 229910052691 Erbium Inorganic materials 0.000 claims description 2
- 238000009825 accumulation Methods 0.000 claims description 2
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 20
- 230000009467 reduction Effects 0.000 description 5
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 235000020004 porter Nutrition 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000011002 quantification Methods 0.000 description 2
- 102000012498 secondary active transmembrane transporter activity proteins Human genes 0.000 description 2
- 108040003878 secondary active transmembrane transporter activity proteins Proteins 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000002459 sustained effect Effects 0.000 description 2
- 101150110920 FRO1 gene Proteins 0.000 description 1
- 229910001260 Pt alloy Inorganic materials 0.000 description 1
- 229910008479 TiSi2 Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- CKSRCDNUMJATGA-UHFFFAOYSA-N germanium platinum Chemical compound [Ge].[Pt] CKSRCDNUMJATGA-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/78654—Monocrystalline silicon transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
L'invention concerne un transistor MOS réalisé dans la couche mince de silicium d'un substrat SOI (l0), ladite couche mince (13) étant faiblement dopée et ayant une épaisseur inférieure à 30 nm, les contacts de source (14) et de drain (15) étant du type Schottky à hauteur de barrière Schottky la plus faible possible pour le s porteurs majoritaires, le régime de fonctionnement du transistor étant du type accumulation.
Description
TRANSISTOR MOS POUR CIRCUITS A HAUTE DENSITE
D'INTEGRATION
DOMAINE TECHNIQUE
La présente invention concerne un transistor MOS utilisable pour réaliser des circuits à
haute densité d'intégration.
ÉTAT DE LA TECHNIQUE ANTÉRIEURE
La figure 1 représente, de manière schématique, la structure d'un transistor MOS
conventionnel. Il s'agit d'un transistor MOS à canal n.
Il est réalisé sur un substrat massif 1 en silicium de type p. Deux régions 2 et 3 de type n+ sont créées, par exemple par implantation ionique, pour former respectivement la source et le drain du transistor. La référence 4 désigne la couche d'oxyde de grille fabriquée sur la surface du substrat 1 et sous laquelle débordent les régions 2 et 3. Une électrode de grille 5 est déposée sur la couche d'oxyde de grille 4. Des électrodes de source 6 et de drain 7 sont réalisées respectivement sur les régions 2 et 3 et le transistor est isolé des dispositifs adjacents par une couche d'oxyde 8. On a représenté également le canal 9 qui se forme sous la couche d'oxyde de grille 4 lorsque le transistor est convenablement polarisé. Sur la figure sont indiqués les paramètres importants suivants - longueur de canal L, - épaisseur de la couche d'oxyde de grille d, - profondeur de jonction rj.
L'intérêt soutenu pour le développement de technologies silicium à haute densité d'intégration, hautes fréquences et faible consommation est largement
D'INTEGRATION
DOMAINE TECHNIQUE
La présente invention concerne un transistor MOS utilisable pour réaliser des circuits à
haute densité d'intégration.
ÉTAT DE LA TECHNIQUE ANTÉRIEURE
La figure 1 représente, de manière schématique, la structure d'un transistor MOS
conventionnel. Il s'agit d'un transistor MOS à canal n.
Il est réalisé sur un substrat massif 1 en silicium de type p. Deux régions 2 et 3 de type n+ sont créées, par exemple par implantation ionique, pour former respectivement la source et le drain du transistor. La référence 4 désigne la couche d'oxyde de grille fabriquée sur la surface du substrat 1 et sous laquelle débordent les régions 2 et 3. Une électrode de grille 5 est déposée sur la couche d'oxyde de grille 4. Des électrodes de source 6 et de drain 7 sont réalisées respectivement sur les régions 2 et 3 et le transistor est isolé des dispositifs adjacents par une couche d'oxyde 8. On a représenté également le canal 9 qui se forme sous la couche d'oxyde de grille 4 lorsque le transistor est convenablement polarisé. Sur la figure sont indiqués les paramètres importants suivants - longueur de canal L, - épaisseur de la couche d'oxyde de grille d, - profondeur de jonction rj.
L'intérêt soutenu pour le développement de technologies silicium à haute densité d'intégration, hautes fréquences et faible consommation est largement
2 motivé par de nouvelles exigences de portabilité, en particulier poûr les télécommunications et équipements informatiques. L'accroissement exponentiel des performances techniques (conformément à la loi de Moore) et économiques de la microélectronique sur silicium est révélateur de la plus formidable évolution industrielle du vingtième siècle.
L'utilisation massive du transistor MOSFET
dans la fabrication des circuits intégrés a permis d'augmenter notablement la densité d'intégration.
Cependânt, l'accroissement soutenu en densité
d'intégration et performances électroniques risque de se heurter aux limites physiques de fabrication. En première approximation, il est reconnu qu'une réduction d'un facteur a de la longueur de grille d'un transistor MOSFET doit être accompagnée d'une réduction simultanée d'un facteur a de l'ensemble des autres dimensions caractéristiques (épaisseur d'oxyde de grille, largeur de canal, profondeur de jonction), d'une réduction d'un facteur a de la tension d'alimentation et d'un accroissement d'un facteur a de la concentration en dopant dans le canal.
Il est actuellement possible d'obtenir une dimension minimale de grille de 22 nm. Cependant, une telle réduction implique des modifications d'autres dimensions caractéristiques du transistor qu'il est impossible de réaliser actuellement ni même dans un avenir proche d'après "The International Technology Roadmap for Semiconductors-ITRS", 1999, SIA
Semiconductor Industry Association.
Les verrous technologiques qui empêchent la réalisation d'un transistor MOS conventionnel à
longueur de grille de 22 nm sont notamment les suivants .
L'utilisation massive du transistor MOSFET
dans la fabrication des circuits intégrés a permis d'augmenter notablement la densité d'intégration.
Cependânt, l'accroissement soutenu en densité
d'intégration et performances électroniques risque de se heurter aux limites physiques de fabrication. En première approximation, il est reconnu qu'une réduction d'un facteur a de la longueur de grille d'un transistor MOSFET doit être accompagnée d'une réduction simultanée d'un facteur a de l'ensemble des autres dimensions caractéristiques (épaisseur d'oxyde de grille, largeur de canal, profondeur de jonction), d'une réduction d'un facteur a de la tension d'alimentation et d'un accroissement d'un facteur a de la concentration en dopant dans le canal.
Il est actuellement possible d'obtenir une dimension minimale de grille de 22 nm. Cependant, une telle réduction implique des modifications d'autres dimensions caractéristiques du transistor qu'il est impossible de réaliser actuellement ni même dans un avenir proche d'après "The International Technology Roadmap for Semiconductors-ITRS", 1999, SIA
Semiconductor Industry Association.
Les verrous technologiques qui empêchent la réalisation d'un transistor MOS conventionnel à
longueur de grille de 22 nm sont notamment les suivants .
3 - I: une très faible profondeur des extensions de source et de drain à leur jonction avec le canal (de 8 à 13 nm) ;
- II : un gradient de concentration extrêmement abrupt aux jonctions source-canal et drain-canal (0,5 nm/déc.) ;
- III : une très faible épaisseur de silicium (12 nm) - IV : une consommation réduite du silicium lors de la réaction de siliciuration (de 7 à 17 nm) ;
-- V : une faible résistance par carré du siliciure compte tenu de son épaisseur réduite (12,5 S2/ pour une épaisseur de siliciure de 12 nm) ;
- VI : une très faible résistance spécifique de contact de source et de drain à
l'interface siliciure-silicium (inférieure à
1,5 = 10-8 S2 cm2) ;
- VII : un très fort niveau de dopage dans le canal (3 1019 cm-3 ).
La miniaturisation des dispositifs MOS
requiert la formation de jonctions de plus en plus courtes, ce qui rend extrêmement difficile l'optimisation de la résistance spécifique de contact.
La réduction de cette résistance est en général obtenue par un procédé de siliciuration permettant d'obtenir un alliage qui assure une faible résistance de l'interface siliciure/silicium, par exemple des interfaces TiSi2/Si, CoSiZ/Si. Cependant, la réaction de siliciuration induit une consommation de silicium qui peut mener d'une part à une diminution de la surface effective de contact et, d'autre part, à une augmentation de la résistance spécifique de contact dans la mesure où l'interface siliciure/silicium intervient à des valeurs de dopage trop faibles.
- II : un gradient de concentration extrêmement abrupt aux jonctions source-canal et drain-canal (0,5 nm/déc.) ;
- III : une très faible épaisseur de silicium (12 nm) - IV : une consommation réduite du silicium lors de la réaction de siliciuration (de 7 à 17 nm) ;
-- V : une faible résistance par carré du siliciure compte tenu de son épaisseur réduite (12,5 S2/ pour une épaisseur de siliciure de 12 nm) ;
- VI : une très faible résistance spécifique de contact de source et de drain à
l'interface siliciure-silicium (inférieure à
1,5 = 10-8 S2 cm2) ;
- VII : un très fort niveau de dopage dans le canal (3 1019 cm-3 ).
La miniaturisation des dispositifs MOS
requiert la formation de jonctions de plus en plus courtes, ce qui rend extrêmement difficile l'optimisation de la résistance spécifique de contact.
La réduction de cette résistance est en général obtenue par un procédé de siliciuration permettant d'obtenir un alliage qui assure une faible résistance de l'interface siliciure/silicium, par exemple des interfaces TiSi2/Si, CoSiZ/Si. Cependant, la réaction de siliciuration induit une consommation de silicium qui peut mener d'une part à une diminution de la surface effective de contact et, d'autre part, à une augmentation de la résistance spécifique de contact dans la mesure où l'interface siliciure/silicium intervient à des valeurs de dopage trop faibles.
4 L'article "Proposal of a Schottky-Barrier SET Aiming at a Future Integrated Device" de M.
FUJISHIMA et al., parü dans IEICE Transactions on Electronics, JP, Institute of Electronics Information and Comm. Eng. Tokyo, vol. E 80-C, n 7, ler juillet 1997, pages 881 à 885, divulgue un transistor MOS à un électron. Ce dispositif exploite le phénomène de Coulomb, à savoir un effet de quantification de charge permettant d'obtenir des oscillations de courant en fonction de la tension de grille' appliquée. Plusieurs contraintes lui sont alors imposées. Le transistor doit fonctionner à basse température (par exemple 10 K) afin que la quantification de charge ne soit pas masquée par les fluctuations thermiques de charge. Il est formé d'un canal de silicium connecté à l'extérieur (contacts source/drain) par l'intermédiaire de barrières Schottky faisant office de barrière tunnel. Afin de pouvoir exploiter le phénomène de blocage de Coulomb, la résistance tunnel des barrières Schottky doit être supérieure au quantum de résistance. Cette contrainte justifie l'emploi de barrières Schottky relativement hautes. Enfin, le dispositif décrit dans cet article est un fil quantique sur silicium non dopé, ce qui implique une largeur de dispositif très réduite. Cette largeur très faible est indispensable pour le fonctionnement du transistor SET afin de réduire l'ensemble des capacités entre les contacts terminaux du transistor et le canal de silicium, le blocage de Coulomb ne pouvant être obtenu qu'au prix de capacités très faibles. La largeur très faible du dispositif permet d'obtenir une résistance tunnel des jonctions assez grande puisque la résistance est inversement proportionnelle à la surface d'émission.
EXPOSÉ DE L'INVENTION
L'invention a pour objet un transistor MOS
réalisé dans la couche mince de silicium d'un substrat SOI
(10), la couche mince (13) étant dopée entre 5 . 1014 cm-3 et
FUJISHIMA et al., parü dans IEICE Transactions on Electronics, JP, Institute of Electronics Information and Comm. Eng. Tokyo, vol. E 80-C, n 7, ler juillet 1997, pages 881 à 885, divulgue un transistor MOS à un électron. Ce dispositif exploite le phénomène de Coulomb, à savoir un effet de quantification de charge permettant d'obtenir des oscillations de courant en fonction de la tension de grille' appliquée. Plusieurs contraintes lui sont alors imposées. Le transistor doit fonctionner à basse température (par exemple 10 K) afin que la quantification de charge ne soit pas masquée par les fluctuations thermiques de charge. Il est formé d'un canal de silicium connecté à l'extérieur (contacts source/drain) par l'intermédiaire de barrières Schottky faisant office de barrière tunnel. Afin de pouvoir exploiter le phénomène de blocage de Coulomb, la résistance tunnel des barrières Schottky doit être supérieure au quantum de résistance. Cette contrainte justifie l'emploi de barrières Schottky relativement hautes. Enfin, le dispositif décrit dans cet article est un fil quantique sur silicium non dopé, ce qui implique une largeur de dispositif très réduite. Cette largeur très faible est indispensable pour le fonctionnement du transistor SET afin de réduire l'ensemble des capacités entre les contacts terminaux du transistor et le canal de silicium, le blocage de Coulomb ne pouvant être obtenu qu'au prix de capacités très faibles. La largeur très faible du dispositif permet d'obtenir une résistance tunnel des jonctions assez grande puisque la résistance est inversement proportionnelle à la surface d'émission.
EXPOSÉ DE L'INVENTION
L'invention a pour objet un transistor MOS
réalisé dans la couche mince de silicium d'un substrat SOI
(10), la couche mince (13) étant dopée entre 5 . 1014 cm-3 et
5 1017 cm-3 et ayant une épaisseur inférieure à 30 nm, les contacts de source (14) et de drain (15) étant du type Schottky à hauteur de barrière Schottky inférieure à 0,2 aV
pour les porteurs majoritaires, le régime de fonctionnement du transistor étant du type accumulation mettant en jeu un courant de porteurs majoritaires pour lesquels les contacts Schottky de source et de drain présentent une hauteur de barrière et donc une résistance de barrière minimale.
BREVE DESCRIPTION DES DESSINS
L'invention sera mieux comprise et d'autres avantages et particularités apparaîtront à la lecture de la description qui va suivre, donnée à titre d'exemple non limitatif, accompagnée des dessins annexés parmi lesquels :
pour les porteurs majoritaires, le régime de fonctionnement du transistor étant du type accumulation mettant en jeu un courant de porteurs majoritaires pour lesquels les contacts Schottky de source et de drain présentent une hauteur de barrière et donc une résistance de barrière minimale.
BREVE DESCRIPTION DES DESSINS
L'invention sera mieux comprise et d'autres avantages et particularités apparaîtront à la lecture de la description qui va suivre, donnée à titre d'exemple non limitatif, accompagnée des dessins annexés parmi lesquels :
6 - la figure 1, déjà décrite, représente de manière schématique, la structure d'un transistor MOS
de l'art connu, réaliàé sur un substrat massif de silicium, - la figure 2 représente, de manière schématique, la structure d'un transistor MOS selon la présente invention.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION DE L'INVENTION
La figure 2 représente de manière schématique, la structure d'un transistor MOS selon la présente invention. Ce transistor est réalisé sur un substrat SOI 10 formé d'une plaquette de silicium 11 recouverte successivement d'une couche de dioxyde de silicium 12 et d'une couche mince de silicium 13.
La couche mince 13, ou couche active, possède une épaisseur inférieure à 30 nm, typiquement entre 5 et 20 nm. Cette couche est faiblement dopée, par exemple de l'ordre de 1015cm-3. Le dopage est de type n pour un n-MOSFET et de type p pour un p-MOSFET.
Le transistor comprend des contacts de source 14 et de drain 15 du type Schottky et une grille 16 isolée électriquement du reste de la structure par une couche d'isolant de grille 17 par exemple en dioxyde de silicium.
Le principe de fonctionnement est celui d'un transistor MOS à accumulation. Les porteurs qui constituent le canal sont les porteurs majoritaires du substrat, c'est-à-dire les trous pour un transistor p-MOS sur substrat SOI de type p et les électrons pour un transistor n-MOS sur substrat SOI de type n. Le canal de conduction qui s'établit entre les contacts de source et de drain est contrôlé par la tension appliquée sur la grille. Le dispositif est mis en
de l'art connu, réaliàé sur un substrat massif de silicium, - la figure 2 représente, de manière schématique, la structure d'un transistor MOS selon la présente invention.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION DE L'INVENTION
La figure 2 représente de manière schématique, la structure d'un transistor MOS selon la présente invention. Ce transistor est réalisé sur un substrat SOI 10 formé d'une plaquette de silicium 11 recouverte successivement d'une couche de dioxyde de silicium 12 et d'une couche mince de silicium 13.
La couche mince 13, ou couche active, possède une épaisseur inférieure à 30 nm, typiquement entre 5 et 20 nm. Cette couche est faiblement dopée, par exemple de l'ordre de 1015cm-3. Le dopage est de type n pour un n-MOSFET et de type p pour un p-MOSFET.
Le transistor comprend des contacts de source 14 et de drain 15 du type Schottky et une grille 16 isolée électriquement du reste de la structure par une couche d'isolant de grille 17 par exemple en dioxyde de silicium.
Le principe de fonctionnement est celui d'un transistor MOS à accumulation. Les porteurs qui constituent le canal sont les porteurs majoritaires du substrat, c'est-à-dire les trous pour un transistor p-MOS sur substrat SOI de type p et les électrons pour un transistor n-MOS sur substrat SOI de type n. Le canal de conduction qui s'établit entre les contacts de source et de drain est contrôlé par la tension appliquée sur la grille. Le dispositif est mis en
7 PCT/FRO1/00532 conduction par une tension de grille négative par rapport à la tension de source pour un transistor de type p-MOS et pour une tension de grille positive par rapport à la tension de source pour un transistor de type n-MOS. La hauteur de barrière Schottkv doit être aussi faible que possible pour les porteurs majoritaires et idéalement égale à 0 eV.
La réalisation des zones de source et de drain par des contacts Schottky directement sur la couche mince de silicium permet de parer aux-verrous technologiques I et II cités plus haut.
L'épaisseur de siliciure et la consommation correspondante de silicium durant la réaction de siliciuration n'étant pas limitée, ceci permet de parer aux verrous technologiques III, IV et V.
On obvie au verrou technologique VI en choisissant une hauteur de barrière Schottky très faible pour les contacts de source et de drain. Dans le cas d'un transistor p-MOS, il est possible d'obtenir une hauteur de barrière de l'ordre de 0,05 eV, soit une résistivité de l'ordre de 6. 10-9 S2 . cmZ, par dépôt de platine ou d'un alliage germanium-platine suivi d'un recuit thermique. Dans le cas d'un transistor n-MOS, un siliciure à base d'erbium pourrait donner une hauteur de barrière inférieure à 0,2 eV.
L'utilisation d'une couche mince de silicium peu dopée, par exemple de l'ordre de 1015 cm-3, pour le substrat SOI permet de parer au verrou technologique VII.
Dans le cas d'un transistor p-MOS, réalisé
sur une couche mince faiblement dopée (de l'ordre de 1015 cm-3), les contacts de source et de drain peuvent être obtenus de la manière suivante. Un dépôt de germanium est réalisé par évaporation sous ultra-vide.
Un dépôt de platine est ensuite réalisé par le même
La réalisation des zones de source et de drain par des contacts Schottky directement sur la couche mince de silicium permet de parer aux-verrous technologiques I et II cités plus haut.
L'épaisseur de siliciure et la consommation correspondante de silicium durant la réaction de siliciuration n'étant pas limitée, ceci permet de parer aux verrous technologiques III, IV et V.
On obvie au verrou technologique VI en choisissant une hauteur de barrière Schottky très faible pour les contacts de source et de drain. Dans le cas d'un transistor p-MOS, il est possible d'obtenir une hauteur de barrière de l'ordre de 0,05 eV, soit une résistivité de l'ordre de 6. 10-9 S2 . cmZ, par dépôt de platine ou d'un alliage germanium-platine suivi d'un recuit thermique. Dans le cas d'un transistor n-MOS, un siliciure à base d'erbium pourrait donner une hauteur de barrière inférieure à 0,2 eV.
L'utilisation d'une couche mince de silicium peu dopée, par exemple de l'ordre de 1015 cm-3, pour le substrat SOI permet de parer au verrou technologique VII.
Dans le cas d'un transistor p-MOS, réalisé
sur une couche mince faiblement dopée (de l'ordre de 1015 cm-3), les contacts de source et de drain peuvent être obtenus de la manière suivante. Un dépôt de germanium est réalisé par évaporation sous ultra-vide.
Un dépôt de platine est ensuite réalisé par le même
8 procédé. On procède ensuite à un recuit vers 600 C
pendant une pér-i.ode typique de 10 minutes. Les contacts obtenus présentent une très faible hauteur de barrière (environ 0,05 eV). La résistance spécifique de contact obtenue est alors de- 1' ordre de 6 . 10-9 2 . cmZ à
10-8 S2 . cmz .
Les contacts Schottky de source et de drain peuvent être réalisés avant la formation de la grille.
En variante, il est possible de réaliser d'abord l'oxyde de grille et de déposer ensuite le matériau de grille`: La grille et le canal auto-aligné sont alors définis par gravure. Le dépôt des contacts de source et de drain n'intervient qu'ultérieurement par auto-alignement après réaction de siliciuration.
pendant une pér-i.ode typique de 10 minutes. Les contacts obtenus présentent une très faible hauteur de barrière (environ 0,05 eV). La résistance spécifique de contact obtenue est alors de- 1' ordre de 6 . 10-9 2 . cmZ à
10-8 S2 . cmz .
Les contacts Schottky de source et de drain peuvent être réalisés avant la formation de la grille.
En variante, il est possible de réaliser d'abord l'oxyde de grille et de déposer ensuite le matériau de grille`: La grille et le canal auto-aligné sont alors définis par gravure. Le dépôt des contacts de source et de drain n'intervient qu'ultérieurement par auto-alignement après réaction de siliciuration.
Claims (4)
1. Transistor MOS réalisé dans la couche mince de silicium d'un substrat SOI (10), ladite couche mince (13) étant dopée entre 5 . 10 14 cm-3 et 10 17 cm-3 et ayant une épaisseur inférieure à 30 nm, les contacts de source (14) et de drain (15) étant du type Schottky à hauteur de barrière Schottky inférieure à 0,2 aV pour les porteurs majoritaires, le régime de fonctionnement du transistor étant du type accumulation mettant en jeu un courant de porteurs majoritaires pour lesquels les contacts Schottky de source et de drain présentent une hauteur de barrière et donc une résistance de barrière minimale.
2. Transistor MOS selon la revendication 1, caractérisé
en ce que le taux de dopage de ladite couche mince (13) est de l'ordre de 10 15 cm-3.
en ce que le taux de dopage de ladite couche mince (13) est de l'ordre de 10 15 cm-3.
3. Transistor MOS selon l'une des revendications 1 ou 2, caractérisé en ce que, ladite couche mince (13) étant dopée p, les contacts de source (14) et de drain (15) sont constitués par un siliciure PtGeSi.
4. Transistor MOS selon l'une des revendications 1 ou 2, caractérisé en ce que, ladite couche mince (13) étant dopée n, les contacts de source (14) et de drain (15) sont constitués par un siliciure à base d'erbium.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR00/02237 | 2000-02-23 | ||
| FR0002237A FR2805395B1 (fr) | 2000-02-23 | 2000-02-23 | Transistor mos pour circuits a haute densite d'integration |
| PCT/FR2001/000532 WO2001063677A1 (fr) | 2000-02-23 | 2001-02-23 | Transistor mos pour circuits a haute densite d'integration |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CA2399115A1 CA2399115A1 (fr) | 2002-08-30 |
| CA2399115C true CA2399115C (fr) | 2009-10-13 |
Family
ID=8847291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CA002399115A Expired - Fee Related CA2399115C (fr) | 2000-02-23 | 2001-02-23 | Transistor mos pour circuits a haute densite d'integration |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6774451B2 (fr) |
| EP (1) | EP1258042A1 (fr) |
| JP (1) | JP5090601B2 (fr) |
| AU (1) | AU2001237483A1 (fr) |
| CA (1) | CA2399115C (fr) |
| FR (1) | FR2805395B1 (fr) |
| WO (1) | WO2001063677A1 (fr) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6833556B2 (en) | 2002-08-12 | 2004-12-21 | Acorn Technologies, Inc. | Insulated gate field effect transistor having passivated schottky barriers to the channel |
| US7084423B2 (en) | 2002-08-12 | 2006-08-01 | Acorn Technologies, Inc. | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| JP4647889B2 (ja) * | 2003-04-25 | 2011-03-09 | 富士通セミコンダクター株式会社 | ショットキーソース・ドレイン構造を有する電界効果トランジスタの製造方法 |
| CN107578994B (zh) | 2011-11-23 | 2020-10-30 | 阿科恩科技公司 | 通过***界面原子单层改进与iv族半导体的金属接触 |
| US9685509B2 (en) | 2013-07-30 | 2017-06-20 | Samsung Electronics Co., Ltd. | Finfet devices including high mobility channel materials with materials of graded composition in recessed source/drain regions |
| US9917158B2 (en) * | 2013-07-30 | 2018-03-13 | Samsung Electronics Co., Ltd. | Device contact structures including heterojunctions for low contact resistance |
| US9620611B1 (en) | 2016-06-17 | 2017-04-11 | Acorn Technology, Inc. | MIS contact structure with metal oxide conductor |
| DE112017005855T5 (de) | 2016-11-18 | 2019-08-01 | Acorn Technologies, Inc. | Nanodrahttransistor mit Source und Drain induziert durch elektrische Kontakte mit negativer Schottky-Barrierenhöhe |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4665414A (en) * | 1982-07-23 | 1987-05-12 | American Telephone And Telegraph Company, At&T Bell Laboratories | Schottky-barrier MOS devices |
| US4638551A (en) * | 1982-09-24 | 1987-01-27 | General Instrument Corporation | Schottky barrier device and method of manufacture |
| JPH0656883B2 (ja) * | 1986-03-03 | 1994-07-27 | 鐘淵化学工業株式会社 | 半導体装置 |
| US4696093A (en) * | 1986-06-09 | 1987-09-29 | Welch James D | Fabrication of Schottky barrier MOSFETS |
| JPS6370576A (ja) * | 1986-09-12 | 1988-03-30 | Komatsu Ltd | 薄膜トランジスタおよびその製造方法 |
| FR2660114B1 (fr) * | 1990-03-22 | 1997-05-30 | France Etat | Dispositif de detection optique a seuil de detection variable. |
| JP2751658B2 (ja) * | 1990-04-27 | 1998-05-18 | 日本電気株式会社 | 半導体装置 |
| US5159416A (en) * | 1990-04-27 | 1992-10-27 | Nec Corporation | Thin-film-transistor having schottky barrier |
| JP3039967B2 (ja) * | 1990-08-03 | 2000-05-08 | 株式会社日立製作所 | 半導体装置 |
| US5407837A (en) * | 1992-08-31 | 1995-04-18 | Texas Instruments Incorporated | Method of making a thin film transistor |
| JPH06177366A (ja) * | 1992-12-04 | 1994-06-24 | Nikon Corp | ショットキーダイオードの製造方法 |
| US5663584A (en) * | 1994-05-31 | 1997-09-02 | Welch; James D. | Schottky barrier MOSFET systems and fabrication thereof |
| JP2630279B2 (ja) * | 1994-10-12 | 1997-07-16 | 日本電気株式会社 | ショットキー型光検出器およびその駆動方法 |
| JPH08115914A (ja) * | 1994-10-14 | 1996-05-07 | Hitachi Ltd | 半導体装置 |
| JP3614231B2 (ja) * | 1995-02-17 | 2005-01-26 | 株式会社ルネサステクノロジ | 半導体記憶素子および半導体記憶装置 |
| JP2760345B2 (ja) * | 1996-06-25 | 1998-05-28 | 日本電気株式会社 | 単一電子素子 |
| JP3217015B2 (ja) * | 1996-07-18 | 2001-10-09 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 電界効果トランジスタの形成方法 |
| JP3003633B2 (ja) * | 1997-07-09 | 2000-01-31 | 日本電気株式会社 | 電界効果型トランジスタ及びその製造方法 |
| US6303479B1 (en) * | 1999-12-16 | 2001-10-16 | Spinnaker Semiconductor, Inc. | Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts |
-
2000
- 2000-02-23 FR FR0002237A patent/FR2805395B1/fr not_active Expired - Fee Related
-
2001
- 2001-02-23 CA CA002399115A patent/CA2399115C/fr not_active Expired - Fee Related
- 2001-02-23 WO PCT/FR2001/000532 patent/WO2001063677A1/fr active Application Filing
- 2001-02-23 AU AU2001237483A patent/AU2001237483A1/en not_active Abandoned
- 2001-02-23 JP JP2001562764A patent/JP5090601B2/ja not_active Expired - Fee Related
- 2001-02-23 US US10/204,530 patent/US6774451B2/en not_active Expired - Lifetime
- 2001-02-23 EP EP01909882A patent/EP1258042A1/fr not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| FR2805395B1 (fr) | 2002-05-10 |
| AU2001237483A1 (en) | 2001-09-03 |
| FR2805395A1 (fr) | 2001-08-24 |
| JP5090601B2 (ja) | 2012-12-05 |
| US20030094629A1 (en) | 2003-05-22 |
| US6774451B2 (en) | 2004-08-10 |
| EP1258042A1 (fr) | 2002-11-20 |
| CA2399115A1 (fr) | 2002-08-30 |
| WO2001063677A1 (fr) | 2001-08-30 |
| JP2003524899A (ja) | 2003-08-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0852814B1 (fr) | Transistor mos a puits quantique et procedes de fabrication de celui-ci | |
| EP0005720B1 (fr) | Procédé de fabrication de transistors à effet de champ et à porte isolée à canal efficace très court | |
| EP2279520B1 (fr) | Procédé de fabrication de transistors mosfet complémentaires de type p et n | |
| US6051470A (en) | Dual-gate MOSFET with channel potential engineering | |
| EP1266409A1 (fr) | Transistor mos a source et drain metalliques, et procede de fabrication d'un tel transistor | |
| EP0017531A1 (fr) | Transistor à effet de champ à fréquence de coupure élevée et son procédé de réalisation | |
| US7074684B2 (en) | Elevated source drain disposable spacer CMOS | |
| JPH09172173A (ja) | 半導体装置及びその製造方法 | |
| FR2795554A1 (fr) | Procede de gravure laterale par trous pour fabriquer des dis positifs semi-conducteurs | |
| EP2680311A1 (fr) | Transistor à effet tunnel | |
| CA2399115C (fr) | Transistor mos pour circuits a haute densite d'integration | |
| US10535783B2 (en) | Unguarded schottky barrier diodes | |
| EP0750339A1 (fr) | Procédé de fabrication de transistors | |
| US7183593B2 (en) | Heterostructure resistor and method of forming the same | |
| EP0624943B1 (fr) | Composant limiteur de courant série | |
| FR2819342A1 (fr) | Transistor bipolaire a heterojonction, a auto-alignement, et son procede de realisation | |
| EP1517377A1 (fr) | Transistor bipolaire | |
| EP0462029B1 (fr) | Procédé de fabrication d'un transistor bipolaire supportant des polarisations inverses | |
| FR2550662A1 (fr) | Dispositif a effet de champ utilisant une condition de figeage des porteurs majoritaires | |
| EP0607075B1 (fr) | Composant électronique semi-conducteur à résistance dynamique négative, méthodes d'utilisation et procédé de fabrication correspondants | |
| FR2815174A1 (fr) | Transistors mos miniaturises de type ldd | |
| FR2607630A1 (fr) | Jonction tunnel controlee par la surface | |
| FR2667726A1 (fr) | Dispositif a semi-conducteur ayant une couche d'arret de canal dopee double et procede de fabrication. | |
| JP2728400B2 (ja) | 半導体装置 | |
| JPH0770543B2 (ja) | トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EEER | Examination request | ||
| MKLA | Lapsed |
Effective date: 20180223 |