AT403537B - Schaltungsanordnung zur verarbeitung von datensignalen - Google Patents

Description

AT 403 537 B

Bei Kommunikationssystemen sind Telekommunikationseinrichtungen, wie z.ß. Fernsprechapparate, über eine Vielzahl von Teilnehmeranschlußleitungen an Vermittlungsknoten, wie z.B. private oder öffentliche Vermittlungseinrichtungen, angeschlossen. In den Vermittlungseinrichtungen werden die Teilnehmeranschlußleitungen mit Teilnehmeranschlußbaugruppen verbunden. Mehrere Teilnehmeranschlußleitungen können dabei an einer Teilnehmeranschlußbaugruppe zusammengefaßt werden. Für jede Teilnehmeranschlußleitung ist ab der Teilnehmeranschlußbaugruppe ein vermittlungsinterner Übertragungskanal vorgesehen. Der vermittlungsinterne Übertragungskanal hat dabei folgende Struktur: zwei Sprachkanäle, einen Betriebskanal, einen Signalisierungskanal sowie wenigstens einen Kanal für die Steuerung einer Übertragungsschnittstelle (z.B. C/l; A/E-Bit). Von den Telekommunikationseinrichtungen kommende Datenströme werden in Übertragungskanäle geleitet und über Multiplexeinrichtungen in vermittlungsinterne Übertragungsrahmen zusammengefaßt. Die Übertragungsraten der Datenströme von den Telekommunikationsendeinrichtungen zu den Teilnehmeranschlußbaugruppen betragen beispielsweise in einem ISDN-Kommunikationssystem 144 kbit/s (Basisanschluß) und zwischen Teilnehmeranschlußbaugruppe und Multiplexeinrichtung 2048 kbit/s. Je nachdem, wieviele Teilnehmeranschlußbaugruppen über die Multiplexeinrichtung zusammengefaßt werden, ist eine Übertragungsrate von 8, 32 oder mehr Mbit/s zu den nachfolgenden Baugruppen, wie z. B. zu Koppelfeldbaugruppen, notwendig. Um sich dem steigenden Datenaufkommen in der Kommunikationstechnik anzupassen, werden immer schnellere Baugruppensysteme mit höheren Verarbeitungsgeschwindigkeiten bzw. Übertragungsraten in Vermittlungseinrichtungen Integriert. Die für eine Datenübertragung durchzuführenden Übertragungs-/Quittierungsprozeduren werden beispielsweise zwischen der Teilnehmeranschlußbaugruppe und einer nachfolgenden Koppelfeldbaugruppe mit einer Ablaufsteuereinheit ausgeführt.

Die Erfindung betrifft eine Schaltungsanordnung zur Verarbeitung von Datensignalen, mit einer Schaltungseinheit, die einen ersten und einen zweiten Eingang sowie einen ersten und einen zweiten Ausgang aufweist, wobei dem ersten Eingang ein Datenstrom zugeführt ist und wobei der zweite Eingang über einen eine Speichereinheit enthaltenden Rückkopplungszweig mit dem zweiten Ausgang verbunden und mit einer an diesem auftretenden Zustands-Bitfolge beaufschlagt ist.

Bei den bisher bekannten, wie z.B. in der US Patentschrift 4.786.829 oder im Tietze/Schenk, Halbleiter-Schaltungstechnik, Fünfte Auflagen 980, Seite 491 gezeigten Schaltungsanordnungen, ergeben sich bei der Verarbeitung der Daten bei einem am Eingang anliegenden Zeitmultiplexsignat Probleme. Diese Verarbeitungsprobleme treten speziell dann in Erscheinung, wenn eine System- und zeitgerechte Verarbeitung (Übertragungs-/Quittierungsprozeduren) der an dem Vermittlungs- oder Datenverarbeitungssystem anliegenden Datenströme erforderlich ist. Ein wesentlicher Nachteil der bekannten Ablaufsteuereinheiten besteht darin, daß diese jeweils so lange für einen Kanal-Zeitschlitz des Zeitmuitiplexsignals reserviert bleiben, bis alle an einer Teilnehmeranschlußbaugruppe anliegenden Datensignale abgearbeitet und die Übertragungs-/Quittierungsprozeduren abgeschlossen sind. Das bedeutet jedoch, daß weitere an Teilnehmeranschlußbau-gruppen anliegende Datensignale nicht abgearbeitet werden können. Bei einer Belegung der Ablaufsteuerung können so für das Telekommunikationssystem wichtige Datensignale wie Steuerinformationen oder Kurzschlußmeldungen von den Teilnehmeranschlußbaugruppen nicht sofort weitergeleitet und deshalb vom Vermittlungssystem nicht erkannt werden. Ebenso kann ein Überschreiben und damit ein Verlust wichtiger Datensignale eine Folge von zu langen Verzögerungen bei der Weiterleitung der Datensignale von den Teilnehmeranschiußbaugruppen sein.

Um eine sofortige Bearbeitung von an Teilnehmeranschlußbaugruppen anliegenden Datensignalen zu erreichen und einen möglichen Verlust von Datensignalen zu vermeiden, kann eine den Kanal-Zeitschlitzen in einem Übertragungsrahmen entsprechende Anzahl von Ablaufsteuerungen für die Abarbeitung von Datensignalen in das Kommunikationssystem integriert werden. Die große Anzahl von Ablaufsteuerungen hat jedoch den Nachteil, daß neben den wirtschaftlichen Aspekten, z.B. hoher Kostenaufwand, ein großer Platzbedarf für deren Integration innerhalb eines Vermittlungssystems benötigt wird.

Der Erfindung liegt die Aufgabe zugrunde, einen Weg zu zeigen, wie bei einer Schaltungsanordnung der eingangs genannten Art mit einem minimalen Schaltungsaufwand Übertragungs- und/oder Quittierungsprozeduren durchgeführt werden können.

Die Aufgabe wird ausgehend vom Oberbegriff des Patentanspruches 1 dadurch gelöst, daß der dem ersten Eingang der Schaltungseinheit zugeführte Datenstrom aus von einer Mehrzahl von Datenquellen abgegebenen und über eine oder mehrere Zeitmultiplexeinrichtung/en in einem oder mehreren Übertragungsrahmen mit jeweils einer Mehrzahl von KanalZeitschlitzen Zusammengefaßten Datensignalen besteht und daß die im Rückkopplungszweig angeordnete Speichereinrichtung eine Anzahl von Speicherplätzen besitzt, die wenigstens so groß ist wie das Produkt aus der Anzahl der Übertragungsrahmen und der Anzahl der Kanal-Zeitschlitze eines Übertragungsrahmens, so daß die Speichereinrichtung zur Zwischenspeicherung aller während der Dauer eines Übertragungsrahmen-Zyklus an dem Zweiten Ausgang der Schaltungseinheit auftretenden Zustands-Bitfolgen eingerichtet ist. 2

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Die Erfindung bringt den Vorteil mit sich, daß mit nur einer Ablaufsteuerung alle in einem Zeitmultiplex-signal zusammengefaßten Datenströme abgearbeitet werden. Darüberhinaus können bei beliebig hohen Übertragungsraten die Übertragungs-/Quittierungsprozeduren von der Schaltungsanordnung ausgeführt werden. Neben dem wirtschaftlichen Vorteil der Einsparung von Ablaufsteuerungen ergibt sich als weiterer Vorteil, daß die anliegenden Datensignale ohne Verzögerung erkannt und unter Echtzeitbedingung abgearbeitet werden.

Von Vorteil ist es in weiterer Ausgestaltung der Erfindung, daß die Speichereinrichtung im Rückkopplungszweig ein Schieberegister ist, da es ohne eine besondere Ansteuerung eine an seinem Eingang anliegende "Zustands"-Bitfolge zwischenspeichert. Eine der Anzahl der Datenströme entsprechende Anzahl von Speicherplätzen im Schieberegister ermöglicht, daß das Schieberegister bei zyklischem Abtasten eines Kanal-Zeitschlitzes immer die zuletzt gebildete "Zustands”-Bitfolge einer Übertragungs-/Quittierungsproze-dur zwischen Sender- und Empfängereinheit am zweiten Eingang der Schaltungseinheit anlegt und so die Schaltungseinheit eine neue dem jeweiligen Stand der Übertragungs-/Quittierungsprozedur entsprechende "Zustands"-Bitfolge bildet.

In weiterer Ausgestaltung der Erfindung kann die Speichereinrichtung im Rückkopplungszweig ein Schreib-Lese-Speicher sein, was den Vorteil mit sich bringt, daß bei einer großen Anzahl von Kanal-Zeitschlitzen der Kostenaufwand sowie der Platzbedarf für einen Schreib-Lese-Speicher (RAM-Speicher) um ein Vielfaches geringer ist, als z.B. ein Schieberegister mit vergleichbar vielen Speicherplätzen.

Eine weiterführende Ausgestaltung der Erfindung besteht darin, daß eine Steuereinheit vorgesehen ist, an deren Eingang ein Taktsignal anliegt, wobei die Steuereinheit entsprechend der Anzahl der Kanal-Zeitschlitze je Kanal-Zeitschlitz ein Abtastsignal erzeugt. Dies hat neben dem Vorteil, daß zu den in den Kanal-Zeitschlitzen angeordneten Steuerdaten jeweils ein zyklisch, synchrones Abtastsignal erzeugt wird, noch den weiteren Vorteil, daß durch die Verwendung von nur einer Steuereinheit eine Vielzahl von Steuereinheiten eingespart und dadurch die Integration in der Schaltungsanordnung unproblematisch ist.

Eine weitere vorteilhafte Ausgestaltung der Erfindung besteht darin, daß eine Ausgabeeinheit vorgesehen ist, die aus einem Ausgaberegister und einen Ausgabespeicher besteht, dessen Speicherabarbeitung nach dem FIFO-Modus durchführbar ist. Dies hat den Vorteil, daß ein für die weitere Bearbeitung notwendiges E-Bit (Quittierungssignal) in den gerade anliegenden Kanal-Zeitschlitz eingetragen werden kann und dieser so für eine weitere Verarbeitung gekennzeichnet ist. Entsprechend der Bearbeitung der Übertragungskanäle werden die im Betriebskanal vermerkten "Monitor’-Daten aus dem vermittlungsinter-enen Übertragungskanal ausgelesen und in den Ausgabespeicher abgelegt. Die Speicherabarbeitung nach dem FIFO-Modus hat dabei den Vorteil, daß die "Monitor"-Daten entsprechend der zeitlichen Abfolge der Bearbeitung der Übertragungskanäle wieder ausgelesen werden, so daß eine logische Abfolge bei der Weiterleitung der "Monitor"-Daten beibehalten wird.

Weitere Besonderheiten der Erfindung werden nun aus den nachfolgenden näheren Erläuterungen von Ausführungsbeispielen der Schaltungsanordnung gemäß der Erfindung anhand der Zeichnungen ersichtlich: Es zeigen FIG.1 ein Prinzipschaltbild einer Telekommunikationsanlage, FIG.2 ein Blockschaltbild einer erfindungsgemäßen Schaltungsanordnung, FIG.3a eine Schaltungsanordnung nach einer Ausführungsform der Erfindung, FIG.3b eine weitere Ausführungsform der Erfindung, FIG.4 einen schematischen Aufbau eines/mehrerer Übertragungsrahmen mit einer Mehrzahl von Kanal-Zeitschlitzen, FIG.5 Signalverläufe während einer Übertragungs-/Quittierungsprozedur und FIG.6 eine zyklische Belegung eines Speicherelementes mit Zustandsvariablen. FIG.1 zeigt ein Prinzipschaltbild einer Telekommunikationsanlage. Die von/zu den Telekommunikationsteilnehmern T1.....Tn verlaufenden Teilnehmeranschlußleitungen TL1.....TLn sind bei dieser Darstellung

schematisch an eine Vermittlungseinheit TKS angeschlossen. Eine Vielzahl von Teilnehmeranschlußleitungen TL1 ,...,TLn werden mittels eines oder mehrerer Steuermodule, insbesondere einer Teilnehmeranschlußeinheiten B1.....Bn aufweisenden Schnittstellenbaugruppe TSB zusammengefaßt. Eine Ablaufsteuerung FSM führt Übertragungs-/Quittierungsprozeduren aus und leitet danach von einer Mehrzahl von Teilnehmeranschlußbaugruppen B1.....Bn kommende Datensignale D1,...,Dn zu den nachfolgenden vermittlungsinternen

Baugruppeneinheiten, wie z.B. Koppelfeldbaugruppen KN, weiter. In den jeweiligen Steuereinheiten ST sind

die Mikroprozessoren CP für die Steuerung der Datensignale D1.....Dn in der Vermittlungseinheit TKS angeordnet. FIG.2 zeigt schematisch in einem zum Verständnis der Erfindung erforderlichen Umfang die Ablaufsteuerung FSM, die Teil einer umfassenderen Schaltungsanordnung TKS sein kann. Die Ablaufsteuerung FSM setzt sich im wesentlichen aus einer Schaltungseinheit KL, einer Ausgabeeinheit A sowie einem in einem Rückkopplungszweig RKZ angeordneten Speichereinrichtung SR zusammen. Die Schaitungseinheit KL wird an einem ersten Eingang ED mit einem Datenstrom Dn beaufschlagt. Dieser Datenstrom Dn wird aus einer Vielzahl von am Ausgang der Teilnehmeranschlußeinheiten B1,...,Bn anliegenden Datensignalen 3

AT 403 537 B D1.....Dn gebildet. Diese Datensignale D1,...,Dn werden über eine oder mehrere Zeitmultiplexeinrichtungen MUX in einem oder mehreren Übertragungsrahmen UE1.....UEm mit jeweils einer Mehrzahl von Kanal-

Zeitschlitzen R1.....Rn zusammengefaßt. An einem gegebenen Kanal-Zeitschlitz können an einem Ausgang AE der Schaltungseinheit KL nach schaltungsinternen Verarbeitungsprozeduren ein Quittierungssignal E sowie ein Übernahmesignal M für Monitordaten eines Kanal-Zeitschlitzes aniiegen. An den Schaltungsausgängen der Ausgabeeinheit A der Ablaufsteuerung FSM können zum einen die ''Monitordaten" des Betriebskanals und zum anderen das Quittierungssignal E an nachgeordnete Schaltungseinheiten weitergeleitet werden. Ein zweiter Ausgang AD der Schaltungseinheit KL wird über eine in einem Rückkopplungszweig RKZ angeordnete Speichereinrichtung SR mit dem Eingang ER der Schaltungseinheit KL verbunden. Desweiteren liegt der am ersten Eingang ED anliegende Datenstrom Dn ebenso an der Ausgabeeinheit A an. FIG.3a zeigt eine bevorzugte Ausführungsform der Schaltungsanordnung FSM nach einer Ausführungsform der Erfindung. Eihgangsseitig wird die Schaltungsanordnung FSM an den Übergabepunkten PDn und PTR mit dem Zeitmultiplexsignal Dn sowie einem in der Vermittlungseinheit TKS verfügbaren Taktsignal TR beaufschlagt. Das Taktsignal TR wird an eine Steuereinheit SE, an die Ausgabeeinheit A sowie an das Speicherelement SR weitergeleitet. Die Steuereinheit SE, ein 1-aus-n-Zähler, erzeugt entsprechend den am Eingang ED der Schaltungseinheit KL anliegenden Kanal-Zeitschlitzen des Datenstromes Dn ein "Abtastsignal" EN (siehe FIG 4, Zeile 2). Das Abtastsignal EN liegt sowohl an einem weiteren Eingang EEC der Schaltungseinheit KL als auch am Speicherelement SR an. Die Ausgabeeinheit A ist in ein Ausgaberegister AR und einen Ausgabespeicher SMS unterteilt. Ein von der Schaltungseinheit KL erzeugtes Übernahmesignal M wird über das Ausgaberegister AR zur Steuerung des Ausgabespeichers SMS, dessen Speicherabarbeitung nach dem FIFO-Prinzip durchgeführt wird, weitergegeben. Durch das Übernahmesignal M werden jeweils die Monitordaten eines Kanal-Zeitschlitzes Rmn in den Ausgabespeicher SMS übernommen. Das Speicherelement SR ist in dem in FIG. 3a dargestellten Ausführungsbeispiel der Erfindung als ein Schieberegister R mit einer Anzahl von m’n Speicherplätzen ausgebildet. Diese Zahl resultiert aus der Anzahl n der Kanal Zeitschlitze Rn je Übertragungsrahmen multipiziert mit der Anzahl m der Übertragungsrahmen UEm (siehe auch FIG.4).

In dem in FIG.4 aufgeführten Beispiel ergeben sich aus einer Anzahl von 32 Kanal-Zeitschlitzen und bei 3 Übertragungsrahmen eine Speichertiefe m*n von 32*3 Speicherplätzen. Pro Kanal-Zeitschlitz Rmn wird eine am zweiten Ausgang AD der Schaltungsanordnung KL anliegende "Zustands"-Bitfolge ZB, die den Übertragungszustand im jeweiligen Kanal-Zeitschlitz charakterisiert, in einen für den Kanal-Zeitschlitz Rmn vorgesehenen Speicherplatz RSmn im Schieberegister SR eingelesen. Wie in FIG.3a durch die angedeutete Einrahmung des Speicherelementes SR können anstelle des Schieberegisters R auch andere Speicherelemente, wie z.B. ein Schreib-Lese-Speicher RAM, angeordnet werden (siehe FIG.3b). FIG.3b zeigt eine weitere Ausführungsform der Erfindung. Die Abspeicherung der "Zustands"-Bitfolge ZB erfolgt bei dieser Ausführungsvariante mittels eines adressengesteuerten Schreib-Lese-Speichers RAM. Die Adresse der Speicherzelle RSmn entspricht dem am ersten Eingang ED der Schaltungseinheit KL anliegenden Kanal-Zeitschlitz Rmn. Ebenso wie das Schieberegister SR (FlG.3a) werden der Adressenzähler ADR am Eingang CLK und der Schreib-Lese-Speicher FtAM am Eingang WRITE mit dem in der Vermittlungseinheit TKS verfügbaren Taktsignal TR beaufschlagt. Mit der am zweiten Ausgang AD der Schaltungseinheit KL anliegenden "Zustands"-Bitfolge ZB wird ein Dateneingang DIN des Schreib-Lese-Speichers RAM beaufschlagt. Ein Datenausgang DOUT des Schreib-Lese-Speichers RAM ist mit dem zweiten Dateneingang ER der Schaltungseinheit KL verbunden. FIG.4 zeigt schematisch einen Aufbau eines/mehrerer Übertragungsrahmen UE1.....UEm mit Kanal-

Zeitschlitzen Rm1.....Rmn. Ein Kanal-Zeitschlitz Rmn hat dabei folgende Struktur: zwei Sprachkanäle B1, B2, einen Betriebskanal mit "Monitordaten" für das Vermittlungssystem TKS, einen D-Kanal zur Signalisierung, Kanäle für Daten C/l (Control/Indicate) für die Teilnehmeranschlußbaugruppe sowie Daten A/E (Anforderungs-/ Quittierungsbit) zur Steuerung der Monitordaten des Betriebskanals. Die in der Beschreibung zu FIG.3a erwähnte Signalfolge EN ist in FIG.4 in Bezug zu den Kanal-Zeitschlitzen Rm1.....Rm32 der Übertragungsrahmen UE1,...,UEm dargestellt. Das Abtastsignal EN ist synchron zu dem im Kanal-Zeitschlitz Rmn reservierten Platz für ein Anforderungssignal A-Bit angeordnet. Mit Hilfe des Abtastsignals EN wird ein einen Datenübertragungsvorgang andeutendes Anforderungssignal A abgetastet. Wird durch die Schaltungseinheit KL ein in einem Kanal-Zeitschlitz Rmn gesetztes Anforderungssignal A erkannt, so wird ein Quittierungssignal E sowie ein Monitordaten anforderndes/abspeicherndes Signal M von der Schaltungseinheit KL erzeugt. Ist kein Anforderungssignal A in einem Kanal-Zeitschlitz Rmn gesetzt, so wird weder ein Quittierungssignal E noch ein Monitordaten anforderndes Signal M von der Schaltungseinheit KL erzeugt. FIG.5 skizziert schematisch die Signalverläufe eines Anforderungsbits A (Zeile 1, oberste Zeile), eines Quittierungsbits E (Zeile 2), eines Übernahmesignals M (Zeile 3) sowie die am zweiten Ausgang AD der 4

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Schaltungsanordnung KL anliegende "Zustands''-Bitfolge ZB während der Übertragung eines Datenstromes Dn in einem zyklisch auftretenden Kanal-Zeitschlitz Rmn.

In den Zeitintervallen tO-tl, t1-t2,..,t9-t10,.. ergeben sich, wie nachfolgend beschrieben, folgende Signalisierungszustände bei den zu übertragenden Daten innerhalb eines Kanal-Zeitschlitzes Rmn: 5

Zeitintervall tO-tl:

In dem zu betrachtenden Kanal-Zeitschlitz Rmn werden zum Zeitpunkt tO keine Daten übertragen. Deshalb sind kein Anforderungsbit A, Quittierungsbit E sowie kein Übernahmesignal M von Monitordaten io gesetzt. Am Ausgang AD der Schaltungseinheit KL liegt eine "Zustands”-Bitfolge ZB 000 an.

Zeitintervalle fl-t2, t2-t3:

Im Kanal-Zeitschlitz Rmn wird zum Zeitpunkt t1 ein Anforderungsbit A gesetzt. Die Signalfolgen E, M 15 und ZB verändern ihren Zustand nicht. Zum Zeitpunkt t2 wird aufgrund des Anforderungsbits A ein Quittierungsbit E gesetzt. Mit dem Setzen des Quittierungsbits E wird das Übernahmesignal M gesetzt, wobei die Monitordaten des Kanal-Zeitschlitzes Rmn in einen Ausgabespeicher SMS, der in der Ausgabeeinheit A angeordnet ist, zwischengespeichert werden. Als "Zustands"-Bitfolge ZB wird in der Schaltungseinheit KL die ”Zustands”-Bitfolge ZB 001 erzeugt. 20

Zeitintervall t3-t4:

Zum Zeitpunkt t3 wird das Anforderungsbit A im Kanal-Zeitschlitz Rmn zurückgenommen. Das Quittierungsbit E bleibt während des Zeitintervalles gesetzt. 25 Als "Zustands "-Bitfolge ZB wird von der Schaltungseinheit KL die Bitfolge 010 zur Zwischenspeicherung an das Speicherelement R abgegeben.

Zeitintervall t4-t7: 30 Zum Zeitpunkt t4 erfolgt ein erneutes Setzen des Anforderungsbits A. Bedingt durch die Übertragungsprozeduren wird zum Zeitpunkt t5 das Quittierungsbit E zurückgenommen, gleichzeitig erfolgt ein neues Setzen des Quittierungsbits E zum Zeitpunkt t6. Während des Zeitintervalles t6-t7 erfolgt das Setzen des Übernahmesignals M. Die "Zustands"-Bitfolgen sind in den Intervallen t4-t5: 011, t5-t6: 100 und in dem Intervall t5-t6: 001. 35

Zeitintervall t7-t10:

Nachdem in den Zeitintervallen t7-t8 und t8-t9 kein neues Setzen des Anforderungssignals A im Kanal-Zeitschlitz Rmn erfolgt, wird das Ende der Datenübertragung in dem Kanal-Zeitschlitz Rmn erkannt und von 40 der Schaltungseinheit KL durch eine "Zustand"-Bitfolge 101 vermerkt.

Fig.6 zeigt schematisch eine zyklische Belegung der Speicherelemente RSm1.....RSm32 mit "Zu- stands"-Bitfolgen ZB. Der Übersichtlichkeit halber ist die Anzahl der Speicherelemente RS auf 32 Speicherplätze begrenzt. Zum Zeitpunkt tm sei beispielsweise die "Zustands"-Bitfolge ZB 000 im Speicherplatz RSm32 zwischengespeichert, der Speicherplatz RSm1 wird mit der "Zustands"-Bitfolge 011 belegt. Zum 45 Zeitpunkt tm +1 wird mit der "Zustands"-Bitfolge 000 aus dem Speicherregister RSm32 der zweite Eingang ER der Schaltungseinheit KL beaufschlagt. Aufgrund des am ersten Eingang ED der Schaltungseinheit KL zyklisch anliegenden Kanal-Zeitschlitzes Rmn (z.B. Kanal-Zeitschlitz I) und der dazugehörigen "Zustands"-Bitfolge ZB am zweiten Eingang ER der Schaltungseinheit KL bildet die Schaltungseinheit KL eine erneute "Zustands"-Bitfolge ZB 001. Diese "Zustands"-Bitfolge ZB, zugehörig zum Kanal-Zeitschlitz I, wird im so Speicherplatz RSm1 abgelegt. Nach einer Periode von 31 Kanal-Zeitschlitzen (dritte Darstellung (tm + 31)) befindet sich die "Zustands"-Bitfolge im Speicherelement RSm32 des Schieberegisters R. Zum Zeitpunkt t-(m + 32) wird die "Zustands"-Bitfolge ZB wieder in die Schaltungseinheit KL eingelesen und eine neue dem Übertragungszustand der im Kanal-Zeitschlitz I übertragenen Daten angepaßte "Zustands"-Bitfolge ZB erzeugt. Dieser Übertragungszustand wird dann in einer neuen "Zustands"-Bitfolge im Speicherplatz RSm1 55 zwischengespeichert. 5

Claims (7)

1. AT 403 537 B Patentansprüche 1. Schaltungsanordnung zur Verarbeitung von Datensignalen, mit einer Schaltungseinheit, die einen ersten und einen zweiten Eingang sowie einen ersten und einen Zweiten Ausgang aufweist, wobei dem ersten 5 Eingang ein Datenstrom zugeführt ist und wobei der zweite Eingang über einen eine Speichereinheit enthaltenden Rückkopplungszweig mit dem zweiten Ausgang verbunden und mit einer an diesem auftretenden Zustands-Bitfolge beaufschlagt ist, dadurch gekennzeichnet, daß der dem ersten Eingang (ED) der Schaltungseinheit (KL) zugeführte Datenstrom aus von einer Mehrzahl von Datenquellen (B1,...,Bn) abgegebenen und über eine oder mehrere Zeitmultiplexeinrichtung/en (MUX) in einem io oder mehreren Übertragungsrahmen (UE1.....UEm) mit jeweils einer Mehrzahl von Kanal-Zeitschlitzen (R1.....Rn) zusammengefaßten Datensignalen (Dl,...,Dn) besteht, und daß die im Rückkopplungszweig (RKZ) angeordnete Speichereinrichtung (SR) eine Anzahl von Speicherplätzen (RSmn) besitzt, die wenigstens so groß ist wie das Produkt aus der Anzahl (m) der Übertragungsrahmen (UE1.....UEm) und der Anzahl (n) der Kanal-Zeitschlitze (R1.....Rn) eines Übertragungsrahmens (UEm), so daß die T5 Speichereinrichtung (SR) zur Zwischenspeicherung aller während der Dauer eines Übertragungsrahmen-Zyklus an dem zweiten Ausgang (AD) der Schaltungseinheit (KL) auftretenden Zustands-Bitfolgen (ZB) eingerichtet ist.
2. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Speichereinrichtung (SR) 20 im Rückkopplungszweig (RKZ) ein Schieberegister (R) ist.
3. 3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Speichereinrichtung (SR) im Rückkopplungszweig (RKZ) ein Schreib-Lese-Speicher (RAM) ist.
4. 4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Steuereinheit (SE) vorgesehen ist, an deren Eingang ein Taktsignal (TR) anliegt, wobei die Steuereinheit (SE) entsprechend der Anzahl der Kanal-Zeitschlitze (Rml,...,Rmn) ein Abtastsignal (EN1.....ENn) erzeugt.
5. 5. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine Ausgabeeinheit (A) 30 vorgesehen ist, die aus einem Ausgaberegister (AR) und einem Ausgabespeicher (SMS) besteht, dessen Speicherabarbeitung nach dem FIFO-Modus durchführbar ist.
6. 6. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltungseinheit (KL) aus kombinatorischen Logikelementen gebildet ist. 35
7. 7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Schaltungseinheit (KL) mit dem an einem weiteren Eingang (EEC) anliegenden Abtastsignal (EN1 ENn) jeweils ein in dem Kanal-Zeitschlitz (Rml.....Rmn) gesetztes, einen Übertragungsvorgang charakterisie rendes Bit (A) abtastet, bei Erkennen des gesetzten charakterisierenden Bits (A) ein Quittierungssignal 40 (E) abgibt und Monitordaten (M) des jeweiligen Kanal-Zeitschlitzes (Rmn) in den Ausgabespeicher (SMS) der Ausgabeeinheit (A) einträgt sowie einen eine Übertragungsprozedur kennzeichnenden Zustand mit einer Bitfolge (ZB) je Kanal-Zeitschlitz (Rm1,...,Rmn) an ihren zweiten Ausgang (AD) an legt. 45 Hiezu 5 Blatt Zeichnungen 50 6 55