WO2024095597A1 - 半導体モジュール - Google Patents

半導体モジュール Download PDF

Info

Publication number
WO2024095597A1
WO2024095597A1 PCT/JP2023/032066 JP2023032066W WO2024095597A1 WO 2024095597 A1 WO2024095597 A1 WO 2024095597A1 JP 2023032066 W JP2023032066 W JP 2023032066W WO 2024095597 A1 WO2024095597 A1 WO 2024095597A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode pattern
electrode
wire
control
semiconductor
Prior art date
Application number
PCT/JP2023/032066
Other languages
English (en)
French (fr)
Inventor
秀夫 網
Original Assignee
富士電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士電機株式会社 filed Critical 富士電機株式会社
Publication of WO2024095597A1 publication Critical patent/WO2024095597A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode

Definitions

  • This disclosure relates to a semiconductor module.
  • Semiconductor modules such as power semiconductor modules, may have a configuration in which multiple semiconductor switching elements are connected in parallel.
  • a drain pattern, a source pattern, a source control pattern, and a gate control pattern are provided on an insulating substrate on which a plurality of semiconductor switching elements are mounted, and are common to the plurality of semiconductor switching elements.
  • the drain pads of the semiconductor switching elements are bonded to the drain pattern.
  • the source pads of the semiconductor switching elements are electrically connected to the source pattern by wires.
  • the source pads of the semiconductor switching elements are electrically connected to the source control pattern by wires.
  • the gate pads of the semiconductor switching elements are electrically connected to the gate control pattern by wires.
  • the wire for electrically connecting the source pad to the source control pattern is bonded to an offset position on the surface of the source pad, which causes an imbalance in the current within the source pad, resulting in a problem of reduced switching characteristics.
  • one aspect of the present disclosure aims to improve the switching characteristics of a semiconductor module.
  • a semiconductor module includes at least one substrate having a first electrode pattern, a second electrode pattern, and a third electrode pattern, the first electrode pattern being located between the second electrode pattern and the third electrode pattern in a planar view, and a plurality of semiconductor switching elements having a first surface bonded to the first electrode pattern and a second surface facing in the opposite direction to the first surface, the second surface being provided with a control electrode, control wiring connected to the control electrode, and a main electrode having a plurality of regions separated by the control wiring, each of the plurality of regions being electrically connected to the second electrode pattern via a first wire and electrically connected to the third electrode pattern via a second wire, the second electrode pattern being a pattern for a main current, and the third electrode pattern being used as an auxiliary pattern for control.
  • FIG. 1 is a cross-sectional view of a semiconductor module according to an embodiment. 1 is a plan view of a semiconductor module according to an embodiment, with some parts omitted;
  • FIG. 2 is a circuit diagram of an upper arm of the semiconductor module.
  • 11 is a circuit diagram of an upper arm of a semiconductor module having an auxiliary control terminal connected to a main current path.
  • FIG. 11 is a side view for explaining semiconductor switching elements and semiconductor elements on a substrate for an upper arm.
  • FIG. FIG. 13 is a plan view showing the configuration on a substrate for the upper arm.
  • FIG. 13 is a plan view showing the configuration on a substrate for the lower arm.
  • FIG. 13 is a plan view showing a configuration on a substrate for a lower arm in Modification 1.
  • FIG. 13 is a plan view showing a configuration on
  • FIG. 1 is a cross-sectional view of a semiconductor module 10 according to an embodiment.
  • FIG. 2 is a plan view of the semiconductor module 10 according to an embodiment, with some parts omitted.
  • wires 91a, 91b, 92a, 92b, 93a, 93b, 94a, 94b, and 95 described later are omitted for the sake of clarity, and the outlines of a case 50 and a lid 60 described later are indicated by two-dot chain lines.
  • FIG. 2 for the sake of convenience, the case 50, the lid 60, the main terminals 71, 72, and 73, and the control terminals 81, 82, 83, and 84 described later are omitted for the sake of convenience.
  • the semiconductor module 10 is a power module such as an IGBT (Insulated Gate Bipolar Transistor) module.
  • the semiconductor module 10 is used for power control in devices such as inverters or rectifiers mounted on equipment such as industrial equipment, railway vehicles, automobiles, or household electrical machinery.
  • the semiconductor module 10 includes two boards 20a, two boards 20b, eight semiconductor switching elements 31a, eight semiconductor switching elements 31b, eight semiconductor elements 32a, eight semiconductor elements 32b, a base 40, a case 50, a lid 60, main terminals 71, 72, 73, control terminals 81, 82, 83, 84, and wires 91a, 91b, 92a, 92b, 93a, 93b, 94a, 94b, 95.
  • each of control terminals 82, 84 is an example of a "first control terminal.”
  • Each of control terminals 81, 83 is an example of a “second control terminal.”
  • Each of wires 91a, 91b is an example of a "first wire.”
  • Each of wires 92a, 92b is an example of a “second wire.”
  • Each of wires 93a, 93b is an example of a "third wire.”
  • Each of wires 94a, 94b is an example of a "fourth wire.”
  • the eight semiconductor switching elements 31a and the eight semiconductor elements 32a are divided and mounted on two substrates 20a, and are electrically connected in parallel by wires 91a, 92a, 93a, and 94a to form the upper arm of the inverter circuit.
  • the eight semiconductor switching elements 31b and the eight semiconductor elements 32b are divided and mounted on two substrates 20b, and are electrically connected in parallel by wires 91b, 92b, 93b, and 94b to form the lower arm of the inverter circuit.
  • the upper arm and the lower arm are electrically connected by wire 95.
  • the Z-axis is an axis parallel to the thickness direction or height direction of the semiconductor module 10.
  • one direction along the X-axis is the X1 direction
  • the direction opposite to the X1 direction is the X2 direction.
  • One direction along the Y-axis is the Y1 direction
  • the direction opposite to the Y1 direction is the Y2 direction.
  • One direction along the Z-axis is the Z1 direction
  • the direction opposite to the Z1 direction is the Z2 direction.
  • the relationship between these directions and the vertical direction is not particularly limited and is arbitrary.
  • viewing in the direction along the Z-axis may be referred to as "planar view”.
  • Each of the two boards 20a is housed in a case 50 and is a board that is equipped with four semiconductor switching elements 31a and four semiconductor elements 32a.
  • each of the two boards 20b is housed in a case 50 and is a board that is equipped with four semiconductor switching elements 31b and four semiconductor elements 32b.
  • two substrates 20a are aligned in the direction along the Y axis
  • two substrates 20b are aligned in the direction along the Y axis at a position in the X2 direction relative to the two substrates 20a.
  • one of the two substrates 20a is disposed in a position in the X1 direction relative to one of the two substrates 20b
  • the other substrate 20b is disposed in a position in the X1 direction relative to the other substrate 20b.
  • Each of the substrates 20a and 20b is, for example, a laminate substrate such as a DCB (Direct Copper Bonding) substrate or a DBA (Direct Bonded Aluminum) substrate.
  • the substrate 20a has an insulating plate 21a, a wiring layer 22a, and a heat dissipation layer 23a.
  • the substrate 20b has an insulating plate 21b, a wiring layer 22b, and a heat dissipation layer 23b.
  • Each of insulating plates 21a and 21b is an insulating plate-shaped member, and is made of ceramics such as aluminum nitride, aluminum oxide, or silicon nitride.
  • a wiring layer 22a is provided on one surface of insulating plate 21a, and a heat dissipation layer 23a is provided on the other surface.
  • a wiring layer 22b is provided on one surface of insulating plate 21b, and a heat dissipation layer 23b is provided on the other surface.
  • Each of wiring layers 22a, 22b and heat dissipation layers 23a, 23b is made of a metal such as copper or aluminum.
  • the wiring layer 22a is a conductive layer for mounting the semiconductor switching element 31a and the semiconductor element 32a.
  • the main terminal 71 and the control terminals 81, 82 are joined to the wiring layer 22a with a conductive bonding material such as solder.
  • the heat dissipation layer 23a is a thermally conductive layer for dissipating heat from the semiconductor switching element 31a and the semiconductor element 32a to the base 40, and is joined to the base 40 with a conductive bonding material such as solder.
  • the wiring layer 22b is a conductive layer for mounting the semiconductor switching element 31b and the semiconductor element 32b.
  • the main terminals 72, 73 and the control terminals 83, 84 are joined to the wiring layer 22b with a conductive bonding material such as solder.
  • the heat dissipation layer 23b is a thermally conductive layer for dissipating heat from the semiconductor switching element 31b and the semiconductor element 32b to the base 40, and is joined to the base 40 with a conductive bonding material such as solder.
  • wiring layer 22a has electrode patterns 22a1, 22a2, 22a3, and 22a4 that are spaced apart from one another.
  • wiring layer 22b has electrode patterns 22b1, 22b2, 22b3, and 22b4 that are spaced apart from one another.
  • the electrode pattern 22a1 and the electrode pattern 22b1 are each an example of a "first electrode pattern”.
  • the electrode pattern 22a2 and the electrode pattern 22b2 are each an example of a "second electrode pattern”.
  • the electrode patterns 22a1, 22b1, 22a2, and 22b2 are each a pattern for a main current.
  • the main current is the maximum current flowing through the semiconductor switching element 31a or the semiconductor switching element 31b, and is, for example, a current flowing between the emitter electrode and the collector electrode, or a current flowing between the source electrode and the drain electrode.
  • the electrode pattern 22a3 and the electrode pattern 22b3 are each an example of a "third electrode pattern” and are used as auxiliary patterns for control.
  • the electrode pattern 22a4 and the electrode pattern 22b4 are each an example of a "fourth electrode pattern" and are used as main patterns for control. Details of these electrode patterns will be described later with reference to Figures 5 to 7.
  • the back surfaces of the semiconductor switching element 31a and the semiconductor element 32a are joined to the electrode pattern 22a1 of the wiring layer 22a by a conductive bonding material such as solder.
  • the back surfaces of the semiconductor switching element 31b and the semiconductor element 32b are joined to the electrode pattern 22b1 of the wiring layer 22b by a conductive bonding material such as solder.
  • the main terminals 71, 72, 73 and the control terminals 81, 82, 83, 84 are not shown, but areas CTa, CTb, CTc, CTd, CTe, CTf, and CTg are shown for connecting these terminals to the wiring layers 22a and 22b with a conductive bonding material such as solder.
  • the region CTa is a region for joining the main terminal 71 and is provided in the electrode pattern 22a1 of the wiring layer 22a.
  • the region CTb is a region for joining the control terminal 82 and is provided in the electrode pattern 22a3 of the wiring layer 22a.
  • the region CTc is a region for joining the control terminal 81 and is provided in the electrode pattern 22a4 of the wiring layer 22a.
  • the region CTd is a region for joining the main terminal 73 and is provided in the electrode pattern 22b1 of the wiring layer 22b.
  • the region CTe is a region for joining the main terminal 72 and is provided in the electrode pattern 22b2 of the wiring layer 22b.
  • the region CTf is a region for joining the control terminal 84 and is provided in the electrode pattern 22b3 of the wiring layer 22b.
  • the region CTg is a region for joining the control terminal 83 and is provided in the electrode pattern 22b4 of the wiring layer 22b.
  • Each of the semiconductor switching elements 31a and 31b is a switching element such as an IGBT (insulated gate bipolar transistor) or a power MOSFET (metal-oxide-semiconductor field-effect transistor).
  • An input electrode is provided on the back surface (first surface) of each of the semiconductor switching elements 31a and 31b.
  • the input electrode is a drain electrode or a collector electrode.
  • an output electrode (main electrode) and a control electrode are provided on the front surface (second surface) of each of the semiconductor switching elements 31a and 31b.
  • the output electrode is a source electrode or an emitter electrode.
  • the control electrode is a gate electrode. Details of the front surface will be described with reference to Figures 6 and 7.
  • Each of the semiconductor elements 32a and 32b is a free wheeling diode (FWD).
  • An output electrode is provided on the back surface (third surface) of each of the semiconductor elements 32a and 32b.
  • the output electrode is a cathode electrode.
  • an input electrode is provided on the front surface (fourth surface) of each of the semiconductor elements 32a and 32b.
  • the input electrode is an anode electrode.
  • the base 40 is a plate-like member for dissipating heat, and constitutes the bottom plate of the semiconductor module 10.
  • the above-mentioned two boards 20a and two boards 20b are joined to the upper surface of the base 40.
  • a heat dissipation member such as a heat dissipation fin (not shown) may be arranged on the lower surface of the base 40.
  • the base 40 is a metal plate made of, for example, copper, a copper alloy, aluminum, or an aluminum alloy.
  • the base 40 has thermal conductivity, and dissipates heat from the semiconductor switching elements 31a, 31b and the semiconductor elements 32a, 32b.
  • the base 40 also has electrical conductivity, and may be electrically connected to a reference potential such as a ground potential.
  • the thickness direction of the base 40 is along the Z-axis.
  • the base 40 When viewed in the direction along the Z-axis, the base 40 has a shape having a pair of long sides extending in the direction along the X-axis and a pair of short sides extending in the direction along the Y-axis.
  • the base 40 has mounting holes 41 near each corner.
  • the mounting holes 41 are, for example, through holes used to screw a heat dissipation member such as a heat dissipation fin (not shown) to the base 40.
  • the planar shape of the base 40 is not limited to the example shown in FIG. 2 and is arbitrary. Furthermore, the mounting holes 41 may be provided as necessary and may be omitted.
  • the case 50 is a frame-shaped member for partitioning the internal space that houses the semiconductor switching elements 31a, 31b and the semiconductor elements 32a, 32b.
  • the case 50 is essentially an insulator, and is made of a resin material such as PPS (Polyphenylene Sulfide) or PBT (Polybutylene Terephthalate), and is obtained by injection molding or the like.
  • the case 50 may be integrally formed with the main terminals 71, 72, 73 and the control terminals 81, 82, 83, 84 by insert molding or the like.
  • the resin material may contain inorganic fibers such as glass fibers, or inorganic fillers such as alumina or silica, from the viewpoint of improving the mechanical strength or thermal conductivity of the case 50.
  • the case 50 may be filled with a sealing resin.
  • the sealing resin is a potting material that covers the semiconductor switching elements 31a, 31b and the semiconductor elements 32a, 32b, and is composed of a thermosetting resin such as an epoxy resin or a silicone resin. From the viewpoint of increasing thermal conductivity, the sealing resin preferably contains an inorganic filler such as silica or alumina. The sealing resin may also be in a gel form.
  • the internal space of the case 50 opens in both the Z1 and Z2 directions.
  • the base 40 is joined to the case 50 with an adhesive or the like so as to close the opening of the case 50 facing the Z2 direction.
  • the lid 60 is joined to the case 50 with an adhesive or the like so as to close the opening of the case 50 facing the Z1 direction.
  • the lid 60 is a member that covers the opening of the case 50 facing the Z1 direction. Like the case 50, the lid 60 is made of a resin material such as PPS (Polyphenylene Sulfide) or PBT (Polybutylene Terephthalate). In the example shown in FIG. 1, the lid 60 has the function of supporting a portion of the main terminals 71, 72, and 73. Here, the lid 60 may be a nut case for screwing the main terminals 71, 72, and 73 to a bus bar (not shown).
  • PPS Polyphenylene Sulfide
  • PBT Polybutylene Terephthalate
  • Each of the main terminals 71, 72, and 73 is a terminal for connecting a bus bar (not shown) to the semiconductor module 10, and has a portion exposed to the outside of the semiconductor module 10.
  • the main terminals 71, 72, and 73 pass through the lid 60, and a portion of the main terminals 71, 72, and 73 is exposed to the outside of the semiconductor module 10.
  • Main terminal 71 is a high-potential terminal and is joined to the aforementioned region CTa.
  • Main terminal 72 is a low-potential terminal and is joined to the aforementioned region CTe.
  • Main terminal 73 is an output terminal and is joined to the aforementioned region CTd.
  • Each of main terminals 71, 72, 73 is made of a metal such as copper, copper alloy, aluminum, aluminum alloy, or iron alloy, and is obtained by bending a metal plate, etc.
  • Each of the control terminals 81 and 82 is a terminal for connecting the semiconductor module 10 to a control circuit (not shown) that controls the operation of the semiconductor switching element 31a.
  • the control circuit is installed outside the semiconductor module 10.
  • the control terminal 81 has a terminal portion 81a exposed to the outside of the semiconductor module 10.
  • a signal for controlling the operation of the semiconductor switching element 31a is supplied from the control circuit to the control terminal 81.
  • the control terminal 82 has a terminal portion 82a exposed to the outside of the semiconductor module 10.
  • a constant potential that serves as a reference for the signal is supplied from the control circuit to the control terminal 82.
  • each of the control terminals 83 and 84 is a terminal for connecting the semiconductor module 10 to a control circuit (not shown) that controls the operation of the semiconductor switching element 31b.
  • the control circuit is installed outside the semiconductor module 10.
  • the control terminal 83 has a terminal portion 83a exposed to the outside of the semiconductor module 10.
  • a signal for controlling the operation of the semiconductor switching element 31b is supplied from the control circuit to the control terminal 83.
  • the control terminal 84 has a terminal portion 84a exposed to the outside of the semiconductor module 10.
  • a constant potential that serves as a reference for the signal is supplied from the control circuit to the control terminal 84.
  • each of the control terminals 81, 82, 83, 84 is made of a metal such as copper, copper alloy, aluminum, aluminum alloy, or iron alloy, and is obtained by bending a metal plate, etc.
  • Each of wires 91a, 91b, 92a, 92b, 93a, 93b, 94a, 94b, and 95 is a conductive wire or group of wires consisting of at least one bonding wire.
  • Wire 91a is bonded to electrode pattern 22a2 of wiring layer 22a and to the output electrode of semiconductor switching element 31a. This bonding electrically connects electrode pattern 22a2 and the output electrode of semiconductor switching element 31a via wire 91a.
  • wire 91b is bonded to electrode pattern 22b2 of wiring layer 22b and to the output electrode of semiconductor switching element 31b. This bonding electrically connects electrode pattern 22b2 and the output electrode of semiconductor switching element 31b via wire 91b.
  • Wire 92a is bonded to each of the output electrodes of semiconductor switching element 31a, semiconductor element 32a, and electrode pattern 22a3 of wiring layer 22a. This bonding electrically connects the output electrode of semiconductor switching element 31a, semiconductor element 32a, and electrode pattern 22a3 via wire 92a.
  • wire 92b is bonded to each of the output electrode of semiconductor switching element 31b, semiconductor element 32b, and electrode pattern 22b3 of wiring layer 22b. This bonding electrically connects the output electrode of semiconductor switching element 31b, semiconductor element 32b, and electrode pattern 22b3 via wire 92b.
  • Wire 93a is bonded to electrode pattern 22a4 of wiring layer 22a and to the control electrode of semiconductor switching element 31a. This bonding electrically connects electrode pattern 22a4 and the control electrode of semiconductor switching element 31a via wire 93a.
  • wire 93b is bonded to electrode pattern 22b4 of wiring layer 22b and to the control electrode of semiconductor switching element 31b. This bonding electrically connects electrode pattern 22b4 and the control electrode of semiconductor switching element 31b via wire 93b.
  • the wire 94a is bonded to the electrode patterns 22a4 of each of the two substrates 20a. As a result of this bonding, the electrode patterns 22a4 of the two substrates 20a are electrically connected to each other via the wire 94a.
  • the wire 94b is bonded to the electrode patterns 22b4 of each of the two substrates 20b. As a result of this bonding, the electrode patterns 22b4 of the two substrates 20b are electrically connected to each other via the wire 94b.
  • the wire 95 is joined to the electrode pattern 22a2 and the electrode pattern 22b1 of the boards 20a and 20b adjacent to each other in the direction along the X-axis. With this joining, the electrode pattern 22a2 and the electrode pattern 22b1 of the boards 20a and 20b adjacent to each other in the direction along the X-axis are electrically connected via the wire 95.
  • electrode pattern 22a2 is electrically connected to the output electrode of semiconductor switching element 31a.
  • electrode pattern 22b1 is electrically connected to the input electrode of semiconductor switching element 31b. Therefore, for boards 20a and 20b adjacent to each other in the direction along the X-axis, semiconductor switching elements 31a and 31b are electrically connected in series with each other.
  • the electrode pattern 22a3 used as an auxiliary pattern for control is separate from the electrode pattern 22a2, so the control terminal 82 is electrically connected to the output electrode of the semiconductor switching element 31a without passing through the main current path. Therefore, the current path for controlling the drive of the semiconductor switching element 31a is not easily affected by current fluctuations in the main current path, so the switching characteristics of the semiconductor switching element 31a can be improved.
  • the electrode pattern 22b3 used as an auxiliary pattern for control is separate from the electrode pattern 22b2, so the control terminal 84 is electrically connected to the output electrode of the semiconductor switching element 31b without passing through the main current path.
  • Figure 3 is a circuit diagram of the upper arm of the semiconductor module 10.
  • Figure 3 shows the electrical connection configuration of four semiconductor switching elements 31a and four semiconductor elements 32a mounted on one substrate 20a.
  • the semiconductor switching element 31a is a MOSFET.
  • the control terminal 82 is electrically connected to the sources of the four semiconductor switching elements 31a via the electrode pattern 22a3 without passing through the main current path. Therefore, the main current path does not intervene in the current path for controlling the drive of the semiconductor switching element 31a. Therefore, the current path for controlling the drive of the semiconductor switching element 31a is less susceptible to current fluctuations in the main current path.
  • the path length of the main current path differs for each semiconductor switching element 31a. Therefore, the main current path has a different parasitic inductance L for each semiconductor switching element 31a. As a result, when a fluctuation occurs in the main current, a back electromotive force of a different magnitude is generated in the parasitic inductance L for each semiconductor switching element 31a.
  • the main current path is not interposed in the current path for controlling the drive of the semiconductor switching element 31a, so the current path for controlling the drive of the semiconductor switching element 31a is not affected by the back electromotive force.
  • This makes it difficult for current exchange and imbalance to occur between the gates of the four semiconductor switching elements 31a electrically connected in parallel, so that it is possible to prevent oscillation due to repeated charging and discharging.
  • by bringing the current paths for controlling the drive of the semiconductor switching elements 31a closer to each other between the four semiconductor switching elements 31a it is possible to reduce the loop formed by the current paths. As a result, it becomes difficult for electromagnetic radiation noise from the peripheral circuits to interlink, so the risk of false firing and the like can be reduced.
  • FIG. 4 is a circuit diagram of the upper arm of a semiconductor module 10X in which an auxiliary control terminal 82X is connected to the main current path.
  • the semiconductor module 10X is configured in the same way as the semiconductor module 10, except that it has a control terminal 82X instead of the control terminal 82.
  • the control terminal 82X is electrically connected to the sources of the four semiconductor switching elements 31a via the main current path. Therefore, the parasitic inductance L of the main current path is present in the current path for controlling the drive of the semiconductor switching elements 31a.
  • Fig. 5 is a side view for explaining the semiconductor switching element 31a and the semiconductor element 32a on the upper arm substrate 20a.
  • Fig. 6 is a plan view showing the configuration on the upper arm substrate 20a. Note that in Fig. 5, wires 91a, 92a, 93a, 94a, and 95 are omitted for the sake of clarity.
  • electrode pattern 22a2, electrode pattern 22a1, electrode pattern 22a3, and electrode pattern 22a4 are arranged in this order in the X1 direction.
  • electrode pattern 22a3 and electrode pattern 22a4 each have an elongated shape extending in the direction along the Y-axis. Furthermore, both ends of electrode pattern 22a2, electrode pattern 22a1, electrode pattern 22a3, and electrode pattern 22a4 in the direction along the Y-axis are aligned. Therefore, electrode pattern 22a2, electrode pattern 22a1, electrode pattern 22a3, and electrode pattern 22a4 have the same length in the direction along the Y-axis. Furthermore, any one of electrode patterns 22a2, electrode pattern 22a1, electrode pattern 22a3, and electrode pattern 22a4 is provided over the entire area of any other one in the direction along the Y-axis.
  • electrode pattern 22a1, electrode pattern 22a2, electrode pattern 22a3, and electrode pattern 22a4 are not limited to the example shown in FIG. 6.
  • the lengths of electrode pattern 22a2, electrode pattern 22a1, electrode pattern 22a3, and electrode pattern 22a4 in the direction along the Y axis may be different from each other.
  • a plurality of semiconductor switching elements 31a and a plurality of semiconductor elements 32a are joined to the electrode pattern 22a1 via a conductive bonding material such as solder.
  • a conductive bonding material such as solder.
  • four semiconductor switching elements 31a are aligned in the direction along the Y axis
  • four semiconductor elements 32a are aligned in the direction along the Y axis at positions in the X1 direction relative to the four semiconductor switching elements 31a.
  • the semiconductor switching element 31a has a first surface F1 and a second surface F2.
  • the first surface F1 is the surface of the semiconductor switching element 31a that is bonded to the electrode pattern 22a1. In the example shown in FIG. 5, the first surface F1 faces in the Z2 direction.
  • an input electrode that is a drain electrode or a collector electrode is provided on the first surface F1.
  • the second surface F2 is the surface of the semiconductor switching element 31a that faces in the opposite direction to the first surface F1.
  • a control electrode 311, a control wiring 312, and a main electrode 313 are provided on the second surface F2.
  • the control electrode 311 is a gate electrode. A control voltage is input to the control electrode 311 from a control circuit (not shown).
  • the control electrode 311 is made of a metal such as aluminum.
  • the control electrode 311 is disposed at the end of the second surface F2 in the Y1 or Y2 direction. Note that the shape and arrangement of the control electrode 311 are not limited to the example shown in FIG. 6.
  • the control electrode 311 may be disposed at the end of the second surface F2 in the X1 or X2 direction.
  • the control electrode 311 is electrically connected to the electrode pattern 22a4 via a wire 93a.
  • the wire 93a has one end joined to the electrode pattern 22a4 and the other end joined to the control electrode 311.
  • the wire 93a is composed of one wire for each control electrode 311. Note that the number of wires constituting the wire 93a for each control electrode 311 may be two or more.
  • the control wiring 312 is a wiring connected to the control electrode 311.
  • the control wiring 312 is, for example, a laminate of a gate runner made of a semiconductor such as polysilicon doped with impurities, and a gate metal layer made of a metal such as aluminum that is provided on the gate runner.
  • the control wiring 312 extends in the Y1 direction or the Y2 direction from the control electrode 311.
  • the shape of the control wiring 312 in plan view is determined according to the number and shape of regions RE described below, and is not limited to the example shown in FIG. 6.
  • the control wiring 312 may have a portion that runs along the outer edge of the main electrode 313 in plan view.
  • the main electrode 313 is a source electrode or emitter electrode, and outputs a main current when the semiconductor switching element 31a is in an on state.
  • the main electrode 313 is made of a metal such as aluminum, an aluminum alloy, titanium, or a titanium alloy.
  • the main electrode 313 is divided by the control wiring 312 in a plan view, and has a plurality of regions RE_1, RE_2. Below, each of the regions RE_1 and RE_2 may be referred to as a region RE.
  • FIG. 6 illustrates an example in which the main electrode 313 is divided into two regions RE, this is not limiting.
  • the main electrode 313 may have three or more regions RE.
  • the number of divisions of the main electrode 313 is not limited to two, but may be three or more.
  • regions RE_1 and RE_2 are arranged in this order in the X1 direction. Moreover, regions RE_1 and RE_2 each extend in a direction along the Y axis. Furthermore, regions RE_1 and RE_2 have the same shape in a planar view. Regions RE_1 and RE_2 each form a rectangle in a planar view. Note that the shape of regions RE_1 and RE_2 in a planar view is not limited to the example shown in FIG. 6, and for example, the shape of regions RE_1 and RE_2 in a planar view may be different from each other. Furthermore, regions RE_1 and RE_2 each may extend in a direction along the X axis.
  • the semiconductor switching element 31a includes a plurality of transistor portions (not shown) that constitute transistors such as IGBTs or power MOSFETs corresponding to a plurality of regions RE.
  • Each region RE is electrically connected to the source region or emitter region of the corresponding transistor portion.
  • the plurality of regions RE are electrically insulated from each other on the second face F2, and output main currents independently of each other.
  • the gates of each of the plurality of transistor portions are electrically connected to the control wiring 312. As a result, the gates are electrically connected to the control electrode 311 via the control wiring 312.
  • the semiconductor switching element 31a may be provided with a diode portion such as an FWD in addition to the transistor portion for each region RE.
  • Each of the regions RE_1 and RE_2 is electrically connected to the electrode pattern 22a2 via the wire 91a, and is electrically connected to the electrode pattern 22a3 via the wire 92a.
  • the wire 91a has one end joined to the electrode pattern 22a2 and the other end joined to the region RE.
  • the wire 91a is composed of two wires for each region RE. Note that the number of wires constituting the wire 91a for each region RE may be one, or three or more.
  • the wire 92a has one end joined to the electrode pattern 22a3 and the other end joined to the region RE.
  • the wire 92a is composed of two wires for each region RE.
  • the number of wires constituting the wire 92a for each region RE may be one or three or more.
  • the middle of the wire 92a is joined to the semiconductor element 32a by stitch bonding.
  • the middle of the wire 92a refers to any position between one end and the other end of the wire 92a.
  • the semiconductor element 32a has a third face F3 and a fourth face F4.
  • the third face F3 is the face of the semiconductor element 32a that is joined to the electrode pattern 22a1.
  • the third face F3 faces in the Z2 direction.
  • an output electrode that is a cathode electrode is provided on the third face F3.
  • the fourth face F4 is the face of the semiconductor element 32a that faces in the opposite direction to the third face F3.
  • an input electrode that is an anode electrode is provided on the fourth face F4, and the middle of the wire 92a is joined to it.
  • the electrode patterns 22a1 of the two substrates 20a are electrically connected to each other via the main terminals 71.
  • the region CTa for joining the main terminals 71 is shown shaded.
  • the region CTa is located at the center of the electrode pattern 22a1 in the direction along the Y axis.
  • the position of the region CTa is not limited to the example shown in FIG. 6, and may be, for example, a position shifted from the center of the electrode pattern 22a1 in the direction along the Y axis.
  • the electrode patterns 22a3 of the two substrates 20a are electrically connected to each other via the control terminals 82.
  • the region CTb for joining the control terminals 82 is shown shaded.
  • the region CTb is located in the center of the electrode pattern 22a3 in the direction along the Y axis. Note that the position of the region CTb is not limited to the example shown in FIG. 6, and may be, for example, a position shifted from the center of the electrode pattern 22a3 in the direction along the Y axis.
  • the electrode patterns 22a3 of the two substrates 20a are not only electrically connected to each other via the control terminals 82, but also electrically connected to each other via a wire 94a, which is an example of a "fourth wire.”
  • the wire 94a has one end joined to the electrode pattern 22a3 of one of the two substrates 20a, and the other end joined to the electrode pattern 22a3 of the other substrate 20a.
  • the wire 94a is composed of a single wire. Note that the number of wires that make up the wire 94a may be two or more.
  • the electrode patterns 22a4 of the two substrates 20a are electrically connected to each other via the control terminals 81.
  • the region CTc for joining the control terminals 81 is shown shaded.
  • the region CTc is located at the center of the electrode pattern 22a4 in the direction along the Y axis.
  • the position of the region CTc is not limited to the example shown in FIG. 6, and may be, for example, a position shifted from the center of the electrode pattern 22a4 in the direction along the Y axis.
  • electrode pattern 22a2 of substrate 20a is electrically connected to electrode pattern 22b1 of substrate 20b (described below) via wire 95.
  • Wire 95 has one end joined to electrode pattern 22a2 of substrate 20a, and the other end joined to electrode pattern 22b1 of substrate 20b.
  • wire 95 is composed of multiple wires. Note that the number and arrangement of wires constituting wire 95 are not limited to the example shown in FIG. 6, and are arbitrary.
  • FIG. 7 is a plan view showing the configuration on the substrate 20b for the lower arm. As shown in FIG. 7, electrode pattern 22b2, electrode pattern 22b1, electrode pattern 22b3, and electrode pattern 22b4 are arranged in this order in the X2 direction.
  • each of the electrode patterns 22b3 and 22b4 is elongated and extends in the direction along the Y axis.
  • both ends of the electrode patterns 22b1, 22b3, and 22b4 in the direction along the Y axis are aligned. Therefore, the lengths of the electrode patterns 22b1, 22b3, and 22b4 in the direction along the Y axis are equal to each other.
  • any one of the electrode patterns 22b1, 22b3, and 22b4 is provided over the entire area of any other one in the direction along the Y axis.
  • the lengths of the electrode patterns 22b1, 22b3, and 22b4 in the direction along the Y axis are longer than the length of the electrode pattern 22b2 in the direction along the Y axis.
  • the ends of the electrode patterns 22b1 and 22b2 in the X1 direction are aligned.
  • electrode pattern 22b1, electrode pattern 22b2, electrode pattern 22b3, and electrode pattern 22b4 are not limited to the example shown in FIG. 7.
  • the lengths of electrode pattern 22b1, electrode pattern 22b3, and electrode pattern 22b4 in the direction along the Y axis may be different from each other.
  • a plurality of semiconductor switching elements 31b and a plurality of semiconductor elements 32b are joined to the electrode pattern 22b1 via a conductive bonding material such as solder.
  • a conductive bonding material such as solder.
  • four semiconductor switching elements 31b are aligned in the direction along the Y axis
  • four semiconductor elements 32b are aligned in the direction along the Y axis at positions in the X2 direction relative to the four semiconductor switching elements 31b.
  • Semiconductor switching element 31b although not shown, has a first surface F1 and a second surface F2, similar to semiconductor switching element 31a.
  • Each of the regions RE_1 and RE_2 of the semiconductor switching element 31b is electrically connected to the electrode pattern 22b2 via the wire 91b, and is electrically connected to the electrode pattern 22b3 via the wire 92b.
  • the wire 91b has one end joined to the electrode pattern 22b2 and the other end joined to the region RE. This electrically connects the electrode pattern 22b2 and each region RE via the wire 91b.
  • the wire 91b is composed of two wires for each region RE. Note that the number of wires constituting the wire 91b for each region RE may be one, or three or more.
  • the wire 92b has one end joined to the electrode pattern 22b3 and the other end joined to the region RE. This electrically connects the electrode pattern 22b3 and each region RE via the wire 92b.
  • the wire 92b is composed of two wires for each region RE. Note that the number of wires constituting the wire 92b for each region RE may be one, or three or more.
  • the middle of the wire 92b is joined to the semiconductor element 32b by stitch bonding.
  • the middle of the wire 92b refers to any position between one end and the other end of the wire 92b.
  • the semiconductor element 32b has a third face F3 and a fourth face F4, similar to the semiconductor element 32a.
  • the middle of the wire 92b is joined to the fourth face F4 of the semiconductor element 32b.
  • the electrode patterns 22b1 of the two substrates 20b are electrically connected to each other via the main terminals 73.
  • the region CTd for joining the main terminals 73 is shown shaded.
  • the region CTd is located at the center of the electrode pattern 22b1 in the direction along the Y axis.
  • the position of the region CTd is not limited to the example shown in FIG. 7, and may be, for example, a position shifted from the center of the electrode pattern 22b1 in the direction along the Y axis.
  • the electrode patterns 22b2 of the two substrates 20b are electrically connected to each other via the main terminals 72.
  • the region CTe for joining the main terminals 72 is shown shaded.
  • the region CTe is located at the center of the electrode pattern 22b1 in the direction along the Y axis.
  • the position of the region CTe is not limited to the example shown in FIG. 7, and may be, for example, a position shifted from the center of the electrode pattern 22b1 in the direction along the Y axis.
  • the electrode patterns 22b3 of the two substrates 20b are electrically connected to each other via the control terminals 84.
  • the region CTf for joining the control terminals 84 is shown shaded.
  • the region CTf is located at the center of the electrode pattern 22b3 in the direction along the Y axis.
  • the position of the region CTf is not limited to the example shown in FIG. 7, and may be, for example, a position shifted from the center of the electrode pattern 22b3 in the direction along the Y axis.
  • the electrode patterns 22b3 of the two substrates 20b are not only electrically connected to each other via the control terminal 84, but also electrically connected to each other via a wire 94b, which is an example of a "fourth wire.”
  • the wire 94b has one end joined to the electrode pattern 22b3 of one of the two substrates 20b, and the other end joined to the electrode pattern 22b3 of the other substrate 20b.
  • the wire 94b is composed of a single wire. Note that the number of wires that make up the wire 94b may be two or more.
  • the electrode patterns 22b4 of the two substrates 20b are electrically connected to each other via the control terminals 83.
  • the region CTg for joining the control terminals 83 is shown shaded.
  • the region CTg is located at the center of the electrode pattern 22b4 in the direction along the Y axis.
  • the position of the region CTg is not limited to the example shown in FIG. 7, and may be, for example, a position shifted from the center of the electrode pattern 22b4 in the direction along the Y axis.
  • FIG. 8 is a plan view showing an example of the configuration of control terminals 81, 82, 83, and 84.
  • control terminals 81, 83 and control terminals 82, 84 are displayed in different shades of grayscale.
  • control terminal 81 is joined to the region CTc of the electrode pattern 22a4 of each of the two substrates 20a.
  • control terminal 82 is joined to the region CTb of the electrode pattern 22a3 of each of the two substrates 20a.
  • the control terminal 83 is joined to the region CTg of the electrode pattern 22b4 of each of the two substrates 20b.
  • control terminal 84 is joined to the region CTf of the electrode pattern 22b3 of each of the two substrates 20b.
  • the semiconductor module 10 has at least one substrate 20a and multiple semiconductor switching elements 31a in the upper arm. Similarly, the semiconductor module 10 has at least one substrate 20b and multiple semiconductor switching elements 31b in the lower arm.
  • the at least one substrate 20a has electrode pattern 22a1, which is an example of a "first electrode pattern”, electrode pattern 22a2, which is an example of a “second electrode pattern”, and electrode pattern 22a3, which is an example of a "third electrode pattern”.
  • electrode pattern 22a1 is located between electrode pattern 22a2 and electrode pattern 22a3.
  • the at least one substrate 20b has electrode pattern 22b1, which is an example of a "first electrode pattern”, electrode pattern 22b2, which is an example of a "second electrode pattern”, and electrode pattern 22b3, which is an example of a "third electrode pattern”.
  • electrode pattern 22b1 is located between electrode pattern 22b2 and electrode pattern 22b3.
  • each of the multiple semiconductor switching elements 31a has a first surface F1 bonded to the electrode pattern 22a1 and a second surface F2 facing in the opposite direction to the first surface F1.
  • each of the multiple semiconductor switching elements 31b has a first surface F1 bonded to the electrode pattern 22b1 and a second surface F2 facing in the opposite direction to the first surface F1.
  • a control electrode 311, a control wiring 312 connected to the control electrode 311, and a main electrode 313 having multiple regions RE separated by the control wiring 312 are provided.
  • each of the multiple regions RE is electrically connected to electrode pattern 22a2 via wire 91a, which is an example of a "first wire”, and is electrically connected to electrode pattern 22a3 via wire 92a, which is an example of a "second wire".
  • Electrode pattern 22a2 is a pattern for the main current. Electrode pattern 22a3 is used as an auxiliary pattern for control.
  • each of the multiple regions RE is electrically connected to electrode pattern 22b2 via wire 91b, which is an example of a "first wire”, and is electrically connected to electrode pattern 22b3 via wire 92b, which is an example of a "second wire”.
  • Electrode pattern 22b2 is a pattern for the main current. Electrode pattern 22b3 is used as an auxiliary pattern for control.
  • the electrode patterns 22a3, 22b3 electrically connected to the main electrode 313 via a path separate from the main current path are used as auxiliary patterns for control, so that it is possible to reduce the variation in the parasitic inductance L of the main current path and the degradation of switching characteristics caused by back electromotive force, etc. Furthermore, since each of the multiple regions RE of the main electrode 313 is electrically connected to the electrode patterns 22a3, 22b3 via wires 92a, 92b, it is possible to reduce the imbalance of current within the main electrode 313. As a result, it is possible to improve the switching characteristics.
  • the semiconductor module 10 of this embodiment further includes control terminals 82 and 84, which are an example of the "first control terminal".
  • the control terminal 82 is bonded to the electrode pattern 22a3. Therefore, compared to a configuration in which the control terminal 82 is electrically connected via a pattern other than the electrode pattern 22a3 on the substrate 20a, there is an advantage that the current of the main electrode 313 is easily equalized among the multiple semiconductor switching elements 31a. This advantage contributes to improving the switching characteristics.
  • the configuration in which the control terminal 82 is bonded to the electrode pattern 22a3 also has the advantage that the wiring for the control terminal 82 is easily simplified.
  • control terminal 84 is bonded to the electrode pattern 22b3, the same advantage as when the control terminal 82 is bonded to the electrode pattern 22a3 is obtained. Furthermore, by using the control terminals 82 and 84, the area of the wiring on the substrates 20a and 20b can be reduced, and as a result, the area required for mounting a semiconductor chip or the like on the substrates 20a and 20b can be easily secured.
  • the electrode pattern 22a3 is elongated.
  • the control terminal 82 is joined to a portion of the electrode pattern 22a3 closer to the center than to the end in the longitudinal direction. That is, the distance between the joining portion of the electrode pattern 22a3 and the control terminal 82 and the center of the electrode pattern 22a3 in the longitudinal direction is smaller than the distance between the joining portion of the electrode pattern 22a3 and the control terminal 82 and the end in the longitudinal direction of the electrode pattern 22a3.
  • This has the advantage that it is easier to reduce the imbalance of the current in the electrode pattern 22a3. This advantage contributes to improving the switching characteristics.
  • the electrode pattern 22b3 is elongated, and the control terminal 84 is joined to a portion of the electrode pattern 22b3 closer to the center than to the end in the longitudinal direction, so that the imbalance of the current in the electrode pattern 22b3 can also be reduced.
  • the semiconductor module 10 further includes control terminals 81 and 83, which are an example of a "second control terminal".
  • the at least one substrate 20a further includes an electrode pattern 22a4, which is an example of a "fourth electrode pattern”.
  • the electrode pattern 22a4 is electrically connected to the control electrode 311 via a wire 93a, which is an example of a "third wire”.
  • the control terminal 81 is joined to the electrode pattern 22a4.
  • the electrode pattern 22a3 is located between the electrode patterns 22a1 and 22a4 in a plan view. Therefore, each of the electrode patterns 22a3 and 22a4 can be separated from the electrode pattern 22a2 for the main current.
  • each of the electrode patterns 22a3 and 22a4 can be made less susceptible to the reactor effect caused by fluctuations in the main current, so that it is possible to reduce current imbalance and prevent false ignition.
  • wire 93a can be easily formed, making mounting easier.
  • the length of wire 92a can be shortened compared to a configuration in which electrode pattern 22a4 is located between electrode pattern 22a3 and electrode pattern 22a1 in a plan view. As a result, the imbalance of current between the main electrodes 313 of multiple semiconductor switching elements 31a can be reduced.
  • the at least one substrate 20b further has an electrode pattern 22b4, which is an example of a "fourth electrode pattern".
  • the electrode pattern 22b4 is electrically connected to the control electrode 311 via a wire 93b, which is an example of a "third wire”.
  • the control terminal 83 is joined to the electrode pattern 22b4.
  • the electrode pattern 22b3 is located between the electrode patterns 22b1 and 22b4 in a plan view. Therefore, the electrode patterns 22b3 and 22b4 can be moved away from the electrode pattern 22b2 for the main current. As a result, the electrode patterns 22b3 and 22b4 can be made less susceptible to the reactor effect caused by fluctuations in the main current, so that the current imbalance can be reduced and false ignition can be prevented.
  • the wire 93b can be easily formed even if the number of wires constituting the wire 92b is large, making the implementation easier. Furthermore, the length of the wire 92b can be made shorter than in a configuration in which the electrode pattern 22b4 is located between the electrode pattern 22b3 and the electrode pattern 22b1 in a plan view. As a result, the imbalance of currents between the main electrodes 313 of the multiple semiconductor switching elements 31b can be reduced.
  • the at least one substrate 20a is made up of a plurality of substrates 20a having electrode patterns 22a1, 22a2, and 22a3.
  • the control terminal 82 is joined to the electrode patterns 22a3 of each of the plurality of substrates 20a. This makes it possible to reduce the imbalance of currents between the electrode patterns 22a3 of the plurality of substrates 20a.
  • the at least one substrate 20b is made up of a plurality of substrates 20b having electrode patterns 22b1, 22b2, and 22b3.
  • the control terminal 84 is joined to the electrode patterns 22b3 of each of the plurality of substrates 20b. This makes it possible to reduce the imbalance of currents between the electrode patterns 22b3 of the plurality of substrates 20b.
  • the semiconductor module 10 further includes wires 94a and 94b, which are an example of a "fourth wire.”
  • the wire 94a electrically connects the electrode patterns 22a3 of the multiple boards 20a to each other. This makes it possible to reduce current imbalance between the electrode patterns 22a3 of the multiple boards 20a.
  • the wire 94b electrically connects the electrode patterns 22b3 of the multiple boards 20b to each other. This makes it possible to reduce current imbalance between the electrode patterns 22b3 of the multiple boards 20b.
  • the multiple semiconductor switching elements 31a are electrically connected in parallel.
  • the multiple semiconductor switching elements 31b are electrically connected in parallel. In this case, the aforementioned effect of reducing the degradation of switching characteristics caused by variations in the parasitic inductance L of the main current path and back electromotive force, etc., is significantly achieved.
  • the wire 92a is composed of multiple wires for each of the multiple regions RE. Therefore, it is possible to suitably reduce current imbalance within the main electrode 313 of the semiconductor switching element 31a.
  • the wire 92b is composed of multiple wires for each of the multiple regions RE. Therefore, it is possible to suitably reduce current imbalance within the main electrode 313 of the semiconductor switching element 31b.
  • the semiconductor module 10 further includes a plurality of semiconductor elements 32a in the upper arm.
  • Each of the plurality of semiconductor elements 32a has a third surface F3 bonded to the electrode pattern 22a1 and a fourth surface F4 facing in the opposite direction to the third surface F3.
  • the wire 92a is bonded midway to the fourth surface F4. Therefore, even in a configuration having a semiconductor element 32a separate from the semiconductor switching element 31a, it is possible to suitably reduce current imbalance within the main electrode 313 of the semiconductor switching element 31a.
  • the semiconductor module 10 further includes a plurality of semiconductor elements 32b in the lower arm.
  • Each of the plurality of semiconductor elements 32b has a third surface F3 bonded to the electrode pattern 22b1 and a fourth surface F4 facing in the opposite direction to the third surface F3.
  • the middle of the wire 92b is bonded to the fourth surface F4. Therefore, even in a configuration having a semiconductor element 32b separate from the semiconductor switching element 31b, it is possible to suitably reduce current imbalance within the main electrode 313 of the semiconductor switching element 31b.
  • Fig. 9 is a plan view showing the configuration on the board 20a for the upper arm in the modified example 1.
  • Fig. 10 is a plan view showing the configuration on the board 20b for the lower arm in the modified example 1.
  • Modification 1 is similar to the above-described embodiment, except that the arrangement of electrode patterns 22a3 and 22a4 is reversed, and the arrangement of electrode patterns 22b3 and 22b4 is reversed.
  • the above modification 1 can also improve the switching characteristics, as in the above embodiment.
  • the electrode pattern 22a4, which is an example of the "fourth electrode pattern” is located between the electrode pattern 22a1, which is an example of the "first electrode pattern”, and the electrode pattern 22a3, which is an example of the "third electrode pattern", in a plan view. Therefore, the electrode pattern 22a3 and the electrode pattern 22a4 can be moved away from the electrode pattern 22a2 for the main current. As a result, the electrode pattern 22a3 and the electrode pattern 22a4 can be made less susceptible to the reactor effect caused by fluctuations in the main current, so that the current imbalance can be reduced and false ignition can be prevented.
  • the wire 92a can be easily joined to the electrode pattern 22a3 even if the diameter of the wire constituting the wire 92a exceeds 400 ⁇ m. Furthermore, the area between electrode pattern 22a1 and electrode pattern 22a3 is effectively utilized by electrode pattern 22a4, which allows the substrate 20a to be made smaller.
  • the electrode pattern 22b4 which is an example of the "fourth electrode pattern” is located between the electrode pattern 22b1, which is an example of the "first electrode pattern”, and the electrode pattern 22b3, which is an example of the "third electrode pattern", in a plan view. Therefore, the electrode pattern 22b3 and the electrode pattern 22b4 can be located away from the electrode pattern 22b2 for the main current. As a result, the electrode pattern 22b3 and the electrode pattern 22b4 can be made less susceptible to the reactor effect caused by fluctuations in the main current, so that the current imbalance can be reduced and false arcing can be prevented.
  • the wire 92b can be easily joined to the electrode pattern 22b3 even if the diameter of the wire constituting the wire 92b exceeds 400 ⁇ m. Moreover, the area between the electrode pattern 22b1 and the electrode pattern 22b3 is effectively utilized by the electrode pattern 22b4, so that the board 20b can be made smaller.
  • the number of semiconductor switching elements 31a or semiconductor elements 32a mounted on the substrate 20a is four, but the number may be one to three or less, or five or more.
  • the number of semiconductor switching elements 31b or semiconductor elements 32b mounted on the substrate 20b is four, but the number may be one to three or less, or five or more.
  • the number of the substrates 20a or 20b is two, but the number may be one or three or more.
  • the substrates 20a and 20b may be integrally formed.
  • the substrates 20a and 20b have different configurations, but this is not limited thereto, and the substrates 20a and 20b may have the same configuration.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Inverter Devices (AREA)

Abstract

半導体モジュールは、少なくとも１つの基板と、複数の半導体スイッチング素子とを備える。基板は、第１電極パターンと第２電極パターンと第３電極パターンとを有し、平面視で第１電極パターンが第２電極パターンと第３電極パターンとの間に位置する。半導体スイッチング素子は、第１電極パターンに接合される第１面と、第１面とは反対方向を向く第２面と、を有する。第２面には、制御電極と、制御電極に接続される制御配線と、制御配線により区切られた複数の領域を有する主電極と、が設けられる。当該複数の領域のそれぞれは、第２電極パターンに第１ワイヤーを介して電気的に接続されるとともに、第３電極パターンに第２ワイヤーを介して電気的に接続される。第２電極パターンは、主電流のためのパターンである。第３電極パターンは、制御用の補助パターンとして用いられる。

Description

半導体モジュール
　本開示は、半導体モジュールに関する。
　パワー半導体モジュールに代表される半導体モジュールでは、複数の半導体スイッチング素子を並列接続した構成を採用する場合がある。
　例えば、特許文献１に記載の半導体モジュールでは、複数の半導体スイッチング素子が搭載された絶縁基板上に、ドレインパターン、ソースパターン、ソース制御パターンおよびゲート制御パターンが当該複数の半導体スイッチング素子に共通に設けられる。ここで、ドレインパターンには、半導体スイッチング素子のドレインパッドが接合される。ソースパターンには、半導体スイッチング素子のソースパッドがワイヤーにより電気的に接続される。ソース制御パターンには、半導体スイッチング素子のソースパッドがワイヤーにより電気的に接続される。ゲート制御パターンには、半導体スイッチング素子のゲートパッドがワイヤーにより電気的に接続される。
国際公開第２０１９／０４４７４８号
　特許文献１に記載の構成では、ソースパッドをソース制御パターンに電気的に接続するためのワイヤーがソースパッドの面内の偏った位置に接合されるため、ソースパッド内で電流のアンバランスが生じてしまい、この結果、スイッチング特性の低下を招くという課題がある。
　以上の事情を考慮して、本開示のひとつの態様は、半導体モジュールのスイッチング特性を向上させることを目的とする。
　以上の課題を解決するために、本開示の好適な態様に係る半導体モジュールは、第１電極パターンと第２電極パターンと第３電極パターンとを有し、平面視で前記第１電極パターンが前記第２電極パターンと前記第３電極パターンとの間に位置する少なくとも１つの基板と、前記第１電極パターンに接合される第１面と、前記第１面とは反対方向を向く第２面と、を有する複数の半導体スイッチング素子と、を備え、前記第２面には、制御電極と、前記制御電極に接続される制御配線と、前記制御配線により区切られた複数の領域を有する主電極と、が設けられており、前記複数の領域のそれぞれは、前記第２電極パターンに第１ワイヤーを介して電気的に接続されるとともに、前記第３電極パターンに第２ワイヤーを介して電気的に接続され、前記第２電極パターンは、主電流のためのパターンであり、前記第３電極パターンは、制御用の補助パターンとして用いられる。
実施形態に係る半導体モジュールの断面図である。 実施形態に係る半導体モジュールの一部省略した平面図である。 半導体モジュールの上アームの回路図である。 主電流経路に補助用の制御端子を接続した構成の半導体モジュールの上アームの回路図である。 上アーム用の基板上の半導体スイッチング素子および半導体素子を説明するための側面図である。 上アーム用の基板上の構成を示す平面図である。 下アーム用の基板上の構成を示す平面図である。 制御端子の構成例を示す平面図である。 変形例１における上アーム用の基板上の構成を示す平面図である。 変形例１における下アーム用の基板上の構成を示す平面図である。
　以下、添付図面を参照しながら本開示に係る好適な実施形態を説明する。なお、図面において各部の寸法および縮尺は実際と適宜に異なり、理解を容易にするために模式的に示している部分もある。また、本開示の範囲は、以下の説明において特に本開示を限定する旨の記載がない限り、これらの形態に限られない。
　１．実施形態
　１－１．半導体モジュールの全体構成
　図１は、実施形態に係る半導体モジュール１０の断面図である。図２は、実施形態に係る半導体モジュール１０の一部省略した平面図である。なお、図１では、見やすくするための便宜上、後述のワイヤー９１ａ、９１ｂ、９２ａ、９２ｂ、９３ａ、９３ｂ、９４ａ、９４ｂ、９５の図示が省略されるとともに、後述のケース５０および蓋６０の外形が二点鎖線で示される。図２では、説明の便宜上、後述のケース５０、蓋６０、主端子７１、７２、７３および制御端子８１、８２、８３、８４の図示が省略される。
　半導体モジュール１０は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）モジュール等のパワーモジュールである。半導体モジュール１０は、例えば、産業、鉄道車両、自動車または家庭用電気機械等の機器に搭載されるインバーターまたは整流器等の装置での電力制御に用いられる。
　図１および図２に示すように、半導体モジュール１０は、２個の基板２０ａと２個の基板２０ｂと８個の半導体スイッチング素子３１ａと８個の半導体スイッチング素子３１ｂと８個の半導体素子３２ａと８個の半導体素子３２ｂとベース４０とケース５０と蓋６０と主端子７１、７２、７３と制御端子８１、８２、８３、８４とワイヤー９１ａ、９１ｂ、９２ａ、９２ｂ、９３ａ、９３ｂ、９４ａ、９４ｂ、９５とを備える。
　ここで、制御端子８２、８４のそれぞれは、「第１制御端子」の一例である。制御端子８１、８３のそれぞれは、「第２制御端子」の一例である。ワイヤー９１ａ、９１ｂのそれぞれは、「第１ワイヤー」の一例である。ワイヤー９２ａ、９２ｂのそれぞれは、「第２ワイヤー」の一例である。ワイヤー９３ａ、９３ｂのそれぞれは、「第３ワイヤー」の一例である。ワイヤー９４ａ、９４ｂのそれぞれは、「第４ワイヤー」の一例である。
　８個の半導体スイッチング素子３１ａおよび８個の半導体素子３２ａは、２個の基板２０ａに分割して搭載されるとともに、ワイヤー９１ａ、９２ａ、９３ａ、９４ａにより電気的に並列に接続されることにより、インバーター回路の上アームを構成する。一方、８個の半導体スイッチング素子３１ｂおよび８個の半導体素子３２ｂは、２個の基板２０ｂに分割して搭載されるとともに、ワイヤー９１ｂ、９２ｂ、９３ｂ、９４ｂにより電気的に並列に接続されることにより、インバーター回路の下アームを構成する。当該上アームおよび当該下アームは、ワイヤー９５により電気的に接続される。
　以下、まず、図１および図２に基づいて、半導体モジュール１０の各部の概略を順次説明する。以下では、説明の便宜上、互いに直交するＸ軸、Ｙ軸およびＺ軸が適宜に用いられる。Ｚ軸は、半導体モジュール１０の厚さ方向または高さ方向に平行な軸である。以下では、Ｘ軸に沿う一方向がＸ１方向であり、Ｘ１方向とは反対の方向がＸ２方向である。Ｙ軸に沿う一方向がＹ１方向であり、Ｙ１方向とは反対の方向がＹ２方向である。Ｚ軸に沿う一方向がＺ１方向であり、Ｚ１方向とは反対の方向がＺ２方向である。これらの方向と鉛直方向との関係は、特に限定されず、任意である。また、以下では、Ｚ軸に沿う方向にみることを「平面視」という場合がある。
　２個の基板２０ａのそれぞれは、ケース５０内に収容され、４個の半導体スイッチング素子３１ａおよび４個の半導体素子３２ａを搭載する基板である。同様に、２個の基板２０ｂのそれぞれは、ケース５０内に収容され、４個の半導体スイッチング素子３１ｂおよび４個の半導体素子３２ｂを搭載する基板である。
　図１および図２に示す例では、２個の基板２０ａがＹ軸に沿う方向に並ぶとともに、２個の基板２０ｂが２個の基板２０ａに対してＸ２方向の位置でＹ軸に沿う方向に並ぶ。ここで、２個の基板２０ａのうち、一方の基板２０ａが２個の基板２０ｂのうちの一方の基板２０ｂに対してＸ１方向の位置に配置され、他方の基板２０ｂが他方の基板２０ｂに対してＸ１方向の位置に配置される。
　基板２０ａおよび基板２０ｂのそれぞれは、例えば、ＤＣＢ（Direct Copper Bonding）基板またはＤＢＡ（Direct Bonded Aluminum）基板等の積層基板である。具体的に説明すると、図２に示すように、基板２０ａは、絶縁板２１ａと配線層２２ａと放熱層２３ａとを有する。同様に、基板２０ｂは、絶縁板２１ｂと配線層２２ｂと放熱層２３ｂとを有する。
　絶縁板２１ａおよび絶縁板２１ｂのそれぞれは、絶縁性の板状部材であり、例えば、窒化アルミニウム、酸化アルミニウムまたは窒化ケイ素等のセラミックスで構成される。絶縁板２１ａの一方の面には、配線層２２ａが設けられ、他方の面には、放熱層２３ａが設けられる。同様に、絶縁板２１ｂの一方の面には、配線層２２ｂが設けられ、他方の面には、放熱層２３ｂが設けられる。配線層２２ａ、２２ｂおよび放熱層２３ａ、２３ｂのそれぞれは、例えば、銅またはアルミニウム等の金属で構成される。
　配線層２２ａは、半導体スイッチング素子３１ａおよび半導体素子３２ａを搭載するための導電性の層である。配線層２２ａには、主端子７１および制御端子８１、８２がはんだ等の導電性接合材により接合される。放熱層２３ａは、半導体スイッチング素子３１ａおよび半導体素子３２ａからの熱をベース４０に逃がすための熱伝導性の層であり、ベース４０にはんだ等の導電性接合材により接合される。
　同様に、配線層２２ｂは、半導体スイッチング素子３１ｂおよび半導体素子３２ｂを搭載するための導電性の層である。配線層２２ｂには、主端子７２、７３および制御端子８３、８４がはんだ等の導電性接合材により接合される。放熱層２３ｂは、半導体スイッチング素子３１ｂおよび半導体素子３２ｂからの熱をベース４０に逃がすための熱伝導性の層であり、ベース４０にはんだ等の導電性接合材により接合される。
　詳細に説明すると、図２に示すように、配線層２２ａは、互いに間隔を隔てて配置される電極パターン２２ａ１、２２ａ２、２２ａ３、２２ａ４を有する。同様に、配線層２２ｂは、互いに間隔を隔てて配置される電極パターン２２ｂ１、２２ｂ２、２２ｂ３、２２ｂ４を有する。
　ここで、電極パターン２２ａ１および電極パターン２２ｂ１のそれぞれは、「第１電極パターン」の一例である。電極パターン２２ａ２および電極パターン２２ｂ２のそれぞれは、「第２電極パターン」の一例である。電極パターン２２ａ１、２２ｂ１、２２ａ２、２２ｂ２のそれぞれは、主電流のためのパターンである。主電流とは、半導体スイッチング素子３１ａまたは半導体スイッチング素子３１ｂに流れる最大の電流であり、例えば、エミッタ電極とコレクタ電極との間に流れる電流であるか、または、ソース電極とドレイン電極との間に流れる電流である。電極パターン２２ａ３および電極パターン２２ｂ３のそれぞれは、「第３電極パターン」の一例であり、制御用の補助パターンとして用いられる。電極パターン２２ａ４および電極パターン２２ｂ４のそれぞれは、「第４電極パターン」の一例であり、制御用の主パターンとして用いられる。なお、これらの電極パターンの詳細については、後に図５から図７に基づいて説明する。
　配線層２２ａの電極パターン２２ａ１には、半導体スイッチング素子３１ａおよび半導体素子３２ａのそれぞれの裏面がはんだ等の導電性接合材により接合される。同様に、配線層２２ｂの電極パターン２２ｂ１には、半導体スイッチング素子３１ｂおよび半導体素子３２ｂのそれぞれの裏面がはんだ等の導電性接合材により接合される。
　図２では、主端子７１、７２、７３および制御端子８１、８２、８３、８４の図示が省略されるが、これらの端子を配線層２２ａ、２２ｂにはんだ等の導電性接合材により接続するための領域ＣＴａ、ＣＴｂ、ＣＴｃ、ＣＴｄ、ＣＴｅ、ＣＴｆ、ＣＴｇが示される。
　領域ＣＴａは、主端子７１を接合するための領域であり、配線層２２ａの電極パターン２２ａ１に設けられる。領域ＣＴｂは、制御端子８２を接合するための領域であり、配線層２２ａの電極パターン２２ａ３に設けられる。領域ＣＴｃは、制御端子８１を接合するための領域であり、配線層２２ａの電極パターン２２ａ４に設けられる。領域ＣＴｄは、主端子７３を接合するための領域であり、配線層２２ｂの電極パターン２２ｂ１に設けられる。領域ＣＴｅは、主端子７２を接合するための領域であり、配線層２２ｂの電極パターン２２ｂ２に設けられる。領域ＣＴｆは、制御端子８４を接合するための領域であり、配線層２２ｂの電極パターン２２ｂ３に設けられる。領域ＣＴｇは、制御端子８３を接合するための領域であり、配線層２２ｂの電極パターン２２ｂ４に設けられる。
　半導体スイッチング素子３１ａおよび半導体スイッチング素子３１ｂのそれぞれは、ＩＧＢＴ（Insulated Gate Bipolar Transistor）またはパワーＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）等のスイッチング素子である。半導体スイッチング素子３１ａおよび半導体スイッチング素子３１ｂのそれぞれの裏面（第１面）には、入力電極が設けられる。当該入力電極は、ドレイン電極またはコレクタ電極である。一方、半導体スイッチング素子３１ａおよび半導体スイッチング素子３１ｂのそれぞれのおもて面（第２面）には、出力電極（主電極）および制御電極が設けられる。当該出力電極は、ソース電極またはエミッタ電極である。また、当該制御電極は、ゲート電極である。なお、当該おもて面の詳細については、図６および図７に基づいて説明する。
　半導体素子３２ａおよび半導体素子３２ｂのそれぞれは、ＦＷＤ（Free Wheeling Diode）である。半導体素子３２ａおよび半導体素子３２ｂのそれぞれの裏面（第３面）には、出力電極が設けられる。当該出力電極は、カソード電極である。一方、半導体素子３２ａ、３２ｂのそれぞれのおもて面（第４面）には、入力電極が設けられる。当該入力電極は、アノード電極である。
　ベース４０は、放熱用の板状部材であり、半導体モジュール１０の底板を構成する。ベース４０の上面には、前述の２個の基板２０ａと２個の基板２０ｂとが接合される。一方、ベース４０の下面には、図示しない放熱フィン等の放熱部材が配置されてもよい。ベース４０は、例えば、銅、銅合金、アルミニウムまたはアルミニウム合金で構成される金属板である。ベース４０は、熱伝導性を有しており、半導体スイッチング素子３１ａ、３１ｂおよび半導体素子３２ａ、３２ｂからの熱を放熱する。また、ベース４０は、導電性を有しており、例えば、接地電位等の基準電位に電気的に接続されてもよい。
　図２に示す例では、ベース４０の厚さ方向がＺ軸に沿う方向である。ベース４０は、Ｚ軸に沿う方向にみて、Ｘ軸に沿う方向に延びる１対の長辺とＹ軸に沿う方向に延びる１対の短辺とを有する形状をなす。ベース４０には、各角の近傍に、取付孔４１が設けられる。取付孔４１は、例えば、図示しない放熱フィン等の放熱用部材をベース４０に対してネジ留めするのに用いられる貫通孔である。なお、ベース４０の平面視形状は、図２に示す例に限定されず、任意である。また、取付孔４１は、必要に応じて設けられ、省略されてもよい。
　ケース５０は、半導体スイッチング素子３１ａ、３１ｂおよび半導体素子３２ａ、３２ｂを収容する内部空間を区画するための枠状の部材である。ケース５０は、実質的な絶縁体であり、例えば、ＰＰＳ（Polyphenylene Sulfide）またはＰＢＴ（Polybutylene terephthalate）等の樹脂材料で構成されており、射出成形等により得られる。ここで、ケース５０は、インサート成形等により主端子７１、７２、７３および制御端子８１、８２、８３、８４と一体で構成されてもよい。また、当該樹脂材料には、ケース５０の機械的強度または熱伝導性の向上等の観点から、ガラス繊維等の無機繊維が含有されてもよいし、アルミナまたはシリカ等の無機フィラーが含有されてもよい。
　ケース５０内には、封止樹脂が充填されてもよい。当該封止樹脂は、半導体スイッチング素子３１ａ、３１ｂおよび半導体素子３２ａ、３２ｂを覆うポッティング材であり、例えば、エポキシ樹脂またはシリコーン樹脂等の熱硬化性樹脂で構成される。ここで、当該封止樹脂には、熱伝導性を高める観点から、シリカまたはアルミナ等の無機フィラーが含まれることが好ましい。また、当該封止樹脂は、ゲル状であってもよい。
　図示しないが、ケース５０の内部空間は、Ｚ１方向およびＺ２方向のそれぞれに向けて開口する。ここで、ケース５０には、ケース５０のＺ２方向を向く開口を塞ぐように、ベース４０が接着剤等により接合される。また、ケース５０には、ケース５０のＺ１方向を向く開口を塞ぐように、蓋６０が接着剤等により接合される。
　蓋６０は、ケース５０のＺ１方向を向く開口を塞ぐ部材である。蓋６０は、例えば、ケース５０と同様、ＰＰＳ（Polyphenylene Sulfide）またはＰＢＴ（Polybutylene terephthalate）等の樹脂材料で構成される。図１に示す例では、蓋６０は、主端子７１、７２、７３の一部を支持する機能を有する。ここで、蓋６０は、主端子７１、７２、７３を図示しないバスバーにネジ留めするためのナットケースであってもよい。
　主端子７１、７２、７３のそれぞれは、図示しないバスバーと半導体モジュール１０とを接続するための端子であり、半導体モジュール１０の外部に露出する部分を有する。図１に示す例では、主端子７１、７２、７３が蓋６０を貫通しており、主端子７１、７２、７３の一部が半導体モジュール１０の外部に露出する。
　主端子７１は、高電位側の端子であり、前述の領域ＣＴａに接合される。主端子７２は、低電位側の端子であり、前述の領域ＣＴｅに接合される。主端子７３は、出力用の端子であり、前述の領域ＣＴｄに接合される。主端子７１、７２、７３のそれぞれは、例えば、銅、銅合金、アルミニウム、アルミニウム合金または鉄合金等の金属で構成されており、金属板の折り曲げ加工等により得られる。
　制御端子８１、８２のそれぞれは、半導体スイッチング素子３１ａの動作を制御する図示しない制御回路と半導体モジュール１０とを接続するための端子である。当該制御回路は、半導体モジュール１０の外部に設置される。ここで、制御端子８１は、半導体モジュール１０の外部に露出する端子部８１ａを有する。制御端子８１には、半導体スイッチング素子３１ａの動作を制御するための信号が当該制御回路から供給される。制御端子８２は、半導体モジュール１０の外部に露出する端子部８２ａを有する。制御端子８２には、当該信号の基準となる定電位が当該制御回路から供給される。
　同様に、制御端子８３、８４のそれぞれは、半導体スイッチング素子３１ｂの動作を制御する図示しない制御回路と半導体モジュール１０とを接続するための端子である。当該制御回路は、半導体モジュール１０の外部に設置される。ここで、制御端子８３は、半導体モジュール１０の外部に露出する端子部８３ａを有する。制御端子８３には、半導体スイッチング素子３１ｂの動作を制御するための信号が当該制御回路から供給される。制御端子８４は、半導体モジュール１０の外部に露出する端子部８４ａを有する。制御端子８４には、当該信号の基準となる定電位が当該制御回路から供給される。
　制御端子８１、８２、８３、８４のそれぞれは、主端子７１、７２、７３と同様、例えば、銅、銅合金、アルミニウム、アルミニウム合金または鉄合金等の金属で構成されており、金属板の折り曲げ加工等により得られる。
　ワイヤー９１ａ、９１ｂ、９２ａ、９２ｂ、９３ａ、９３ｂ、９４ａ、９４ｂ、９５のそれぞれは、少なくとも１本のボンディングワイヤーで構成される導電性のワイヤーまたはワイヤー群である。
　ワイヤー９１ａは、配線層２２ａの電極パターン２２ａ２と半導体スイッチング素子３１ａの出力電極とのそれぞれに接合される。この接合により、電極パターン２２ａ２と半導体スイッチング素子３１ａの出力電極とは、ワイヤー９１ａを介して電気的に接続される。同様に、ワイヤー９１ｂは、配線層２２ｂの電極パターン２２ｂ２と半導体スイッチング素子３１ｂの出力電極とのそれぞれに接合される。この接合により、電極パターン２２ｂ２と半導体スイッチング素子３１ｂの出力電極とは、ワイヤー９１ｂを介して電気的に接続される。
　ワイヤー９２ａは、半導体スイッチング素子３１ａの出力電極と半導体素子３２ａの出力電極と配線層２２ａの電極パターン２２ａ３とのそれぞれに接合される。この接合により、半導体スイッチング素子３１ａの出力電極と半導体素子３２ａの出力電極と電極パターン２２ａ３とは、ワイヤー９２ａを介して電気的に接続される。同様に、ワイヤー９２ｂは、半導体スイッチング素子３１ｂの出力電極と半導体素子３２ｂの出力電極と配線層２２ｂの電極パターン２２ｂ３とのそれぞれに接合される。この接合により、半導体スイッチング素子３１ｂの出力電極と半導体素子３２ｂの出力電極と電極パターン２２ｂ３とは、ワイヤー９２ｂを介して電気的に接続される。
　ワイヤー９３ａは、配線層２２ａの電極パターン２２ａ４と半導体スイッチング素子３１ａの制御電極とのそれぞれに接合される。この接合により、電極パターン２２ａ４と半導体スイッチング素子３１ａの制御電極とは、ワイヤー９３ａを介して電気的に接続される。同様に、ワイヤー９３ｂは、配線層２２ｂの電極パターン２２ｂ４と半導体スイッチング素子３１ｂの制御電極とのそれぞれに接合される。この接合により、電極パターン２２ｂ４と半導体スイッチング素子３１ｂの制御電極とは、ワイヤー９３ｂを介して電気的に接続される。
　ワイヤー９４ａは、２個の基板２０ａのそれぞれの電極パターン２２ａ４に接合される。この接合により、２個の基板２０ａの電極パターン２２ａ４は、ワイヤー９４ａを介して互いに電気的に接続される。同様に、ワイヤー９４ｂは、２個の基板２０ｂのそれぞれの電極パターン２２ｂ４に接合される。この接合により、２個の基板２０ｂの電極パターン２２ｂ４は、ワイヤー９４ｂを介して互いに電気的に接続される。
　ワイヤー９５は、Ｘ軸に沿う方向に隣り合う基板２０ａおよび基板２０ｂについて、電極パターン２２ａ２と電極パターン２２ｂ１とのそれぞれに接合される。この接合により、Ｘ軸に沿う方向に隣り合う基板２０ａおよび基板２０ｂについて、電極パターン２２ａ２と電極パターン２２ｂ１とは、ワイヤー９５を介して電気的に接続される。
　ここで、前述のように、電極パターン２２ａ２が半導体スイッチング素子３１ａの出力電極に電気的に接続される。これに対し、電極パターン２２ｂ１が半導体スイッチング素子３１ｂの入力電極が電気的に接続される。したがって、Ｘ軸に沿う方向に隣り合う基板２０ａおよび基板２０ｂについて、半導体スイッチング素子３１ａおよび半導体スイッチング素子３１ｂは、互いに電気的に直列に接続される。
　以上の半導体モジュール１０では、前述のように、上アームにおいて、制御用の補助パターンとして用いる電極パターン２２ａ３が電極パターン２２ａ２とは別体であるため、制御端子８２が主電流経路を経由せずに半導体スイッチング素子３１ａの出力電極に電気的に接続される。このため、半導体スイッチング素子３１ａの駆動を制御するための電流経路が主電流経路の電流変動の影響を受け難いので、半導体スイッチング素子３１ａのスイッチング特性を向上させることができる。同様に、下アームにおいて、制御用の補助パターンとして用いる電極パターン２２ｂ３が電極パターン２２ｂ２とは別体であるため、制御端子８４が主電流経路を経由せずに半導体スイッチング素子３１ｂの出力電極に電気的に接続される。このため、半導体スイッチング素子３１ｂの駆動を制御するための電流経路が主電流経路の電流変動の影響を受け難いので、半導体スイッチング素子３１ｂのスイッチング特性を向上させることができる。以下、この点について、図３および図４に基づいて、上アームの例を代表的に詳述する。
　図３は、半導体モジュール１０の上アームの回路図である。図３では、１個の基板２０ａに搭載される４個の半導体スイッチング素子３１ａおよび４個の半導体素子３２ａの電気的な接続構成が示される。
　図３に示す例では、半導体スイッチング素子３１ａがＭＯＳＦＥＴである。図３に示すように、上アームにおいて、制御端子８２が主電流経路を経由せずに電極パターン２２ａ３を介して４個の半導体スイッチング素子３１ａのそれぞれのソースに電気的に接続される。このため、半導体スイッチング素子３１ａの駆動を制御するための電流経路に当該主電流経路が介在しない。したがって、半導体スイッチング素子３１ａの駆動を制御するための電流経路が当該主電流経路の電流変動の影響を受け難い。
　ここで、当該主電流経路の経路長は、半導体スイッチング素子３１ａごとに異なる。このため、当該主電流経路は、半導体スイッチング素子３１ａごとに異なる寄生インダクタンスＬを有する。この結果、主電流の変動が生じた場合、半導体スイッチング素子３１ａごとの寄生インダクタンスＬに異なる大きさの逆起電力が発生する。
　しかし、半導体モジュール１０では、前述のように、半導体スイッチング素子３１ａの駆動を制御するための電流経路に主電流経路が介在しないので、半導体スイッチング素子３１ａの駆動を制御するための電流経路が当該逆起電力の影響を受けない。これにより、電気的に並列接続される４個の半導体スイッチング素子３１ａのゲート間での電流のやり取りおよびアンバランスが起こり難くなるので、充放電の繰り返しによる発振を防止することができる。また、半導体スイッチング素子３１ａの駆動を制御するための電流経路を４個の半導体スイッチング素子３１ａの間で互いに近づけることにより、当該電流経路により形成されるループを小さくすることができる。この結果、周辺回路からの電磁放射ノイズが鎖交し難くなるので、誤点弧等のリスクを低減することができる。さらに、前述のような効果により、半導体スイッチング素子３１ａのソース間をワイヤーで橋渡しする必要がないという利点もある。
　図４は、主電流経路に補助用の制御端子８２Ｘを接続した構成の半導体モジュール１０Ｘの上アームの回路図である。半導体モジュール１０Ｘは、制御端子８２に代えて制御端子８２Ｘを備えること以外は、半導体モジュール１０と同様に構成される。
　半導体モジュール１０Ｘでは、図４に示すように、上アームにおいて、制御端子８２Ｘが主電流経路を経由して４個の半導体スイッチング素子３１ａのそれぞれのソースに電気的に接続される。このため、半導体スイッチング素子３１ａの駆動を制御するための電流経路に当該主電流経路の寄生インダクタンスＬが介在する。
　したがって、半導体モジュール１０Ｘでは、主電流の変動に伴って寄生インダクタンスＬに逆起電力が発生すると、図４中の破線矢印で示すように、電気的に並列接続される４個の半導体スイッチング素子３１ａのゲート間での電流のやり取りおよびアンバランスが生じる。このため、半導体モジュール１０Ｘでは、充放電の繰り返しによる発振により、誤点弧および素子破壊等のリスクが高まる。
　１－２．電極パターンおよびワイヤーの詳細
　図５は、上アーム用の基板２０ａ上の半導体スイッチング素子３１ａおよび半導体素子３２ａを説明するための側面図である。図６は、上アーム用の基板２０ａ上の構成を示す平面図である。なお、図５では、見やすくするための便宜上、ワイヤー９１ａ、９２ａ、９３ａ、９４ａ、９５の図示が省略される。
　図５および図６に示すように、電極パターン２２ａ２、電極パターン２２ａ１、電極パターン２２ａ３、電極パターン２２ａ４は、この順でＸ１方向に並ぶ。
　図６に示す例では、電極パターン２２ａ３および電極パターン２２ａ４のそれぞれがＹ軸に沿う方向に延びる長尺状をなす。また、電極パターン２２ａ２、電極パターン２２ａ１、電極パターン２２ａ３および電極パターン２２ａ４のＹ軸に沿う方向での両端が揃う。したがって、電極パターン２２ａ２、電極パターン２２ａ１、電極パターン２２ａ３および電極パターン２２ａ４のＹ軸に沿う方向での長さは、互いに等しい。また、電極パターン２２ａ２、電極パターン２２ａ１、電極パターン２２ａ３および電極パターン２２ａ４のうち、任意の１つは、他の任意の１つのＹ軸に沿う方向での全域にわたり設けられる。
　なお、電極パターン２２ａ１、電極パターン２２ａ２、電極パターン２２ａ３および電極パターン２２ａ４のそれぞれの形状は、図６に示す例に限定されない。例えば、電極パターン２２ａ２、電極パターン２２ａ１、電極パターン２２ａ３および電極パターン２２ａ４のＹ軸に沿う方向での長さは、互いに異なってもよい。
　電極パターン２２ａ１には、複数の半導体スイッチング素子３１ａおよび複数の半導体素子３２ａがはんだ等の導電性接合材を介して接合される。図６に示す例では、４個の半導体スイッチング素子３１ａがＹ軸に沿う方向に並ぶとともに、当該４個の半導体スイッチング素子３１ａに対してＸ１方向の位置で４個の半導体素子３２ａがＹ軸に沿う方向に並ぶ。
　半導体スイッチング素子３１ａは、第１面Ｆ１と第２面Ｆ２とを有する。第１面Ｆ１は、電極パターン２２ａ１に接合される半導体スイッチング素子３１ａの面である。図５に示す例では、第１面Ｆ１がＺ２方向を向く。第１面Ｆ１には、図示しないが、前述のように、ドレイン電極またはコレクタ電極である入力電極が設けられる。第２面Ｆ２は、第１面Ｆ１とは反対方向を向く半導体スイッチング素子３１ａの面である。第２面Ｆ２には、図６に示すように、制御電極３１１と制御配線３１２と主電極３１３とが設けられる。
　制御電極３１１は、ゲート電極である。制御電極３１１には、図示しない制御回路からの制御電圧が入力される。制御電極３１１は、例えば、アルミニウム等の金属で構成される。図６に示す例では、制御電極３１１が第２面Ｆ２のＹ１方向またはＹ２方向の端部に配置される。なお、制御電極３１１の形状および配置は、図６に示す例に限定されない。例えば、第２面Ｆ２のＸ１方向またはＸ２方向の端部に制御電極３１１が配置されてもよい。
　制御電極３１１は、ワイヤー９３ａを介して電極パターン２２ａ４に電気的に接続される。ここで、ワイヤー９３ａは、電極パターン２２ａ４に接合される一端と、制御電極３１１に接合される他端と、を有する。図６に示す例では、ワイヤー９３ａが制御電極３１１ごとに１本のワイヤーで構成される。なお、制御電極３１１ごとのワイヤー９３ａを構成するワイヤーの本数は、２本以上であってもよい。
　制御配線３１２は、制御電極３１１に接続される配線である。制御配線３１２は、例えば、不純物を添加したポリシリコン等の半導体で構成されるゲートランナーと、当該ゲートランナー上に設けられ、アルミニウム等の金属で構成されるゲート金属層と、の積層体である。図６に示す例では、制御配線３１２が制御電極３１１からＹ１方向またはＹ２方向に延びる。なお、制御配線３１２の平面視形状は、後述の領域ＲＥの数および形状等に応じて決められ、図６に示す例に限定されない。例えば、制御配線３１２は、平面視で主電極３１３の外縁に沿う部分を有してもよい。
　主電極３１３は、ソース電極またはエミッタ電極であり、半導体スイッチング素子３１ａがオン状態であるときに主電流を出力する。主電極３１３は、例えば、アルミニウム、アルミニウム合金、チタンまたはチタン合金等の金属で構成される。主電極３１３は、平面視で制御配線３１２により区切られており、複数の領域ＲＥ＿１、ＲＥ＿２を有する。以下では、領域ＲＥ＿１および領域ＲＥ＿２のそれぞれを領域ＲＥという場合がある。
　なお、図６では、主電極３１３が２つの領域ＲＥで分割される態様が例示されるが、この態様に限定されない。例えば、主電極３１３は、３つ以上の領域ＲＥを有してもよい。すなわち、主電極３１３の分割数は、２つに限定されず、３つ以上であってもよい。
　図６に示す例では、領域ＲＥ＿１および領域ＲＥ＿２がこの順でＸ１方向に並ぶ。また、領域ＲＥ＿１および領域ＲＥ＿２のそれぞれは、Ｙ軸に沿う方向に延びる。さらに、領域ＲＥ＿１およびＲＥ＿２の平面視形状が同一である。領域ＲＥ＿１およびＲＥ＿２のそれぞれが平面視で長方形をなす。なお、領域ＲＥ＿１およびＲＥ＿２のそれぞれの平面視形状は、図６に示す例に限定されず、例えば、領域ＲＥ＿１およびＲＥ＿２の平面視形状が互いに異なってもよい。また、領域ＲＥ＿１および領域ＲＥ＿２のそれぞれがＸ軸に沿う方向に延びてもよい。
　ここで、半導体スイッチング素子３１ａは、図示しないが、複数の領域ＲＥに対応して、ＩＧＢＴまたはパワーＭＯＳＦＥＴ等のトランジスタを構成する複数のトランジスタ部を含む。各領域ＲＥは、対応するトランジスタ部のソース領域またはエミッタ領域に電気的に接続される。ここで、複数の領域ＲＥは、第２面Ｆ２上において、互いに電気的に絶縁されており、互いに独立して主電流を出力する。また、当該複数のトランジスタ部のそれぞれのゲートは、制御配線３１２に電気的に接続される。これにより、当該ゲートが制御配線３１２を介して制御電極３１１に電気的に接続される。なお、半導体スイッチング素子３１ａには、領域ＲＥごとに、トランジスタ部のほか、ＦＷＤ等のダイオード部が設けられてもよい。
　領域ＲＥ＿１および領域ＲＥ＿２のそれぞれは、ワイヤー９１ａを介して電極パターン２２ａ２に電気的に接続されるとともに、ワイヤー９２ａを介して電極パターン２２ａ３に電気的に接続される。
　ここで、ワイヤー９１ａは、電極パターン２２ａ２に接合される一端と、領域ＲＥに接合される他端と、を有する。図６に示す例では、ワイヤー９１ａが領域ＲＥごとに２本のワイヤーで構成される。なお、領域ＲＥごとのワイヤー９１ａを構成するワイヤーの本数は、１本であってもよいし、３本以上であってもよい。
　ワイヤー９２ａは、電極パターン２２ａ３に接合される一端と、領域ＲＥに接合される他端と、を有する。図６に示す例では、ワイヤー９２ａが領域ＲＥごとに２本のワイヤーで構成される。なお、領域ＲＥごとのワイヤー９２ａを構成するワイヤーの本数は、１本であってもよいし、３本以上であってもよい。
　ここで、ワイヤー９２ａの途中は、半導体素子３２ａにスティッチボンディングにより接合される。ワイヤー９２ａの途中とは、ワイヤー９２ａの一端と他端との間の任意の位置である。図５に示すように、半導体素子３２ａは、第３面Ｆ３と第４面Ｆ４とを有する。第３面Ｆ３は、電極パターン２２ａ１に接合される半導体素子３２ａの面である。図５に示す例では、第３面Ｆ３がＺ２方向を向く。第３面Ｆ３には、図示しないが、前述のように、カソード電極である出力電極が設けられる。第４面Ｆ４は、第３面Ｆ３とは反対方向を向く半導体素子３２ａの面である。第４面Ｆ４には、図示しないが、前述のように、アノード電極である入力電極が設けられており、ワイヤー９２ａの途中が接合される。
　図６では図示を省略するが、２個の基板２０ａの電極パターン２２ａ１は、主端子７１を介して互いに電気的に接続される。図６では、主端子７１を接合するための領域ＣＴａが網掛け表示される。図６に示す例では、領域ＣＴａが電極パターン２２ａ１のＹ軸に沿う方向での中央に位置する。なお、領域ＣＴａの位置は、図６に示す例に限定されず、例えば、電極パターン２２ａ１のＹ軸に沿う方向での中央からずれた位置でもよい。
　また、図６では図示を省略するが、２個の基板２０ａの電極パターン２２ａ３は、制御端子８２を介して互いに電気的に接続される。図６では、制御端子８２を接合するための領域ＣＴｂが網掛け表示される。図６に示す例では、領域ＣＴｂが電極パターン２２ａ３のＹ軸に沿う方向での中央に位置する。なお、領域ＣＴｂの位置は、図６に示す例に限定されず、例えば、電極パターン２２ａ３のＹ軸に沿う方向での中央からずれた位置でもよい。
　本実施形態では、２個の基板２０ａの電極パターン２２ａ３は、制御端子８２を介して互いに電気的に接続されるだけでなく、「第４ワイヤー」の一例であるワイヤー９４ａを介して互いに電気的に接続される。ワイヤー９４ａは、２個の基板２０ａのうち、一方の基板２０ａの電極パターン２２ａ３に接合される一端と、他方の基板２０ａの電極パターン２２ａ３に接合される他端と、を有する。図６に示す例では、ワイヤー９４ａが１本のワイヤーで構成される。なお、ワイヤー９４ａを構成するワイヤーの本数は、２本以上であってもよい。
　さらに、図６では図示を省略するが、２個の基板２０ａの電極パターン２２ａ４は、制御端子８１を介して互いに電気的に接続される。図６では、制御端子８１を接合するための領域ＣＴｃが網掛け表示される。図６に示す例では、領域ＣＴｃが電極パターン２２ａ４のＹ軸に沿う方向での中央に位置する。なお、領域ＣＴｃの位置は、図６に示す例に限定されず、例えば、電極パターン２２ａ４のＹ軸に沿う方向での中央からずれた位置でもよい。
　また、基板２０ａの電極パターン２２ａ２は、後述の基板２０ｂの電極パターン２２ｂ１に対して、ワイヤー９５を介して電気的に接続される。ワイヤー９５は、基板２０ａの電極パターン２２ａ２に接合される一端と、基板２０ｂの電極パターン２２ｂ１に接合される他端と、を有する。図６に示す例では、ワイヤー９５が複数本のワイヤーで構成される。なお、ワイヤー９５を構成するワイヤーの本数および配置は、図６に示す例に限定されず、任意である。
　図７は、下アーム用の基板２０ｂ上の構成を示す平面図である。図７に示すように、電極パターン２２ｂ２、電極パターン２２ｂ１、電極パターン２２ｂ３、電極パターン２２ｂ４は、この順でＸ２方向に並ぶ。
　図７に示す例では、電極パターン２２ｂ３および電極パターン２２ｂ４のそれぞれがＹ軸に沿う方向に延びる長尺状をなす。また、電極パターン２２ｂ１、電極パターン２２ｂ３および電極パターン２２ｂ４のＹ軸に沿う方向での両端が揃う。したがって、電極パターン２２ｂ１、電極パターン２２ｂ３および電極パターン２２ｂ４のＹ軸に沿う方向での長さは、互いに等しい。また、電極パターン２２ｂ１、電極パターン２２ｂ３および電極パターン２２ｂ４のうち、任意の１つは、他の任意の１つのＹ軸に沿う方向での全域にわたり設けられる。さらに、電極パターン２２ｂ１、電極パターン２２ｂ３および電極パターン２２ｂ４のそれぞれのＹ軸に沿う方向での長さは、電極パターン２２ｂ２のＹ軸に沿う方向での長さよりも長い。そして、電極パターン２２ｂ１および電極パターン２２ｂ２のＸ１方向での端が揃う。
　なお、電極パターン２２ｂ１、電極パターン２２ｂ２、電極パターン２２ｂ３および電極パターン２２ｂ４のそれぞれの形状は、図７に示す例に限定されない。例えば、電極パターン２２ｂ１、電極パターン２２ｂ３および電極パターン２２ｂ４のＹ軸に沿う方向での長さは、互いに異なってもよい。
　電極パターン２２ｂ１には、複数の半導体スイッチング素子３１ｂおよび複数の半導体素子３２ｂがはんだ等の導電性接合材を介して接合される。図７に示す例では、４個の半導体スイッチング素子３１ｂがＹ軸に沿う方向に並ぶとともに、当該４個の半導体スイッチング素子３１ｂに対してＸ２方向の位置で４個の半導体素子３２ｂがＹ軸に沿う方向に並ぶ。
　半導体スイッチング素子３１ｂは、図示しないが、半導体スイッチング素子３１ａと同様、第１面Ｆ１と第２面Ｆ２とを有する。
　半導体スイッチング素子３１ｂの領域ＲＥ＿１および領域ＲＥ＿２のそれぞれは、ワイヤー９１ｂを介して電極パターン２２ｂ２に電気的に接続されるとともに、ワイヤー９２ｂを介して電極パターン２２ｂ３に電気的に接続される。
　ここで、ワイヤー９１ｂは、電極パターン２２ｂ２に接合される一端と、領域ＲＥに接合される他端と、を有する。これにより、電極パターン２２ｂ２と各領域ＲＥとは、ワイヤー９１ｂを介して電気的に接続される。図７に示す例では、ワイヤー９１ｂが領域ＲＥごとに２本のワイヤーで構成される。なお、領域ＲＥごとのワイヤー９１ｂを構成するワイヤーの本数は、１本であってもよいし、３本以上であってもよい。
　ワイヤー９２ｂは、電極パターン２２ｂ３に接合される一端と、領域ＲＥに接合される他端と、を有する。これにより、電極パターン２２ｂ３と各領域ＲＥとは、ワイヤー９２ｂを介して電気的に接続される。図７に示す例では、ワイヤー９２ｂが領域ＲＥごとに２本のワイヤーで構成される。なお、領域ＲＥごとのワイヤー９２ｂを構成するワイヤーの本数は、１本であってもよいし、３本以上であってもよい。
　ここで、ワイヤー９２ｂの途中は、半導体素子３２ｂにスティッチボンディングにより接合される。ワイヤー９２ｂの途中とは、ワイヤー９２ｂの一端と他端との間の任意の位置である。図示しないが、半導体素子３２ｂは、半導体素子３２ａと同様、第３面Ｆ３と第４面Ｆ４とを有する。半導体素子３２ｂの第４面Ｆ４には、ワイヤー９２ｂの途中が接合される。
　図７では図示を省略するが、２個の基板２０ｂの電極パターン２２ｂ１は、主端子７３を介して互いに電気的に接続される。図７では、主端子７３を接合するための領域ＣＴｄが網掛け表示される。図７に示す例では、領域ＣＴｄが電極パターン２２ｂ１のＹ軸に沿う方向での中央に位置する。なお、領域ＣＴｄの位置は、図７に示す例に限定されず、例えば、電極パターン２２ｂ１のＹ軸に沿う方向での中央からずれた位置でもよい。
　また、図７では図示を省略するが、２個の基板２０ｂの電極パターン２２ｂ２は、主端子７２を介して互いに電気的に接続される。図７では、主端子７２を接合するための領域ＣＴｅが網掛け表示される。図７に示す例では、領域ＣＴｅが電極パターン２２ｂ１のＹ軸に沿う方向での中央に位置する。なお、領域ＣＴｅの位置は、図７に示す例に限定されず、例えば、電極パターン２２ｂ１のＹ軸に沿う方向での中央からずれた位置でもよい。
　さらに、図７では図示を省略するが、２個の基板２０ｂの電極パターン２２ｂ３は、制御端子８４を介して互いに電気的に接続される。図７では、制御端子８４を接合するための領域ＣＴｆが網掛け表示される。図７に示す例では、領域ＣＴｆが電極パターン２２ｂ３のＹ軸に沿う方向での中央に位置する。なお、領域ＣＴｆの位置は、図７に示す例に限定されず、例えば、電極パターン２２ｂ３のＹ軸に沿う方向での中央からずれた位置でもよい。
　本実施形態では、２個の基板２０ｂの電極パターン２２ｂ３は、制御端子８４を介して互いに電気的に接続されるだけでなく、「第４ワイヤー」の一例であるワイヤー９４ｂを介して互いに電気的に接続される。ワイヤー９４ｂは、２個の基板２０ｂのうち、一方の基板２０ｂの電極パターン２２ｂ３に接合される一端と、他方の基板２０ｂの電極パターン２２ｂ３に接合される他端と、を有する。図７に示す例では、ワイヤー９４ｂが１本のワイヤーで構成される。なお、ワイヤー９４ｂを構成するワイヤーの本数は、２本以上であってもよい。
　さらに、図７では図示を省略するが、２個の基板２０ｂの電極パターン２２ｂ４は、制御端子８３を介して互いに電気的に接続される。図７では、制御端子８３を接合するための領域ＣＴｇが網掛け表示される。図７に示す例では、領域ＣＴｇが電極パターン２２ｂ４のＹ軸に沿う方向での中央に位置する。なお、領域ＣＴｇの位置は、図７に示す例に限定されず、例えば、電極パターン２２ｂ４のＹ軸に沿う方向での中央からずれた位置でもよい。
　図８は、制御端子８１、８２、８３、８４の構成例を示す平面図である。図８では、見やすくするために、制御端子８１、８３と制御端子８２、８４とが互いに濃さの異なるグレースケールで表示される。
　図８に示すように、制御端子８１は、２個の基板２０ａのそれぞれの電極パターン２２ａ４の領域ＣＴｃに接合される。同様に、制御端子８２は、２個の基板２０ａのそれぞれの電極パターン２２ａ３の領域ＣＴｂに接合される。制御端子８３は、２個の基板２０ｂのそれぞれの電極パターン２２ｂ４の領域ＣＴｇに接合される。制御端子８４は、２個の基板２０ｂのそれぞれの電極パターン２２ｂ３の領域ＣＴｆに接合される。
　以上のように、半導体モジュール１０は、上アームにおいて、少なくとも１つの基板２０ａと複数の半導体スイッチング素子３１ａとを備える。同様に、半導体モジュール１０は、下アームにおいて、少なくとも１つの基板２０ｂと複数の半導体スイッチング素子３１ｂを備える。
　上アームにおいて、当該少なくとも１つの基板２０ａは、「第１電極パターン」の一例である電極パターン２２ａ１と、「第２電極パターン」の一例である電極パターン２２ａ２と、「第３電極パターン」の一例である電極パターン２２ａ３と、を有する。平面視で電極パターン２２ａ１が電極パターン２２ａ２と電極パターン２２ａ３との間に位置する。同様に、下アームにおいて、当該少なくとも１つの基板２０ｂは、「第１電極パターン」の一例である電極パターン２２ｂ１と、「第２電極パターン」の一例である電極パターン２２ｂ２と、「第３電極パターン」の一例である電極パターン２２ｂ３と、を有する。平面視で電極パターン２２ｂ１が電極パターン２２ｂ２と電極パターン２２ｂ３との間に位置する。
　上アームにおいて、複数の半導体スイッチング素子３１ａのそれぞれは、電極パターン２２ａ１に接合される第１面Ｆ１と、第１面Ｆ１とは反対方向を向く第２面Ｆ２と、を有する。同様に、下アームにおいて、複数の半導体スイッチング素子３１ｂのそれぞれは、電極パターン２２ｂ１に接合される第１面Ｆ１と、第１面Ｆ１とは反対方向を向く第２面Ｆ２と、を有する。第２面Ｆ２には、制御電極３１１と、制御電極３１１に接続される制御配線３１２と、制御配線３１２により区切られた複数の領域ＲＥを有する主電極３１３と、が設けられる。
　そのうえで、上アームにおいて、複数の領域ＲＥのそれぞれは、「第１ワイヤー」の一例であるワイヤー９１ａを介して、電極パターン２２ａ２に電気的に接続されるとともに、「第２ワイヤー」の一例であるワイヤー９２ａを介して電極パターン２２ａ３に電気的に接続される。そして、電極パターン２２ａ２は、主電流のためのパターンである。電極パターン２２ａ３は、制御用の補助パターンとして用いられる。同様に、下アームにおいて、複数の領域ＲＥのそれぞれは、「第１ワイヤー」の一例であるワイヤー９１ｂを介して、電極パターン２２ｂ２に電気的に接続されるとともに、「第２ワイヤー」の一例であるワイヤー９２ｂを介して電極パターン２２ｂ３に電気的に接続される。そして、電極パターン２２ｂ２は、主電流のためのパターンである。電極パターン２２ｂ３は、制御用の補助パターンとして用いられる。
　以上の半導体モジュール１０では、主電極３１３に主電流経路とは別経路で電気的に接続される電極パターン２２ａ３、２２ｂ３が制御用の補助パターンとして用いられるので、主電流経路の寄生インダクタンスＬのバラツキおよび逆起電力等に起因するスイッチング特性の低下を低減することができる。しかも、主電極３１３の複数の領域ＲＥのそれぞれが電極パターン２２ａ３、２２ｂ３にワイヤー９２ａ、９２ｂを介して電気的に接続されるので、主電極３１３内での電流のアンバランスを低減することができる。この結果、スイッチング特性を向上させることができる。
　本実施形態の半導体モジュール１０は、前述のように、「第１制御端子」の一例である制御端子８２、８４をさらに備える。制御端子８２は、電極パターン２２ａ３に接合される。このため、基板２０ａ上の電極パターン２２ａ３以外のパターンを経由して制御端子８２に電気的に接続される構成に比べて、主電極３１３の電流を複数の半導体スイッチング素子３１ａの間で均等化しやすいという利点がある。この利点は、スイッチング特性の向上に寄与する。また、制御端子８２を電極パターン２２ａ３に接合する構成では、制御端子８２のための配線を簡単化しやすいという利点もある。また、制御端子８４が電極パターン２２ｂ３に接合されるので、制御端子８２が電極パターン２２ａ３に接合されるのと同様の利点が得られる。さらに、制御端子８２、８４を用いることにより、基板２０ａ、２０ｂ上の配線の面積を削減することができ、この結果、基板２０ａ、２０ｂ上に半導体チップ等を搭載するために必要な面積を容易に確保することができる。
　また、前述のように、電極パターン２２ａ３は、長尺状をなす。そして、制御端子８２は、電極パターン２２ａ３の長さ方向での端よりも中央に近い部位に接合される。すなわち、電極パターン２２ａ３と制御端子８２との接合部位と、電極パターン２２ａ３の長さ方向での中央と、の間の距離は、電極パターン２２ａ３と制御端子８２との接合部位と、電極パターン２２ａ３の長さ方向での端と、の間の距離よりも小さい。このため、電極パターン２２ａ３内での電流のアンバランスを低減しやすいという利点がある。この利点は、スイッチング特性の向上に寄与する。同様に、電極パターン２２ｂ３が長尺状をなしており、制御端子８４が電極パターン２２ｂ３の長さ方向での端よりも中央に近い部位に接合されるので、電極パターン２２ｂ３内での電流のアンバランスを低減することもできる。
　さらに、前述のように、半導体モジュール１０は、「第２制御端子」の一例である制御端子８１、８３をさらに備える。当該少なくとも１つの基板２０ａは、「第４電極パターン」の一例である電極パターン２２ａ４をさらに有する。電極パターン２２ａ４は、「第３ワイヤー」の一例であるワイヤー９３ａを介して、制御電極３１１に電気的に接続される。そして、制御端子８１は、電極パターン２２ａ４に接合される。また、電極パターン２２ａ３は、平面視で電極パターン２２ａ１と電極パターン２２ａ４との間に位置する。このため、電極パターン２２ａ３および電極パターン２２ａ４のそれぞれを主電流のための電極パターン２２ａ２から遠ざけることができる。この結果、電極パターン２２ａ３および電極パターン２２ａ４のそれぞれにおいて、主電流の変動によるリアクトル影響を受け難くすることができるので、電流のアンバランスを低減したり、誤点弧を防止したりすることができる。また、電極パターン２２ａ３を電極パターン２２ａ４に比べて電極パターン２２ａ１に近づけることにより、ワイヤー９２ａを構成するワイヤーの数が多くても、ワイヤー９３ａを容易に形成することができるので、実装が容易となる。さらに、平面視で電極パターン２２ａ４が電極パターン２２ａ３と電極パターン２２ａ１との間に位置する構成に比べて、ワイヤー９２ａの長さを短くすることができる。この結果、複数の半導体スイッチング素子３１ａの主電極３１３間での電流のアンバランスを低減することができる。
　同様に、当該少なくとも１つの基板２０ｂは、「第４電極パターン」の一例である電極パターン２２ｂ４をさらに有する。電極パターン２２ｂ４は、「第３ワイヤー」の一例であるワイヤー９３ｂを介して、制御電極３１１に電気的に接続される。そして、制御端子８３は、電極パターン２２ｂ４に接合される。また、電極パターン２２ｂ３は、平面視で電極パターン２２ｂ１と電極パターン２２ｂ４との間に位置する。このため、電極パターン２２ｂ３および電極パターン２２ｂ４のそれぞれを主電流のための電極パターン２２ｂ２から遠ざけることができる。この結果、電極パターン２２ｂ３および電極パターン２２ｂ４のそれぞれにおいて、主電流の変動によるリアクトル影響を受け難くすることができるので、電流のアンバランスを低減したり、誤点弧を防止したりすることができる。また、電極パターン２２ｂ３を電極パターン２２ｂ４に比べて電極パターン２２ｂ１に近づけることにより、ワイヤー９２ｂを構成するワイヤーの数が多くても、ワイヤー９３ｂを容易に形成することができるので、実装が容易となる。さらに、平面視で電極パターン２２ｂ４が電極パターン２２ｂ３と電極パターン２２ｂ１との間に位置する構成に比べて、ワイヤー９２ｂの長さを短くすることができる。この結果、複数の半導体スイッチング素子３１ｂの主電極３１３間での電流のアンバランスを低減することができる。
　また、前述のように、当該少なくとも１つの基板２０ａは、電極パターン２２ａ１と電極パターン２２ａ２と電極パターン２２ａ３とを有する複数の基板２０ａからなる。制御端子８２は、複数の基板２０ａのそれぞれの電極パターン２２ａ３に接合される。このため、複数の基板２０ａの電極パターン２２ａ３の間での電流のアンバランスを低減することができる。
　同様に、当該少なくとも１つの基板２０ｂは、電極パターン２２ｂ１と電極パターン２２ｂ２と電極パターン２２ｂ３とを有する複数の基板２０ｂからなる。制御端子８４は、複数の基板２０ｂのそれぞれの電極パターン２２ｂ３に接合される。このため、複数の基板２０ｂの電極パターン２２ｂ３の間での電流のアンバランスを低減することができる。
　さらに、前述のように、半導体モジュール１０は、「第４ワイヤー」の一例であるワイヤー９４ａ、９４ｂをさらに備える。ワイヤー９４ａは、複数の基板２０ａの電極パターン２２ａ３を互いに電気的に接続する。このため、複数の基板２０ａの電極パターン２２ａ３間での電流のアンバランスを低減することができる。同様に、ワイヤー９４ｂは、複数の基板２０ｂの電極パターン２２ｂ３を互いに電気的に接続する。このため、複数の基板２０ｂの電極パターン２２ｂ３間での電流のアンバランスを低減することができる。
　また、前述のように、複数の半導体スイッチング素子３１ａは、電気的に並列に接続される。同様に、複数の半導体スイッチング素子３１ｂは、電気的に並列に接続される。この場合、主電流経路の寄生インダクタンスＬのバラツキおよび逆起電力等に起因するスイッチング特性の低下を低減する前述の効果が顕著に得られる。
　さらに、前述のように、ワイヤー９２ａは、複数の領域ＲＥのそれぞれに対して複数のワイヤーで構成される。このため、半導体スイッチング素子３１ａの主電極３１３内で電流のアンバランスを好適に低減することができる。同様に、ワイヤー９２ｂは、複数の領域ＲＥのそれぞれに対して複数のワイヤーで構成される。このため、半導体スイッチング素子３１ｂの主電極３１３内で電流のアンバランスを好適に低減することができる。
　また、前述のように、半導体モジュール１０は、上アームにおいて、複数の半導体素子３２ａをさらに備える。複数の半導体素子３２ａのそれぞれは、電極パターン２２ａ１に接合される第３面Ｆ３と、第３面Ｆ３とは反対方向を向く第４面Ｆ４と、を有する。そして、ワイヤー９２ａの途中は、第４面Ｆ４に接合される。このため、半導体スイッチング素子３１ａとは別体の半導体素子３２ａを有する構成であっても、半導体スイッチング素子３１ａの主電極３１３内で電流のアンバランスを好適に低減することができる。
　同様に、半導体モジュール１０は、下アームにおいて、複数の半導体素子３２ｂをさらに備える。複数の半導体素子３２ｂのそれぞれは、電極パターン２２ｂ１に接合される第３面Ｆ３と、第３面Ｆ３とは反対方向を向く第４面Ｆ４と、を有する。そして、ワイヤー９２ｂの途中は、第４面Ｆ４に接合される。このため、半導体スイッチング素子３１ｂとは別体の半導体素子３２ｂを有する構成であっても、半導体スイッチング素子３１ｂの主電極３１３内で電流のアンバランスを好適に低減することができる。
　２．変形例
　本開示は前述の形態に限定されるものではなく、以下に述べる各種の変形が可能である。また、実施形態および各変形例を適宜組み合わせてもよい。
　２－１．変形例１
　図９は、変形例１における上アーム用の基板２０ａ上の構成を示す平面図である。図１０は、変形例１における下アーム用の基板２０ｂ上の構成を示す平面図である。
　変形例１は、電極パターン２２ａ３と電極パターン２２ａ４との配置が逆であるとともに、電極パターン２２ｂ３と電極パターン２２ｂ４との配置が逆であること以外は、前述の実施形態と同様である。
　以上の変形例１によっても、前述の実施形態と同様、スイッチング特性を向上させることができる。変形例１では、前述のように、「第４電極パターン」の一例である電極パターン２２ａ４は、平面視で、「第１電極パターン」の一例である電極パターン２２ａ１と「第３電極パターン」の一例である電極パターン２２ａ３との間に位置する。このため、電極パターン２２ａ３および電極パターン２２ａ４のそれぞれを主電流のための電極パターン２２ａ２から遠ざけることができる。この結果、電極パターン２２ａ３および電極パターン２２ａ４のそれぞれにおいて、主電流の変動によるリアクトル影響を受け難くすることができるので、電流のアンバランスを低減したり、誤点弧を防止したりすることができる。また、電極パターン２２ａ３を電極パターン２２ａ４に比べて電極パターン２２ａ１から遠ざけることにより、ワイヤー９２ａを構成するワイヤーの径が４００μｍ超であっても、ワイヤー９２ａを電極パターン２２ａ３に容易に接合することができる。しかも、電極パターン２２ａ１と電極パターン２２ａ３との間の領域が電極パターン２２ａ４により有効利用されるので、基板２０ａの小型化を図ることができる。
　同様に、前述のように、「第４電極パターン」の一例である電極パターン２２ｂ４は、平面視で、「第１電極パターン」の一例である電極パターン２２ｂ１と「第３電極パターン」の一例である電極パターン２２ｂ３との間に位置する。このため、電極パターン２２ｂ３および電極パターン２２ｂ４のそれぞれを主電流のための電極パターン２２ｂ２から遠ざけることができる。この結果、電極パターン２２ｂ３および電極パターン２２ｂ４のそれぞれにおいて、主電流の変動によるリアクトル影響を受け難くすることができるので、電流のアンバランスを低減したり、誤点弧を防止したりすることができる。また、電極パターン２２ｂ３を電極パターン２２ｂ４に比べて電極パターン２２ｂ１から遠ざけることにより、ワイヤー９２ｂを構成するワイヤーの径が４００μｍ超であっても、ワイヤー９２ｂを電極パターン２２ｂ３に容易に接合することができる。しかも、電極パターン２２ｂ１と電極パターン２２ｂ３との間の領域が電極パターン２２ｂ４により有効利用されるので、基板２０ｂの小型化を図ることができる。
　２－２．変形例２
　前述の形態では、基板２０ａに搭載される半導体スイッチング素子３１ａまたは半導体素子３２ａの数が４個であるが、当該数は、１個以上３個以下でもよいし、５個以上でもよい。同様に、基板２０ｂに搭載される半導体スイッチング素子３１ｂまたは半導体素子３２ｂの数が４個であるが、当該数は、１個以上３個以下でもよいし、５個以上でもよい。
　２－３．変形例３
　前述の形態では、基板２０ａまたは基板２０ｂの数が２個であるが、当該数は、１個または３個以上でもよい。また、基板２０ａおよび基板２０ｂが一体で構成されてもよい。また、前述の形態では、基板２０ａおよび基板２０ｂの構成が互いに異なるが、これに限定されず、基板２０ａおよび基板２０ｂの構成が互いに同一であってもよい。
　２－４．変形例４
　前述の各形態では、基板２０ａ、２０ｂの放熱層２３ａ、２３ｂとは別途ベース４０を有する構成が例示されるが、当該構成に限定されない。例えば、ベース４０が放熱層２３ａ、２３ｂを兼ねてもよい。この場合、ベース４０が基板２０ａ、２０ｂの一部であるともいえる。
１０…半導体モジュール、１０Ｘ…半導体モジュール、２０ａ…基板、２０ｂ…基板、２１ａ…絶縁板、２１ｂ…絶縁板、２２ａ…配線層、２２ａ１…電極パターン（第１電極パターン）、２２ａ２…電極パターン（第２電極パターン）、２２ａ３…電極パターン（第３電極パターン）、２２ａ４…電極パターン（第４電極パターン）、２２ｂ…配線層、２２ｂ１…電極パターン（第１電極パターン）、２２ｂ２…電極パターン（第２電極パターン）、２２ｂ３…電極パターン（第３電極パターン）、２２ｂ４…電極パターン（第４電極パターン）、２３ａ…放熱層、２３ｂ…放熱層、３１ａ…半導体スイッチング素子、３１ｂ…半導体スイッチング素子、３２ａ…半導体素子、３２ｂ…半導体素子、４０…ベース、４１…取付孔、５０…ケース、６０…蓋、７１…主端子、７２…主端子、７３…主端子、８１…制御端子、８１ａ…端子部、８２…制御端子、８２Ｘ…制御端子、８２ａ…端子部、８３…制御端子、８３ａ…端子部、８４…制御端子、８４ａ…端子部、９１ａ…ワイヤー（第１ワイヤー）、９１ｂ…ワイヤー（第１ワイヤー）、９２ａ…ワイヤー（第２ワイヤー）、９２ｂ…ワイヤー（第２ワイヤー）、９３ａ…ワイヤー（第３ワイヤー）、９３ｂ…ワイヤー（第３ワイヤー）、９４ａ…ワイヤー（第４ワイヤー）、９４ｂ…ワイヤー（第４ワイヤー）、９５…ワイヤー、３１１…制御電極、３１２…制御配線、３１３…主電極、ＣＴａ…領域、ＣＴｂ…領域、ＣＴｃ…領域、ＣＴｄ…領域、ＣＴｅ…領域、ＣＴｆ…領域、ＣＴｇ…領域、Ｆ１…第１面、Ｆ２…第２面、Ｆ３…第３面、Ｆ４…第４面、Ｌ…寄生インダクタンス、ＲＥ…領域、ＲＥ＿１…領域、ＲＥ＿２…領域。

Claims (10)

  1. 　第１電極パターンと第２電極パターンと第３電極パターンとを有し、平面視で前記第１電極パターンが前記第２電極パターンと前記第３電極パターンとの間に位置する少なくとも１つの基板と、
    　前記第１電極パターンに接合される第１面と、前記第１面とは反対方向を向く第２面と、を有する複数の半導体スイッチング素子と、を備え、
    　前記第２面には、制御電極と、前記制御電極に接続される制御配線と、前記制御配線により区切られた複数の領域を有する主電極と、が設けられており、
    　前記複数の領域のそれぞれは、前記第２電極パターンに第１ワイヤーを介して電気的に接続されるとともに、前記第３電極パターンに第２ワイヤーを介して電気的に接続され、
    　前記第２電極パターンは、主電流のためのパターンであり、
    　前記第３電極パターンは、制御用の補助パターンとして用いられる、
    　半導体モジュール。
  2. 　前記第３電極パターンに接合される第１制御端子をさらに備える、
    　請求項１に記載の半導体モジュール。
  3. 　前記第３電極パターンは、長尺状をなし、
    　前記第３電極パターンと前記第１制御端子との接合部位と、前記第３電極パターンの長さ方向での中央と、の間の距離は、
    　前記第３電極パターンと前記第１制御端子との接合部位と、前記第３電極パターンの長さ方向での端と、の間の距離よりも小さい、
    　請求項２に記載の半導体モジュール。
  4. 　第２制御端子をさらに備え、
    　前記少なくとも1つの基板は、前記制御電極に第３ワイヤーを介して電気的に接続される第４電極パターンをさらに有し、
    　前記第２制御端子は、前記第４電極パターンに接合され、
    　前記第３電極パターンは、平面視で前記第１電極パターンと前記第４電極パターンとの間に位置する、
    　請求項２に記載の半導体モジュール。
  5. 　第２制御端子をさらに備え、
    　前記少なくとも1つの基板は、前記制御電極に第３ワイヤーを介して電気的に接続される第４電極パターンをさらに有し、
    　前記第２制御端子は、前記第４電極パターンに接合され、
    　前記第４電極パターンは、平面視で前記第１電極パターンと前記第３電極パターンとの間に位置する、
    　請求項２に記載の半導体モジュール。
  6. 　前記少なくとも１つの基板は、前記第１電極パターンと前記第２電極パターンと前記第３電極パターンとを有する複数の基板からなり、
    　前記第１制御端子は、前記複数の基板のそれぞれの前記第３電極パターンに接合される、
    　請求項２に記載の半導体モジュール。
  7. 　前記複数の基板の前記第３電極パターンを互いに電気的に接続する第４ワイヤーをさらに備える、
    　請求項６に記載の半導体モジュール。
  8. 　前記複数の半導体スイッチング素子は、電気的に並列に接続される、
    　請求項１に記載の半導体モジュール。
  9. 　前記第２ワイヤーは、前記複数の領域のそれぞれに対して複数のワイヤーで構成される、
    　請求項１に記載の半導体モジュール。
  10. 　前記第１電極パターンに接合される第３面と、前記第３面とは反対方向を向く第４面と、を有する複数の半導体素子をさらに備え、
    　前記第２ワイヤーの途中は、前記第４面に接合される、
    　請求項１に記載の半導体モジュール。
PCT/JP2023/032066 2022-10-31 2023-09-01 半導体モジュール WO2024095597A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022-174506 2022-10-31
JP2022174506 2022-10-31

Publications (1)

Publication Number Publication Date
WO2024095597A1 true WO2024095597A1 (ja) 2024-05-10

Family

ID=90930182

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2023/032066 WO2024095597A1 (ja) 2022-10-31 2023-09-01 半導体モジュール

Country Status (1)

Country Link
WO (1) WO2024095597A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0758272A (ja) * 1993-08-20 1995-03-03 Origin Electric Co Ltd 電力用半導体装置
JPH08191130A (ja) * 1995-01-11 1996-07-23 Hitachi Ltd 半導体モジュール
US20170125322A1 (en) * 2015-10-31 2017-05-04 Ixys Corporation Bridging DMB Structure for Wire Bonding in a Power Semiconductor Module
JP2018182330A (ja) * 2017-04-20 2018-11-15 ローム株式会社 半導体装置
JP2019071490A (ja) * 2013-11-20 2019-05-09 ローム株式会社 スイッチングデバイス

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0758272A (ja) * 1993-08-20 1995-03-03 Origin Electric Co Ltd 電力用半導体装置
JPH08191130A (ja) * 1995-01-11 1996-07-23 Hitachi Ltd 半導体モジュール
JP2019071490A (ja) * 2013-11-20 2019-05-09 ローム株式会社 スイッチングデバイス
US20170125322A1 (en) * 2015-10-31 2017-05-04 Ixys Corporation Bridging DMB Structure for Wire Bonding in a Power Semiconductor Module
JP2018182330A (ja) * 2017-04-20 2018-11-15 ローム株式会社 半導体装置

Similar Documents

Publication Publication Date Title
CN109417067B (zh) 半导体功率模块
JP6786416B2 (ja) 半導体装置
US11456244B2 (en) Semiconductor device
US11923266B2 (en) Semiconductor module circuit structure
CN112166500A (zh) 半导体装置
KR20190095144A (ko) 반도체 장치
US20240186221A1 (en) Semiconductor device
US10566295B2 (en) Semiconductor device
CN114080672A (zh) 半导体装置
WO2024095597A1 (ja) 半導体モジュール
JP7491043B2 (ja) 半導体モジュール
US11450647B2 (en) Semiconductor module and semiconductor device including the same
JP7396118B2 (ja) 半導体モジュール
US20220165712A1 (en) Power module
JP7159609B2 (ja) 半導体装置
CN219917172U (zh) 电子器件和功率电子模块
JP7147187B2 (ja) 半導体装置
US20230420323A1 (en) Semiconductor module, and manufacturing method for semiconductor module
WO2023199639A1 (ja) 半導体装置
WO2023199808A1 (ja) 半導体装置
JP6884723B2 (ja) 半導体装置
WO2022009582A1 (ja) 半導体モジュール
KR20240108259A (ko) 반도체 장치
JP2023134143A (ja) 半導体モジュール、半導体装置、及び車両
JP2023105499A (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23885363

Country of ref document: EP

Kind code of ref document: A1