WO2024090001A1 - 電力変換装置 - Google Patents

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WO2024090001A1
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semiconductor element
arm semiconductor
upper arm
lower arm
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Inventor
政宏 妹尾
健 徳山
Original Assignee
株式会社日立製作所
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode

Definitions

  • the present invention relates to a power conversion device.
  • SiC Silicon Carbide
  • Patent Document 1 discloses a circuit board that has AC output terminals on both sides of a lead frame and is configured to create a detour for steep currents, so that the currents flowing through the wiring patterns above and below the board oppose each other and cancel out the magnetic flux.
  • the present invention aims to provide a power conversion device that achieves both low inductance and low noise.
  • the power conversion device includes an upper arm semiconductor element connected to a positive wiring, a lower arm semiconductor element connected to a negative wiring, a first AC wiring connecting the upper arm semiconductor element and the lower arm semiconductor element, and a second AC wiring connecting the upper arm semiconductor element and the lower arm semiconductor element, the first AC wiring being formed in a position facing the positive wiring and the negative wiring with the upper arm semiconductor element and the lower arm semiconductor element sandwiched therebetween, and the second AC wiring being formed in a position facing the first AC wiring with the upper arm semiconductor element and the lower arm semiconductor element sandwiched therebetween, and being stacked with the positive wiring and the negative wiring.
  • FIG. 1 is an explanatory diagram of a semiconductor device constituting a power conversion device according to an embodiment of the present invention.
  • FIG. 10 is an explanatory diagram of a second current path passing through a second AC wiring according to an embodiment of the present invention. Molded semiconductor device and exploded view of semiconductor device Modification of FIG.
  • FIG. 1 is an illustration of a first layer for a three-phase inverter according to an embodiment of the present invention. An explanatory diagram of the second layer of FIG.
  • FIG. 1A is a perspective view of a semiconductor device 50
  • Fig. 1B is a top view of Fig. 1A. Note that only the main components of the semiconductor device 50 are shown, and the mold of the semiconductor device 50, insulating layers of the substrate, etc. are omitted.
  • the semiconductor device 50 has a positive wiring 1, a negative wiring 2, an upper arm semiconductor device 3a, a lower arm semiconductor device 3b, an AC output wiring 4 (first AC wiring 4), and a second AC wiring 14.
  • the upper arm semiconductor device 3a and the lower arm semiconductor device 3b each have a gate signal terminal 7 and a source signal terminal 8, with the gate signal terminal 7 connected to the gate signal wiring 9 and the source signal terminal 8 connected to the source signal wiring 10.
  • the signal wirings 9 and 10 connected to the upper arm semiconductor element or the lower arm semiconductor element via the terminals 7 and 8 are arranged on the side where the AC output wiring 4 is formed.
  • the upper arm semiconductor device 3a and the lower arm semiconductor device 3b have drain terminals 5a and 5b and source terminals 6a and 6b.
  • the upper arm semiconductor device 3a and the lower arm semiconductor device 3b are equipped with semiconductor elements such as SiC chips.
  • the semiconductor element equipped in the upper arm semiconductor device 3a will be referred to as the upper arm semiconductor element
  • the semiconductor element equipped in the lower arm semiconductor device 3b will be referred to as the lower arm semiconductor element.
  • the upper arm semiconductor element is connected to the positive electrode wiring 1.
  • the lower arm semiconductor element is connected to the negative electrode wiring 2.
  • the capacitor 13 is, for example, a ceramic capacitor, and is connected to the AC output wiring 4 via an upper arm semiconductor element and a lower arm semiconductor element.
  • the capacitor 13 is also connected to the positive electrode wiring 1 and the negative electrode wiring 2.
  • the second AC wiring 14 is formed in a layer below the wiring layer in which the positive electrode wiring 1 and the negative electrode wiring 2 are formed, and is arranged in a layered manner with the positive electrode wiring 1 and the negative electrode wiring 2. Note that in FIG. 1, the second AC wiring 14 is structured so that only a portion of it is exposed at the position of the capacitor 13 between the positive electrode wiring 1 and the negative electrode wiring 2.
  • the AC output wiring 4 is an output phase that is connected to the wiring of a three-phase motor (not shown).
  • the AC output wiring 4 and the second AC wiring 14 are connected to the upper arm semiconductor element and the lower arm semiconductor element, respectively.
  • the AC output wiring 4 is formed in a position facing the positive electrode wiring 1 and the negative electrode wiring 2, with the upper arm semiconductor element and the lower arm semiconductor element sandwiched therebetween.
  • the second AC wiring 14 is formed in a position facing the AC output wiring 4, with the upper arm semiconductor element and the lower arm semiconductor element sandwiched therebetween.
  • FIG. 2(a) is a diagram for explaining a second current path 200 flowing in the semiconductor device 50 according to the present invention
  • FIG. 2(b) is a cross-sectional view of FIG. 2(a) as viewed from the direction of the arrow R.
  • the AC output wiring 4 is connected to the AC output wiring of the wiring layer in the lower layer of the substrate (not shown) through the via 23, and is also connected to the upper arm semiconductor device 3a and the lower arm semiconductor device 3b.
  • the upper arm semiconductor device 3a and the lower arm semiconductor device 3b are provided with drain terminals 5a, 5b and source terminals 6a, 6b at both ends. Furthermore, a second AC wiring 14 is provided below the positive electrode wiring 1, the negative electrode wiring 2, and the capacitor 13, and the second AC wiring 14 is connected to the upper arm semiconductor device 3a and the lower arm semiconductor device 3b via the via 23 and the drain terminal 5a and the source terminal 6b to the upper layer conductor.
  • the terminals 5a, 6b and the wiring 14 connected to the via 23 are connected by solder 19.
  • the second AC wiring 14 by configuring the second AC wiring 14 to have a laminated structure with the positive wiring 1 and the negative wiring 2, a second current path 200 is formed during switching, and currents flow in opposite directions.
  • the magnetic flux caused by the steep current generated in the positive wiring 1 and the negative wiring 2 is canceled out by the magnetic flux caused by the steep current generated in the second AC wiring 14, thereby reducing the inductance of the positive wiring 1 and the negative wiring 2.
  • a steep current on the AC side flows in the second AC wiring 14, and at the same time, a current flows in the upper arm semiconductor device 3a and the lower arm semiconductor device 3b in the opposite direction, and the magnetic flux of the positive electrode wiring 1 and the negative electrode wiring 2 is cancelled out, thereby reducing the inductance of the second AC wiring 14.
  • a steep current flows in the second AC wiring 14, which has low inductance, and thus the steep current (current passing through the first current path 100) flowing in the AC output wiring 4 on the signal wiring 9, 10 side is reduced, and the magnetic noise applied to the reduced signal wiring 9, 10 is reduced. In this way, it is possible to achieve both low inductance and low noise.
  • FIG. 3 Fig. 3(a) is an overall perspective view of a semiconductor device 50 sealed with a mold resin
  • Fig. 3(b) is an exploded view of the semiconductor device 50.
  • a part of the source conductor 15 is exposed in the semiconductor device 50 sealed with a mold resin 16.
  • a part of the drain conductor 17 is also exposed on the surface (back surface) opposite to the surface on which the part of the source conductor 15 is exposed.
  • the source terminal 6a, the gate signal terminal 7, the source signal terminal 8, the drain terminal 5b, the drain terminal 5a, and the source terminal 6b protrude to the outside from the molded portion.
  • the source terminal 6a and the source terminal 6b are electrically connected to the source conductor 15 via solder 19.
  • the gate signal terminal 7 and the source signal terminal 8 are electrically connected to the SiC chip 18 via wire 21.
  • the SiC chip 18 is disposed between the source conductor 15 and the drain conductor 17, and is electrically connected to each conductor by the solder 19.
  • An insulating layer is attached to the source conductor 15 and drain conductor 17 exposed on the surface of the circuit body 40 molded with resin 16, and a cooling water channel (not shown) is placed on top of and in contact with this insulating layer to dissipate heat from the SiC chip 18 of the circuit body 40.
  • the source terminal 6b is connected to the second AC wiring 14 through a via 23.
  • the drain terminal 5a is connected to the second AC wiring 14 through a via 23 (see Figure 2). In this way, a circuit that bypasses steep currents can be formed using the second AC wiring 14.
  • the circuit body 40 includes conductors 15, 17 connected to the upper arm semiconductor element in the circuit body having the upper arm semiconductor element, and includes conductors 15, 17 connected to the lower arm semiconductor element in the circuit body having the lower arm semiconductor element, and the upper arm circuit body and the lower arm circuit body have the same structure. This allows components to be standardized, thereby reducing costs. In addition, by having the same structure, when circuit bodies 40 are connected in parallel and arranged as shown in Figure 4 described below, the number of arrangements can be easily changed to match the output capacity.
  • FIG. 4(a) is a diagram for explaining a semiconductor device 50 in which a plurality of circuit bodies 40 are connected in parallel
  • Fig. 4(b) is a top view of Fig. 4(a).
  • a plurality of upper arm semiconductor elements and lower arm semiconductor elements may be connected in parallel, and even when the semiconductor elements are connected in parallel in this manner, a steep current passes through the second AC wiring 14, so noise in the signal wiring can be reduced.
  • the signal wirings 9, 10 can be extended in the same direction to reduce noise while consolidating and miniaturizing the signal circuit.
  • the upper arm semiconductor devices 3a and 3c equipped with upper arm semiconductor elements and the lower arm semiconductor devices 3b and 3d equipped with lower arm semiconductor elements are arranged in a row. Along this row, cooling water channels (not shown) through which cooling water flows are arranged on both sides of the semiconductor device 50. Note that FIG. 4(b) illustrates the cooling water path 30 of the cooling water channel arranged on the front side of the page.
  • the cooling water channels installed on both sides of the semiconductor device 50 come into contact with the upper arm semiconductor devices 3a, 3c and the lower arm semiconductor devices 3b, 3d, respectively, thereby thermally cooling the semiconductor devices 3a to 3d.
  • the width of the cooling range can be reduced, so that it is possible to increase the current capacity of the semiconductor devices 3a to 3d while maintaining the cooling performance of the semiconductor device 50 and reducing its size.
  • the cooling water passage may have cooling water flowing in the opposite direction on one side and on the opposite side, thereby realizing well-balanced cooling of the semiconductor device 50.
  • the wiring of the first layer of the substrate in a three-phase inverter 60 which combines three semiconductor devices 50 having upper and lower arm semiconductor elements will be described.
  • the inverter 25 for one phase includes a capacitor 13 which absorbs steep currents, a smoothing capacitor 24 which absorbs current ripples associated with the carrier, and an upper arm semiconductor device 3a and a lower arm semiconductor device 3b.
  • the three-phase inverter 60 is formed by arranging three single-phase inverters 25 in a row.
  • the AC output wiring 4 of the three-phase inverter 60 is connected to the AC output wiring 4 in the second layer (see FIG. 6 described later) through the vias 23, and the negative electrode wiring 2 divided into three is also connected to the negative electrode wiring 2 in the second layer through the vias 23.
  • the positive electrode wiring 1 is connected to the terminal 24a of the two terminals of the smoothing capacitor 24.
  • FIG. 6 The second layer of the three-phase inverter 60 shown in Fig. 5 is shown.
  • the upper arm semiconductor device 3a, the lower arm semiconductor device 3b, and the smoothing capacitor 24 are located in the same positions as in the first layer.
  • the negative electrode wiring 2, the AC output wiring 4, and the second AC wiring 14 in the second layer are each connected to the first layer (Fig. 5) through vias 23.
  • the three-phase AC output wiring 4 allows three-phase AC to be output.
  • the smoothing capacitor 24 is connected to the first layer through the terminal 24b, which is not connected to the positive electrode wiring 1, out of the two terminals 24a and 24b of the smoothing capacitor 24.
  • the semiconductor device 50 can be efficiently cooled in a narrow range.
  • the power conversion device 60 includes an upper arm semiconductor element connected to a positive wiring 1, a lower arm semiconductor element connected to a negative wiring 2, a first AC wiring 4 connecting the upper arm semiconductor element and the lower arm semiconductor element, and a second AC wiring 14 connecting the upper arm semiconductor element and the lower arm semiconductor element.
  • the first AC wiring 4 is formed in a position facing the positive wiring 1 and the negative wiring 2 with the upper arm semiconductor element and the lower arm semiconductor element sandwiched therebetween
  • the second AC wiring 14 is formed in a position facing the first AC wiring 4 with the upper arm semiconductor element and the lower arm semiconductor element sandwiched therebetween, and is stacked with the positive wiring 1 and the negative wiring 2. In this way, a power conversion device 60 that achieves both low inductance and low noise can be provided.
  • the signal wiring 9, 10 connected to the upper arm semiconductor element or the lower arm semiconductor element is arranged on the side of the upper arm semiconductor element and the lower arm semiconductor element where the first AC wiring 4 is formed, and in each of the upper arm semiconductor element and the lower arm semiconductor element, multiple semiconductor elements are connected in parallel. This makes it possible to achieve low noise.
  • the upper arm semiconductor elements and the lower arm semiconductor elements are arranged in a row. This allows for compact size when cooling both sides with a cooling water channel.
  • An upper arm circuit body including an upper arm semiconductor element and conductors 15, 17 connected to the upper arm semiconductor element, and a lower arm circuit body including a lower arm semiconductor element and conductors connected to the lower arm semiconductor element, the upper arm circuit body and the lower arm circuit body having the same structure. This can reduce costs.
  • the present invention is not limited to the above-described embodiment, and various modifications and other configurations can be combined without departing from the spirit of the invention. Furthermore, the present invention is not limited to those having all of the configurations described in the above-described embodiment, and also includes those in which some of the configurations have been omitted.

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
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Abstract

電力変換装置は、正極配線に接続される上アーム半導体素子と、負極配線に接続される下アーム半導体素子と、前記上アーム半導体素子と前記下アーム半導体素子とを接続する第１の交流配線と、前記上アーム半導体素子と前記下アーム半導体素子とを接続する第２の交流配線と、を備え、前記第１の交流配線は、前記上アーム半導体素子および前記下アーム半導体素子を間に挟んで、前記正極配線および前記負極配線に対向する位置に形成され、前記第２の交流配線は、前記上アーム半導体素子および前記下アーム半導体素子を間に挟んで、前記第１の交流配線に対向する位置に形成され、かつ、前記正極配線および前記負極配線と積層している。

Description

電力変換装置
　本発明は、電力変換装置に関する。
　ＳｉＣ（Silicon Carbide）チップを用いた半導体装置は、高速スイッチングすることとチップサイズが小さいという特徴を利用して、多数のチップを並列に搭載して駆動させる構成が求められる。これは、電力変換装置が備えるパワーモジュールの歩留まり向上、およびソースインダクタンスの調整を容易にする観点から必要な構成である。しかしながら、１チップのパワーモジュールを並列接続するためには、低インダクタンス化を実現させる必要がある。
　例えば、下記の特許文献１では、リードフレームの両側にＡＣ出力端子を有し、急峻な電流の迂回路を作る構成を有することで、基板の上下の配線パターンに流れる電流が対抗して磁束を打ち消している回路基板について開示されている。
特開２０１４－１８３７０３号公報
　従来の構造では、電気容量増加のために、ＳｉＣチップを並列接続すると、交流配線と信号配線が交差して磁気結合し、スイッチング時に交流出力側に流れる急峻な過渡電流に伴う、強い磁界発生によって信号回路への磁気結合ノイズが発生する課題が生じる。これを鑑みて本発明は、低インダクタンス化と低ノイズ化を両立した電力変換装置を提供することが目的である。
　電力変換装置は、正極配線に接続される上アーム半導体素子と、負極配線に接続される下アーム半導体素子と、前記上アーム半導体素子と前記下アーム半導体素子とを接続する第１の交流配線と、前記上アーム半導体素子と前記下アーム半導体素子とを接続する第２の交流配線と、を備え、前記第１の交流配線は、前記上アーム半導体素子および前記下アーム半導体素子を間に挟んで、前記正極配線および前記負極配線に対向する位置に形成され、前記第２の交流配線は、前記上アーム半導体素子および前記下アーム半導体素子を間に挟んで、前記第１の交流配線に対向する位置に形成され、かつ、前記正極配線および前記負極配線と積層している。
　低インダクタンス化と低ノイズ化を両立した電力変換装置を提供できる。
本発明の一実施形態に係る、電力変換装置を構成する半導体装置の説明図 本発明の一実施形態に係る、第２交流配線を通る第２電流経路の説明図 モールドされた半導体装置と半導体装置の分解図 図１の変形例 本発明の一実施形態に係る、３相インバータの場合の第１層の説明図 図５の第２層の説明図
　以下、図面を参照して本発明の実施形態を説明する。以下の記載および図面は、本発明を説明するための例示であって、説明の明確化のため、適宜、省略および簡略化がなされている。本発明は、他の種々の形態でも実施する事が可能である。特に限定しない限り、各構成要素は単数でも複数でも構わない。
　図面において示す各構成要素の位置、大きさ、形状、範囲などは、発明の理解を容易にするため、実際の位置、大きさ、形状、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面に開示された位置、大きさ、形状、範囲などに限定されない。
（本発明の一実施形態と装置の全体構成）
　（図１）
　図１（ａ）は半導体装置５０の斜視図、図１（ｂ）は図１（ａ）を上面から見た図である。なお、半導体装置５０は、主要な部品のみ図示し、半導体装置５０のモールドや基板の絶縁層等は省略している。
　半導体装置５０は、正極配線１と負極配線２、上アーム半導体装置３ａと下アーム半導体装置３ｂ、交流出力配線４（第１交流配線４）と第２交流配線１４、を有している。上アーム半導体装置３ａと下アーム半導体装置３ｂは、それぞれゲート信号端子７とソース信号端子８を有し、ゲート信号端子７はゲート信号配線９に接続され、ソース信号端子８はソース信号配線１０に接続される。上アーム半導体素子または下アーム半導体素子に端子７，８を介して接続される信号配線９，１０は、交流出力配線４が形成される側に配置されている。上アーム半導体装置３ａおよび下アーム半導体装置３ｂは、ドレイン端子５ａ，５ｂとソース端子６ａ，６ｂを有している。
　上アーム半導体装置３ａと下アーム半導体装置３ｂは、ＳｉＣチップ等の半導体素子を備えている。以下、上アーム半導体装置３ａが備える半導体素子を上アーム半導体素子、下アーム半導体装置３ｂが備える半導体素子を下アーム半導体素子とする。上アーム半導体素子は、正極配線１と接続する。下アーム半導体素子は、負極配線２と接続する。
　キャパシタ１３は、例えばセラミックコンデンサであり、上アーム半導体素子および下アーム半導体素子を介して、交流出力配線４と接続している。また、キャパシタ１３は、正極配線１と負極配線２と接続されている。第２交流配線１４は、正極配線１と負極配線２が形成されている配線層よりも下の層に形成されており、正極配線１および負極配線２と積層して配置されている。なお、図１では、第２交流配線１４は、正極配線１と負極配線２との間で一部だけがキャパシタ１３の位置で露出している構造である。
　交流出力配線４は、３相モータ（図示せず）の配線と接続される出力相である。交流出力配線４および第２交流配線１４は、それぞれ上アーム半導体素子と下アーム半導体素子と接続している。交流出力配線４は、上アーム半導体素子および下アーム半導体素子を間に挟んで、正極配線１および負極配線２に対向する位置に形成される。第２交流配線１４は、上アーム半導体素子および下アーム半導体素子を間に挟んで、交流出力配線４に対向する位置に形成されている。
（図２）
　図２（ａ）は本発明に係る半導体装置５０に流れる第２電流経路２００を説明する図、図２（ｂ）は図２（ａ）を矢印Ｒ方向から見た断面図である。従来では、交流出力配線４がビア２３を介して基板（図示せず）の下層において配線層の交流出力配線と接続し、かつ上アーム半導体装置３ａと下アーム半導体装置３ｂと接続していた。しかしながら、この構成では、上アーム半導体装置３ａまたは下アーム半導体装置３ｂのスイッチング時に、交流出力配線４を介して経路１００に急峻な電流が流れる危険性があった。また、経路１００に急峻な電流が流れることにより、交流出力配線４の上に配線されているゲート信号配線９とソース信号配線１０に磁気ノイズが発生する課題が生じ、半導体装置５０の動作の信頼性が低下する可能性があった。
　そこで本発明では、上アーム半導体装置３ａおよび下アーム半導体装置３ｂは、その両端にドレイン端子５ａ，５ｂとソース端子６ａ，６ｂを備えた。さらに、正極配線１、負極配線２、キャパシタ１３の下に第２交流配線１４を設け、第２交流配線１４は、ビア２３を経由し、かつ上層の導体にドレイン端子５ａとソース端子６ｂを介して、上アーム半導体装置３ａと下アーム半導体装置３ｂと接続した。なお、端子５ａ，６ｂとビア２３と接続されている配線１４とは、はんだ１９によって接続されている。
　このように、第２交流配線１４が正極配線１および負極配線２に対してラミネート構造になる構成により、スイッチング時に第２電流経路２００が形成され、互いに反対方向に電流が流れる。つまり、正極配線１と負極配線２で発生する急峻な電流による磁束を、第２交流配線１４で発生する急峻な電流による磁束によって打ち消すことで、正極配線１と負極配線２のインダクタンスが低減される。
　また、交流側の急峻な電流が第２交流配線１４に流れ、同時に上アーム半導体装置３ａと下アーム半導体装置３ｂにも対向して電流が流れることで、正極配線１と負極配線２の磁束の打ち消しによって、第２交流配線１４のインダクタンスも低減される。また、このようにインダクタンスが低い第２交流配線１４に急峻な電流が流れることで、信号配線９，１０側の交流出力配線４に流れる急峻な電流（第１電流経路１００を通る電流）が減少し、低減信号配線９，１０に加わる磁気ノイズが減少する。このようにして、低インダクタンス化と低ノイズ化の両立を実現できる。
（図３）
　図３（ａ）は半導体装置５０をモールド樹脂で封止した全体斜視図、図３（ｂ）は半導体装置５０の分解図である。樹脂１６でモールド封止された半導体装置５０には、ソース導体１５の一部が露出している。また、図示されていないがソース導体１５の一部が露出している側の面とは反対側の面（裏面）において、ドレイン導体１７の一部も同様に露出している。また、ソース端子６ａ、ゲート信号端子７、ソース信号端子８、ドレイン端子５ｂ、ドレイン端子５ａ、ソース端子６ｂがモールド部分から外部に突出している。
　ソース端子６ａおよびソース端子６ｂは、はんだ１９を介してソース導体１５と電気的に接続されている。ゲート信号端子７およびソース信号端子８は、ＳｉＣチップ１８とワイヤ２１を介して電気的に接続されている。ＳｉＣチップ１８は、ソース導体１５とドレイン導体１７との間に配置され、はんだ１９によってそれぞれの導体と電気的に接続されている。
　樹脂１６によってモールドされている回路体４０の表面に露出しているソース導体１５とドレイン導体１７に絶縁層を取り付け、この絶縁層に冷却水路（図示せず）を重ねて接触させることで、回路体４０のＳｉＣチップ１８の放熱を行う。上アーム半導体素子側では、ソース端子６ｂがビア２３を介して、第２交流配線１４と接続している。また、下アーム半導体素子側では、ドレイン端子５ａがビア２３を介して、第２交流配線１４と接続している（図２参照）。このようにすることで、第２交流配線１４を用いて急峻な電流を迂回する回路を形成できる。
　回路体４０は、前述したように、上アーム半導体素子を有する回路体においては、上アーム半導体素子と接続される導体１５，１７と、を含み、かつ下アーム半導体素子を有する回路体は、下アーム半導体素子と接続される導体１５，１７と、を含んでおり、上アーム回路体と下アーム回路体は、同一の構造を有している。これにより部品を共通化できるため、コストを低減できる。また、同一の構造を有することで、後述の図４に示すように回路体４０を並列接続して配置する場合に、出力容量に合わせて配置数を容易に変更できる。
（変形例）
（図４）
　図４（ａ）は回路体４０を複数並列接続した半導体装置５０を説明する図、図４（ｂ）は図４（ａ）の上方視点図である。複数の上アーム半導体素子および下アーム半導体素子は、並列接続されていてもよく、このように各半導体素子を並列接続した場合であっても、第２交流配線１４に急峻な電流が通過するため、信号配線のノイズを低減できる。また、並列接続した場合でも、同一方向に信号配線９，１０を伸ばしてノイズを低減しつつ、信号回路を集約し小型化できる。
　また、上アーム半導体素子を備える上アーム半導体装置３ａ，３ｃと、下アーム半導体素子を備える下アーム半導体装置３ｂ，３ｄは、一列に配置される。この列に沿って、半導体装置５０の両面には、冷却水が内部に流れる冷却水路（図示せず）が配置される。なお、図４（ｂ）には、紙面手前側に配置される冷却水路の冷却水の経路３０を図示している。
　半導体装置５０の両面に設置された冷却水路が、上アーム半導体装置３ａ，３ｃと下アーム半導体装置３ｂ，３ｄそれぞれに接触することで、半導体装置３ａ～３ｄを熱冷却している。このように、半導体装置３ａ～３ｄが一列に配置されていることで、冷却範囲の幅を小さくできるため、半導体装置３ａ～３ｄの電流容量を増加させつつ、半導体装置５０の冷却性の維持と半導体装置５０の小型化の両立を実現できる。
　なお、冷却水路は、一方の面で流れる冷却水の流れと、反対側の面で流れる冷却水の流れとが、互いに逆向きの流れであってもよく、これによりバランスのよい半導体装置５０の冷却が実現できる。
（図５）
　上下アーム半導体素子を有する半導体装置５０を、３相分組み合わせた３相インバータ６０において、基板の第１層の配線について説明する。１相分のインバータ２５には、急峻な電流を吸収するキャパシタ１３と、キャリアに伴う電流リプルを吸収する平滑キャパシタ２４と、上アーム半導体装置３ａおよび下アーム半導体装置３ｂが備えられている。この１相インバータ２５が３相分並ぶことで、３相インバータ６０を形成している。
　３相インバータ６０の交流出力配線４は、ビア２３を介して第２層（後述の図６参照）にある交流出力配線４と接続し、３つに分断された負極配線２もビア２３を介してそれぞれ第２層にある負極配線２に繋がる。正極配線１は、平滑キャパシタ２４が有する２つの端子のうち端子２４ａと接続している。
（図６）
　図５に示した３相インバータ６０の第２層を示す。なお、上アーム半導体装置３ａ、下アーム半導体装置３ｂと平滑キャパシタ２４は第１層と同様の位置である。第２層の負極配線２、交流出力配線４、第２交流配線１４は、第１層（図５）とビア２３を介してそれぞれが接続されている。３相の交流出力配線４により、３相の交流を出力できる。また、平滑キャパシタ２４は、平滑キャパシタ２４が有する２つの端子２４ａ，２４ｂのうち正極配線１と接続されていない端子２４ｂを介して第１層と接続している。
　このように、３相インバータ６０それぞれに第２交流配線１４を有することで、各ＳｉＣチップのスイッチング時に発生する急峻な電流によって、引き起こされる信号配線への磁気ノイズを抑制できる。また、前述したように信号配線９，１０を一方向に延長することで、信号回路をまとめて実装することができ、信号回路及び３相インバータ６０全体の小型化を実現できる。また、前述しように半導体装置５０が並ぶ方向に冷却水路（図示せず）を形成し、図５および図６において紙面上から下方向に冷却水を流し、半導体装置５０の裏面にも同様に冷却水路を形成して紙面下から上方向に冷却水を流すことで、幅の狭い範囲で効率的に半導体装置５０を冷却できる。
　以上説明した本発明の一実施形態によれば、以下の作用効果を奏する。
（１）電力変換装置６０は、正極配線１に接続される上アーム半導体素子と、負極配線２に接続される下アーム半導体素子と、上アーム半導体素子と下アーム半導体素子とを接続する第１の交流配線４と、上アーム半導体素子と下アーム半導体素子とを接続する第２の交流配線１４と、を備え、第１の交流配線４は、上アーム半導体素子および下アーム半導体素子を間に挟んで、正極配線１および負極配線２に対向する位置に形成され、第２の交流配線１４は、上アーム半導体素子および下アーム半導体素子を間に挟んで、第１の交流配線４に対向する位置に形成され、かつ、正極配線１および負極配線２と積層している。このようにしたことで、低インダクタンス化と低ノイズ化を両立した電力変換装置６０を提供できる。
（２）上アーム半導体素子または下アーム半導体素子に接続される信号配線９，１０は、上アーム半導体素子および下アーム半導体素子に対して第１の交流配線４が形成される側に配置され、上アーム半導体素子および下アーム半導体素子において、それぞれ複数個の半導体素子が並列接続されている。このようにしたことで、低ノイズ化を実現できる。
（３）上アーム半導体素子と下アーム半導体素子は、一列に配置される。このようにしたことで、冷却水路によって両面冷却する際に、小型化を実現できる。
（４）上アーム半導体素子と、上アーム半導体素子と接続される導体１５，１７と、を含んだ上アーム回路体と、下アーム半導体素子と、下アーム半導体素子と接続される導体と、を含んだ下アーム回路体と、を備え、上アーム回路体と下アーム回路体は、同一の構造を有する。このようにしたことで、コスト削減を実現できる。
　なお、本発明は上記の実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で様々な変形や他の構成を組み合わせることができる。また本発明は、上記の実施形態で説明した全ての構成を備えるものに限定されず、その構成の一部を削除したものも含まれる。
１　正極配線
２　負極配線
３ａ、３ｃ　上アーム半導体装置
３ｂ、３ｄ　下アーム半導体装置
４　交流出力配線
５ａ、５ｂ　ドレイン端子
６ａ、６ｂ　ソース端子
７　ゲート信号端子
８　ソース信号端子
９　ゲート信号配線
１０　ソース信号配線
１３　キャパシタ
１４　第２交流配線
　１４ａ　積層範囲
１５　ソース導体
１６　樹脂
１７　ドレイン導体
１８　ＳｉＣチップ
１９　はんだ
２１　ワイヤ
２３　ビア
２４　平滑キャパシタ
　２４ａ　第１端子
　２４ｂ　第２端子
２５　インバータ（１相）
３０　冷却水の経路
４０　回路体
５０　半導体装置
６０　３相インバータ
１００　第１電流経路
２００　第２電流経路

Claims (4)

  1. 　正極配線に接続される上アーム半導体素子と、
    　負極配線に接続される下アーム半導体素子と、
    　前記上アーム半導体素子と前記下アーム半導体素子とを接続する第１の交流配線と、
    　前記上アーム半導体素子と前記下アーム半導体素子とを接続する第２の交流配線と、を備え、
    　前記第１の交流配線は、前記上アーム半導体素子および前記下アーム半導体素子を間に挟んで、前記正極配線および前記負極配線に対向する位置に形成され、
    　前記第２の交流配線は、前記上アーム半導体素子および前記下アーム半導体素子を間に挟んで、前記第１の交流配線に対向する位置に形成され、かつ、前記正極配線および前記負極配線と積層している
    　電力変換装置。
  2. 　請求項１に記載の電力変換装置であって、
    　前記上アーム半導体素子または前記下アーム半導体素子に接続される信号配線は、前記上アーム半導体素子および前記下アーム半導体素子に対して前記第１の交流配線が形成される側に配置され、
    　複数の前記上アーム半導体素子および前記下アーム半導体素子は、並列接続されている
    　電力変換装置。
  3. 　請求項１に記載の電力変換装置であって、
    　前記上アーム半導体素子と前記下アーム半導体素子は、一列に配置される
    　電力変換装置。
  4. 　請求項１に記載の電力変換装置であって、
    　前記上アーム半導体素子と、前記上アーム半導体素子と接続される導体と、を含んだ上アーム回路体と、
    　前記下アーム半導体素子と、前記下アーム半導体素子と接続される導体と、を含んだ下アーム回路体と、を備え、
    　前記上アーム回路体と前記下アーム回路体は、同一の構造を有する
    　電力変換装置。
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