WO2024058079A1 - 光半導体素子の製造方法 - Google Patents

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真子 金本
雅之 中野
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Ｄｏｗａエレクトロニクス株式会社
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    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
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    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof

Definitions

  • the present invention relates to a method for manufacturing an optical semiconductor element such as a light emitting element or a light receiving element, which includes a step of grinding a substrate of a compound semiconductor having cleavability.
  • Light-emitting elements and light-receiving elements using compound semiconductor substrates with cleavage properties such as InP substrates and GaAs substrates are widely used, and by emitting or receiving infrared rays, they are widely used in optical fibers and various infrared sensors. be done.
  • Patent Document 1 discloses that since InP substrates are brittle, damage will occur if the InP substrate is ground too much to less than 200 ⁇ m, for example, to less than 150 ⁇ m.
  • the thickness of the entire device With the miniaturization of light receiving and emitting devices that use infrared rays, there is a need to reduce the thickness of the entire device. Since most of the thickness of the device is occupied by the substrate, reducing the thickness of the substrate reduces the thickness of the device. However, during epitaxial growth and subsequent electrode formation, if the substrate does not have a sufficient thickness of, for example, 300 ⁇ m or more, warpage becomes large and the substrate is likely to be damaged. Therefore, to reduce the thickness of the substrate, it was necessary to use a sufficiently thick substrate and then grind the substrate to reduce the thickness to less than 200 ⁇ m before cutting into individual chips in the subsequent process. .
  • an object of the present invention is to provide a method for manufacturing an optical semiconductor element with high yield by suppressing wafer damage caused by grinding.
  • the gist of the present invention is as follows. (1) forming a stack of compound semiconductor layers on one main surface of a compound semiconductor substrate having cleavability; A method for manufacturing an optical semiconductor device, comprising: a grinding step of grinding the other main surface of the substrate, Immediately after the grinding process, the skewness (Ssk) in the surface roughness measurement of the ground surface of the substrate is made positive.
  • an etching step of etching the ground surface After the grinding step, an etching step of etching the ground surface;
  • the etching step includes: a first etching step using diluted sulfuric acid peroxide; The method for manufacturing an optical semiconductor device according to (5) above, comprising a second etching step using a mixed solution of hydrochloric acid and acetic acid.
  • FIG. 2 is a schematic diagram of a method for manufacturing an optical semiconductor element. It is a figure explaining the shape of the outer periphery of the board
  • the compound semiconductor substrate having cleavability (hereinafter sometimes abbreviated as "substrate") in this embodiment is a compound semiconductor substrate having a cubic zincblende crystal structure, and includes GaAs, InP, GaP, InAs, It can be made of GaSb, InSb, or ZnSe. From the viewpoint of ease of manufacturing the optical semiconductor device, GaAs or InP is preferable. Since InP substrates are more easily broken than GaAs substrates, the present invention is particularly useful when InP is used.
  • ⁇ Surface roughness measurement> Surface roughness parameters such as skewness (Ssk) and maximum height (Sz) are measured using a non-stylus shape analysis laser microscope (KEYENCE VK-X1000/1100). can do.
  • the surface roughness parameters shall comply with ISO25178-2:2012.
  • the substrate 100 used in S10 of FIG. 1 is a compound semiconductor substrate having cleavability as described above, and is a compound semiconductor substrate having a cubic zincblende crystal structure.
  • the conductivity type and impurity concentration of the substrate 100 are not particularly limited.
  • the thickness of the substrate 100 and the diameter of the substrate 100 can be selected from commonly available substrates. For example, the thickness of the substrate 100 before grinding is 300 ⁇ m to 2 mm, and the diameter of the substrate 100 is 2 to 6 inches.
  • the plane orientation and off-angle of the substrate 100 are not particularly limited.
  • the substrate 100 may be a double-sided mirror or a single-sided mirror, but it is preferable to use a double-sided mirror substrate.
  • the shape of the outer periphery of the substrate 100 shown at S10 in FIG. 1 will be explained using FIG. 2.
  • the shape of the outer periphery of the substrate 100 (also referred to as a bevel shape) is obtained by chamfering the outer periphery of the substrate 100 when viewed from the direction perpendicular to the cross section of the substrate 100.
  • an inclined straight line is formed, a case in which a curved line is formed, and a case in which a combination of a straight line and a curved line which is inclined with respect to the main surface is formed.
  • the inclined straight line may be formed on both the front side 100A and the back side 100B, or only on one side.
  • the shape formed by chamfering has a curved portion 100a shown in FIG. 2 for the purpose of preventing damage and slippage during crystal growth, and the shape formed by chamfering is preferably provided only on the back side 100B. It is preferable to have the linear portion 100b inclined with respect to the main surface in order to soften the impact with the grindstone and prevent damage at the beginning of the back grinding step S40. Similarly, if the shape formed by chamfering has linear portions that are inclined with respect to the main surface on both the front side 100A and the back side 100B, the straight portions that are inclined with respect to the main surface are It is preferable that the length of the back side 100B is longer than that of the front side 100A.
  • ⁇ Epitaxial growth step S20> Return to Figure 1.
  • a stack 110 of compound semiconductor layers having a composition that allows epitaxial growth is formed on the front surface side 100A of the substrate 100 described above.
  • the compound semiconductor layer to be laminated may have a known composition that is known to be able to be formed on the substrate depending on the material of the substrate 100, and is preferably a lattice matched system with a small degree of lattice mismatch. Note that even when the degree of lattice mismatch is large, epitaxial growth can be performed by forming an appropriate buffer layer on the substrate.
  • GaAs substrate for example, a stack of AlGaAs-based semiconductor layers, a stack of AlInGaP-based semiconductor layers, and a stack of these layers are formed in the epitaxial growth step S20.
  • InP substrate for example, a stack of InGaAs-based semiconductor layers, a stack of InGaAsP-based semiconductor layers, a stack of InGaAlAs-based semiconductor layers, and a stack of these layers are formed in the epitaxial growth step S20.
  • the thickness of the laminate 110 is preferably 1 to 20 ⁇ m. Warpage occurs in the substrate 100 due to a difference in lattice constant and a difference in thermal expansion coefficient between the substrate 100 and the laminate 110. Therefore, the substrate in which the laminate 110 is formed on the substrate 100 contains internal stress and is more likely to be damaged during grinding than the case of the substrate 100 alone.
  • the substrate is suctioned and fixed to the stage in each step. It will be damaged when flattening it. Therefore, it is preferable that the thickness of the stacked body 110 in the epitaxial growth step S20 is such that the warp size and shape are such that it will not be damaged before being ground in the subsequent back grinding step S40.
  • ⁇ Top electrode formation step S30> As the upper surface electrode 130, an appropriate known electrode may be used depending on the layer forming the upper surface electrode 130, and metals include noble metals such as Au (gold) and Pt (platinum), Ti (titanium), and Zn (zinc). ), a combination with a metal such as Ni (nickel) is preferable. For example, Ti (titanium), Pt (platinum), and Au (gold) can be used in a stacked manner.
  • the top electrode 130 can be formed using a lift-off method in which a top electrode pattern is formed in advance using photoresist, a metal layer that will become the top electrode 130 is formed by vapor deposition or sputtering, and then the photoresist is removed.
  • a method can be used in which after forming a layer, a top electrode pattern is formed using photoresist, and unnecessary metal layers are removed by etching or the like.
  • the upper surface electrode 130 is formed in a dot shape.
  • ⁇ Back surface grinding process S40> back grinding is performed so that the skewness (Ssk) in surface roughness measurement of the ground surface immediately after grinding is positive. Further, it is preferable that the maximum height (Sz) in the surface roughness measurement of the ground surface immediately after the back grinding step S40 is 1.9 ⁇ m or more, and only a medium grindstone with a grain size of #800 to #2000 is used in the grinding step S40. It is preferable.
  • the shavings of the substrate 100 generated during grinding will fill the gaps between the peaks. Since the chips can pass through and escape from between the back surface of the substrate 100 and the grinding wheel, shavings do not accumulate between the back surface of the substrate 100 and the grinding wheel, but the skewness (Ssk) is negative and the surface has many fine valleys. In this case, it is thought that this is because the shavings cannot escape from between the back surface of the substrate 100 and the grindstone and accumulate, and there is a risk that a load will be applied in the direction of widening the valley. It is preferable that the maximum height (Sz) is larger because it is easier to secure an escape route for the shavings.
  • the thickness of the substrate 160 after back grinding is preferably less than 200 ⁇ m.
  • the thickness of the substrate 160 after back grinding is preferably 60 to 180 ⁇ m.
  • a grinding liquid onto the surface of the compound semiconductor substrate to be ground.
  • the grinding fluid plays the role of discharging the shavings out of the system and also the role of cooling the grinding surface.
  • abrasive grains and abrasives are sometimes mixed into the grinding fluid, but in the present invention, if abrasive grains and abrasives are included, there is a risk of clogging and damage. It is preferable to use water or pure water, and a surfactant may be mixed therein.
  • the substrate is released from the grinding stage. Resist, ultraviolet curing sheets, support plates, etc. provided on the front side of the substrate to suppress damage to the substrate may be maintained until each subsequent step is completed, or they may be removed immediately after the back grinding step S40. It's okay.
  • ⁇ Etching step S50> After the back grinding step S40, impurities such as oxides may adhere to the ground surface 165, and if an electrode is formed as is, the contact resistance may increase or the electrode may easily peel off. Therefore, it is preferable that the ground surface 165 after the back grinding step S40 be lightly etched to remove impurities.
  • the etchant liquid can be appropriately selected depending on the type of the substrate. The etching amount is, for example, 1 to 100 nm thick. Since the protruding portions with positive skewness (Ssk) are preferentially etched in the etching step S50, cracking in subsequent steps (such as the back electrode forming step S60) can be suppressed.
  • the etching conditions in this etching step S50 preferably include a first etching step using diluted sulfuric acid peroxide and a second etching step using a mixed solution of hydrochloric acid and acetic acid. .
  • etching step to remove impurities>> It is preferable to use diluted sulfuric acid peroxide, and the volume ratio of sulfuric acid (concentration 96%) to hydrogen peroxide solution (concentration 30.0% to 35.5%, also referred to as perhydrogen) is 1:10 to 10: For example, 1:1 is preferred. Since the etching rate is fast when only mixing sulfuric acid and hydrogen peroxide, the lower the concentration, the easier it is to prevent excessive etching, and the dilution is further diluted with pure water to 5 times or more and 15 times or less. For example, it is preferable that the volume ratio of sulfuric acid:peroxide:pure water is 1:1:7.
  • etching step for removing deteriorated layer It is preferable to use a mixture of hydrochloric acid and acetic acid, and the volume ratio of hydrochloric acid (concentration 35 to 37%) to acetic acid (concentration 99.7%) can be in the range of 1:10 to 10:1, for example. 1:1 is preferred. Since the etching rate is fast when only a mixture of hydrochloric acid and acetic acid is used, the lower the concentration, the easier it is to prevent excessive etching, and the dilution is further diluted with pure water to 1 to 5 times. For example, it is preferable that the volume ratio of hydrochloric acid:acetic acid:pure water is 1:1:2.
  • the back electrode 190 can be selected as appropriate depending on the type of substrate on which the back electrode 190 is formed. For example, for an InP substrate, Au (gold), Al (aluminum), Pd (palladium), and Ge ( It is preferable to use metals such as germanium), Ni (nickel), and Mo (molybdenum), and for example, an AuGe alloy can be used.
  • the back electrode 190 can be formed on the entire surface or a part of the back surface of the substrate. After forming the back electrode, it is preferable to perform ohmic heat treatment at a temperature and time suitable for the top electrode 130 and the back electrode 190. In the ohmic heat treatment, it is preferable to consider the heat resistance of the protective agent such as the resist on the front side, and perform the resist after removing the resist as necessary.
  • ⁇ Singulation process S70> As the singulation step S70, a blade dicer, laser dicer, scribe, etc. can be used.
  • the chip size can be 200 ⁇ m to 3000 ⁇ m on one side.
  • the shape of the chip is arbitrary, it is preferable to use a square or rectangular shape as it is a shape that can be easily separated into pieces on a cleavable substrate.
  • any one of a mesa formation step, a surface roughening step, and a protective film formation step may be included.
  • the mesa formation step is a step of etching the stack of compound semiconductor layers at the locations where separation is planned to be performed in the singulation step S70
  • the surface roughening step is a step of roughening the surface through which light mainly passes through by etching.
  • the protective film forming step is a step in which a dielectric film such as SiO 2 is formed on the surface of the device other than the electrodes to prevent deterioration of the device due to outside air and to suppress surface leakage current.
  • Example> A double-sided mirror n-type InP substrate (3 inches, thickness: 625 ⁇ m, carrier density: 3.0 ⁇ 10 18 /cm 3 ) Using the MOCVD method, an undoped InP buffer layer, an undoped InGaAs light absorption layer, an undoped InP window layer, and an undoped InGaAs cap layer are sequentially formed on the layer to form a laminate that functions as a light receiving element in an optical semiconductor device. was formed. The total thickness of the laminate was 4.4 ⁇ m.
  • a SiN film (thickness: 0.1 ⁇ m) is formed by CVD, patterned by photolithography using resist, and Zn is diffused by MOCVD. Then, Zn was diffused from the cap layer to the undoped InP window layer and the undoped InGaAs light absorption layer.
  • a top electrode Ti (titanium)/Pt (platinum)/Au (gold) was formed by vapor deposition on the cap layer so as to have an opening that would become a light receiving part.
  • a protective film was formed using photoresist on the side on which the top electrode was formed, and ultraviolet-curing tape was applied, and the side on which the top electrode was formed was fixed by suction to the grinding stage of a grinding machine via the ultraviolet-curing tape.
  • a circular grinding wheel was pressed against the back side of the InP substrate with a load while pure water was running, and the back side of the InP substrate was ground from 625 ⁇ m to 150 ⁇ m in thickness by the rotational movement of the substrate and the circular grinding wheel.
  • a manual grinding machine (DAG810) manufactured by Disco was used for grinding, and the grinding conditions were: grinding wheel grain size #2000 (Disco GF01-SD2000-BR440-100), spindle 2000 rpm, chuck table 97 rpm, and grinding speed 1.50 ⁇ m/sec. After that, when the suction fixation to the grinding stage was released, the presence or absence of wafer damage was visually confirmed, and the wafer damage rate was evaluated for 10 wafers created under the same conditions.
  • DAG810 A manual grinding machine manufactured by Disco was used for grinding, and the grinding conditions were: grinding wheel grain size #2000 (Disco GF01-SD2000-BR440-100), spindle 2000 rpm, chuck table 97 rpm, and grinding speed 1.50 ⁇ m/sec.
  • Table 1 also describes each value of a comparative example and a reference example, which will be described later.
  • FIG. 3 shows the measurement results of the surface roughness of an example using a shape analysis laser microscope at an arbitrary point on the ground surface immediately after grinding.
  • the ground surface is subjected to a first etching process using a volume ratio of sulfuric acid (96% concentration):hydrogen (concentration 35%):pure water of 1:1: After etching for 3 minutes at 22°C using the etching solution No. 7, a second etching step was performed using hydrochloric acid (concentration 36%): acetic acid (concentration 99.7%): pure water at a volume ratio of 1:1. Etching was performed at 22° C. for 30 seconds using an etching solution of: 2 to etch the back surface by about 6 nm to remove impurities generated by grinding.
  • an AuGe alloy was deposited on the back surface of the substrate by sputtering to form a back electrode.
  • heat treatment was performed at 320° C. for 5 minutes as ohmic heat treatment to form a back electrode.
  • a singulation process was performed using a laser dicer to obtain infrared light receiving elements.
  • Example 2 The same procedure as in Example 1 was carried out, except that the grain size of the grindstone was changed to #4800 (GF01-SD4800-BR440-100 manufactured by DISCO), and the grinding conditions were: spindle 2000 rpm, chuck table 99 rpm, and grinding speed 0.30 ⁇ m/sec. An optical semiconductor device according to a comparative example was manufactured.
  • the method for manufacturing an optical semiconductor device according to the present invention is useful for suppressing damage to a substrate and manufacturing an optical semiconductor device with a high yield.

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Abstract

研削によるウエハの破損を抑制して歩留まりのよい光半導体素子の製造方法を提供する。劈開性を有する化合物半導体基板の一方の主面上に化合物半導体層の積層体を形成する工程と、前記基板の他方の主面を研削する研削工程と、を有する光半導体素子の製造方法において、前記研削工程の直後において、前記基板の研削面の面粗さ測定におけるスキューネス（Ｓｓｋ）を正にする。

Description

光半導体素子の製造方法
　本発明は発光素子や受光素子などの光半導体素子において、劈開性を有する化合物半導体の基板を研削する工程を有する光半導体素子の製造方法に関する。
　ＩｎＰ基板がＧａＡｓ基板のように劈開性を有する化合物半導体の基板を使用した発光素子や受光素子は広く利用されており、赤外線を発光または受光することにより、光ファイバーや各種の赤外線センサーなどに広く使用される。
　例えば、特許文献１には、ＩｎＰ基板は脆いため、ＩｎＰ基板を２００μｍ未満、例えば１５０μｍ以下まで研削し過ぎると破損が生じてしまうことが開示されている。
特開２０１８－６４９５号公報
　赤外線を使用した受発光装置の小型化に伴い、素子全体の厚さを低減することが求められている。素子の厚さのほとんどは基板が占めているため、基板の厚さを低減すれば素子の厚さは低減される。しかしながら、エピタキシャル成長時およびその後の電極形成時には、基板に例えば３００μｍ以上の十分な厚さがないと、反りが大きくなったり破損しやすい。そのため、基板の厚さを低減するには、十分に厚い基板を使用したうえで、後工程において個々のチップに切断する前に、基板を研削して２００μｍ未満まで厚さを減らす必要があった。
　特許文献１のようにＩｎＰ基板に代表される劈開性を有する化合物半導体基板は、非常に脆く、研削による薄肉化において破損しやすい。そこで本発明は、研削によるウエハの破損を抑制して歩留まりのよい光半導体素子の製造方法を提供することを目的とする。
　本発明者等は、上述の課題を達成するために鋭意研究を重ねた結果、本発明者等は、以下に述べる本発明を完成させた。
　すなわち、本発明の要旨構成は以下のとおりである。
（１）劈開性を有する化合物半導体基板の一方の主面上に化合物半導体層の積層体を形成する工程と、
　前記基板の他方の主面を研削する研削工程と、を有する光半導体素子の製造方法において、
　前記研削工程の直後において、前記基板の研削面の面粗さ測定におけるスキューネス（Ｓｓｋ）を正にする光半導体素子の製造方法。
（２）前記研削工程の直後の前記研削面の面粗さ測定における最大高さ（Ｓｚ）を１．９μｍ以上にする上記（１）に記載の光半導体素子の製造方法。
（３）前記研削工程において、粒度＃８００～＃２０００の中砥石のみを使用する上記（１）又は（２）に記載の光半導体素子の製造方法。
（４）前記化合物半導体基板がＩｎＰ基板である、上記（１）～（３）のいずれかに記載の光半導体素子の製造方法。
（５）前記研削工程の後に、
　前記研削面をエッチングするエッチング工程と、
　前記研削面に電極を形成して熱処理する裏面電極形成工程と、をさらに含む上記（１）～（４）のいずれかに記載の光半導体素子の製造方法。
（６）前記エッチング工程が、
　希釈した硫酸過水を用いる第一エッチング工程と、
　塩酸と酢酸の混合液を用いる第二エッチング工程と、を有する上記（５）に記載の光半導体素子の製造方法。
　本発明によれば、研削によるウエハの破損を抑制して歩留まりのよい光半導体素子の製造方法を提供することができる。
光半導体素子の製造方法の概略図である。 本発明に用いる基板の外周の形状について説明する図である。 本発明の実施例の粗さプロファイルを示す図である。
　本発明による実施形態の説明に先立ち、以下の点について予め説明する。
＜劈開性を有する化合物半導体基板＞
　本実施形態における劈開性を有する化合物半導体基板（以下、「基板」と略記することがある）は、立方晶閃亜鉛鉱型結晶構造を持つ化合物半導体基板であり、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＩｎＡｓ、ＧａＳｂ、ＩｎＳｂ、ＺｎＳｅのいずれかとすることができる。光半導体素子の製造のしやすさから、ＧａＡｓまたはＩｎＰとすることが好ましい。ＧａＡｓ基板よりもＩｎＰ基板の方が割れやすいため、本発明は特にＩｎＰを用いる場合に有用である。
＜面粗さ測定＞
　面粗さ測定によるスキューネス（Ｓｓｋ）および最大高さ（Ｓｚ）などの面粗さパラメータの測定方法は、非触針式の形状解析レーザ顕微鏡（ＫＥＹＥＮＣＥ社製　ＶＫ－Ｘ１０００／１１００）を用いて測定することができる。面粗さパラメータは、ＩＳＯ２５１７８－２：２０１２に従うものとする。
　以下、図１を参照して、本発明に係る光半導体素子の製造方法について詳細を説明する。
＜基板＞
　図１のＳ１０で使用される基板１００は上記のとおり劈開性を有する化合物半導体基板であり、立方晶閃亜鉛鉱型結晶構造を持つ化合物半導体基板である。基板１００の導電型や不純物濃度は特に限定されない。基板１００の厚み、基板１００の直径は、一般に市販される基板から選択することができる。例えば、研削前における基板１００の厚みは３００μｍ～２ｍｍ、基板１００の直径は２～６インチである。基板１００の面方位やオフ角は特に限定されない。基板１００は、両面ミラーでも片面ミラーでも良いが、両面ミラーの基板を使用することが好ましい。
　ここで、図１のＳ１０で示される基板１００の外周の形状について図２を用いて説明する。一般に、基板１００の外周の形状（ベベル形状ともいう）は、基板１００の外周を基板１００の断面垂直方向から見た場合に、面取りを実施することにより主たる表面（主面ともいう）に対して傾斜する直線が形成される場合と、曲線が形成される場合と、主たる表面に対して傾斜する直線と曲線との組み合わせが形成される場合とがある。そして、垂直断面図において傾斜する直線は、表面側１００Ａと裏面側１００Ｂの両方に形成される場合と片方にのみ形成される場合がある。面取りにより形成される形状は、図２で示す曲線部１００ａを有している方が損傷や、結晶成長時のスリップなどを防ぐ目的で好ましく、面取りにより形成される形状が、裏面側１００Ｂにおいてのみに主たる表面に対して傾斜する直線部１００ｂを有していることは、裏面研削工程Ｓ４０の初期において砥石との衝撃を和らげ、損傷を防ぐためにも好ましい。同様にして、面取りにより形成される形状が、表面側１００Ａと裏面側１００Ｂの両方に主たる表面に対して傾斜する直線部を有している場合には、主たる表面に対して傾斜する直線部の長さが表面側１００Ａと比べて裏面側１００Ｂの方が長いことが好ましい。
＜エピタキシャル成長工程Ｓ２０＞
　図１に戻る。エピタキシャル成長工程Ｓ２０では、上述の基板１００の表面側１００Ａ上にエピタキシャル成長が可能な組成を有する化合物半導体層の積層体１１０を形成する。積層される化合物半導体層は基板１００の材料に応じて基板上に形成が可能と知られている公知の組成であってよく、格子不整合度が小さい格子整合系であることが好ましい。なお、格子不整合度が大きい場合であっても基板上に適切なバッファ層を形成することでエピタキシャル成長を行うこともできる。ＧａＡｓ基板上では、例えば、ＡｌＧａＡｓ系半導体層の積層体、ＡｌＩｎＧａＰ系半導体層の積層体、およびこれらの層が混在した積層体がエピタキシャル成長工程Ｓ２０において形成される。ＩｎＰ基板上では、例えば、ＩｎＧａＡｓ系半導体層の積層体、ＩｎＧａＡｓＰ系半導体層の積層体、ＩｎＧａＡｌＡｓ系半導体層の積層体、およびこれらの層が混在した積層体がエピタキシャル成長工程Ｓ２０において形成される。
－厚さと反り－
　前記積層体１１０の厚さは、１～２０μｍであることが好ましい。基板１００と積層体１１０との格子定数差と熱膨張係数差によって基板１００に反りが発生する。そのため、基板１００上に積層体１１０が形成された基板は、内部に応力を含むために、基板１００単独の場合と比べて、研削時に破損しやすくなる。
　後述の上面電極形成工程Ｓ３０、裏面研削工程Ｓ４０、エッチング工程Ｓ５０、裏面電極形成工程Ｓ６０、個片化工程Ｓ７０において、基板１００の反りが大きすぎると、各工程内においてステージに基板を吸着固定して平坦にする際に破損してしまう。そのため、エピタキシャル成長工程Ｓ２０の積層体１１０の厚さは、その後の裏面研削工程Ｓ４０での研削を実施する前に破損しない程度の反りの大きさおよび形状となるようにすることが好ましい。
＜上面電極形成工程Ｓ３０＞
　上面電極１３０としては、上面電極１３０を形成する層に応じて適切な公知の電極を使用すれば良く、金属としてＡｕ（金）、Ｐｔ（白金）などの貴金属とＴｉ（チタン）、Ｚｎ（亜鉛）、Ｎｉ（ニッケル）などの金属との組み合わせとすることが好ましい。例えばＴｉ（チタン）、Ｐｔ（白金）、Ａｕ（金）を積層して使用することができる。上面電極１３０の形成には、フォトレジストによる上面電極パターンを予め形成しておいてから上面電極１３０となる金属層を蒸着やスパッタ等で形成した後に、フォトレジストを除去するリフトオフ法のほか、金属層を形成した後にフォトレジストによる上面電極パターンを形成し、不要な金属層をエッチング等により除去する方法を使用することができる。一例として図示した図１では、上面電極１３０はドット状に形成される。
　＜裏面研削工程Ｓ４０＞
　本発明の裏面研削工程Ｓ４０は、研削直後の研削面の面粗さ測定におけるスキューネス（Ｓｓｋ）が正となるように、裏面研削を行う。また、裏面研削工程Ｓ４０直後の研削面の面粗さ測定における最大高さ（Ｓｚ）が１．９μｍ以上とすることが好ましく、研削工程Ｓ４０において粒度＃８００～＃２０００の中砥石のみを使用することが好ましい。
　このようにすることで研削時の破損が発生しないのは、スキューネス（Ｓｓｋ）が正の状態で細かい山が多い表面である場合には、研削時に発生する基板１００の削りカスが山の隙間を通って基板１００裏面と砥石との間から外に逃げることができるため、削りカスが基板１００裏面と砥石との間に蓄積しないが、スキューネス（Ｓｓｋ）が負の状態で細かい谷が多い表面となった場合には、削りカスが基板１００裏面と砥石との間から逃げることが出来ず蓄積し、谷を広げる方向に荷重がかかる恐れがあるためと考えている。最大高さ（Ｓｚ）が大きい方が、削りカスの逃げ路を確保しやすいため好ましい。
　また、粒度＃８００～＃２０００の中砥石のみを使用することは、砥石自体の凹凸が有する削りカスの逃げ路があること、そして、上記のようなスキューネス（Ｓｓｋ）が正の状態を形成しやすいことから好ましいと考えられる。砥石として粒度＃３０００以降の仕上げ砥石を使用すると、平坦にはなるものの、スキューネス（Ｓｓｋ）が負の状態を形成しやすいことから破損を生じやすい。裏面研削後基板１６０の厚さは２００μｍ未満であることが好ましい。裏面研削後基板１６０の厚さは６０～１８０μｍとすることが好ましい。
―基板の研削ステージへの固定―
　基板の裏面を研削するために、基板の表面側を研削のステージに固定する必要がある。基板の表面側には半導体層の積層体のほか、上面電極などが形成されており、これらの破損を抑制しながら固定する必要がある。破損の抑制には、基板の表面側に
・保護膜としてエピ面側にレジスト塗布
・紫外線硬化シートを貼り付け
・基板と類似の形状を有し接着後に剥離可能な支持板を貼り付け
から選択される一つ以上を実施することが好ましい。
研削ステージへの固定は、吸引固定する場合や、セラミック等のプレートへ樹脂（ワックス）を用いた固定などがある。
―スラリーの使用―
　研削時、研削する化合物半導体基板表面に研削液を流すことが好ましい。研削液は、削りカスの系外への排出する役割と共に、研削面を冷却する役割を担う。一般的な研削研磨では、研削液中に砥粒や研磨剤を混合させる場合があるが、本発明では砥粒や研磨剤が含まれると詰まりが生じて破損が生じる恐れがあるため研削液としては、水や純水を用いることが好ましく、表面活性剤を混入させてもよい。
―研削後の処理－
　研削が終了したあと、基板の研削ステージへの固定を解除する。基板の破損の抑制のために基板の表面側に設けた、レジストや紫外線硬化シートや支持板などは、この後の各工程が終わるまで維持しても良いし、裏面研削工程Ｓ４０の直後に剥がしても良い。
＜エッチング工程Ｓ５０＞
　裏面研削工程Ｓ４０後には、研削面１６５において酸化物などの不純物が付着していることがあり、そのまま電極を形成すると接触抵抗が高くなったり、電極が剥がれ易くなったりする場合がある。そのため、裏面研削工程Ｓ４０後の研削面１６５は、軽くエッチングして不純物を取り除くことが好ましい。エッチャント液はその基板の種類に応じて適宜選択することができる。エッチング量としては例えば厚さ１～１００ｎｍである。スキューネス（Ｓｓｋ）が正で突起となっていた部分が、エッチング工程Ｓ５０において優先的にエッチングされるため、その後の工程（裏面電極形成工程Ｓ６０など）での割れを抑制できる。ＩｎＰ基板を用いる場合で例示説明すると、このエッチング工程Ｓ５０におけるエッチング条件としては、希釈した硫酸過水を用いる第一エッチング工程と、塩酸と酢酸の混合液を用いる第二エッチング工程を有することが好ましい。
＜＜不純物除去目的の第一エッチング工程＞＞
　希釈した硫酸過水を用いることが好ましく、硫酸（濃度９６％）と過酸化水素水（濃度３０．０％～３５．５％、過水ともいう）の容積比は、１：１０～１０：１の範囲とすることができ、例えば１：１が好ましい。硫酸と過水の混合だけではエッチングレートが速いので、濃度が薄い方が、過剰なエッチングを防ぐことが容易であり、純水でさらに５倍以上１５倍以下に希釈する。例えば硫酸：過水：純水を容積比で１：１：７とすることが好ましい。
＜＜変質層除去目的の第二エッチング工程＞＞
　塩酸と酢酸の混合液を用いることが好ましく、塩酸（濃度３５～３７％）と酢酸（濃度９９．７％）の容積比は、１：１０～１０：１の範囲とすることができ、例えば１：１が好ましい。塩酸と酢酸の混合だけではエッチングレートが速いので、濃度が薄い方が、過剰なエッチングを防ぐことが容易であり、純水でさらに１倍以上５倍以下に希釈する。例えば塩酸：酢酸：純水を容積比で１：１：２とすることが好ましい。
＜裏面電極形成工程Ｓ６０＞
　裏面電極１９０としては、裏面電極１９０を形成する基板の種類に応じて適宜選択することができ、例えばＩｎＰ基板に対してはＡｕ（金）、Ａｌ（アルミニウム）、Ｐｄ（パラジウム）、およびＧｅ（ゲルマニウム）、Ｎｉ（ニッケル）、Ｍｏ（モリブデン）などの金属を用いることが好ましく、例えばＡｕＧｅ合金を使用することができる。裏面電極１９０は、基板裏面の全面または一部に形成することができる。裏面電極形成後は、上面電極１３０および裏面電極１９０に適した温度と時間によるオーミック熱処理を行うことが好ましい。オーミック熱処理においては、表面側のレジストなどの保護剤の耐熱性を考慮し、必要に応じてレジスト等を除去してから行うことが好ましい。
＜個片化工程Ｓ７０＞
　個片化工程Ｓ７０としては、ブレードダイサー、レーザーダイサー、スクライブなどを使用できる。チップサイズは、一辺が２００μｍ～３０００μｍとすることができる。チップ形状は任意であるが、劈開性のある基板において個片化が容易な形状として正方形や長方形とすることが好ましい。
＜その他工程（メサ形成、粗面化、保護膜形成）＞
　エピタキシャル成長工程Ｓ２０以降のいずれかの工程の前後において、メサ形成工程、粗面化工程、保護膜形成工程のいずれかを含んでいても良い。メサ形成工程は個片化工程Ｓ７０で分離を行う予定の箇所の化合物半導体層の積層体をエッチングする工程であり、粗面化工程は光が主に通過する表面をエッチングにより粗化する工程であり、保護膜形成工程はＳｉＯ２などの誘電体膜を電極以外の素子表面に形成して外気による素子の劣化を防いだり、表面リーク電流を抑制するための膜を形成する工程である。
　以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。
＜実施例＞
　裏面側において主たる表面に対して傾斜する直線と曲線とを有しているベベル形状を有する両面ミラーのｎ型ＩｎＰ基板（３インチ、厚さ：６２５μｍ、キャリア密度：３．０×１０１８／ｃｍ３）上にＭＯＣＶＤ法を用いて、アンドープＩｎＰバッファ層、アンドープＩｎＧａＡｓ光吸収層、アンドープＩｎＰ窓層、アンドープのＩｎＧａＡｓキャップ層を順次成膜し、光半導体素子における受光素子としての機能を担う積層体を形成した。積層体の合計厚さは４．４μｍであった。
　次いで、キャップ層にマスク形成してエッチングした後、ＣＶＤ法によってＳｉＮ膜（厚さ：０．１μｍ）を成膜し、レジストを用いたフォトリソグラフィによってパターン形成し、ＭＯＣＶＤ法を用いてＺｎを拡散させてキャップ層からアンドープＩｎＰ窓層、アンドープＩｎＧａＡｓ光吸収層へとＺｎを拡散させた。
　その後、キャップ層上に受光部となる開口部を有するように上面電極（Ｔｉ（チタン）／Ｐｔ（白金）／Ａｕ（金））を蒸着法により形成した。
　そして、上面電極を形成した側にフォトレジストによる保護膜を形成した後、紫外線硬化テープを張り、上面電極を形成した側を紫外線硬化テープを介して研削機の研削ステージに吸着固定した。そして純水を流しながらＩｎＰ基板の裏面に円形砥石を加重により押し当て、基板の回転運動と円形砥石の回転運動によってＩｎＰ基板の裏面側を厚さが６２５μｍから１５０μｍになるまで研削した。研削には、ディスコ社製のマニュアル研削機（ＤＡＧ８１０）を使用し、研削条件は、砥石の粒度＃２０００（ディスコ社製ＧＦ０１－ＳＤ２０００－ＢＲ４４０－１００）、スピンドル２０００ｒｐｍ、チャックテーブル９７ｒｐｍ、研削速度１．５０μｍ／ｓｅｃとした。その後、研削ステージへの吸着固定を解除したときに、ウエハ破損の有無を目視で確認し、同様の条件で作成されたウエハ１０枚に対し、ウエハ破損率を評価した。
　研削直後の研削面の任意の９カ所に対して、形状解析レーザ顕微鏡（ＫＥＹＥＮＣＥ社製　ＶＫ－Ｘ１０００／１１００）を用いて表面の面粗さ測定を行い、その平均値を求めた。測定条件については、
・レンズ倍率１５０倍
・画素数２０４８×１５３６
・ガウシアンフィルター使用
とし、具体的な面粗さ測定装置の入力パラメータとしては以下のとおりとした。
　　・Ｓａｌ，Ｓｔｒ　：　ｓ＝０．２０
　　・Ｓｘｐ　　　　　：　ｐ＝２．５％
　　・Ｖｖｖ　　　　　：　ｐ＝８０．０％
　　・Ｖｖｃ　　　　　：　ｐ＝１０．０％，ｑ＝８０．０％
　　・Ｖｍｐ　　　　　：　ｐ＝１０．０％
　　・Ｖｍｃ　　　　　：　ｐ＝１０．０％，ｑ＝８０．０％
　そして、ＩＳＯ２５１７８－２：２０１２に従って、自動で算出される面粗さパラメータであるＳａ（算術平均高さ）、Ｓｚ（最大高さ）、Ｓｑ（二乗平均平方根高さ）、Ｓｄｒ（界面の展開面積比）、Ｓｐｃ（山頂点の算術平均曲率）、Ｓｓｋ（スキューネス：偏り度）、Ｓｋｕ（クルトシス：尖り度）をそれぞれ表１に記載する。なお、表１では後述の比較例及び参考例の各値についても記載している。また、代表例として、研削直後の研削面の任意の１カ所における、形状解析レーザ顕微鏡を用いた実施例の面粗さの測定結果を図３に示す。
Figure JPOXMLDOC01-appb-T000001
　その後、表面側にレジストが塗布されている状態で、研削面に対し、第一エッチング工程として、硫酸（濃度９６％）：過水（濃度３５％）：純水の容積比が１：１：７のエッチング液を使用して２２℃で３分間のエッチングを行った後に、第二エッチング工程として塩酸（濃度３６％）：酢酸（濃度９９．７％）：純水の容積比が１：１：２のエッチング液を使用して２２℃で３０秒間のエッチングを行って、裏面表面を６ｎｍ程度エッチングして研削により発生した不純物を除去した。そのエッチング後の基板裏面に対し、スパッタ法によりＡｕＧｅ合金を成膜し、裏面電極とした。そして、表面側のレジストを除去した後、オーミック熱処理として、３２０℃で５分の熱処理を行って、裏面電極形成工程とした。レーザーダイサーを用いて個片化工程を行い、赤外線受光素子を得た。
＜比較例＞
　砥石の粒度を＃４８００（ディスコ社製ＧＦ０１－ＳＤ４８００－ＢＲ４４０－１００）に変え、研削条件をスピンドル２０００ｒｐｍ、チャックテーブル９９ｒｐｍ、研削速度０．３０μｍ／ｓｅｃとした以外は実施例１と同様にして、比較例に係る光半導体素子を作製した。
＜参考例＞
　片面ミラーのｎ型ＩｎＰ基板（厚さ：６２５μｍ、キャリア密度：３．０×１０１８／ｃｍ３）の裏面ラップ面について、面粗さ測定を行った。
　表１に示すように、研削直後の研削面の面粗さ測定におけるスキューネス（Ｓｓｋ）が正であり、最大高さ（Ｓｚ）が１．９μｍ以上であるように裏面研削を行うことで、ウエハ破損率を低減できることが分かる。
　本発明による光半導体素子の製造方法は、基板の破損を抑制して光半導体素子を歩留りよく製造する上で有用である。
　　１００　　　基板
　　１１０　　　積層体
　　１３０　　　上面電極
　　１６０　　　裏面研削後基板
　　１６５　　　裏面研削面
　　１９０　　　裏面電極

Claims (6)

  1. 　劈開性を有する化合物半導体基板の一方の主面上に化合物半導体層の積層体を形成する工程と、
    　前記基板の他方の主面を研削する研削工程と、を有する光半導体素子の製造方法において、
    　前記研削工程の直後において、前記基板の研削面の面粗さ測定におけるスキューネス（Ｓｓｋ）を正にする光半導体素子の製造方法。
  2. 　前記研削工程の直後の前記研削面の面粗さ測定における最大高さ（Ｓｚ）を１．９μｍ以上にする請求項１に記載の光半導体素子の製造方法。
  3. 　前記研削工程において、粒度＃８００～＃２０００の中砥石のみを使用する請求項１に記載の光半導体素子の製造方法。
  4. 　前記化合物半導体基板がＩｎＰ基板である、請求項１～３のいずれか１項に記載の光半導体素子の製造方法。
  5. 　前記研削工程の後に、
    　前記研削面をエッチングするエッチング工程と、
    　前記研削面に電極を形成して熱処理する裏面電極形成工程と、をさらに含む請求項１に記載の光半導体素子の製造方法。
  6. 　前記エッチング工程が、
    　希釈した硫酸過水を用いる第一エッチング工程と、
    　塩酸と酢酸の混合液を用いる第二エッチング工程と、を有する請求項５に記載の光半導体素子の製造方法。
     
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