WO2024057763A1 - I/o回路、半導体装置、セルライブラリ、半導体装置の回路設計方法 - Google Patents
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Definitions
- the invention disclosed herein relates to an I/O [input/output] circuit, a semiconductor device, a cell library, and a circuit design method for a semiconductor device.
- circuit design of a semiconductor device is performed by arbitrarily combining multiple types of standard cells included in a cell library.
- Patent Documents 1 and 2 can be cited as prior art related to the above.
- JP2010-28126A Japanese Patent Application Publication No. 2010-192932
- the I/O circuit disclosed in this specification is formed by arbitrarily combining multiple types of standard cells included in a cell library, and the I/O circuit included in the multiple types of standard cells is
- the I/O cell includes a first protection element connected between a signal line and a power line, and a second protection element connected between the signal line and a ground line. a second element formation area configured such that a third protection element connected between the power supply line and the ground line is formed; All three protection elements are formed in a common well.
- FIG. 1 is a diagram showing an example of the configuration of a semiconductor device.
- FIG. 2 is a diagram showing a first comparative example of an I/O circuit.
- FIG. 3 is a diagram showing a second comparative example of the I/O circuit.
- FIG. 4 is a diagram showing a planar layout of an I/O circuit in a second comparative example.
- FIG. 5 is a diagram showing a vertical cross section of an I/O circuit in a second comparative example.
- FIG. 6 is a diagram illustrating a novel embodiment of an I/O circuit.
- FIG. 7 is a diagram showing a planar layout of the I/O circuit in the embodiment.
- FIG. 8 is a diagram showing a vertical cross section of the I/O circuit in the embodiment.
- FIG. 1 is a diagram showing an example of the configuration of a semiconductor device.
- the semiconductor device 1 of this configuration example is an LSI [large scale integrated circuit] that integrates a CMOS [complementary metal oxide semiconductor] circuit (logic/analog mixed circuit) that is mainly driven at 5 V or less.
- CMOS complementary metal oxide semiconductor
- I/O circuit 10 having an ESD protection function and a signal input/output function is arranged.
- the semiconductor device 1 includes various internal circuits such as a logic circuit LOGIC, an analog circuit ANALOG, an interface circuit I/F, a nonvolatile memory NVM, and a volatile memory SRAM. , a digital/analog converter DAC, an analog/digital converter ADC, and a regulator LDO are integrated.
- the I/O circuit 10 may be arranged along the four sides of the semiconductor device 1 so as to surround the above-mentioned internal circuit in a plan view of the semiconductor device 1.
- the semiconductor device 1 controls a controller (such as an ECU [electronic control unit]) installed in various terminal devices (such as an LED [light emitting diode] lamp, a motor, or a switch) in response to a command via an in-vehicle network.
- a controller such as an ECU [electronic control unit]
- terminal devices such as an LED [light emitting diode] lamp, a motor, or a switch
- an in-vehicle network such as an LED [light emitting diode] lamp, a motor, or a switch
- IC integrated circuit
- the interface circuit I/F may be compliant with any in-vehicle network (for example, LIN [local interconnect network], CXPI [clock extension peripheral interface], and CAN [controller area network]).
- the I/O circuit 10 of the first comparative example is formed by arbitrarily combining multiple types of standard cells included in the I/O cell library 100.
- the I/O cell library 100 is read from a circuit design program executed by a computer, and can be understood as a type of circuit design database.
- each of the plurality of types of standard cells described above is provided with an interface function (ESD protection function and signal input/output function) with the outside of the device.
- interface function ESD protection function and signal input/output function
- the multiple types of standard cells listed above have their own shapes and layouts so that even if one standard cell is replaced with another standard cell, there is no need to make any modifications to the standard cells placed around it. has been standardized.
- a circuit design method for the semiconductor device 1 (particularly the I/O circuit 10) using the I/O cell library 100 will be briefly described. First, a step of selecting and arranging a plurality of types of standard cells included in the I/O cell library 100 and combining them arbitrarily is carried out. Next, a step of laying power supply lines, signal lines, etc. to connect the arbitrarily combined plural types of standard cells and other circuit blocks is carried out. Finally, a step is performed to verify whether the designed circuit satisfies desired conditions (electrical characteristics, etc.).
- the I/O circuit 10 of this comparative example is formed by combining the I/O cell 110, the VCC cell 120, and the GND cell 130 as the plurality of types of standard cells described above. There is.
- the I/O cell 110 is one of the standard cells arranged in the immediate vicinity of the signal terminal T1 connected to the signal line L1.
- the I/O cell 110 includes a transistor P1 (for example, a PMOSFET [P-channel type MOS field effect transistor]), a transistor N1 (for example, an NMOSFET [N-channel type MOSFET]), and a diode. D1 and D2.
- the source and back gate of the transistor P1 are both connected to the power supply line L2.
- the source and back gate of transistor N1 are both connected to ground line L3.
- the drains of transistors P1 and N1 are both connected to an internal circuit (not shown).
- the gates of transistors P1 and N1 are both connected to signal terminal T1 via signal line L1.
- Transistors P1 and N1 connected in this way form a CMOS inverter (so-called input buffer). Note that an output buffer or an input/output buffer may be formed in the I/O cell 110 instead of the input buffer.
- the anode of the diode D1 and the cathode of the diode D2 are both connected to the signal line L1.
- the cathode of the diode D1 is connected to the power supply line L2.
- the anode of diode D2 is connected to ground line L3.
- the diodes D1 and D2 connected in this manner each function as an ESD protection element for protecting protected elements (transistors P1 and N1 in this figure) each having a gate electrically connected to the signal terminal T1.
- the diodes D1 and D2 may each be a body diode of a transistor whose gate and source are shorted.
- the VCC cell 120 includes a transistor N2 (eg, NMOSFET) and a resistor R2.
- the drain of the transistor N2 is connected to the power supply line L2.
- the gate of transistor N2 is connected to the first end of resistor R2.
- the source and back gate of the transistor N2 and the second end of the resistor R2 are both connected to the ground line L3. Note that the resistor R2 for pulling down the gate of the transistor N2 may be omitted.
- Transistor N2 connected in this manner functions as an ESD protection element between power supply and ground.
- the GND cell 130 includes a transistor N3 (eg, NMOSFET) and a resistor R3.
- the drain of the transistor N3 is connected to the power supply line L2.
- the gate of transistor N3 is connected to the first end of resistor R3.
- the source and back gate of the transistor N3 and the second end of the resistor R3 are both connected to the ground line L3. Note that the resistor R3 for pulling down the gate of the transistor N3 may be omitted.
- the transistor N3 connected in this manner functions as an ESD protection element between the power supply and ground, like the transistor N2 mentioned above.
- the I/O circuit 10 of the first comparative example when the distance between the signal terminal T1 and the power supply terminal T2 or the ground terminal T3 is long, the current path from the I/O cell 110 to the VCC cell 120 and the GND cell 130 is Wiring impedance increases. As a result, there is a possibility that the ESD protection function of the I/O cell 110 will not be achieved.
- FIG. 3 is a diagram showing a second comparative example of the I/O circuit.
- the I/O circuit 10 of the second comparative example is based on the previously mentioned first comparative example (FIG. 2), but in addition to the previously mentioned I/O cell 110, VCC cell 120, and GND cell 130, It further includes an NC [non-connected] cell 140.
- the NC cell 140 is one of the standard cells that is not directly connected to any terminal provided on the semiconductor device 1.
- the NC cell 140 is arranged mainly to fill in the space between a plurality of standard cells. Referring to the figure, the NC cell 140 is placed in the immediate vicinity of the I/O cell 110 (specifically, between the I/O cell 110 and the VCC cell 120).
- NC cell 140 includes a transistor N4 (eg, NMOSFET) and a resistor R4.
- the drain of the transistor N4 is connected to the power supply line L2.
- the gate of transistor N4 is connected to the first end of resistor R4.
- the source and back gate of the transistor N4 and the second end of the resistor R4 are both connected to the ground line L3. Note that the resistor R4 for pulling down the gate of the transistor N4 may be omitted.
- Transistor N4 connected in this manner functions as an ESD protection element between the power supply and ground, like the transistors N2 and N3 described above.
- the NC cell 140 is arranged immediately (or in the vicinity) of the I/O cell 110.
- a current may flow in a current path from the signal terminal T1 to the ground terminal T3 via the signal line L1, the diode D1, the power line L2, the transistor N4, and the ground line L3.
- the I/O circuit 10 of the second comparative example even if the distance between the signal terminal T1 and the power supply terminal T2 or the ground terminal T3 is long, the influence of wiring impedance can be suppressed to a small level. As a result, the ESD protection function of the I/O cell 110 is less likely to be impaired.
- the location where the NC cell 140 is arranged also differs depending on the model. Therefore, it is inevitable that some wiring impedance is attached to the current path for escaping the ESD pulse. Therefore, it is necessary to design the protection element size and arrange the cells in consideration of the wiring impedance.
- the NC cell 140 cannot be placed immediately (or in the vicinity) of the I/O cell 110, the wiring impedance of the above-described current path may increase. As a result, there is a possibility that the ESD protection function of the I/O cell 110 will not be achieved.
- FIG. 4 is a diagram showing a planar layout of the I/O circuit 10 in the second comparative example.
- the I/O cell 110 and the NC cell 140 are individually arranged as independent standard cells. Referring to the figure, the I/O cell 110 and the NC cell 140 are arranged side by side in the left-right direction in the drawing when the semiconductor device 1 is viewed from above.
- the I/O cell 110 and the NC cell 140 are each independent standard cells.
- PW type well
- the distance between the elements separating the diode D2 and the transistor N4 becomes long, which may hinder the reduction in area of the I/O circuit 10 (and by extension, the semiconductor device 1).
- FIG. 6 is a diagram illustrating a new embodiment of an I/O circuit.
- the I/O circuit 10 of this embodiment is formed by combining multiple types of standard cells included in the I/O cell library 100.
- the I/O circuit 10 of this embodiment includes at least an I/O cell 150 as a plurality of types of standard cells.
- the I/O circuit 10 may include a combination of the previously mentioned VCC cell 120, GND cell 130, and the like.
- the I/O cell 150 includes a first element formation region 151, a second element formation region 152, and a third element formation region 153.
- the first element formation region 151 is arranged immediately (or in the vicinity) of the signal terminal T1 connected to the signal line L1. Note that in the first element formation region 151, a transistor P11 (for example, PMOSFET), a transistor N11 (for example, NMOSFET), and a resistor R11 are formed.
- a transistor P11 for example, PMOSFET
- a transistor N11 for example, NMOSFET
- a resistor R11 are formed in the first element formation region 151.
- the drains of transistors P11 and N11 are both connected to signal line L1.
- the source, gate, and back gate of the transistor P11 are all connected to the power supply line L2.
- the gate of transistor N11 is connected to the first end of resistor R11.
- the source and back gate of the transistor N11 and the second end of the resistor R11 are both connected to the ground line L3. Note that the resistor R11 for pulling down the gate of the transistor N11 may be omitted.
- the transistors P11 and N11 whose gates and sources are short-circuited are connected to the first ESD protection element connected between the signal line L1 and the power line L2, and the first ESD protection element connected between the signal line L1 and the ground line L3, respectively. It functions as a second ESD protection element connected between.
- These first and second ESD protection elements each protect protected elements (in this figure, transistors P12 and N13, which will be described later) connected to the signal line L1 from ESD pulses.
- the transistors P11 and N11 may be replaced with diodes, respectively, as in the first comparative example (FIG. 2) and the second comparative example (FIG. 3).
- the second element formation region 152 is arranged immediately (or in the vicinity) of the first element formation region 151.
- the second element formation region 152 is arranged adjacent to the first element formation region 151.
- the second element formation region 152 is arranged between the signal terminal T1 and the first element formation region 151.
- a transistor N12 for example, NMOSFET
- a resistor R12 are formed in the second element formation region 152.
- the drain of the transistor N12 is connected to the power supply line L2.
- the gate of transistor N12 is connected to the first end of resistor R12.
- the source and back gate of the transistor N12 and the second end of the resistor R12 are both connected to the ground line L3. Note that the resistor R12 for pulling down the gate of the transistor N12 may be omitted.
- the transistor N12 whose gate and source are short-circuited functions as a third ESD protection element connected to the power supply line L2 and the ground line L3. Note that the transistor N12 may be replaced with a diode.
- the second element formation region 152, the first element formation region 151, and the third element formation region 153 are arranged in order from the side closer to the signal terminal T1.
- a transistor P12 for example, PMOSFET
- a transistor N13 for example, NMOSFET
- the source and back gate of the transistor P12 are both connected to the power supply line L2.
- the source and back gate of transistor N13 are both connected to ground line L3.
- the drains of transistors P12 and N13 are both connected to an internal circuit (not shown).
- the gates of transistors P12 and N13 are both connected to signal terminal T1 via signal line L1.
- Transistors P12 and N13 connected in this way form a CMOS inverter (so-called input buffer). Note that an output buffer or an input/output buffer may be formed in the third element formation region 153 instead of the input buffer.
- a current may flow in a current path from the signal terminal T1 to the ground terminal T3 via the signal line L1, the transistor P11, the power supply line L2, the transistor N12, and the ground line L3.
- the I/O circuit 10 of this embodiment even if the distance between the signal terminal T1 and the power supply terminal T2 or the ground terminal T3 is long, the influence of wiring impedance can be suppressed.
- the I/O cell 150 can be understood as a combination of the I/O cell 110 and the NC cell 140 of the second comparative example (FIG. 3) into one standard cell. Therefore, it is not necessary to design the protection element size and arrange the cells in consideration of the wiring impedance. Furthermore, there is no need to worry about the ESD protection function failing due to the circuit designer of the semiconductor device 1 forgetting to place the NC cell 140.
- FIG. 7 is a diagram showing a planar layout of the I/O circuit 10 in this embodiment. As shown in this figure, transistors P11, N11, and N12 (corresponding to the first to third ESD protection elements) are each arranged as one of the components forming a single I/O cell 150. be done.
- the I/O cell 150 can be understood as a combination of the I/O cell 110 and the NC cell 140 of the second comparative example (FIG. 3) into one standard cell.
- the inter-element distance separating the transistor N11 and the transistor N12 is shortened, the area of the I/O circuit 10 (and thus the semiconductor device 1) can be reduced.
- the I/O circuit disclosed in this specification is formed by arbitrarily combining multiple types of standard cells included in a cell library, and the I/O circuit included in the multiple types of standard cells is
- the I/O cell includes a first protection element connected between a signal line and a power line, and a second protection element connected between the signal line and a ground line. a second element formation area configured such that a third protection element connected between the power supply line and the ground line is formed;
- the three protection elements are all formed in a common well (first configuration).
- the I/O circuit according to the first configuration may have a configuration (second configuration) further including a third element formation region configured to form a protected element connected to the signal line. .
- the protected element may be configured to form an input buffer, an output buffer, or an input/output buffer (third configuration).
- the first protection element is a P-channel type first transistor, and the source, gate, and back gate of the first transistor are all connected to the power source.
- a configuration (fourth configuration) may be adopted in which the drain of the first transistor is connected to the signal line and the drain of the first transistor is connected to the signal line.
- the second protection element is an N-channel type second transistor, and the source, gate, and back gate of the second transistor are all directly connected to each other. Alternatively, it may be indirectly connected to the ground line, and the drain of the second transistor may be connected to the signal line (fifth configuration).
- the third protection element is an N-channel type third transistor, and the source, gate, and back gate of the third transistor are all directly connected to each other.
- the third transistor may be indirectly connected to the ground line, and the drain of the third transistor may be connected to the power supply line (sixth configuration).
- the semiconductor device disclosed in this specification includes an I/O circuit having any one of the first to sixth configurations, an external terminal configured to be connected to the signal line, (seventh configuration).
- the I/O cell may be arranged in a region immediately below a pad connected to the external terminal (eighth configuration).
- the cell library disclosed herein includes multiple types that can be read out from a circuit design program executed by a computer and arbitrarily combined to form an I/O circuit of a semiconductor device.
- the I/O cells included in the plurality of types of standard cells include a first protection element connected between a signal line and a power line and a first protection element connected between the signal line and a ground line. a first element formation region configured such that a second protection element connected therebetween is formed; and a third protection element connected between the power supply line and the ground line
- the second protective element and the third protective element are both formed in a common well (a ninth configuration).
- the method for designing a circuit for a semiconductor device disclosed in this specification uses the ninth cell library, and includes selecting and arranging the plurality of types of standard cells included in the cell library. and a step of laying the power supply line, the ground line, and the signal line so as to connect the arbitrarily combined plurality of types of standard cells and other circuit blocks. (10th configuration).
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Abstract
I/O回路10は、セルライブラリ100に含まれる複数種類の標準セルを任意に組み合わせることにより形成される。複数種類の標準セルに含まれる標準セル150は、信号線と電源線との間に接続される第1保護素子P11及び信号線と接地線との間に接続される第2保護素子N11が形成されるように構成された第1素子形成領域151と、電源線と接地線との間に接続される第3保護素子N12が形成されるように構成された第2素子形成領域152と、を含む。第2保護素子N11及び第3保護素子N12は、いずれも共通のウェルに形成されている。
Description
本明細書中に開示されている発明は、I/O[input/output]回路、半導体装置、セルライブラリ、及び、半導体装置の回路設計方法に関する。
従来、セルライブラリに含まれる複数種類の標準セルを任意に組み合わせることにより半導体装置の回路設計を行う手法が知られている。
なお、上記に関連する従来技術としては、特許文献1及び2を挙げることができる。
しかしながら、従来のI/O回路では、信号端子と電源端子又は接地端子との距離が遠いほど信号端子に印加されるESD[electro static discharge]パルスを逃がし難くなってESD耐性の低下を招くおそれがあった。
例えば、本明細書中に開示されているI/O回路は、セルライブラリに含まれる複数種類の標準セルを任意に組み合わせることにより形成されるものであって、前記複数種類の標準セルに含まれるI/Oセルは、信号線と電源線との間に接続される第1保護素子及び前記信号線と接地線との間に接続される第2保護素子が形成されるように構成された第1素子形成領域と、前記電源線と前記接地線との間に接続される第3保護素子が形成されるように構成された第2素子形成領域と、を含み、前記第2保護素子及び第3保護素子は、いずれも共通のウェルに形成されている。
なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
本開示によれば、ESD耐性の高いI/O回路を提供することが可能となる。
<半導体装置>
図1は、半導体装置の一構成例を示す図である。本構成例の半導体装置1は、主に5V以下で駆動するCMOS[complementary metal oxide semiconductor]回路(ロジック/アナログ混載回路)を集積化したLSI[large scale integrated circuit]である。半導体装置1の最外周部には、ESD保護機能及び信号入出力機能を担うI/O回路10が配置されている。
図1は、半導体装置の一構成例を示す図である。本構成例の半導体装置1は、主に5V以下で駆動するCMOS[complementary metal oxide semiconductor]回路(ロジック/アナログ混載回路)を集積化したLSI[large scale integrated circuit]である。半導体装置1の最外周部には、ESD保護機能及び信号入出力機能を担うI/O回路10が配置されている。
半導体装置1には、I/O回路10以外にも、種々の内部回路が集積化されている。本図に即して述べると、半導体装置1には、種々の内部回路として、ロジック回路LOGICと、アナログ回路ANALOGと、インタフェイス回路I/Fと、不揮発性メモリNVMと、揮発性メモリSRAMと、デジタル/アナログ変換器DACと、アナログ/デジタル変換器ADCと、レギュレータLDOが集積化されている。
I/O回路10は、半導体装置1の平面視において、上記の内部回路を取り囲むように半導体装置1の四辺に沿って配置してもよい。
半導体装置1としては、例えば、車載ネットワーク経由で指令を受けて各種の末端装置(LED[light emitting diode]ランプ、モータ又はスイッチなど)に搭載されたコントローラ(ECU[electronic control unit]など)を制御する車載向けの統合通信IC[integrated circuit]を挙げることができる。この場合、インタフェイス回路I/Fは、任意の車載ネットワーク(例えばLIN[local interconnect network]、CXPI[clock extension peripheral interface]及びCAN[controller area network])に準拠してもよい。
<I/O回路(第1比較例)>
図2は、I/O回路の第1比較例(=後出の実施形態と対比される一般的な構成例)を示す図である。第1比較例のI/O回路10は、I/Oセルライブラリ100に含まれる複数種類の標準セルを任意に組み合わせることにより形成されている。I/Oセルライブラリ100は、コンピュータで実行される回路設計プログラムから読み出されるものであり、回路設計用データベースの一種として理解することができる。
図2は、I/O回路の第1比較例(=後出の実施形態と対比される一般的な構成例)を示す図である。第1比較例のI/O回路10は、I/Oセルライブラリ100に含まれる複数種類の標準セルを任意に組み合わせることにより形成されている。I/Oセルライブラリ100は、コンピュータで実行される回路設計プログラムから読み出されるものであり、回路設計用データベースの一種として理解することができる。
なお、上記複数種類の標準セルは、それぞれ、装置外部とのインタフェイス機能(ESD保護機能及び信号入出力機能)を備えている。また、上記複数種類の標準セルは、いずれかの標準セルを別の標準セルに置換しても、その周囲に配置された標準セルに一切修正を加える必要がないように、それぞれの形状及びレイアウトが規格化されている。
I/Oセルライブラリ100を用いた半導体装置1(特にI/O回路10)の回路設計方法について簡単に説明しておく。まず、I/Oセルライブラリ100に含まれる複数種類の標準セルを選択及び配置して任意に組み合わせるステップを実施する。次に、任意に組み合わされた複数種類の標準セルとその他の回路ブロックとを接続するように電源線及び信号線などを敷設するステップを実施する。最後に、設計済み回路が所望の条件(電気的特性など)を満足しているか否かを検証するステップを実施する。
このようなI/Oセルライブラリ100を用いて半導体装置1(特にI/O回路10)の回路設計を行うことにより、ESD耐性、ラッチアップ耐性及び電気的特性などを端子毎に設計する必要がなくなる。従って、回路設計者の負担を減らすとともに設計ミスを減らすことができる。
なお、本図に即して述べると、本比較例のI/O回路10は、上記した複数種類の標準セルとしてI/Oセル110、VCCセル120及びGNDセル130を組み合わせることにより形成されている。
I/Oセル110は、信号線L1に接続される信号端子T1の直近に配置される標準セルの一つである。本図に即して述べると、I/Oセル110は、トランジスタP1(例えばPMOSFET[P-channel type MOS field effect transistor])と、トランジスタN1(例えばNMOSFET[N-channel type MOSFET])と、ダイオードD1及びD2と、を含む。
トランジスタP1のソースとバックゲートは、いずれも電源線L2に接続されている。トランジスタN1のソースとバックゲートは、いずれも接地線L3に接続されている。トランジスタP1及びN1それぞれのドレインは、いずれも不図示の内部回路に接続されている。トランジスタP1及びN1それぞれのゲートは、いずれも信号線L1を介して信号端子T1に接続されている。このように接続されたトランジスタP1及びN1は、CMOSインバータ(いわゆる入力バッファ)を形成する。なお、I/Oセル110には、入力バッファに代えて出力バッファ又は入出力バッファが形成されてもよい。
ダイオードD1のアノードとダイオードD2のカソードは、いずれも信号線L1に接続されている。ダイオードD1のカソードは、電源線L2に接続されている。ダイオードD2のアノードは、接地線L3に接続されている。このように接続されたダイオードD1及びD2は、それぞれ、信号端子T1と導通するゲートを備えた被保護素子(本図ではトランジスタP1及びN1)を保護するためのESD保護素子として機能する。なお、ダイオードD1及びD2は、それぞれ、ゲート・ソース間がショートされたトランジスタのボディダイオードであってもよい。
VCCセル120は、電源線L2に接続される電源端子T2(=電源電圧VCCの印加端)の直近に配置される標準セルの一つ(いわゆる電源保護セル)である。本図に即して述べると、VCCセル120は、トランジスタN2(例えばNMOSFET)と、抵抗R2と、を含む。
トランジスタN2のドレインは、電源線L2に接続されている。トランジスタN2のゲートは、抵抗R2の第1端に接続されている。トランジスタN2のソース及びバックゲートと抵抗R2の第2端は、いずれも接地線L3に接続されている。なお、トランジスタN2のゲートをプルダウンするための抵抗R2は、省略され得る。このように接続されたトランジスタN2は、電源/接地間のESD保護素子として機能する。
GNDセル130は、接地線L3に接続される接地端子T3(=接地電圧GNDの印加端)の直近に配置される標準セルの一つ(いわゆるGND保護セル)である。本図に即して述べると、GNDセル130は、トランジスタN3(例えばNMOSFET)と、抵抗R3と、を含む。
トランジスタN3のドレインは、電源線L2に接続されている。トランジスタN3のゲートは、抵抗R3の第1端に接続されている。トランジスタN3のソース及びバックゲートと抵抗R3の第2端は、いずれも接地線L3に接続されている。なお、トランジスタN3のゲートをプルダウンするための抵抗R3は、省略され得る。このように接続されたトランジスタN3は、先出のトランジスタN2と同じく、電源/接地間のESD保護素子として機能する。
例えば、信号端子T1に印加されるESDパルスを接地端子T3に逃がしてESD保護を掛ける場合を考える。この場合、図示の細い矢印で示したように、信号端子T1から信号線L1、ダイオードD1、電源線L2、トランジスタN2又はN3、及び、接地線L3を介して接地端子T3に至る電流経路に電流が流れ得る。
しかし、第1比較例のI/O回路10では、信号端子T1と電源端子T2又は接地端子T3との距離が遠い場合、I/Oセル110からVCCセル120及びGNDセル130に至る電流経路の配線インピーダンスが大きくなる。その結果、I/Oセル110のESD保護機能が成立しなくなるおそれがある。
<I/O回路(第2比較例)>
図3は、I/O回路の第2比較例を示す図である。第2比較例のI/O回路10は、先出の第1比較例(図2)を基本としつつ、先出のI/Oセル110、VCCセル120、及び、GNDセル130に加えて、NC[non-connected]セル140をさらに含む。
図3は、I/O回路の第2比較例を示す図である。第2比較例のI/O回路10は、先出の第1比較例(図2)を基本としつつ、先出のI/Oセル110、VCCセル120、及び、GNDセル130に加えて、NC[non-connected]セル140をさらに含む。
NCセル140は、その名の通り、半導体装置1に設けられるいずれの端子にも直接繋がることのない標準セルの一つである。NCセル140は、主に複数の標準セルの間を埋めるように配置される。本図に即して述べると、NCセル140は、I/Oセル110の直近(具体的にはI/Oセル110とVCCセル120との間)に配置されている。NCセル140は、トランジスタN4(例えばNMOSFET)と、抵抗R4と、を含む。
トランジスタN4のドレインは、電源線L2に接続されている。トランジスタN4のゲートは、抵抗R4の第1端に接続されている。トランジスタN4のソース及びバックゲートと抵抗R4の第2端は、いずれも接地線L3に接続されている。なお、トランジスタN4のゲートをプルダウンするための抵抗R4は、省略され得る。このように接続されたトランジスタN4は、先出のトランジスタN2及びN3と同様、電源/接地間のESD保護素子として機能する。
このように、第2比較例のI/O回路10では、I/Oセル110の直近(又は近傍)にNCセル140が配置されている。
例えば、信号端子T1に印加されるESDパルスを接地端子T3に逃がしてESD保護を掛ける場合を考える。この場合、図示の細い矢印で示したように、信号端子T1から信号線L1、ダイオードD1、電源線L2、トランジスタN4及び接地線L3を介して接地端子T3に至る電流経路に電流が流れ得る。
従って、第2比較例のI/O回路10であれば、信号端子T1と電源端子T2又は接地端子T3との距離が遠くても、配線インピーダンスの影響を小さく抑えることができる。その結果、I/Oセル110のESD保護機能に支障を来し難くなる。
ただし、端子間の距離は機種毎に異なるので、NCセル140が配置される場所も機種毎に異なる。そのため、ESDパルスを逃がすための電流経路に多少の配線インピーダンスが付随することは避けられない。そのため、配線インピーダンスを考慮した保護素子サイズの設計及びセル配置が必要となる。
また、NCセル140をI/Oセル110の直近(又は近傍)に配置することができない場合には、上記した電流経路の配線インピーダンスが増大し得る。その結果、I/Oセル110のESD保護機能が成立しなくなるおそれがある。
また、半導体装置1の回路設計者がNCセル140を配置し忘れるおそれもある。
図4は、第2比較例におけるI/O回路10の平面レイアウトを示す図である。第2比較例におけるI/O回路10では、I/Oセル110とNCセル140がそれぞれ独立した標準セルとして個別に配置される。本図に即して述べると、I/Oセル110とNCセル140は、半導体装置1の平面視において、紙面左右方向に並べて配置されている。
図5は、第2比較例におけるI/O回路10の縦断面(=図4のX1-X2断面)を示す図である。先にも述べたように、I/Oセル110とNCセル140は、それぞれ独立した標準セルである。
そのため、I/Oセル110に含まれるダイオードD2(例えばゲート・ソース間がショートされたNMOSFETのボディダイオード)と、NCセル140に含まれるトランジスタN4は、それぞれ、電位的に分離された個別のP型ウェル(PW)に形成される。すなわち、ダイオードD2(=ゲート・ソース間がショートされたNMOSFETのボディダイオード)とトランジスタN4それぞれのバックゲートは、互いに分離されている。
従って、ダイオードD2とトランジスタN4との間を隔てる素子間距離が長くなり、I/O回路10(延いては半導体装置1)の小面積化が阻害され得る。
そこで、以下では、ESD耐圧向上と小面積化を両立することのできる新規な実施形態を提案する。
<I/O回路(実施形態)>
図6はI/O回路の新規な実施形態を示す図である。本実施形態のI/O回路10は、I/Oセルライブラリ100に含まれる複数種類の標準セルを組み合わせることにより形成されている。特に、本実施形態のI/O回路10は、複数種類の標準セルとして、少なくともI/Oセル150を含む。なお、本図では明示されていないが、I/O回路10では、先出のVCCセル120及びGNDセル130などが組み合わされていてもよい。
図6はI/O回路の新規な実施形態を示す図である。本実施形態のI/O回路10は、I/Oセルライブラリ100に含まれる複数種類の標準セルを組み合わせることにより形成されている。特に、本実施形態のI/O回路10は、複数種類の標準セルとして、少なくともI/Oセル150を含む。なお、本図では明示されていないが、I/O回路10では、先出のVCCセル120及びGNDセル130などが組み合わされていてもよい。
I/Oセル150は、第1素子形成領域151と、第2素子形成領域152と、第3素子形成領域153と、を含む。
第1素子形成領域151は、信号線L1に接続される信号端子T1の直近(又は近傍)に配置されている。なお、第1素子形成領域151には、トランジスタP11(例えばPMOSFET)と、トランジスタN11(例えばNMOSFET)と、抵抗R11が形成されている。
トランジスタP11及びN11それぞれのドレインは、いずれも信号線L1に接続されている。トランジスタP11のソース、ゲート及びバックゲートは、いずれも電源線L2に接続されている。トランジスタN11のゲートは、抵抗R11の第1端に接続されている。トランジスタN11のソース及びバックゲートと抵抗R11の第2端は、いずれも接地線L3に接続されている。なお、トランジスタN11のゲートをプルダウンするための抵抗R11は、省略され得る。
このように、ゲート・ソース間がショートされたトランジスタP11及びN11は、それぞれ、信号線L1と電源線L2との間に接続される第1のESD保護素子、及び、信号線L1と接地線L3との間に接続される第2のESD保護素子として機能する。これら第1及び第2のESD保護素子は、それぞれ、信号線L1に接続される被保護素子(本図では、後出のトランジスタP12及びN13)をESDパルスから保護する。なお、トランジスタP11及びN11は、それぞれ、第1比較例(図2)及び第2比較例(図3)に倣い、ダイオードに置き換えられてもよい。
第2素子形成領域152は、第1素子形成領域151の直近(又は近傍)に配置されている。好ましくは、第2素子形成領域152が第1素子形成領域151に隣接して配置されるとよい。本図に即して述べると、第2素子形成領域152は、信号端子T1と第1素子形成領域151との間に配置されている。なお、第2素子形成領域152には、トランジスタN12(例えばNMOSFET)と、抵抗R12が形成されている。
トランジスタN12のドレインは、電源線L2に接続されている。トランジスタN12のゲートは、抵抗R12の第1端に接続されている。トランジスタN12のソース及びバックゲートと抵抗R12の第2端は、いずれも接地線L3に接続されている。なお、トランジスタN12のゲートをプルダウンするための抵抗R12は、省略され得る。
このように、ゲート・ソース間がショートされたトランジスタN12は、電源線L2と接地線L3との接続される第3のESD保護素子として機能する。なお、トランジスタN12は、ダイオードに置き換えられてもよい。
第3素子形成領域153は、例えば、第1素子形成領域151及び第2素子形成領域152よりも半導体装置1の内部寄り(=コア側)に配置されている。本図に即して述べると、半導体装置1の平面視において、信号端子T1に近い側から順に、第2素子形成領域152、第1素子形成領域151及び第3素子形成領域153が配置されている。なお、第3素子形成領域153には、トランジスタP12(例えばPMOSFET)と、トランジスタN13(例えばNMOSFET)が形成されている。
トランジスタP12のソース及びバックゲートは、いずれも電源線L2に接続されている。トランジスタN13のソース及びバックゲートは、いずれも接地線L3に接続されている。トランジスタP12及びN13それぞれのドレインは、いずれも不図示の内部回路に接続されている。トランジスタP12及びN13それぞれのゲートは、いずれも信号線L1を介して信号端子T1に接続されている。このように接続されたトランジスタP12及びN13は、CMOSインバータ(いわゆる入力バッファ)を形成する。なお、第3素子形成領域153には、入力バッファに代えて出力バッファ又は入出力バッファが形成されてもよい。
例えば、信号端子T1に印加されるESDパルスを接地端子T3に逃がしてESD保護を掛ける場合を考える。この場合、図示の細い矢印で示したように、信号端子T1から信号線L1、トランジスタP11、電源線L2、トランジスタN12及び接地線L3を介して接地端子T3に至る電流経路に電流が流れ得る。
従って、本実施形態のI/O回路10であれば、信号端子T1と電源端子T2又は接地端子T3との距離が遠くても、配線インピーダンスの影響を小さく抑えることができる。
また、I/Oセル150は、第2比較例(図3)のI/Oセル110及びNCセル140を一つの標準セルに集約したものとして理解され得る。従って、配線インピーダンスを考慮した保護素子サイズの設計及びセル配置が不要となる。また、半導体装置1の回路設計者がNCセル140を配置し忘れてESD保護機能が不成立となる心配もなくなる。
図7は、本実施形態におけるI/O回路10の平面レイアウトを示す図である。本図で示したように、トランジスタP11、N11及びN12(それぞれ第1~第3のESD保護素子に相当)は、それぞれ、単一のI/Oセル150を形成する構成要素の一つとして配置される。
特に、先出の第2比較例(図4)と対比すると、トランジスタN11(=第2のESD保護素子)とトランジスタN12(=第3のESD保護素子)とを隔てる素子分離領域が存在しないことが分かる。
図8は、本実施形態におけるI/O回路10の縦断面(=図7のY1-Y2断面)を示す図である。先にも述べたように、I/Oセル150は、第2比較例(図3)のI/Oセル110及びNCセル140を一つの標準セルに集約したものとして理解され得る。
そのため、トランジスタN11(=第2のESD保護素子)とトランジスタN12(=第3のESD保護素子)は、それぞれ、共通のP型ウェル(PW)に形成される。すなわち、トランジスタN11及びN12それぞれのバックゲートは、共通化されている。
従って、トランジスタN11とトランジスタN12との間を隔てる素子間距離が短くなるので、I/O回路10(延いては半導体装置1)の小面積化を実現することができる。
なお、I/Oセル150は、第1比較例(図2)及び第2比較例(図3)のI/Oセル110と比べて、トランジスタN12(=第3のESD保護素子)を含む分だけ面積が大きくなる。ただし、このような面積の増大を考慮しても、I/Oセル150は、信号端子T1に接続されるパッドと同程度のサイズに収まる。従って、I/Oセル150は、上記パッドの直下領域に配置されるとよい。このようなレイアウトによれば、I/Oセル150の面積が増大してもインパクトは小さくなる。
<総括>
以下では、上記で説明した種々の実施形態について総括的に述べる。
以下では、上記で説明した種々の実施形態について総括的に述べる。
例えば、本明細書中に開示されているI/O回路は、セルライブラリに含まれる複数種類の標準セルを任意に組み合わせることにより形成されるものであって、前記複数種類の標準セルに含まれるI/Oセルは、信号線と電源線との間に接続される第1保護素子及び前記信号線と接地線との間に接続される第2保護素子が形成されるように構成された第1素子形成領域と、前記電源線と前記接地線との間に接続される第3保護素子が形成されるように構成された第2素子形成領域と、を含み、前記第2保護素子及び第3保護素子は、いずれも共通のウェルに形成されている構成(第1の構成)とされている。
上記第1の構成によるI/O回路は、前記信号線に接続される被保護素子が形成されるように構成された第3素子形成領域をさらに含む構成(第2の構成)にしてもよい。
上記第2の構成によるI/O回路において、前記被保護素子は、入力バッファ、出力バッファ又は入出力バッファを形成する構成(第3の構成)にしてもよい。
上記第1~第3いずれかの構成によるI/O回路において、前記第1保護素子は、Pチャネル型の第1トランジスタであり、前記第1トランジスタのソース、ゲート及びバックゲートがいずれも前記電源線に接続されており、前記第1トランジスタのドレインが前記信号線に接続されている構成(第4の構成)にしてもよい。
上記第1~第4いずれかの構成によるI/O回路において、前記第2保護素子は、Nチャネル型の第2トランジスタであり、前記第2トランジスタのソース、ゲート及びバックゲートがいずれも直接的又は間接的に前記接地線に接続されており、前記第2トランジスタのドレインが前記信号線に接続されている構成(第5の構成)にしてもよい。
上記第1~第5いずれかの構成によるI/O回路において、前記第3保護素子は、Nチャネル型の第3トランジスタであり、前記第3トランジスタのソース、ゲート及びバックゲートがいずれも直接的又は間接的に前記接地線に接続されており、前記第3トランジスタのドレインが前記電源線に接続されている構成(第6の構成)にしてもよい。
また、例えば、本明細書中に開示されている半導体装置は、上記第1~第6いずれかの構成によるI/O回路と、前記信号線に接続されるように構成された外部端子と、を備える構成(第7の構成)とされている。
上記第7の構成による半導体装置において、前記I/Oセルは、前記外部端子に接続されるパッドの直下領域に配置される構成(第8の構成)にしてもよい。
また、例えば、本明細書中に開示されているセルライブラリは、コンピュータで実行される回路設計プログラムから読み出されて半導体装置のI/O回路を形成するために任意に組み合わせることのできる複数種類の標準セルを含むものであって、前記複数種類の標準セルに含まれるI/Oセルは、信号線と電源線との間に接続される第1保護素子及び前記信号線と接地線との間に接続される第2保護素子が形成されるように構成された第1素子形成領域と、前記電源線と前記接地線との間に接続される第3保護素子が形成されるように構成された第2素子形成領域と、を含み、前記第2保護素子及び第3保護素子は、いずれも共通のウェルに形成されている構成(第9の構成)とされている。
また、例えば、本明細書中に開示されている半導体装置の回路設計方法は、上記第9のセルライブラリを用いるものであって、前記セルライブラリに含まれる前記複数種類の標準セルを選択及び配置して任意に組み合わせるステップと、任意に組み合わされた前記複数種類の標準セルとその他の回路ブロックとを接続するように前記電源線、前記接地線及び前記信号線を敷設するステップと、を備える構成(第10の構成)とされている。
<その他の変形例>
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
1 半導体装置
10 I/O回路
100 セルライブラリ
110 I/Oセル
120 VCCセル
130 GNDセル
140 NCセル
150 I/Oセル
151 第1素子形成領域
152 第2素子形成領域
153 第3素子形成領域
ADC アナログ/デジタル変換器
ANALOG アナログ回路
D1、D2 ダイオード
DAC デジタル/アナログ変換器
I/F インタフェイス回路
L1 信号線
L2 電源線
L3 接地線
LDO レギュレータ
LOGIC ロジック回路
N1~N4、N11~N13 トランジスタ(NMOSFET)
NVM 不揮発性メモリ
P1、P11、P12 トランジスタ(PMOSFET)
R2~R4、R11、R12 抵抗
SRAM 揮発性メモリ
T1 信号端子
T2 電源端子
T3 接地端子
10 I/O回路
100 セルライブラリ
110 I/Oセル
120 VCCセル
130 GNDセル
140 NCセル
150 I/Oセル
151 第1素子形成領域
152 第2素子形成領域
153 第3素子形成領域
ADC アナログ/デジタル変換器
ANALOG アナログ回路
D1、D2 ダイオード
DAC デジタル/アナログ変換器
I/F インタフェイス回路
L1 信号線
L2 電源線
L3 接地線
LDO レギュレータ
LOGIC ロジック回路
N1~N4、N11~N13 トランジスタ(NMOSFET)
NVM 不揮発性メモリ
P1、P11、P12 トランジスタ(PMOSFET)
R2~R4、R11、R12 抵抗
SRAM 揮発性メモリ
T1 信号端子
T2 電源端子
T3 接地端子
Claims (10)
- セルライブラリに含まれる複数種類の標準セルを任意に組み合わせることにより形成されたI/O回路であって、
前記複数種類の標準セルに含まれるI/Oセルは、
信号線と電源線との間に接続される第1保護素子及び前記信号線と接地線との間に接続される第2保護素子が形成されるように構成された第1素子形成領域と、
前記電源線と前記接地線との間に接続される第3保護素子が形成されるように構成された第2素子形成領域と、
を含み、
前記第2保護素子及び前記第3保護素子は、いずれも共通のウェルに形成されている、I/O回路。 - 前記信号線に接続される被保護素子が形成されるように構成された第3素子形成領域をさらに含む、請求項1に記載のI/O回路。
- 前記被保護素子は、入力バッファ、出力バッファ又は入出力バッファを形成する、請求項2に記載のI/O回路。
- 前記第1保護素子は、Pチャネル型の第1トランジスタであり、前記第1トランジスタのソース、ゲート及びバックゲートがいずれも前記電源線に接続されており、前記第1トランジスタのドレインが前記信号線に接続されている、請求項1~3のいずれか一項に記載のI/O回路。
- 前記第2保護素子は、Nチャネル型の第2トランジスタであり、前記第2トランジスタのソース、ゲート及びバックゲートがいずれも直接的又は間接的に前記接地線に接続されており、前記第2トランジスタのドレインが前記信号線に接続されている、請求項1~4のいずれか一項に記載のI/O回路。
- 前記第3保護素子は、Nチャネル型の第3トランジスタであり、前記第3トランジスタのソース、ゲート及びバックゲートがいずれも直接的又は間接的に前記接地線に接続されており、前記第3トランジスタのドレインが前記電源線に接続されている、請求項1~5のいずれか一項に記載のI/O回路。
- 請求項1~6のいずれか一項に記載のI/O回路と、
前記信号線に接続されるように構成された外部端子と、
を備える、半導体装置。 - 前記I/Oセルは、前記外部端子に接続されるパッドの直下領域に配置される、請求項7に記載の半導体装置。
- コンピュータで実行される回路設計プログラムから読み出されて半導体装置のI/O回路を形成するために任意に組み合わせることのできる複数種類の標準セルを含むセルライブラリであって、
前記複数種類の標準セルに含まれるI/Oセルは、
信号線と電源線との間に接続される第1保護素子及び前記信号線と接地線との間に接続される第2保護素子が形成されるように構成された第1素子形成領域と、
前記電源線と前記接地線との間に接続される第3保護素子が形成されるように構成された第2素子形成領域と、
を含み、
前記第2保護素子及び前記第3保護素子は、いずれも共通のウェルに形成されている、セルライブラリ。 - 請求項9のセルライブラリを用いた半導体装置の回路設計方法であって、
前記セルライブラリに含まれる前記複数種類の標準セルを選択及び配置して任意に組み合わせるステップと、
任意に組み合わされた前記複数種類の標準セルとその他の回路ブロックとを接続するように前記電源線、前記接地線及び前記信号線を敷設するステップと、
を備える、半導体装置の回路設計方法。
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PCT/JP2023/028414 WO2024057763A1 (ja) | 2022-09-14 | 2023-08-03 | I/o回路、半導体装置、セルライブラリ、半導体装置の回路設計方法 |
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Country | Link |
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WO (1) | WO2024057763A1 (ja) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH11251453A (ja) * | 1998-12-28 | 1999-09-17 | Seiko Epson Corp | 半導体集積装置 |
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-
2023
- 2023-08-03 WO PCT/JP2023/028414 patent/WO2024057763A1/ja unknown
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