JP2009206402A - 半導体装置の設計方法及び半導体装置 - Google Patents

Abstract

【課題】耐圧が高い半導体装置を設計する。
【解決手段】設計装置は、機能に応じた内部回路３２を備えた半導体装置の設計処理において、内部回路３２が接続された電源パッド４４ａ，４４ｂ間の寄生容量値を算出し、この寄生容量値とライブラリに格納されている容量しきい値とを比較する。そして、設計装置は、寄生容量値が容量しきい値の範囲内の場合は、その寄生容量値の内部回路３２を電源分離する。
【選択図】図４

Description

保護回路を有する半導体装置及びその設計方法に関するものである。

一般な半導体装置（ＬＳＩ）には、外部からのＥＳＤ(Electro Static Discharge、静電気放電)等に起因するサージ電流（過電流）から内部回路を構成する微細な半導体素子を保護するために、電源クランプ回路が保護回路として備えられている。

図１０（ａ）に示すように、ＬＳＩ上に形成された内部回路９１は、ＬＳＩの周縁に形成された電源パッド９２ａ、電源パッド９２ｂにそれぞれ接続された電源配線９３ａ，９３ｂ間に接続されている。内部回路９１には、電源パッド９２ａ及び電源配線９３ａを介してＬＳＩの外部より高電位電源ＶＤＤが供給され、電源パッド９２ｂ及び電源配線９３ｂを介してＬＳＩの外部より低電位電源ＶＳＳが供給される。

内部回路９１は、電源配線９３ａ、９３ｂ間に接続された寄生容量Ｃ９１を有している。寄生容量Ｃ９１の容量値は、内部回路９１を構成する素子の寄生容量、素子に電源を供給する電源配線間の寄生容量等の容量の合計値である。そして、電源配線９３ａ、９３ｂ間には、内部回路９１をサージ電流から保護する保護回路９４が接続されている。

図１０（ｂ）に示すように、保護回路９４はＮＭＯＳトランジスタＴ９１にて構成されている。このＮＭＯＳトランジスタＴ９１は、ゲート及びソースが電源配線９３ｂに接続され、ドレインが電源配線９３ａに接続されている。上記のように接続されたＮＭＯＳトランジスタＴ９１は、通常時にオフしている。

サージ電圧が電源パッド９２ａに印加された場合、そのサージ電圧が、ＮＭＯＳトランジスタＴ９１のドレイン−ソース間に形成される寄生バイポーラトランジスタＴ９２のベースと寄生容量Ｃ９１とに加わる。寄生バイポーラトランジスタＴ９２は、そのベースに印加されるサージ電流によりオンし、寄生バイポーラトランジスタＴ９２のコレクタ−エミッタ間に電流が流れる。

また、サージ電圧により寄生容量Ｃ９１に蓄積された電荷は、オンした寄生バイポーラトランジスタＴ９２を介して電源配線９３ｂに流れる。このように、サージ電流が寄生バイポーラトランジスタＴ９２を介して流れることで、内部回路９１にサージ電流が流れることを防止し、この内部回路９１をＥＳＤ等に起因するサージ電流から保護する。

この種の半導体装置として、例えば特許文献１には、電源配線層を電気的に複数に分割し、半導体装置表面と電源配線層との間に形成される容量を小さくすることで、帯電による静電破壊による故障を防止する半導体装置が開示されている。
特開平８−１１６０２６号公報

ところが、保護回路９４の回路構成と寄生容量Ｃ９１の容量値の組合せにより、半導体装置における電源ＥＳＤの耐圧が低い場合がある。以下に半導体装置における電源ＥＳＤの耐圧と寄生容量Ｃ９１の容量値との関係について説明する。

図１０（ｂ）に示すように、サージ電圧が電源パッド９２ａに印加されると、ＮＭＯＳトランジスタＴ９１のドレイン領域の電位が上昇し、基板とｐｎ接合面においてアバランシェ降伏が起こり、寄生バイポーラトランジスタＴ９２のコレクタ−ベース間にアバランシェ電流が流れる。このときのアバランシェ電流を電流源９５により流れる電流として等価的に示し、基板抵抗を抵抗Ｒ９１として等価的に示す。アバランシェ電流が基板抵抗を流れることにより、局所的に基板の電位が上昇し、寄生バイポーラトランジスタＴ９２が導通する。なお、図１０（ｂ）において、容量Ｃ９２はＮＭＯＳトランジスタＴ９１のドレイン領域と基板との間の寄生容量を示す。この時、寄生容量Ｃ９１の容量値によって、寄生容量Ｃ９１から寄生バイポーラトランジスタＴ９２に電流が流れ込み、寄生バイポーラトランジスタＴ９２のコレクタ−エミッタ間に流れる電流が増大する。この結果、寄生バイポーラトランジスタＴ９２のＰＮ接合、即ちＮＭＯＳトランジスタＴ９１のドレイン領域とｐ型拡散領域との間のＰＮ接合が破損する。つまり、保護回路９４が電源クランプ回路として機能しなくなる、即ち電源ＥＳＤの耐圧が低くなる。

この半導体装置の設計方法の目的は、保護回路の耐圧が高い半導体装置を設計することにある。
この半導体装置の目的は、保護回路の耐圧を高め内部回路を保護することにある。

この半導体装置の設計方法は、第１電源端子と第２電源端子間に接続され、前記第１電源端子に接続された第１電源配線を介して第１電源電圧が供給され、前記第２電源端子に接続された第２電源配線を介して第２電源電圧が供給される内部回路と、前記内部回路と並列に接続され、前記内部回路に対する静電気放電の発生時に導通して前記サージ電流（過電流）から前記内部回路を保護する保護回路と、を備えた半導体装置の設計方法であって、前記第１電源端子と前記第２電源端子との間の寄生容量値を算出し、前記寄生容量値が所定の容量しきい値よりも小さくなるように前記内部回路を電源分離するようにした。

この半導体装置の設計方法によれば、第１電源端子と第２電源端子の間の寄生容量が所定の容量しきい値よりも小さくなるように前記内部回路を電源分離することにより、寄生容量に起因する保護回路の耐圧が高くなる。

この半導体装置の設計方法は、第１電源端子と第２電源端子間に接続され、前記第１電源端子に接続された第１電源配線を介して第１電源電圧が供給され、前記第２電源端子に接続された第２電源配線を介して第２電源電圧が供給される内部回路と、前記内部回路と並列に接続され、前記内部回路に対する静電気放電の発生時に導通して前記サージ電流から前記内部回路を保護する保護回路と、を備えた半導体装置の設計方法であって、前記第１電源端子と前記第２電源端子との間の寄生容量値を算出し、前記寄生容量値と容量しきい値とを比較し、比較結果に基づいて、前記容量しきい値により設定される範囲内の寄生容量値の内部回路を電源分離するようにした。

この半導体装置の設計方法によれば、容量しきい値により設定される範囲内の寄生容量値がないように内部回路を電源分離することにより、その範囲内の寄生容量から保護回路への影響が少なくなり、保護回路の耐圧が高くなる。

また、この半導体装置の設計方法は、前記保護回路は、前記第１電源配線と前記第２電源配線とにそれぞれソースとドレインとが接続され、ゲートに低電位電圧が供給される電源配線に接続されたＮチャネルＭＯＳトランジスタからなる電源クランプ回路であり、前記容量しきい値は、前記第１電源端子及び前記第２電源端子に印加されるサージ電流により前記ＮチャネルＭＯＳトランジスタの寄生バイポーラトランジスタに流れる電流量と、該寄生バイポーラトランジスタの特性とに基づいて設定されてなるものである。

この半導体装置の設計方法によれば、ＮチャネルＭＯＳトランジスタからなる電源クランプ回路によりサージ電流の印加時に内部回路を保護するとともに、内部回路の寄生容量値と、電源クランプ回路を構成するトランジスタに流れる電流値、及び電源クランプ回路を構成するトランジスタの特性に応じて内部回路が電源分離される。

この半導体装置は、第１電源端子と第２電源端子間に接続され、前記第１電源端子に接続された第１電源配線を介して第１電源電圧が供給され、前記第２電源端子に接続された第２電源配線を介して第２電源電圧が供給される内部回路と、前記内部回路と並列に接続され、前記内部回路に対する静電気放電の発生時に導通してサージ電流から前記内部回路を保護する保護回路と、を備えた半導体装置であって、前記内部回路は、前記第１電源端子と前記第２電源端子との間の寄生容量値が所定の容量しきい値よりも小さくなるように電源分離されてなる。

この半導体装置によれば、第１電源端子と第２電源端子の間の寄生容量が所定の容量しきい値よりも小さくなるように内部回路が電源分離されることにより、寄生容量に起因する保護回路の耐圧が高くなり、内部回路が保護される。

この半導体装置は、第１電源端子と第２電源端子間に接続され、前記第１電源端子に接続された第１電源配線を介して第１電源電圧が供給され、前記第２電源端子に接続された第２電源配線を介して第２電源電圧が供給される内部回路と、前記内部回路と並列に接続され、前記内部回路に対する静電気放電の発生時に導通してサージ電流から前記内部回路を保護する保護回路と、を備えた半導体装置であって、前記内部回路は、前記第１電源端子と前記第２電源端子との間の寄生容量値が、第１のしきい値よりも低い値か、又は前記第１のしきい値よりも高い第２のしきい値よりも高い値である。

この半導体装置によれば、寄生容量値が第１のしきい値より低い内部回路、又は寄生容量値が第２のしきい値より高い内部回路が形成され、内部回路から保護回路への影響が少なくなり、保護回路の耐圧が高くなり、内部回路が保護される。

この半導体装置は、第１電源端子と第２電源端子間に接続され、前記第１電源端子に接続された第１電源配線を介して第１電源電圧が供給され、前記第２電源端子に接続された第２電源配線を介して第２電源電圧が供給される内部回路と、前記内部回路と並列に接続され、前記内部回路に対する静電気放電の発生時に導通してサージ電流から前記内部回路を保護する保護回路と、を備えた半導体装置であって、前記第１電源端子と前記第２電源端子の間の寄生容量値が、互いに異なる第１のしきい値と第２のしきい値の間の値を含まないように前記内部回路の構成が設定されてなる。

この半導体装置は、第１のしきい値と第２のしきい値の間の寄生容量値の内部回路を含まないため、その内部回路の寄生容量から保護回路への影響が少なくなり、保護回路の耐圧が高くなり、内部回路が保護される。

この半導体装置の前記保護回路は、前記第１電源配線と前記第２電源配線とにそれぞれソースとドレインとが接続され、ゲートに低電位電圧が供給される電源配線に接続されたＮチャネルＭＯＳトランジスタからなる電源クランプ回路である、この半導体装置は、ＮチャネルＭＯＳトランジスタからなる電源クランプ回路により、内部回路がＥＳＤ等に起因するサージ電流から保護される。

この半導体装置の前記容量しきい値は、前記第１電源端子及び前記第２電源端子に印加されるサージ電圧により前記ＮチャネルＭＯＳトランジスタの寄生バイポーラトランジスタに流れる電流量と、該寄生バイポーラトランジスタの特性とに基づいて設定されてなる。この半導体装置は、内部回路の寄生容量値と、トランジスタに流れる電流値、及びトランジスタの特性に応じて内部回路が電源分離される。

開示された半導体装置の設計方法によれば、保護回路の耐圧が高い半導体装置を設計することができる。
開示された半導体装置によれば、耐圧の高い保護回路により内部回路を保護することができる。

以下、一実施形態を図面に従って説明する。
図２に示すように、半導体装置を設計する設計装置１１は一般的なＣＡＤ（Computer Aided Design ）装置からなり、中央処理装置（以下、ＣＰＵという）１２、メモリ１３、記憶装置１４、表示装置１５、入力装置１６、及び、ドライブ装置１７により構成され、それらはバス１８を介して相互に接続されている。

ＣＰＵ１２は、メモリ１３を利用してプログラムを実行し、配線設計等の必要な処理を実現する。メモリ１３には、各種処理を提供するために必要なプログラムとデータが格納され、メモリ１３としては、通常、キャッシュ・メモリ、システム・メモリおよびディスプレイ・メモリを含む。

表示装置１５は、処理結果の表示、パラメータ入力画面等の表示に用いられ、これにはＣＲＴ，ＬＣＤ，ＰＤＰ等が用いられる。入力装置１６は、ユーザからの要求や指示，パラメータの入力に用いられ、これにはキーボードおよびマウス装置（図示せず）等が用いられる。

記憶装置１４は、通常、磁気ディスク装置、光ディスク装置、光磁気ディスク装置を含む。この記憶装置１４には、図１に示す各ステップ２１〜２５からなる半導体装置の設計処理のプログラムデータとファイル２６〜３０が格納され、ＣＰＵ１２は、入力装置１６による指示に応答しているプログラム，データをメモリ１３へ転送し、それを実行する。

ＣＰＵ１２が実行するプログラムデータは、記録媒体１９にて提供される。ドライブ装置１７は、記録媒体１９を駆動し、その記憶内容にアクセスする。ＣＰＵ１２は、ドライブ装置１７を介して記録媒体１９からプログラムデータを読み出し、それを記憶装置１４にインストールする。

記録媒体１９としては、磁気テープ（MT）、メモリカード、フレキシブルディスク、光ディスク（CD-ROM,DVD-ROM,… ）、光磁気ディスク（MO,MD,…）等、任意のコンピュータ読み取り可能な記録媒体を使用することができる。この記録媒体１９に、上述のプログラム，データを格納しておき、必要に応じて、メモリ１３にロードして使用することもできる。

尚、記録媒体１９には、通信媒体を介してアップロード又はダウンロードされたプログラムデータを記録した媒体、ディスク装置を含む。更に、コンピュータによって直接実行可能なプログラムを記録した記録媒体だけでなく、いったん他の記録媒体（ハードディスク等）にインストールすることによって実行可能となるようなプログラムを記録した記録媒体や、暗号化されたり、圧縮されたりしたプログラムを記録した記録媒体も含む。

次に、設計装置１１において実施される設計方法を、図１のフローチャートに従って説明する。
ＣＰＵ１２は、図１に示すステップ２１〜２５の処理を実行することで、電源ＥＳＤの耐圧が高い半導体装置を設計する手段として機能する。

まず、ステップ２１（論理合成処理）において、ＣＰＵ１２は、ライブラリ２６と設計データ２７に基づいて作成したネットリスト２８を図２に示す記憶装置１４に格納する。ライブラリ２６は、複数のマクロセル及びスタンダードセルの情報、シミュレーションにて算出した結果に基づいて、電源ＥＳＤの耐圧を低くする内部回路の寄生容量のしきい値（以下、容量しきい値）を含むデータベースである。この容量しきい値は、電源ＥＳＤの耐圧を低くする内部回路の寄生容量値の範囲の上限（第２のしきい値）と下限（第１のしきい値）を規定している。このマクロセル及びスタンダードセルの情報は、サイズ、構成、端子位置、電気的特性を含む。また、プロセステクノロジ毎に素子特性パラメータが異なるため、プロセステクノロジに対応する電源ＥＳＤの耐圧に影響する寄生容量値の範囲が異なる。従って、ライブラリ２６には、複数のプロセステクノロジのそれぞれに対応する容量しきい値が記憶されている。

設計データ２７は、例えばハードウェア記述言語を用いて回路の動作を記述したものである。ネットリスト２８は、回路を構成するマクロセル及びスタンダードセル、及びそれらを接続するネット情報を含む。尚、既にネットリスト２８が作成されている場合、処理は次のステップ２２から実行される。

ステップ２２（レイアウト処理）において、ＣＰＵ１２は、入力装置１６から入力されたレイアウト条件とステップ２１にて作成したネットリスト２８とライブラリ２６に基づいてレイアウトデータ２９を作成する。レイアウトデータ２９は、ＬＳＩサイズ、配線幅、配線間隔などのレイアウト条件を反映させて、ライブラリ２６に含まれているマクロセルを配置した配置位置、マクロセル等をネットリスト２８に従って接続する配線の配置位置を含むものである。

レイアウトデータ２９によって形成されるＬＳＩを図３に示す。
このＬＳＩ３０は矩形状に形成され、中央に内部回路３１〜３３が形成されている。内部回路３１〜３３の境界を一点鎖線で示す。つまり、実線と一点鎖線とで囲まれた領域内に、それぞれ内部回路３１〜３３を構成するセル等の素子が形成されている。本実施形態において、内部回路３１〜３３は、回路規模（回路を構成する素子の数）が異なり、素子の数は内部回路３１，３２，３３の順で少なくなっている。ＬＳＩの３０の周辺領域は、内部回路３１〜３３に対応する領域３１ａ〜３３ａに区分されている。

領域３１ａには、内部回路３１に対応する複数のパッド３４が、ＬＳＩ３０の周辺に沿って形成されている。内部回路３１とパッド３４との間にＩ／Ｏセル領域には、Ｉ／Ｏセル３５が配列されている。これらのＩ／Ｏセル３５は、対応するパッド３４と内部回路３１を構成する図示しない素子との間、信号伝達が可能に構成されている。

また、領域３１ａには、内部回路３１の素子等に第１電源電圧及び第２電源電圧としての高電位電圧及び低電位電圧を供給するため、第１電源端子及び第２電源端子としての電源パッド４１ａ，４１ｂが、ＬＳＩ３０の周辺に形成されている。電源パッド４１ａ，４１ｂの数は、内部回路３１の消費電力に応じて設定され、本実施形態では３組の電源パッド４１ａ，４１ｂが形成されている。Ｉ／Ｏセル３５の上方の配線層には、内部回路３１の素子等に電源電圧を供給するための第１電源配線及び第２電源配線としての電源配線４２ａ，４２ｂがＬＳＩ３０の周辺に沿って延びるように形成されている。各電源配線４２ａ，４２ｂは、対応する電源パッド４１ａ，４１ｂと接続されている。上記Ｉ／Ｏセル領域には、電源配線４２ａ，４２ｂと接続された複数の保護回路４３が形成されている。保護回路４３は、電源ＥＳＤ等に起因するサージ電圧から内部回路３１を保護するために設けられている。本実施形態において、保護回路４３は、図１０（ｂ）に示す従来例の保護回路９４と同じ構成の回路である。

同様に、領域３２ａには、内部回路３２と対応する複数のパッド３６、Ｉ／Ｏセル３７が形成されている。また、領域３２ａには、内部回路３２の素子等に高電位電圧及び低電位電圧を供給するため、第１電源端子及び第２電源端子としての電源パッド４４ａ，４４ｂ、及び第１電源配線及び第２電源配線としての電源配線４５ａ，４５ｂと、内部回路３２を保護するための保護回路４６が形成されている。

同様に、領域３３ａには、内部回路３３と対応する複数のパッド３８、Ｉ／Ｏセル３９が形成されている。また、領域３３ａには、内部回路３３の素子等に高電位電圧及び低電位電圧を供給するため、第１電源端子及び第２電源端子としての電源パッド４７ａ，４７ｂ、及び第１電源配線及び第２電源配線としての電源配線４８ａ，４８ｂと、内部回路３３を保護するための保護回路４９が形成されている。

尚、この領域３１ａ〜３３ａは、内部回路３１，３２，３３とパッド３４，３６，３８等の対応を示すものであり、内部回路３１，３２，３３の構成等により、領域３１ａ〜３３ａがずれている場合もある。

内部回路３２の上方の配線層には、電源配線４５ａと図示しないコンタクトを介して電気的に接続された第１電源配線としての内部電源配線５１ａ，５２ａと、電源配線４５ｂと図示しないコンタクトを介して電気的に接続された第２電源配線としての内部電源配線５１ｂ，５２ｂとが形成されている。尚、実線で表した内部電源配線５１ａ，５１ｂと、破線で表した内部電源配線５２ａ，５２ｂは、互いに異なる配線層に形成されるとともに互いに直交する方向に沿って延びるように形成され、両電源配線５１ａ，５１ｂ，５２ａ，５２ｂは図示しないコンタクトを介して電気的に接続されている。

同様に、内部回路３１の上方の配線層には、電源配線４２ａ，４２ｂと接続された図示しない内部電源配線が形成され、内部回路３３の上方の配線層には、電源配線４８ａ，４８ｂと接続された図示しない内部電源配線が形成されている。

ステップ２３（容量抽出処理）において、ＣＰＵ１２は、ライブラリ２６に基づいて、ステップ２２において作成されたレイアウトデータ２９により作成される半導体装置３０の寄生容量値を算出する。この寄生容量値は、電源パッド４１ａ，４１ｂ、電源パッド４４ａ，４４ｂ、電源パッド４７ａ，４７ｂ、それぞれの間に存在する容量の値である。設計装置１１は、電源パッド４１ａ，４１ｂ間の容量、即ち内部回路３１と領域３１ａ内に含まれるＩ／Ｏセル３５の寄生容量、電源配線４２ａ，４２ｂ間の寄生容量の容量値の合計値を算出する。

同様に、設計装置１１は、電源パッド４１ａ，４１ｂ間の容量、即ち内部回路３２と領域３２ａ内に含まれるＩ／Ｏセル３７の寄生容量、電源配線４５ａ，４５ｂ間の寄生容量の容量値の合計値を算出する。同様に、設計装置１１は、電源パッド４１ａ，４１ｂ間の容量、即ち内部回路３３と領域３３ａ内に含まれるＩ／Ｏセル３９の寄生容量、電源配線４８ａ，４８ｂ間の寄生容量の容量値の合計値を算出する。そして、設計装置１１は、算出した合計値、即ち寄生容量値をメモリ１３または記憶装置１４に格納する。尚、上記の合計値は、内部回路３１〜３３上の電源配線間の寄生容量を含む。

ステップ２４（分離判断処理）において、ＣＰＵ１２は、ステップ２３において算出した寄生容量値とライブラリ２６から読み出した容量しきい値とを比較し、各電源パッド４１ａ，４１ｂ，４４ａ，４４ｂ，４７ａ，４７ｂそれぞれに接続された内部回路３１，３２，３３に対して電源分離が必用か否か判断する。設計装置１１は、寄生容量値が容量しきい値の範囲に該当しない場合、即ち、寄生容量値が容量しきい値の上限以上、又は寄生容量値が容量しきい値の下限以下の場合、その寄生容量値に対応する内部回路について電源分離が不要と判断し、処理を終了する。

一方、設計装置１１は、寄生容量値が容量しきい値の上限と下限との間の場合、その寄生容量値に対応する内部回路について電源分離が必用と判断し、ステップ２５に移行する。

ステップ２５（分離レイアウト処理）において、ＣＰＵ１２は、ステップ２４において分離が必要だと判断された内部回路のブロックを電源分離する。このとき、設計装置１１は、対象とする内部回路を、予め設定された数（分離設定数）の素子が第１のサブ電源配線に接続された第１の内部サブ回路と、第１の内部サブ回路以外の素子が第２のサブ電源配線に接続された第２の内部サブ回路とに電源分離する。分離設定数は、聞知された第１の内部サブ回路における寄生容量値が容量しきい値の下限よりも小さくなるように予め設定されている。設計装置１１は、電源分離した内部回路（第１の内部サブ回路及び第２の内部サブ回路）の配置情報を生成する。更に、設計装置１１は、電源分離した内部回路に少なくとも１つの保護回路が並列に接続されるように、保護回路を配置する配置情報を生成する。そして、設計装置１１は、生成した配置情報をレイアウトデータ２９に格納する。

そして、設計装置１１は、ステップ２４からステップ２３に移行し、第２の内部サブ回路について、上記と同様に寄生容量値を算出し（ステップ２４）、電源分離の必要性を判断する。

即ち、設計装置１１は、容量しきい値に該当する寄生容量値の内部回路が存在する場合、ステップ２３からステップ２５を繰り返し実行することにより、その内部回路を、容量しきい値の下限よりも小さい寄生容量値の内部サブ回路に電源分離する。容量しきい値は、保護回路の耐圧に応じて設定されており、容量しきい値の下限と上限との間の寄生容量値の内部回路が保護回路の耐圧を低くする。従って、内部回路を、容量しきい値の下限よりも小さな寄生容量値の内部サブ回路に電源分離することにより、対象とする内部回路に接続される保護回路よりも、各内部サブ回路に接続される保護回路の耐圧を高くする。

次に、各ステップの詳細について説明する。
まず、容量しきい値の設定を説明する。
図１０（ａ）に示すような半導体装置について、所定のテクノロジの内部回路９１の寄生容量Ｃ９１の容量値を所定範囲（例えば１ｐＦから４０ｎＦ）まで所定のステップで変更し、それぞれの容量値のレイアウトデータについてシミュレーション（例えばH-Spice Simulationのミックスモード）を実施し、電源パッド９２ａ、９２ｂ間に流れる電流値を算出する。図６〜図８は、１３０ｎｍテクノロジの内部回路９１におけるシミュレーション結果である。

図６（ａ）は、容量値を１ｐＦに設定した内部回路９１について、電源パッド９２ａ，９２ｂ間にＥＳＤ（例えば、ヒューマンボディモデルの条件において２０００Ｖ）を印加した場合におけるＩ−Ｖ特性を示し、図６（ｂ）は時間経過に対する電流変化を示し、実線はトランジスタＴ９２に流れる電流量、一点鎖線は寄生容量Ｃ９１に流れる電流量、破線は合計の電流量を示す。尚、図６（ｂ）において、合計の電流量とトランジスタＴ９２に流れる電流量はほぼ等しいので、破線は実線と重ねて表されている。

図７（ａ）（ｂ）は、容量値を１００ｐＦに設定した内部回路９１における特性を示し、図８（ａ）（ｂ）は、容量値を４０ｎＦに設定した内部回路９１における特性を示す。尚、図８（ｂ）において、合計の電流量と寄生容量Ｃ９１に流れる電流量はほぼ等しいので、破線のみが表されている。

図７（ｂ）において、基準線よりも上の一点鎖線は、電源パッド９２ａ，９２ｂから寄生容量Ｃ９１に向かって流れる電流の量を示し、基準線よりも下の一点鎖線は、寄生容量Ｃ９１から逆流する電流の量を示す。この寄生容量Ｃ９１から逆流する電流によって、トランジスタＴ９２に流れる電流の変化量が大きい、つまり大きな突入電流がトランジスタＴ９２に流れる。

図９は、デバイスシミュレーションの結果を示し、寄生容量値を変更した場合のトランジスタＴ９２に流れる電流の時間的変化を重ねて示す。尚、曲線７１、７２，７３，７４はそれぞれ寄生容量値が１０ｐＦ，１００ｐＦ，１ｎＦ，１０ｎＦの時の時間的変化を示す。例えば、曲線７４においける電流量の最大値（ピーク値）は７アンペア（Ａ）程度にもなる。このトランジスタＴ９２に流れる電流量のピーク値が所定値（例えば約１．８Ａ）以下となる容量値の範囲を、容量しきい値としている。この範囲を設定する所定値（約１．８Ａ）は、寄生バイポーラトランジスタＴ９２の特性に応じて設定される。トランジスタＴ９２のＰＮ接合は約１．８Ａ以上の電流により熱破壊する。従って、トランジスタＴ９２が破損しない電流量とするように、所定値が設定される。尚、上記は、１３０ｎｍテクノロジにおける設定の一例を示すものであり、設定値は保護回路の回路構成、トランジスタＴ９２の形状（テクノロジ）、等により異なるのは言うまでもない。

次に、図１に示すステップ２５における電源分離処理を説明する。
一例として、図３に示す半導体装置３０において、電源パッド４４ａ，４４ｂ間の寄生容量値が容量しきい値の範囲内の場合における処理を説明する。尚、ここでは、説明を簡略化するため、内部回路３２の寄生容量のみを対象とする。

先ず、設計装置１１は、所定の分離設定値に基づいて、図４（ａ）に示すように、内部回路３２を、第１の内部サブ回路３２ａと第２の内部サブ回路３２ｂとに分割する。図４（ａ）に、一点鎖線Ｌｂにて第１の内部サブ回路３２ａと第２の内部サブ回路３２ｂとの境界を示す。第１の内部サブ回路３２ａは、所定数の素子を含み、第２の内部サブ回路３２ｂは、内部回路３２を構成する素子のうち、第１の内部サブ回路３２ａに含まれる素子以外の素子を含む。

次に、設計装置１１は、第１及び第２の内部サブ回路３２ａ，３２ｂに対応して電源配線を分割する。即ち、設計装置１１は、図４（ａ）に示すように、内部回路３２に電源電圧を供給する電源配線４５ａ，４５ｂを、図４（ｂ）に示すように、第１の内部サブ回路３２ａに対応する電源配線８１ａ，８１ｂと、第２の内部サブ回路３２ｂに対応する電源配線８２ａ，８２ｂに分割する。更に、設計装置１１は、図４（ａ）に示すように、２つの内部サブ回路３２ａ，３２ｂに跨る内部電源配線５１ａ，５２ａを、図４（ｂ）に示すように、第１の内部サブ回路３２ａ上の内部電源配線８３ａ，８４ａと、第２の内部サブ回路３２ｂ上の内部電源配線８３ｂ，８４ｂに分割する。

次に、設計装置１１は、必用に応じて電源パッド、保護回路を配置する。即ち、図４（ａ）に示すように、内部回路３２に電源電圧を供給する電源パッド４４ａ，４４ｂは、図４（ｂ）に示すように、電源分離後の電源配線８１ａ，８１ｂに接続されている。また、両電源配線８１ａ，８１ｂには、それらの配線より下に形成された保護回路４６が接続されている。一方、分割された電源配線８２ａ，８２ｂは、電源パッドに接続されておらず、保護回路も接続されていない。このため、電源配線８２ａ，８２ｂが接続された第２の内部サブ回路３２ｂは動作しない。

従って、設計装置１１は、図５（ｂ）に示すように、これらの電源配線８２ａ，８２ｂに対して、電源パッド８５ａ，８５ｂを空き領域に配置するとともに電源配線８２ａ，８２ｂに接続する。更に、設計装置１１は、電源配線８２ａ，８２ｂ間に接続された保護回路８６を配置する。

上記の処理を回路ブロック的に表すと、図５のようになる。即ち、設計装置１１は、図５（ａ）に示すように、電源パッド４４ａ，４４ｂにそれぞれ接続された電源配線４５ａ，４５ｂ間の内部回路３２を、図５（ｂ）に示すように、第１の内部サブ回路３２ａと第２の内部サブ回路３２ｂとに分割する。更に、設計装置１１は、電源配線４５ａ，４５ｂを、内部サブ回路３２ａに対応する電源配線８１ａ，８１ｂと、内部サブ回路３２ｂに対応する電源配線８２ａ，８２ｂとに分割する。

次に、設計装置１１は、分割した第２の内部サブ回路３２ｂについて、図１に示すステップ２３において寄生容量値を算出し、容量しきい値と比較する。設計装置１１は、電源パッド８５ａ，８５ｂ間の寄生容量値を算出し、その寄生容量値と容量しきい値とを比較する。第２の内部サブ回路３２ｂの寄生容量値は、第１の内部サブ回路３２ａよりも小さいため、設計装置１１は、第２の内部サブ回路３２ｂについて分割の必用は無いと判断し、処理を終了する。

以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）設計装置１１は、機能に応じた内部回路３１〜３３を備えた半導体装置の設計処理において、各内部回路３１〜３３が接続された電源パッド４１ａ，４１ｂ，４４ａ，４４ｂ，４７ａ，４７ｂ間の寄生容量値を算出し、この寄生容量値とライブラリ２６に格納されている容量しきい値とを比較する。そして、設計装置１１は、寄生容量値が容量しきい値の範囲内の場合は、その寄生容量値の内部回路３２を電源分離するようにした。その結果、内部回路３２の寄生容量に起因し、寄生容量から保護回路４６に逆流する電流量を少なくすることで、保護回路４６が破損し難くなり、サージ電圧に対する保護回路４６の耐圧を高くすることができる。

設計方法の概略を示すフローチャートである。 設計装置の概略構成図である。 ＬＳＩ（半導体装置）の概略平面図である。 （ａ）（ｂ）は電源分離処理の説明図である。 （ａ）（ｂ）は電源分離処理の説明図である。 （ａ）（ｂ）はシミュレーションの結果を示す説明図である。 （ａ）（ｂ）はシミュレーションの結果を示す説明図である。 （ａ）（ｂ）はシミュレーションの結果を示す説明図である。 デバイスシミュレーションの結果を示す説明図である。 （ａ）は半導体装置の説明図、（ｂ）は保護回路の回路図である。

符号の説明

１１ 設計装置
２６ ライブラリ
３０ 半導体装置
３１〜３３ 内部回路
４４ａ 第１電源パッド
４４ｂ 第２電源パッド
４５ａ 第１電源配線
４５ｂ 第２電源配線
４６ 保護回路

Claims (8)

1. 第１電源端子と第２電源端子間に接続され、前記第１電源端子に接続された第１電源配線を介して第１電源電圧が供給され、前記第２電源端子に接続された第２電源配線を介して第２電源電圧が供給される内部回路と、前記内部回路と並列に接続され、前記内部回路に対する静電気放電の発生時に導通してサージ電流から前記内部回路を保護する保護回路と、を備えた半導体装置の設計方法であって、
   前記第１電源端子と前記第２電源端子との間の寄生容量値を算出し、
   前記寄生容量値が所定の容量しきい値よりも小さくなるように前記内部回路を電源分離する、
   ことを特徴とする半導体装置の設計方法。
2. 第１電源端子と第２電源端子間に接続され、前記第１電源端子に接続された第１電源配線を介して第１電源電圧が供給され、前記第２電源端子に接続された第２電源配線を介して第２電源電圧が供給される内部回路と、前記内部回路と並列に接続され、前記内部回路に対する静電気放電の発生時に導通してサージ電流から前記内部回路を保護する保護回路と、を備えた半導体装置の設計方法であって、
   前記第１電源端子と前記第２電源端子との間の寄生容量値を算出し、
   前記寄生容量値と容量しきい値とを比較し、
   比較結果に基づいて、前記容量しきい値により設定される範囲内の寄生容量値の内部回路を電源分離する、
   ことを特徴とする半導体装置の設計方法。
3. 前記保護回路は、前記第１電源配線と前記第２電源配線とにそれぞれソースとドレインとが接続され、ゲートが低電位電圧が供給される電源配線に接続されたＮチャネルＭＯＳトランジスタからなる電源クランプ回路であり、
   前記容量しきい値は、前記第１電源端子及び前記第２電源端子に印加される前記サージ電流により前記ＮチャネルＭＯＳトランジスタの寄生バイポーラトランジスタに流れる電流量と、該寄生バイポーラトランジスタの特性とに基づいて設定されてなる、
   ことを特徴とする請求項１又は２に記載の半導体装置の設計方法。
4. 第１電源端子と第２電源端子間に接続され、前記第１電源端子に接続された第１電源配線を介して第１電源電圧が供給され、前記第２電源端子に接続された第２電源配線を介して第２電源電圧が供給される内部回路と、
   前記内部回路と並列に接続され、前記内部回路に対する静電気放電の発生時に導通してサージ電流から前記内部回路を保護する保護回路と、
   を備えた半導体装置であって、
   前記内部回路は、前記第１電源端子と前記第２電源端子との間の寄生容量値が所定の容量しきい値よりも小さくなるように電源分離されてなる、
   ことを特徴とする半導体装置。
5. 第１電源端子と第２電源端子間に接続され、前記第１電源端子に接続された第１電源配線を介して第１電源電圧が供給され、前記第２電源端子に接続された第２電源配線を介して第２電源電圧が供給される内部回路と、
   前記内部回路と並列に接続され、前記内部回路に対する静電気放電の発生時に導通してサージ電流から前記内部回路を保護する保護回路と、
   を備えた半導体装置であって、
   前記内部回路は、前記第１電源端子と前記第２電源端子との間の寄生容量値が、第１のしきい値よりも低い値か、又は前記第１のしきい値よりも高い第２のしきい値よりも高い値である、
   ことを特徴とする半導体装置。
6. 第１電源端子と第２電源端子間に接続され、前記第１電源端子に接続された第１電源配線を介して第１電源電圧が供給され、前記第２電源端子に接続された第２電源配線を介して第２電源電圧が供給される内部回路と、
   前記内部回路と並列に接続され、前記内部回路に対する静電気放電の発生時に導通してサージ電流から前記内部回路を保護する保護回路と、
   を備えた半導体装置であって、
   前記第１電源端子と前記第２電源端子の間の寄生容量値が、互いに異なる第１のしきい値と第２のしきい値の間の値を含まないように前記内部回路の構成が設定されてなる、
   ことを特徴とする半導体装置。
7. 前記保護回路は、前記第１電源配線と前記第２電源配線とにそれぞれソースとドレインとが接続され、ゲートが低電位電圧が供給される電源配線に接続されたＮチャネルＭＯＳトランジスタからなる電源クランプ回路である、
   ことを特徴とする請求項４〜６のうちの何れか１項に記載の半導体装置。
8. 前記容量しきい値は、前記第１電源端子及び前記第２電源端子に印加される前記サージ電流により前記ＮチャネルＭＯＳトランジスタの寄生バイポーラトランジスタに流れる電流量と、該寄生バイポーラトランジスタの特性とに基づいて設定されてなる、
   ことを特徴とする請求項７に記載の半導体装置。

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