WO2023281998A1 - 窒化物半導体装置 - Google Patents

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nitride semiconductor
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gate
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浩隆 大嶽
毅 舘
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Definitions

  • the present disclosure relates to nitride semiconductor devices.
  • HEMTs high electron mobility transistors
  • nitride semiconductors nitride semiconductors
  • a normally-off operation that cuts off a current path (channel) between the source and the drain at zero bias is required from the viewpoint of fail-safe.
  • Patent Document 1 discloses a cascode transistor in which an enhancement-type silicon MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) and a depression-type gallium nitride HEMT are connected in series.
  • an enhancement-type silicon MOSFET is combined to switch the depression-type gallium nitride HEMT, thereby realizing a normally-off operation.
  • a cascode transistor in which an enhancement-type silicon MOSFET and a depletion-type gallium nitride HEMT are connected in series, as described in Patent Document 1, has a relatively large temperature dependency of on-resistance. For example, as the operating temperature rises from room temperature to 150° C., the on-resistance of cascode transistors can more than double. Such an increase in on-resistance increases conduction loss and may lead to a further rise in chip temperature, so it is desirable to reduce the temperature dependence of on-resistance.
  • a nitride semiconductor device includes a depletion transistor including a first gate terminal, a first source terminal, and a first drain terminal, and a second gate terminal, a second source terminal, and a second drain terminal. and enhancement mode transistors.
  • the second drain terminal is connected to the first source terminal and the second source terminal is connected to the first gate terminal.
  • the depletion type transistor includes an electron transit layer made of a nitride semiconductor containing aluminum in a crystal composition, and a nitride semiconductor formed on the electron transit layer and containing aluminum having a composition larger than that of the electron transit layer. and a coated electron supply layer.
  • FIG. 1 is a schematic circuit diagram of an exemplary nitride semiconductor device according to one embodiment.
  • FIG. 2 is a schematic cross-sectional view of an exemplary depletion mode transistor according to one aspect of the disclosure.
  • FIG. 3 is a schematic cross-sectional view of an exemplary enhancement mode transistor according to one aspect of the present disclosure;
  • FIG. 4 is a schematic cross-sectional view of an exemplary depletion mode transistor according to another aspect of the disclosure.
  • FIG. 5 is a schematic circuit diagram showing an application example of the nitride semiconductor device of the present disclosure.
  • FIG. 6 is a schematic circuit diagram showing another application example of the nitride semiconductor device of the present disclosure.
  • FIG. 1 is a schematic circuit diagram of an exemplary nitride semiconductor device 10 according to one embodiment.
  • the nitride semiconductor device 10 includes a depletion mode transistor 20 and an enhancement mode transistor 30 .
  • Depletion mode transistor 20 includes a first gate terminal 22 , a first source terminal 24 and a first drain terminal 26 .
  • Enhancement mode transistor 30 includes a second gate terminal 32 , a second source terminal 34 and a second drain terminal 36 .
  • the second drain terminal 36 is connected to the first source terminal 24 and the second source terminal 34 is connected to the first gate terminal 22 . Therefore, nitride semiconductor device 10 is configured by cascode connection of depletion type transistor 20 and enhancement type transistor 30 . Enhancement type transistor 30 included in the cascode connection enables normally-off operation of nitride semiconductor device 10 .
  • the on-resistance of the nitride semiconductor device 10 configured by cascode-connecting the depletion-type transistor 20 and the enhancement-type transistor 30 corresponds to the sum of the on-resistance of the depletion-type transistor 20 and the on-resistance of the enhancement-type transistor 30 .
  • the temperature dependence of the on-resistance of the entire nitride semiconductor device 10 can be reduced by using the depletion type transistor 20 whose on-resistance has low temperature dependence.
  • FIG. 2 is a schematic cross-sectional view of an exemplary depletion mode transistor 20 according to one aspect of the present disclosure.
  • Depletion mode transistor 20 is, in one example, a nitride semiconductor-based high electron mobility transistor (HEMT).
  • the depletion type transistor 20 includes an electron transit layer 56 made of a nitride semiconductor containing aluminum in the crystal composition, and a nitride semiconductor formed on the electron transit layer 56 and containing aluminum having a composition larger than that of the electron transit layer 56. and a structured electron supply layer 58 .
  • the depletion type transistor 20 includes a substrate 52, a buffer layer 54 formed on the substrate 52, an electron transit layer 56 formed on the buffer layer 54, and an electron transit layer 56 formed on the An electron supply layer 58 may be included.
  • Substrate 52 may be formed of silicon (Si), aluminum nitride (AlN), aluminum oxide ( Al2O3 ) , or other substrate material.
  • the substrate 52 may be a Qromis' Substrate Technology (QST) substrate containing amorphous AlN and Si formed on the surface of the amorphous AlN.
  • QST Qromis' Substrate Technology
  • the thickness of the substrate 52 can be, for example, 200 ⁇ m or more and 1500 ⁇ m or less.
  • the Z direction of the mutually orthogonal XYZ axes shown in FIG. 2 is the direction orthogonal to the surface of the substrate 52 on which the device is formed. It should be noted that layer thicknesses referred to herein refer to dimensions along the Z-direction, unless explicitly stated otherwise.
  • the buffer layer 54 is located between the substrate 52 and the electron transit layer 56 and can be made of any material that can alleviate the lattice mismatch between the substrate 52 and the electron transit layer 56 .
  • the buffer layer 54 can include one or more nitride semiconductor layers, such as at least one of an aluminum gallium nitride (AlGaN) layer, an AlN layer, and graded AlGaN layers with different aluminum compositions. may contain.
  • the electron transit layer 56 is made of a nitride semiconductor containing aluminum in its crystal composition.
  • the expression "aluminum is included in the crystal composition” is intended to exclude configurations in which aluminum is included as a trace amount of impurity. In one example, "including aluminum in the crystal composition” means including at least 10% aluminum in the composition, but is not limited thereto.
  • the thickness of the electron transit layer 56 can be, for example, 300 nm or more and 400 nm or less. In one example, the electron transit layer 56 has a thickness of 350 nm.
  • the electron supply layer 58 is made of a nitride semiconductor containing aluminum with a composition larger than that of the electron transit layer 56 .
  • the electron supply layer 58 may have a thickness of 20 nm to 30 nm. In one example, electron supply layer 58 has a thickness of 25 nm.
  • the electron transit layer 56 and the electron supply layer 58 are composed of nitride semiconductors having different aluminum compositions and therefore different lattice constants.
  • the lattice-mismatched junction between the electron transit layer 56 and the electron supply layer 58 gives strain to the electron supply layer 58, and this strain causes electrons to spread two-dimensionally in the electron transit layer 56, that is, a two-dimensional electron gas.
  • (2DEG) 60 is induced.
  • the 2DEG 60 extends in the electron transit layer 56 at a position near the heterojunction interface between the electron transit layer 56 and the electron supply layer 58 (for example, a distance of several nanometers from the interface). This 2DEG 60 functions as a current path (channel) of the depletion type transistor 20 .
  • the electron supply layer 58 of the depletion mode transistor 20 can have a greater thickness than the later-described second electron supply layer 108 of the enhancement mode transistor 30 . As a result, it is possible to suppress the occurrence of current collapse in the depletion type transistor 20 .
  • the current collapse refers to a phenomenon in which when a high voltage is applied between the drain and source while the transistor is in the off state, the on-resistance increases when the transistor is next switched to the on state.
  • This can be attributed to the fact that electrons are trapped in crystal defects or layer interfaces inside the transistor, for example, in the electron transit layer or on the surface of the electron supply layer, and these electrons inhibit the generation of two-dimensional electron gas. Since the electron supply layer 58 of the depletion-type transistor 20 has a relatively large thickness, the surface of the electron supply layer 58 can be kept away from the 2DEG 60, so that current collapse can be suppressed.
  • Depletion mode transistor 20 further includes a gate insulating layer 62 formed over electron supply layer 58 , a source electrode 64 and a drain electrode 66 .
  • the gate insulating layer 62 can be made of any material that can insulate the electron supply layer 58 from the gate electrode 72, which will be described later.
  • gate insulating layer 62 may include at least one of silicon nitride (SiN) and AlN.
  • the gate insulating layer 62 can include a SiN layer and an AlN layer formed on the SiN layer.
  • the gate insulating layer 62 has a first opening 62A and a second opening 62B that expose the surface of the electron supply layer 58.
  • the source electrode 64 fills the first opening 62A and contacts the electron supply layer 58 through the first opening 62A.
  • the drain electrode 66 fills the second opening 62B and contacts the electron supply layer 58 through the second opening 62B.
  • Each of the source electrode 64 and the drain electrode 66 is formed of one or more metal layers (eg, a titanium (Ti) layer, a titanium nitride (TiN) layer, an aluminum (Al) layer, an aluminum silicon copper alloy (AlSiCu) layer, and a aluminum copper alloy (AlCu) layers, etc.).
  • each of source electrode 64 and drain electrode 66 includes a Ti layer, a TiN layer formed on the Ti layer, an AlCu layer formed on the TiN layer, and a TiN layer formed on the AlCu layer.
  • the source electrode 64 and the drain electrode 66 are in ohmic contact with the 2DEG 60 immediately below the electron supply layer 58 through the first opening 62A and the second opening 62B, respectively.
  • the depletion type transistor 20 includes a first passivation layer 68 covering the gate insulating layer 62, the source electrode 64 and the drain electrode 66, a second passivation layer 70 formed on the first passivation layer 68, and a gate electrode 72.
  • a first passivation layer 68 and a second passivation layer 70 partially cover the source electrode 64 and the drain electrode 66, respectively.
  • the first passivation layer 68 has an opening 68A that exposes the gate insulating layer 62 .
  • a second passivation layer 70 formed on the first passivation layer 68 has an opening 70A having a width along the X direction greater than that of the opening 68A. When viewed from above along the Z direction, the opening 68A is located inside the opening 70A. Also, the openings 68A and 70A are located closer to the source electrode 64 than the drain electrode 66 is.
  • the first passivation layer 68 and the second passivation layer 70 can be made of SiN. Although not shown, an AlN layer may be formed between the first passivation layer 68 and the second passivation layer 70 as an etching stop layer.
  • a gate electrode 72 is formed on the second passivation layer 70 and fills the openings 68A and 70A. Gate electrode 72 is in contact with gate insulating layer 62 through opening 68A and opening 70A.
  • the gate electrode 72 When viewed along the Z direction, the gate electrode 72 consists of a gate contact portion 72A formed in the region of the opening 68A and a first gate field plate portion 72B formed in a region of the opening 70A excluding the opening 68A. and a second gate field plate portion 72C formed in a region outside the opening 70A.
  • the second gate field plate portion 72C has a width greater than that of the opening 70A along the X direction. Therefore, second gate field plate portion 72C extends closer to source electrode 64 and drain electrode 66 than first gate field plate portion 72B. The second gate field plate portion 72C is separated from the source electrode 64 and the drain electrode 66. As shown in FIG.
  • the first gate field plate portion 72B and the second gate field plate portion 72C suppress electric field concentration particularly between the gate and the drain when the voltage between the gate and the source is zero and the voltage between the drain and the source is relatively high. work to
  • the first passivation layer 68 and/or the second passivation layer 68 under the first gate field plate portion 72B and the second gate field plate portion 72C.
  • An electric field is also applied to the two passivation layers 70 , and this electric field is higher the closer to the drain electrode 66 .
  • both the first passivation layer 68 and the second passivation layer 70 are provided under the second gate field plate portion 72C located relatively close to the drain electrode 66.
  • the thickness of the entire passivation layer is increased by the thickness of the second passivation layer 70, so that the dielectric breakdown resistance of the first passivation layer 68 and the second passivation layer 70 is improved. be able to.
  • the gate electrode 72, the source electrode 64, and the drain electrode 66 are connected to the first gate terminal 22, the first source terminal 24, and the first drain terminal 26 shown in FIG. 1, respectively.
  • the depletion-type transistor 20 includes the electron transit layer 56 made of a nitride semiconductor containing aluminum in the crystal composition, and the electron transit layer 56 formed on the electron transit layer 56 with aluminum having a composition larger than that of the electron transit layer 56. and an electron supply layer 58 made of a nitride semiconductor containing
  • the 2DEG 60 is less susceptible to the reduction in electron mobility due to lattice vibration and reduces the temperature dependence of the on-resistance, compared to the case where the electron transit layer 56 does not contain aluminum in the crystal composition. be able to.
  • GaN gallium nitride
  • the maximum rated voltage between the drain and the source of the depletion-type transistor 20 is the enhancement-type transistor. It may be greater than the maximum rated drain-to-source voltage of transistor 30 .
  • depletion mode transistor 20 can have a higher on-resistance than enhancement mode transistor 30 .
  • the depletion-type transistor 20 can have an on-resistance greater than ten times the on-resistance of the enhancement-type transistor 30. In such a case, the on-resistance of the nitride semiconductor device 10 is The ratio of on-resistance is 90% or more.
  • the maximum rated drain-source voltage of the depletion type transistor 20 may be 500V or higher, and the maximum rated drain-source voltage of the enhancement type transistor 30 may be 30V or higher. In one example, the maximum rated voltage between the drain and the source of the enhancement transistor 30 may be 100 V or less.
  • FIG. 3 is a schematic cross-sectional view of an exemplary enhancement-mode transistor 30 according to one aspect of the present disclosure, where enhancement-mode transistor 30 is a nitride semiconductor-based HEMT.
  • the enhancement-mode transistor 30 includes a substrate 102, a buffer layer 104 formed on the substrate 102, an electron transit layer 106 formed on the buffer layer 104, and an electron supply layer 108 formed on the electron transit layer 106.
  • Buffer layer 104 is also referred to as a second buffer layer to distinguish it from buffer layer 54 of depletion mode transistor 20 .
  • the electron transit layer 106 is also called a second electron transit layer to distinguish it from the electron transit layer 56 of the depletion type transistor 20 .
  • Electron supply layer 108 is also referred to as a second electron supply layer to distinguish it from electron supply layer 58 of depletion mode transistor 20 .
  • the substrate 102 can be made of silicon (Si), silicon carbide (SiC), GaN, sapphire, or other substrate materials.
  • substrate 102 is a Si substrate.
  • the substrate 102 of the enhancement-type transistor 30 may be made of the same material as the substrate 52 of the depletion-type transistor 20, or may be made of a material different from that of the substrate 52 of the depletion-type transistor 20.
  • each of substrate 52 and substrate 102 may be a Si substrate.
  • substrate 52 may be a semiconductor substrate comprising Al and substrate 102 may be a Si substrate.
  • the thickness of the substrate 102 can be, for example, 200 ⁇ m or more and 1500 ⁇ m or less.
  • the Z direction of the mutually orthogonal XYZ axes shown in FIG. 3 is the direction orthogonal to the surface of the substrate 102 on which the device is formed.
  • the buffer layer 104 is located between the substrate 102 and the electron transit layer 106 and can be made of any material that can alleviate the lattice mismatch between the substrate 102 and the electron transit layer 106 .
  • the buffer layer 104 may include one or more nitride semiconductor layers, and may include, for example, at least one of AlN layers, AlGaN layers, and graded AlGaN layers having different aluminum compositions.
  • the buffer layer 104 may be formed by a single AlN layer, a single AlGaN layer, a layer having an AlGaN/GaN superlattice structure, a layer having an AlN/AlGaN superlattice structure, or a layer having an AlN/GaN superlattice structure. may be configured.
  • the buffer layer 104 can include a first buffer layer that is an AlN layer formed on the substrate 102 and a second buffer layer that is an AlGaN layer formed on the AlN layer.
  • the first buffer layer may be, for example, an AlN layer having a thickness of 200 nm
  • the second buffer layer may have, for example, a structure in which multiple AlGaN layers are laminated.
  • an impurity may be introduced into a part of the buffer layer 104 to make it semi-insulating.
  • the impurity is, for example, carbon (C) or iron (Fe), and the impurity concentration can be, for example, 4 ⁇ 10 16 cm ⁇ 3 or higher.
  • the electron transit layer 106 is composed of a nitride semiconductor, and may be, for example, a GaN layer.
  • the electron transit layer 106 can be composed of a nitride semiconductor having a smaller bandgap than the electron transit layer 56 of the depletion type transistor 20 .
  • the thickness of the electron transit layer 106 can be, for example, 300 nm or more and 2 ⁇ m or less, and more preferably 300 nm or more and 400 nm or less. In one example, the electron transit layer 106 has a thickness of 350 nm.
  • an impurity may be introduced into a part of the electron transit layer 106 to make the electron transit layer 106 semi-insulating except for the surface layer region.
  • the impurity is, for example, C
  • the impurity concentration can be, for example, 1 ⁇ 10 19 cm ⁇ 3 or higher in peak concentration.
  • the electron transit layer 106 can include a plurality of GaN layers with different impurity concentrations, for example, a C-doped GaN layer and a non-doped GaN layer.
  • the C concentration in the C-doped GaN layer can be 9 ⁇ 10 18 cm ⁇ 3 or more and 9 ⁇ 10 19 cm ⁇ 3 or less.
  • the electron supply layer 108 is made of a nitride semiconductor having a bandgap larger than that of the electron transit layer 106, and may be an AlGaN layer, for example. Since the bandgap increases as the Al composition increases, the electron supply layer 108, which is an AlGaN layer, has a larger bandgap than the electron transit layer 106, which is a GaN layer.
  • the electron supply layer 108 can have a thickness of 5 nm to 20 nm. In one example, the electron supply layer 108 can have a thickness between 8 nm and 15 nm.
  • the electron transit layer 106 and the electron supply layer 108 are composed of nitride semiconductors having lattice constants different from each other.
  • the lattice-mismatched junction between the electron transit layer 106 and the electron supply layer 108 gives strain to the electron supply layer 108 , and this strain induces a two-dimensional electron gas (2DEG) 110 in the electron transit layer 106 .
  • the 2DEG 110 spreads in the electron transit layer 106 at a position close to the heterojunction interface between the electron transit layer 106 and the electron supply layer 108 (for example, a distance of several nanometers from the interface). This 2DEG 110 functions as a current path (channel) of the enhancement transistor 30 .
  • the enhancement-type transistor 30 covers the gate layer 112 formed on the electron supply layer 108, the gate electrode 114 formed on the gate layer 112, the electron supply layer 108, the gate layer 112, and the gate electrode 114, and A passivation layer 116 having a first opening 116A and a second opening 116B, a source electrode 118 in contact with the electron supply layer 108 through the first opening 116A, and a source electrode 118 in contact with the electron supply layer 108 through the second opening 116B. and a drain electrode 120 .
  • the gate layer 112 is formed on part of the electron supply layer 108 and is made of a nitride semiconductor containing acceptor-type impurities.
  • Gate layer 112 may be composed of any material having a smaller bandgap than electron supply layer 108, for example an AlGaN layer.
  • the gate layer 112 is a GaN layer (p-type GaN layer) doped with acceptor-type impurities.
  • Acceptor-type impurities can include at least one of zinc (Zn), magnesium (Mg), and carbon (C).
  • the maximum concentration of the acceptor-type impurity in the gate layer 112 is, for example, 7 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the gate layer 112 includes a bottom surface 112A in contact with the electron supply layer 108 and a top surface 112B opposite the bottom surface 112A.
  • Gate electrode 114 is formed on top surface 112B of gate layer 112 .
  • Gate layer 112 may have a rectangular, trapezoidal, or ridge-shaped cross section in the ZX plane in FIG.
  • the gate layer 112 includes a ridge portion 122 including an upper surface 112B on which the gate electrode 114 is formed, and two extension portions 124 and 126 (first extension portions) extending outside the ridge portion 122 in plan view. extension 124 and second extension 126).
  • planar view means viewing the enhancement transistor 30 from above along the Z direction.
  • the first extending portion 124 extends from the ridge portion 122 toward the first opening 116A in plan view.
  • the first extending portion 124 is separated from the first opening 116A.
  • the second extension portion 126 extends from the ridge portion 122 toward the second opening 116B in plan view.
  • the second extension 126 is spaced apart from the second opening 116B.
  • the ridge portion 122 is between the first extension portion 124 and the second extension portion 126 and is integrally formed with the first extension portion 124 and the second extension portion 126 . Due to the presence of the first extension 124 and the second extension 126, the bottom surface 112A of the gate layer 112 may have a larger area than the top surface 112B. In the example shown in FIG. 3, the second extension portion 126 extends longer toward the outside of the ridge portion 122 than the first extension portion 124 in plan view.
  • the ridge portion 122 corresponds to a relatively thick portion of the gate layer 112 and may have a thickness of 80 nm or more and 150 nm or less.
  • the thickness of the gate layer 112, particularly the ridge portion 122, can be determined by considering parameters including the gate threshold voltage.
  • gate layer 112 (ridge portion 122) has a thickness greater than 110 nm.
  • Each of the first extension portion 124 and the second extension portion 126 has a thickness smaller than the thickness of the ridge portion 122 . In one example, each of first extension 124 and second extension 126 has a thickness less than or equal to half the thickness of ridge 122 .
  • each of the first extension portion 124 and the second extension portion 126 is a flat portion having a substantially constant thickness.
  • substantially constant thickness means that the thickness is within a manufacturing variation (for example, 20%).
  • each of the first extension portion 124 and the second extension portion 126 may include a tapered portion having a thickness that tapers away from the ridge portion 122 in a region adjacent to the ridge portion 122, A region more than a predetermined distance away from the ridge 122 may include a flat portion having a substantially constant thickness.
  • the flat portion may have a thickness between 5 nm and 25 nm.
  • the gate electrode 114 is formed on the top surface 112B of the gate layer 112 . Since the ridge portion 122 includes the upper surface 112B of the gate layer 112, it can be said that the gate electrode 114 is formed on the ridge portion 122 of the gate layer 112.
  • the gate electrode 114 is composed of one or more metal layers, one example being a TiN layer. Alternatively, the gate electrode 114 may be composed of a first metal layer made of Ti and a second metal layer made of TiN provided on the first metal layer. The thickness of the gate electrode 114 may be, for example, 50 nm or more and 200 nm or less. Gate electrode 114 forms a Schottky junction with gate layer 112 .
  • the passivation layer 116 covers the electron supply layer 108, the gate layer 112, and the gate electrode 114, and has a first opening 116A and a second opening 116B. Each of the first opening 116A and the second opening 116B in the passivation layer 116 is spaced apart from the gate layer 112, and the gate layer 112 is located between the first opening 116A and the second opening 116B. More specifically, the gate layer 112 may be located between the first opening 116A and the second opening 116B and closer to the first opening 116A than the second opening 116B. Passivation layer 116 extends along the top surface of electron supply layer 108, the sides and top surface 112B of gate layer 112, and the sides and top surface of gate electrode 114, and thus has a non-flat surface.
  • the source electrode 118 and the drain electrode 120 can be composed of one or more metal layers (for example, any combination of Ti layer, TiN layer, Al layer, AlSiCu layer, AlCu layer, etc.). At least part of the source electrode 118 is filled in the first opening 116A. At least part of the drain electrode 120 is filled in the second opening 116B. The source electrode 118 and the drain electrode 120 are in ohmic contact with the 2DEG 110 immediately below the electron supply layer 108 through the first opening 116A and the second opening 116B, respectively.
  • the source electrode 118 includes a source contact portion 118A filling the first opening 116A and a source field plate portion 118B covering the passivation layer 116.
  • the source field plate portion 118B is continuous with the source contact portion 118A and is formed integrally with the source contact portion 118A.
  • the source field plate portion 118B includes an end portion 118C positioned between the second opening 116B and the gate layer 112 in plan view.
  • Source field plate portion 118B extends along the surface of passivation layer 116 from source contact portion 118A to end portion 118C toward drain electrode 120, but is spaced apart from drain electrode 120.
  • Source field plate portion 118B extends along the non-planar surface of passivation layer 116 and thus has a non-planar surface as well.
  • the source field plate portion 118B has a function of alleviating electric field concentration near the edge of the gate electrode 114 when a drain voltage is applied to the drain electrode 120 during a zero bias period in which no gate voltage is
  • the gate electrode 114, the source electrode 118 and the drain electrode 120 are connected to the second gate terminal 32, the second source terminal 34 and the second drain terminal 36 also shown in FIG. 1, respectively.
  • the enhancement-mode transistor 30 is a nitride semiconductor-based high electron mobility transistor (HEMT) as described above, the maximum rated voltage between the gate and source of the enhancement-mode transistor 30 can be 8V or higher.
  • HEMT high electron mobility transistor
  • enhancement mode transistor 30 is a nitride semiconductor based HEMT, but enhancement mode transistor 30 may be a silicon based metal oxide semiconductor field effect transistor (silicon MOSFET). Please understand that it is good. Enhancement mode transistor 30 may be selected from any suitable device that allows normally-off operation.
  • the temperature dependence of the on-resistance of the enhancement-type transistor 30 may be greater than that of the depletion-type transistor 20 .
  • the ratio of the on-resistance of the depletion-type transistor 20 to the on-resistance of the entire nitride semiconductor device 10 is relatively small (for example, less than 10%), and the effect on temperature dependence is sufficiently small.
  • Nitride semiconductor device 10 is configured by cascode connection of depletion type transistor 20 and enhancement type transistor 30 .
  • the on-resistance of nitride semiconductor device 10 configured by cascode-connecting depletion-type transistor 20 and enhancement-type transistor 30 corresponds to the sum of the on-resistance of depletion-type transistor 20 and the on-resistance of enhancement-type transistor 30 . Therefore, by using the depletion type transistor 20 whose on-resistance has low temperature dependence, it is possible to reduce the temperature dependence of the on-resistance of the entire nitride semiconductor device 10 while ensuring the normally-off operation.
  • the depletion type transistor 20 includes an electron transit layer 56 made of a nitride semiconductor containing aluminum in the crystal composition, and a nitride semiconductor formed on the electron transit layer 56 and containing aluminum having a composition larger than that of the electron transit layer 56. and a structured electron supply layer 58 .
  • the 2DEG 60 is less susceptible to the reduction in electron mobility due to lattice vibration and reduces the temperature dependence of the on-resistance, compared to the case where the electron transit layer 56 does not contain aluminum in the crystal composition. be able to.
  • the on-resistance of the depletion-type transistor 20 accounts for a large proportion of the on-resistance of the nitride semiconductor device 10, reducing the temperature dependence of the on-resistance of the depletion-type transistor 20 is It is effective in improving the temperature dependence of on-resistance.
  • the nitride semiconductor device 10 of the first embodiment has the following advantages.
  • the nitride semiconductor device 10 is configured by cascode-connecting a depletion-mode transistor 20 and an enhancement-mode transistor 30.
  • the depletion-mode transistor 20 has an electron transit layer 56 made of a nitride semiconductor containing aluminum in its crystal composition.
  • an electron supply layer 58 formed on the electron transit layer 56 and made of a nitride semiconductor containing aluminum having a composition larger than that of the electron transit layer 56 .
  • the 2DEG 60 generated in the depletion-type transistor 20 is less likely to be affected by the decrease in electron mobility due to lattice vibration, so the temperature dependence of the on-resistance of the depletion-type transistor 20 can be reduced. As a result, the temperature dependence of the on-resistance of the entire nitride semiconductor device 10 can be reduced while ensuring the normally-off operation.
  • the enhancement-type transistor 30 is formed on the second electron transit layer 106 made of a nitride semiconductor having a bandgap smaller than that of the electron transit layer 56 of the depletion-mode transistor 20 and the second electron transit layer 106. , a second electron supply layer 108 made of a nitride semiconductor having a bandgap larger than that of the second electron transit layer 106; and a nitride containing an acceptor-type impurity formed on a part of the second electron supply layer and a gate layer 112 composed of a semiconductor.
  • both the depletion type transistor 20 and the enhancement type transistor 30 are nitride semiconductor HEMTs that do not have a pn antiparallel diode, so good reverse recovery characteristics at high temperatures can be achieved.
  • the electron supply layer 58 of the depletion mode transistor 20 can have a greater thickness than the second electron supply layer 108 of the enhancement mode transistor 30; According to this configuration, in the depletion type transistor 20, the surface of the electron supply layer 58 can be kept away from the 2DEG 60, and the occurrence of current collapse can be suppressed.
  • the gate layer 112 includes the ridge portion 122 including the upper surface 112B on which the gate electrode 114 is formed, and the gate layer 112 extending outside the ridge portion 122 in a plan view and having a thickness of 1/2 or less of the thickness of the ridge portion 122. and extensions 126 (and/or 124) having
  • the area of the bottom surface 112A of the gate layer 112 can be increased by the extension portion 126 (and/or 124) as compared with the case where the gate layer 112 includes only the ridge portion 122.
  • the density of holes accumulated at the interface between the gate layer 112 and the electron supply layer 108 can be reduced, and leak current can be reduced.
  • the maximum rating of the voltage between the gate and the source of the enhancement type transistor 30 may be 8V or higher. According to this configuration, since the maximum rated voltage between the gate and the source of the enhancement-type transistor 30 to be gate-driven is relatively high, the reliability of the operation of the nitride semiconductor device 10 can be enhanced.
  • Each of the depletion mode transistor 20 and the enhancement mode transistor 30 may contain a Si substrate. According to this configuration, since each of depletion type transistor 20 and enhancement type transistor 30 is manufactured using a Si substrate, the manufacturing cost of nitride semiconductor device 10 can be reduced.
  • the enhancement mode transistor 30 may contain a Si substrate, and the depletion mode transistor 20 may contain a semiconductor substrate containing Al. According to this configuration, the depression-type transistor 20 is manufactured using a substrate having a relatively high rigidity. It is possible to form a thick film while suppressing the thickness.
  • the depletion mode transistor 20 may have a higher on-resistance than the enhancement mode transistor 30 . According to this configuration, the ON resistance of the depletion type transistor 20 accounts for a large proportion of the ON resistance of the nitride semiconductor device 10, so that the temperature dependency of the ON resistance of the nitride semiconductor device 10 is effectively reduced. be able to.
  • FIG. 4 is a schematic cross-sectional view of a depletion transistor 40 according to a modification.
  • the depletion type transistor 40 can be included in the nitride semiconductor device 10 instead of the depletion type transistor 20 shown in FIG. 3 to form a cascade connection.
  • the depletion-type transistor 40 includes a nitride semiconductor layer 202 containing donor-type impurities formed on the electron supply layer 58 .
  • the depletion type transistor 40 differs from the depletion type transistor 20 shown in FIG. 3 in that it includes a nitride semiconductor layer 202 between the electron supply layer 58 and the gate insulating layer 62 .
  • the same reference numerals are given to the same components as the depletion type transistor 20 shown in FIG. Further, in FIG. 4, detailed description of the same components as the depletion type transistor 20 will be omitted.
  • the nitride semiconductor layer 202 is formed on the electron supply layer 58 .
  • the nitride semiconductor layer 202 is composed of a nitride semiconductor containing donor-type impurities.
  • the nitride semiconductor layer 202 may be a GaN layer containing donor-type impurities.
  • nitride semiconductor layer 202 may be an AlGaN layer containing donor-type impurities.
  • the nitride semiconductor layer 202 has an opening 202A through which the electron supply layer 58 is exposed.
  • the opening 202A is formed within the region of the opening 70A when viewed from above along the Z direction.
  • the gate insulating layer 62 is formed on the nitride semiconductor layer 202 and along the opening 202A and the electron supply layer 58 exposed in the opening 202A. Opening 202 A is filled with gate insulating layer 62 and gate electrode 72 .
  • FIG. 5 is a schematic circuit diagram showing an application example of the nitride semiconductor device 10 of the present disclosure.
  • FIG. 5 shows an LLC type DC/DC converter 300 using the nitride semiconductor device 10 (see FIG. 1) of the present disclosure.
  • the DC/DC converter 300 is configured to convert a DC input voltage V in supplied from a DC input power supply 302 into a DC output voltage V out to power a load 304 (eg, battery).
  • the DC/DC converter 300 may include four nitride semiconductor devices 10 a , 10 b , 10 c , 10 d in full bridge configuration, a resonant inductor 306 and a resonant capacitor 308 .
  • Nitride semiconductor devices 10a, 10b, 10c, and 10d respectively correspond to nitride semiconductor device 10 (see FIG. 1) of the present disclosure.
  • Resonant inductor 306 and resonant capacitor 308 are connected to a node between nitride semiconductor devices 10a and 10b and a node between nitride semiconductor devices 10c and 10d, respectively.
  • the DC/DC converter 300 includes two nitride semiconductor devices 10 having a half-bridge configuration instead of the four nitride semiconductor devices 10a, 10b, 10c, and 10d having a full-bridge configuration. good too.
  • Nitride semiconductor devices 10a, 10b, 10c, and 10d are switched according to drive signals supplied from drive circuit 310 so as to convert DC input voltage Vin into AC voltage.
  • DC/DC converter 300 further includes a transformer 312 having a primary winding and a secondary winding, the AC voltage being supplied to the primary winding of transformer 312 .
  • the DC/DC converter 300 further includes rectifying elements 314 and 316 respectively connected to two ends of the secondary winding of the transformer 312 and a smoothing capacitor 318 connected to the center tap of the secondary winding of the transformer 312. contains.
  • the rectifying elements 314, 316 may be, for example, synchronous rectifying transistors or diodes. As shown in FIG. 5, when the rectifying elements 314, 316 are synchronous rectifying transistors, the rectifying elements 314, 316 can operate according to the signals S1, S2, respectively. As a result, the AC voltage output from the transformer 312 is rectified and smoothed to generate the DC output voltage Vout .
  • the depletion-type transistor 20 and/or the enhancement-type transistor 30 included in the nitride semiconductor device 10 are nitride semiconductor HEMTs, the nitride semiconductor device 10 has good reverse recovery characteristics, so that the DC loss is relatively small.
  • /DC converter 300 can be implemented.
  • FIG. 6 is a schematic circuit diagram showing another application example of the nitride semiconductor device 10 of the present disclosure.
  • FIG. 6 shows a totem-pole type power factor correction (PFC) circuit 400 using the nitride semiconductor device 10 (see FIG. 1) of the present disclosure.
  • the PFC circuit 400 is configured to improve the power factor by reducing the phase difference between the AC input voltage Vin supplied from the AC input power supply 402 and the input current.
  • an AC input voltage V in is converted to a DC output voltage V out to provide a DC output to load 404 .
  • the PFC circuit 400 may include an inductor 406 for boosting, four nitride semiconductor devices 10e, 10f, 10g, and 10h, and a smoothing capacitor 408.
  • Nitride semiconductor devices 10e, 10f, 10g, and 10h respectively correspond to nitride semiconductor device 10 (see FIG. 1) of the present disclosure.
  • Inductor 406 is connected to a node between nitride semiconductor device 10e and nitride semiconductor device 10f.
  • AC input power supply 402 is connected between inductor 406 and a node between nitride semiconductor devices 10g and 10h.
  • Nitride semiconductor devices 10e, 10f, 10g, and 10h are switched according to a drive signal supplied from drive circuit 410 in order to perform synchronous rectification.
  • the depletion type transistor 20 and/or the enhancement type transistor 30 included in the nitride semiconductor device 10 are nitride semiconductor HEMTs, the nitride semiconductor device 10 has good reverse recovery characteristics, so the loss is relatively small.
  • a PFC circuit 400 can be implemented.
  • the DC/DC converter 300 shown in FIG. 5 and the PFC circuit 400 shown in FIG. 6 can be applied to, for example, an on board charger (OBC).
  • OBC on board charger
  • the gate layer 112 may include only one of the first extension portion 124 and the second extension portion 126 .
  • the gate layer 112 may include the ridge portion 122 and the second extension portion 126 and not include the first extension portion 124 .
  • gate layer 112 may include ridge portion 122 and not first extension portion 124 and second extension portion 126 .
  • the gate electrode 114 is illustrated as being formed on a portion of the top surface 112B of the gate layer 112, the gate electrode 114 may be formed to cover the entire top surface 112B of the gate layer 112. .
  • the electron supply layer 58 of the depletion mode transistor 20 may have the same thickness as the second electron supply layer 108 of the enhancement mode transistor 30, or have a thickness less than the second electron supply layer 108; may be
  • the electron transit layer 56 may be laminated on the substrate 52 with the buffer layer 54 interposed therebetween, or may be laminated on the substrate 52 without the buffer layer 54 interposed therebetween.
  • the electron transit layer 106 may be laminated on the substrate 102 with the buffer layer 104 interposed therebetween, or may be laminated on the substrate 102 without the buffer layer 104 interposed therebetween.
  • the term “on” as used in this disclosure includes the meanings of “on” and “above” unless the context clearly indicates otherwise.
  • the phrase “a first layer is formed over a second layer” means that in some embodiments the first layer may be disposed directly on the second layer in contact with the second layer, but in other implementations The configuration contemplates that the first layer may be positioned above the second layer without contacting the second layer. That is, the term “on” does not exclude structures in which other layers are formed between the first and second layers.
  • the structure in which the electron supply layer 108 is formed on the electron transit layer 106 is a structure in which an intermediate layer is positioned between the electron supply layer 108 and the electron transit layer 106 in order to stably form the 2DEG 110. may contain
  • the Z direction used in the present disclosure does not necessarily have to be the vertical direction, nor does it have to match the vertical direction perfectly.
  • the Z directions "top” and “bottom” described herein are the vertical directions “top” and “bottom”. is not limited to
  • the X direction may be vertical, or the Y direction may be vertical.
  • a depletion mode transistor (20) comprising a first gate terminal (22), a first source terminal (24) and a first drain terminal (26); an enhancement mode transistor (30) comprising a second gate terminal (32), a second source terminal (34) and a second drain terminal (36); said second drain terminal (36) is connected to said first source terminal (24) and said second source terminal (34) is connected to said first gate terminal (22);
  • the depletion type transistor (20) is an electron transit layer (56) made of a nitride semiconductor containing aluminum in its crystal composition; an electron supply layer (58) formed on the electron transit layer (56) and made of a nitride semiconductor containing aluminum having a composition larger than that of the electron transit layer (56); Nitride semiconductor device.
  • the electron transit layer (56) is made of Al x Ga 1-x N
  • the electron supply layer (58) is formed of Al y Ga 1-y N; 0.1 ⁇ x ⁇ 0.2, 0.25 ⁇ y ⁇ 0.4, and x ⁇ y 1.
  • the enhancement type transistor (30) a second electron transit layer (106) made of a nitride semiconductor having a bandgap smaller than that of the electron transit layer (56) of the depletion type transistor (20); a second electron supply layer (108) formed on the second electron transit layer (106) and made of a nitride semiconductor having a bandgap larger than that of the second electron transit layer (106); and a gate layer (112) formed on a portion of the second electron supply layer (108) and made of a nitride semiconductor containing acceptor-type impurities.
  • the nitride semiconductor device as described.
  • the gate layer (112) has a thickness of 110 nm or more; the enhancement mode transistor (30) further comprising a gate electrode (114) forming a Schottky junction with the gate layer (112); 6.
  • the gate layer (112) comprises: a ridge portion (122) including a top surface (112B) on which the gate electrode (114) is formed; an extension (126) extending outside the ridge (122) in plan view and having a thickness of 1/2 or less of the thickness of the ridge,
  • each of said depletion type transistor (20) and said enhancement type transistor (30) further includes a Si substrate (52 or 102).
  • each of said depletion mode transistor (20) and said enhancement mode transistor (30) further comprising a buffer layer (54 or 104) formed on said Si substrate (52 or 102); 10 or 12.
  • the depletion mode transistor (20) further comprises a semiconductor substrate (52) comprising Al
  • the enhancement mode transistor (30) further comprises a Si substrate (102),
  • the electron transit layer (56) is formed on the Al-containing semiconductor substrate (52), 14.
  • the depletion mode transistor (20) further includes a buffer layer (54) formed on the Al-containing semiconductor substrate (52),
  • the enhancement mode transistor (30) further comprises a second buffer layer (104) formed on the Si substrate (102),
  • the electron transit layer (56) is laminated on the semiconductor substrate (52) containing Al via the buffer layer (54), 15.
  • Appendix 16 any one of Appendices 1 to 15, wherein the maximum rated drain-source voltage of the depletion mode transistor (20) is greater than the maximum rated drain-source voltage of the enhancement mode transistor (30)
  • the nitride semiconductor device as described.
  • the maximum rated drain-source voltage of the enhancement type transistor (30) is 30 V or higher, and the maximum rated drain-source voltage of the depletion type transistor (20) is 500 V or higher.
  • Appendices 1 to 16 The nitride semiconductor device according to any one of
  • Appendix 18 18. The nitride semiconductor device according to any one of Appendices 1 to 17, wherein the depletion type transistor (20) has a higher on-resistance than the enhancement type transistor (30).
  • Appendix 20 20.

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Abstract

窒化物半導体装置（１０）は、第１ゲート端子（２２）、第１ソース端子（２４）、および第１ドレイン端子（２６）を含むディプレッション型トランジスタ（２０）と、第２ゲート端子（３２）、第２ソース端子（３４）、および第２ドレイン端子（３６）を含むエンハンスメント型トランジスタ（３０）とを備えている。第２ドレイン端子（３６）は、第１ソース端子（２４）に接続され、第２ソース端子（３４）は、第１ゲート端子（２２）に接続されている。ディプレッション型トランジスタ（２０）は、アルミニウムを結晶組成に含む窒化物半導体によって構成された電子走行層と、電子走行層上に形成され、電子走行層よりも大きい組成のアルミニウムを含む窒化物半導体によって構成された電子供給層とを含んでいる。

Description

窒化物半導体装置
　本開示は、窒化物半導体装置に関する。
　現在、窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）の製品化が進んでいる。ＨＥＭＴをパワーデバイスに適用する場合、フェールセーフの観点から、ゼロバイアス時にソース・ドレイン間の電流経路（チャネル）を遮断するノーマリーオフ動作が求められる。
　特許文献１には、エンハンスメント型のシリコンＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）と、ディプレッション型の窒化ガリウムＨＥＭＴとが直列接続されたカスコードトランジスタが開示されている。特許文献１のカスコードトランジスタでは、ディプレッション型の窒化ガリウムＨＥＭＴをスイッチングするために、エンハンスメント型のシリコンＭＯＳＦＥＴが組み合わせられて、ノーマリーオフ動作を実現している。
特開２０１５－６１２６５号公報
　特許文献１に記載されるような、エンハンスメント型のシリコンＭＯＳＦＥＴと、ディプレッション型の窒化ガリウムＨＥＭＴとが直列接続されたカスコードトランジスタでは、オン抵抗の温度依存性が比較的大きい。例えば、動作温度が室温から１５０℃にまで上昇すると、カスコードトランジスタのオン抵抗は２倍以上に増加し得る。このようなオン抵抗の増加は、導通損失を増大させ、チップ温度のさらなる上昇を招く可能性があるため、オン抵抗の温度依存性を低減することが望ましい。
　本開示の一態様による窒化物半導体装置は、第１ゲート端子、第１ソース端子、および第１ドレイン端子を含むディプレッション型トランジスタと、第２ゲート端子、第２ソース端子、および第２ドレイン端子を含むエンハンスメント型トランジスタとを備えている。前記第２ドレイン端子は、前記第１ソース端子に接続され、前記第２ソース端子は、前記第１ゲート端子に接続されている。前記ディプレッション型トランジスタは、アルミニウムを結晶組成に含む窒化物半導体によって構成された電子走行層と、前記電子走行層上に形成され、前記電子走行層よりも大きい組成のアルミニウムを含む窒化物半導体によって構成された電子供給層とを含む。
　本開示の窒化物半導体装置によれば、オン抵抗の温度依存性を低減することができる。
図１は、一実施形態による例示的な窒化物半導体装置の概略回路図である。 図２は、本開示の一態様による例示的なディプレッション型トランジスタの概略断面図である。 図３は、本開示の一態様による例示的なエンハンスメント型トランジスタの概略断面図である。 図４は、本開示の他の態様による例示的なディプレッション型トランジスタの概略断面図である。 図５は、本開示の窒化物半導体装置の応用例を示す概略回路図である。 図６は、本開示の窒化物半導体装置の別の応用例を示す概略回路図である。
　以下、添付図面を参照して本開示の窒化物半導体装置の実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
　以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
　図１は、一実施形態による例示的な窒化物半導体装置１０の概略回路図である。窒化物半導体装置１０は、ディプレッション型（depletion mode）トランジスタ２０と、エンハンスメント型（enhancement mode）トランジスタ３０とを備えている。ディプレッション型トランジスタ２０は、第１ゲート端子２２、第１ソース端子２４、および第１ドレイン端子２６を含む。エンハンスメント型トランジスタ３０は、第２ゲート端子３２、第２ソース端子３４、および第２ドレイン端子３６を含む。第２ドレイン端子３６は、第１ソース端子２４に接続され、第２ソース端子３４は、第１ゲート端子２２に接続されている。したがって、窒化物半導体装置１０は、ディプレッション型トランジスタ２０およびエンハンスメント型トランジスタ３０のカスコード接続によって構成されている。カスコード接続に含まれるエンハンスメント型トランジスタ３０により、窒化物半導体装置１０のノーマリーオフ動作が可能となる。
　ディプレッション型トランジスタ２０およびエンハンスメント型トランジスタ３０のカスコード接続によって構成された窒化物半導体装置１０のオン抵抗は、ディプレッション型トランジスタ２０のオン抵抗と、エンハンスメント型トランジスタ３０のオン抵抗との合計に相当する。以下にさらに詳細に説明するように、オン抵抗の温度依存性が小さいディプレッション型トランジスタ２０を用いることにより、窒化物半導体装置１０全体のオン抵抗の温度依存性を低減することができる。
　図２は、本開示の一態様による例示的なディプレッション型トランジスタ２０の概略断面図である。ディプレッション型トランジスタ２０は、一例では、窒化物半導体ベースの高電子移動度トランジスタ（ＨＥＭＴ）である。ディプレッション型トランジスタ２０は、アルミニウムを結晶組成に含む窒化物半導体によって構成された電子走行層５６と、電子走行層５６上に形成され、電子走行層５６よりも大きい組成のアルミニウムを含む窒化物半導体によって構成された電子供給層５８とを含む。
　より詳細には、ディプレッション型トランジスタ２０は、基板５２と、基板５２上に形成されたバッファ層５４と、バッファ層５４上に形成された電子走行層５６と、電子走行層５６上に形成された電子供給層５８とを含むことができる。
　基板５２は、シリコン（Ｓｉ）、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、または他の基板材料で形成することができる。基板５２は、アモルファスＡｌＮと、アモルファスＡｌＮの表面に形成されたＳｉとを含むＱＳＴ（Qromis’ Substrate Technology）基板であってもよい。基板５２の厚さは、例えば２００μｍ以上１５００μｍ以下とすることができる。図２に示される互いに直交するＸＹＺ軸のＺ方向は、デバイスが形成される基板５２の面と直交する方向である。なお、本明細書において言及される層の厚さとは、明示的に別段の記載がない限り、Ｚ方向に沿った寸法を指す。
　バッファ層５４は、基板５２と電子走行層５６との間に位置し、基板５２と電子走行層５６との間の格子不整合を緩和することができる任意の材料によって構成され得る。バッファ層５４は、１つまたは複数の窒化物半導体層を含むことができ、例えば、窒化アルミニウムガリウム（ＡｌＧａＮ）層、ＡｌＮ層、および異なるアルミニウム組成を有するグレーテッドＡｌＧａＮ層のうちの少なくとも１つを含んでもよい。
　電子走行層５６は、アルミニウムを結晶組成に含む窒化物半導体によって構成されている。例えば、電子走行層５６は、ＡｌｘＧａ１－ｘＮから形成され、０．１＜ｘ＜０．２であってよい。一例では、ｘ＝０．１５である。本開示において、「アルミニウムを結晶組成に含む」という表現は、アルミニウムが、微量の不純物として含まれる構成を排除することを意図するものである。一例では、「アルミニウムを結晶組成に含む」とは、アルミニウムを少なくとも１０％の組成で含むことを意味するが、これに限定されない。電子走行層５６の厚さは、例えば、３００ｎｍ以上４００ｎｍ以下とすることができる。一例では、電子走行層５６の厚さは、３５０ｎｍである。
　電子供給層５８は、電子走行層５６よりも大きい組成のアルミニウムを含む窒化物半導体によって構成されている。例えば、電子供給層５８は、ＡｌｙＧａ１－ｙＮから形成され、０．２５＜ｙ＜０．４であってよい。一例では、ｙ＝０．３５である。電子供給層５８は電子走行層５６よりも大きい組成のアルミニウムを含むため、ｘ＜ｙである。また、アルミニウム組成が大きいほどバンドギャップが大きくなるため、電子供給層５８は、電子走行層５６よりも大きなバンドギャップを有している。電子供給層５８は、２０ｎｍ以上３０ｎｍ以下の厚さを有することができる。一例では、電子供給層５８は、２５ｎｍの厚さを有している。
　電子走行層５６と電子供給層５８とは、互いに異なるアルミニウム組成を有し、したがって異なる格子定数を有する窒化物半導体によって構成されている。電子走行層５６と電子供給層５８との格子不整合系の接合は、電子供給層５８に歪みを与え、この歪みが、電子走行層５６中に二次元状に広がる電子、すなわち二次元電子ガス（２ＤＥＧ）６０を誘起する。２ＤＥＧ６０は、電子走行層５６中、電子走行層５６と電子供給層５８とのヘテロ接合界面に近い位置（例えば、界面から数ｎｍ程度の距離）に広がっている。この２ＤＥＧ６０が、ディプレッション型トランジスタ２０の電流経路（チャネル）として機能する。
　ディプレッション型トランジスタ２０の電子供給層５８は、エンハンスメント型トランジスタ３０の後述する第２電子供給層１０８よりも大きな厚さを有することができる。これにより、ディプレッション型トランジスタ２０において、電流コラプスの発生を抑制することができる。
　なお、電流コラプスとは、トランジスタのオフ状態において、ドレイン・ソース間に高電圧が印加されると、次にトランジスタをオン状態にスイッチさせたときにオン抵抗が増大する現象を指す。これは、トランジスタ内部の結晶欠陥や層界面、例えば、電子走行層内、または電子供給層表面に電子がトラップされ、それらの電子が二次元電子ガスの発生を阻害することに起因し得る。ディプレッション型トランジスタ２０の電子供給層５８が比較的大きい厚さを有することにより、２ＤＥＧ６０から電子供給層５８の表面を遠ざけることができるため、電流コラプスの発生を抑制することが可能となる。
　ディプレッション型トランジスタ２０は、電子供給層５８上に形成されたゲート絶縁層６２と、ソース電極６４と、ドレイン電極６６とをさらに含む。
　ゲート絶縁層６２は、電子供給層５８と後述するゲート電極７２とを絶縁することができる任意の材料によって形成することができる。例えば、ゲート絶縁層６２は、窒化シリコン（ＳｉＮ）およびＡｌＮのうちの少なくとも一方を含んでいてよい。一例では、ゲート絶縁層６２は、ＳｉＮ層と、ＳｉＮ層上に形成されたＡｌＮ層とを含むことができる。
　ゲート絶縁層６２は、電子供給層５８の表面を露出させる第１開口６２Ａおよび第２開口６２Ｂを有している。ソース電極６４は、第１開口６２Ａを充填しており、第１開口６２Ａを介して電子供給層５８に接している。ドレイン電極６６は、第２開口６２Ｂを充填しており、第２開口６２Ｂを介して電子供給層５８に接している。
　ソース電極６４およびドレイン電極６６の各々は、１つまたは複数の金属層（例えば、チタン（Ｔｉ）層、窒化チタン（ＴｉＮ）層、アルミニウム（Ａｌ）層、アルミニウムシリコン銅合金（ＡｌＳｉＣｕ）層、およびアルミニウム銅合金（ＡｌＣｕ）層などの任意の組み合わせから成る）によって構成することができる。一例では、ソース電極６４およびドレイン電極６６の各々は、Ｔｉ層と、Ｔｉ層上に形成されたＴｉＮ層と、ＴｉＮ層上に形成されたＡｌＣｕ層と、ＡｌＣｕ層上に形成されたＴｉＮ層とを含むことができる。ソース電極６４およびドレイン電極６６は、それぞれ第１開口６２Ａおよび第２開口６２Ｂを介して電子供給層５８直下の２ＤＥＧ６０とオーミック接触している。
　ディプレッション型トランジスタ２０は、ゲート絶縁層６２、ソース電極６４、およびドレイン電極６６を覆う第１パッシベーション層６８と、第１パッシベーション層６８上に形成された第２パッシベーション層７０と、ゲート電極７２とをさらに含むことができる。第１パッシベーション層６８および第２パッシベーション層７０は、ソース電極６４およびドレイン電極６６の各々を部分的に覆っている。
　第１パッシベーション層６８は、ゲート絶縁層６２を露出する開口６８Ａを有している。第１パッシベーション層６８上に形成された第２パッシベーション層７０は、開口６８ＡよりもＸ方向に沿って大きい幅を有する開口７０Ａを有している。Ｚ方向に沿って上方から視た場合、開口６８Ａは、開口７０Ａの内側に位置している。また、開口６８Ａおよび開口７０Ａは、ドレイン電極６６よりもソース電極６４の近くに位置している。
　第１パッシベーション層６８および第２パッシベーション層７０は、ＳｉＮによって構成することができる。図示を省略するが、第１パッシベーション層６８と第２パッシベーション層７０との間にエッチングストップ層としてＡｌＮ層が形成されていてもよい。
　ゲート電極７２は、第２パッシベーション層７０上に形成されるとともに、開口６８Ａおよび開口７０Ａを充填している。ゲート電極７２は、開口６８Ａおよび開口７０Ａを介してゲート絶縁層６２に接している。
　Ｚ方向に沿って視た場合、ゲート電極７２は、開口６８Ａの領域に形成されたゲートコンタクト部７２Ａと、開口７０Ａの領域から開口６８Ａを除いた領域に形成された第１ゲートフィールドプレート部７２Ｂと、開口７０Ａよりも外側の領域に形成された第２ゲートフィールドプレート部７２Ｃとを含むことができる。
　第２ゲートフィールドプレート部７２Ｃは、Ｘ方向に沿って開口７０Ａよりも大きな幅を有している。したがって、第２ゲートフィールドプレート部７２Ｃは、第１ゲートフィールドプレート部７２Ｂと比較して、ソース電極６４およびドレイン電極６６の近くまで延びている。なお、第２ゲートフィールドプレート部７２Ｃは、ソース電極６４およびドレイン電極６６からは離間されている。
　第１ゲートフィールドプレート部７２Ｂおよび第２ゲートフィールドプレート部７２Ｃは、ゲート・ソース間電圧がゼロであり、かつドレイン・ソース間電圧が比較的高い場合に、特にゲート・ドレイン間の電界集中を抑制する働きをする。
　ゲート・ソース間電圧がゼロであり、かつドレイン・ソース間電圧が比較的高い場合、第１ゲートフィールドプレート部７２Ｂおよび第２ゲートフィールドプレート部７２Ｃの下にある第１パッシベーション層６８および／または第２パッシベーション層７０にも電界がかかり、この電界は、ドレイン電極６６に近いほど高くなる。
　図２の例では、ドレイン電極６６の比較的近くに位置する第２ゲートフィールドプレート部７２Ｃの下には、第１パッシベーション層６８および第２パッシベーション層７０の両方が設けられている。第２ゲートフィールドプレート部７２Ｃの下において、第２パッシベーション層７０の厚さの分だけパッシベーション層全体の厚さが増えるため、第１パッシベーション層６８および第２パッシベーション層７０の絶縁破壊耐性を向上させることができる。
　ゲート電極７２、ソース電極６４、およびドレイン電極６６は、図１にも示した第１ゲート端子２２、第１ソース端子２４、および第１ドレイン端子２６にそれぞれ接続されている。
　以上説明したように、ディプレッション型トランジスタ２０は、アルミニウムを結晶組成に含む窒化物半導体によって構成された電子走行層５６と、電子走行層５６上に形成され、電子走行層５６よりも大きい組成のアルミニウムを含む窒化物半導体によって構成された電子供給層５８とを含んでいる。この構成によれば、電子走行層５６がアルミニウムを結晶組成に含まない場合と比較して、２ＤＥＧ６０は、格子振動による電子移動度低下の影響を受けにくくなり、オン抵抗の温度依存性を低減することができる。例えば窒化ガリウム（ＧａＮ）層が電子走行層として用いられたＧａＮチャネルＨＥＭＴと比較して、ディプレッション型トランジスタ２０のオン抵抗の温度依存性は小さい。
　ノーマリーオフ動作をエンハンスメント型トランジスタ３０によって保証しつつ、窒化物半導体装置１０の耐圧をディプレッション型トランジスタ２０によって向上させるという観点から、ディプレッション型トランジスタ２０のドレイン・ソース間電圧の最大定格は、エンハンスメント型トランジスタ３０のドレイン・ソース間電圧の最大定格よりも大きくてよい。同様の観点から、ディプレッション型トランジスタ２０は、エンハンスメント型トランジスタ３０よりも大きいオン抵抗を有することができる。例えば、ディプレッション型トランジスタ２０は、エンハンスメント型トランジスタ３０のオン抵抗の１０倍よりも大きいオン抵抗を有することができ、このような場合、窒化物半導体装置１０のオン抵抗のうち、ディプレッション型トランジスタ２０のオン抵抗の占める割合は、９０％以上である。
　一例では、ディプレッション型トランジスタ２０のドレイン・ソース間電圧の最大定格は、５００Ｖ以上であり、エンハンスメント型トランジスタ３０のドレイン・ソース間電圧の最大定格は、３０Ｖ以上であってよい。また、一例では、エンハンスメント型トランジスタ３０のドレイン・ソース間電圧の最大定格は、１００Ｖ以下であってよい。
　図３は、本開示の一態様による例示的なエンハンスメント型トランジスタ３０の概略断面図であり、ここでは、エンハンスメント型トランジスタ３０は、窒化物半導体ベースのＨＥＭＴである。
　エンハンスメント型トランジスタ３０は、基板１０２と、基板１０２上に形成されたバッファ層１０４と、バッファ層１０４上に形成された電子走行層１０６と、電子走行層１０６上に形成された電子供給層１０８とを含むことができる。バッファ層１０４は、ディプレッション型トランジスタ２０のバッファ層５４と区別するため、第２バッファ層とも呼ばれる。電子走行層１０６は、ディプレッション型トランジスタ２０の電子走行層５６と区別するために、第２電子走行層とも呼ばれる。電子供給層１０８は、ディプレッション型トランジスタ２０の電子供給層５８と区別するために、第２電子供給層とも呼ばれる。
　基板１０２は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、ＧａＮ、サファイア、または他の基板材料で形成することができる。一例では、基板１０２は、Ｓｉ基板である。
　なお、エンハンスメント型トランジスタ３０の基板１０２は、ディプレッション型トランジスタ２０の基板５２と同じ材料で形成されていてもよく、あるいは、ディプレッション型トランジスタ２０の基板５２とは異なる材料で形成されていてもよい。基板５２および基板１０２が同じ材料で形成される一例では、基板５２および基板１０２の各々は、Ｓｉ基板であってよい。基板５２および基板１０２が異なる材料で形成される別の例では、基板５２は、Ａｌを含む半導体基板であり、基板１０２は、Ｓｉ基板であってよい。
　基板１０２の厚さは、例えば２００μｍ以上１５００μｍ以下とすることができる。図３に示される互いに直交するＸＹＺ軸のＺ方向は、デバイスが形成される基板１０２の面と直交する方向である。
　バッファ層１０４は、基板１０２と電子走行層１０６との間に位置し、基板１０２と電子走行層１０６との間の格子不整合を緩和することができる任意の材料によって構成され得る。バッファ層１０４は、１つまたは複数の窒化物半導体層を含むことができ、例えば、ＡｌＮ層、ＡｌＧａＮ層、および異なるアルミニウム組成を有するグレーテッドＡｌＧａＮ層のうちの少なくとも１つを含んでもよい。例えば、バッファ層１０４は、単一のＡｌＮ層、単一のＡｌＧａＮ層、ＡｌＧａＮ／ＧａＮ超格子構造を有する層、ＡｌＮ／ＡｌＧａＮ超格子構造を有する層、またはＡｌＮ／ＧａＮ超格子構造を有する層によって構成されてもよい。
　一例において、バッファ層１０４は、基板１０２上に形成されたＡｌＮ層である第１バッファ層と、ＡｌＮ層上に形成されたＡｌＧａＮ層である第２バッファ層を含むことができる。第１バッファ層は、例えば、２００ｎｍの厚さを有するＡｌＮ層であってよく、第２バッファ層は、例えば、複数のＡｌＧａＮ層が積層された構造を有していてもよい。なお、バッファ層１０４におけるリーク電流を抑制するために、バッファ層１０４の一部に不純物を導入して半絶縁性にしてもよい。その場合、不純物は、例えば炭素（Ｃ）または鉄（Ｆｅ）であり、不純物の濃度は、例えば４×１０１６ｃｍ－３以上とすることができる。
　電子走行層１０６は、窒化物半導体によって構成されており、例えば、ＧａＮ層であってよい。電子走行層１０６は、ディプレッション型トランジスタ２０の電子走行層５６よりも小さなバンドギャップを有する窒化物半導体によって構成することができる。電子走行層１０６の厚さは、例えば、３００ｎｍ以上２μｍ以下とすることができ、より好ましくは、３００ｎｍ以上４００ｎｍ以下であってよい。一例では、電子走行層１０６の厚さは、３５０ｎｍである。
　なお、電子走行層１０６におけるリーク電流を抑制するために、電子走行層１０６の一部に不純物を導入して電子走行層１０６の表層領域以外を半絶縁性にしてもよい。その場合、不純物は、例えばＣであり、不純物の濃度は、例えばピーク濃度で１×１０１９ｃｍ－３以上とすることができる。すなわち、電子走行層１０６は、不純物濃度の異なる複数のＧａＮ層、一例では、ＣドープＧａＮ層と、ノンドープＧａＮ層とを含むことができる。ＣドープＧａＮ層中のＣ濃度は、９×１０１８ｃｍ－３以上９×１０１９ｃｍ－３以下とすることができる。
　電子供給層１０８は、電子走行層１０６よりも大きなバンドギャップを有する窒化物半導体によって構成されており、例えば、ＡｌＧａＮ層であってよい。Ａｌ組成が大きいほどバンドギャップが大きくなるため、ＡｌＧａＮ層である電子供給層１０８は、ＧａＮ層である電子走行層１０６よりも大きなバンドギャップを有している。一例においては、電子供給層１０８は、ＡｌｚＧａ１－ｚＮによって構成され、ｚは０．１＜ｚ＜０．４であり、より好ましくは、０．２＜ｚ＜０．３である。一例では、ｚ＝０．２５である。電子供給層１０８は、５ｎｍ以上２０ｎｍ以下の厚さを有することができる。一例では、電子供給層１０８は、８ｎｍ以上１５ｎｍ以下の厚さを有することができる。
　電子走行層１０６と電子供給層１０８とは、互いに異なる格子定数を有する窒化物半導体によって構成されている。電子走行層１０６と電子供給層１０８との格子不整合系の接合は、電子供給層１０８に歪みを与え、この歪みが、電子走行層１０６中に二次元電子ガス（２ＤＥＧ）１１０を誘起する。２ＤＥＧ１１０は、電子走行層１０６中、電子走行層１０６と電子供給層１０８とのヘテロ接合界面に近い位置（例えば、界面から数ｎｍ程度の距離）に広がっている。この２ＤＥＧ１１０が、エンハンスメント型トランジスタ３０の電流経路（チャネル）として機能する。
　エンハンスメント型トランジスタ３０は、電子供給層１０８上に形成されたゲート層１１２と、ゲート層１１２上に形成されたゲート電極１１４と、電子供給層１０８、ゲート層１１２、およびゲート電極１１４を覆うとともに、第１開口１１６Ａおよび第２開口１１６Ｂを有するパッシベーション層１１６と、第１開口１１６Ａを介して電子供給層１０８に接しているソース電極１１８と、第２開口１１６Ｂを介して電子供給層１０８に接しているドレイン電極１２０とをさらに含む。
　ゲート層１１２は、電子供給層１０８の一部上に形成され、アクセプタ型不純物を含む窒化物半導体によって構成されている。ゲート層１１２は、例えばＡｌＧａＮ層である電子供給層１０８よりも小さなバンドギャップを有する任意の材料によって構成され得る。一例では、ゲート層１１２は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）である。アクセプタ型不純物は、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）、および炭素（Ｃ）のうちの少なくとも１つを含むことができる。ゲート層１１２中のアクセプタ型不純物の最大濃度は、一例では、７×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。
　ゲート層１１２は、電子供給層１０８に接している底面１１２Ａと、底面１１２Ａの反対側の上面１１２Ｂとを含む。ゲート電極１１４は、ゲート層１１２の上面１１２Ｂに形成される。ゲート層１１２は、図３におけるＺＸ平面において、矩形状、台形状、またはリッジ状の断面を有することができる。
　図３に示す例においては、ゲート層１１２は、ゲート電極１１４が形成される上面１１２Ｂを含むリッジ部１２２と、平面視でリッジ部１２２の外側に延びる２つの延在部１２４，１２６（第１延在部１２４および第２延在部１２６）を含んでいる。なお、平面視とは、Ｚ方向に沿って上方からエンハンスメント型トランジスタ３０を視ることを意味する。
　第１延在部１２４は、平面視でリッジ部１２２から第１開口１１６Ａに向けて延びている。第１延在部１２４は、第１開口１１６Ａからは離間されている。
　第２延在部１２６は、平面視でリッジ部１２２から第２開口１１６Ｂに向けて延びている。第２延在部１２６は、第２開口１１６Ｂからは離間されている。
　リッジ部１２２は、第１延在部１２４と第２延在部１２６との間にあり、第１延在部１２４および第２延在部１２６と一体に形成されている。第１延在部１２４および第２延在部１２６の存在により、ゲート層１１２の底面１１２Ａは、上面１１２Ｂよりも大きな面積を有していてもよい。図３に示す例では、第２延在部１２６は、第１延在部１２４よりも、平面視でリッジ部１２２の外側に向けて長く延びている。
　リッジ部１２２は、ゲート層１１２の比較的厚い部分に相当し、８０ｎｍ以上１５０ｎｍ以下の厚さを有することができる。ゲート層１１２、特にリッジ部１２２の厚さは、ゲート閾値電圧を含むパラメータを考慮して定めることができる。一例では、ゲート層１１２（リッジ部１２２）は、１１０ｎｍよりも大きい厚さを有している。
　第１延在部１２４および第２延在部１２６の各々は、リッジ部１２２の厚さよりも小さい厚さを有している。一例では、第１延在部１２４および第２延在部１２６の各々は、リッジ部１２２の厚さの１／２以下の厚さを有している。
　なお、図３に示す例においては、第１延在部１２４および第２延在部１２６の各々は、略一定の厚さを有する平坦な部分である。なお、本明細書において「略一定の厚さ」とは、厚さが製造上のばらつき（例えば、２０％）の範囲内にあることを指す。代替的に、第１延在部１２４および第２延在部１２６の各々は、リッジ部１２２に隣接する領域では、リッジ部１２２から遠ざかるほど漸減する厚さを有するテーパ部を含んでいてよく、リッジ部１２２から所定の距離を越えて離れた領域においては略一定の厚さを有する平坦部を含んでいてもよい。一例では、平坦部は、５ｎｍ以上２５ｎｍ以下の厚さを有していてもよい。
　ゲート電極１１４は、ゲート層１１２の上面１１２Ｂに形成されている。リッジ部１２２は、ゲート層１１２の上面１１２Ｂを含んでいるため、ゲート電極１１４は、ゲート層１１２のリッジ部１２２上に形成されているということもできる。ゲート電極１１４は、１つまたは複数の金属層によって構成されており、一例ではＴｉＮ層である。あるいは、ゲート電極１１４は、Ｔｉからなる第１金属層と、第１金属層上に設けられＴｉＮからなる第２金属層とによって構成されていてもよい。ゲート電極１１４の厚さは、例えば、５０ｎｍ以上２００ｎｍ以下であってよい。ゲート電極１１４は、ゲート層１１２とショットキー接合を形成している。
　パッシベーション層１１６は、電子供給層１０８、ゲート層１１２、およびゲート電極１１４を覆うとともに、第１開口１１６Ａおよび第２開口１１６Ｂを有している。パッシベーション層１１６の第１開口１１６Ａおよび第２開口１１６Ｂの各々は、ゲート層１１２から離間されており、ゲート層１１２は、第１開口１１６Ａと第２開口１１６Ｂとの間に位置している。より詳細には、ゲート層１１２は、第１開口１１６Ａと第２開口１１６Ｂとの間であって、第２開口１１６Ｂよりも第１開口１１６Ａに近い位置にあってよい。パッシベーション層１１６は、電子供給層１０８の上面と、ゲート層１１２の側面および上面１１２Ｂと、ゲート電極１１４の側面および上面とに沿って延びているため、非平坦な表面を有している。
　ソース電極１１８およびドレイン電極１２０は、１つまたは複数の金属層（例えば、Ｔｉ層、ＴｉＮ層、Ａｌ層、ＡｌＳｉＣｕ層、ＡｌＣｕ層などの任意の組み合わせから成る）によって構成することができる。ソース電極１１８の少なくとも一部は、第１開口１１６Ａ内に充填されている。ドレイン電極１２０の少なくとも一部は、第２開口１１６Ｂ内に充填されている。ソース電極１１８およびドレイン電極１２０は、それぞれ第１開口１１６Ａおよび第２開口１１６Ｂを介して電子供給層１０８直下の２ＤＥＧ１１０とオーミック接触している。
　ソース電極１１８は、第１開口１１６Ａに充填されたソースコンタクト部１１８Ａと、パッシベーション層１１６を覆うソースフィールドプレート部１１８Ｂとを含む。ソースフィールドプレート部１１８Ｂは、ソースコンタクト部１１８Ａと連続しており、ソースコンタクト部１１８Ａと一体に形成されている。ソースフィールドプレート部１１８Ｂは、平面視で第２開口１１６Ｂとゲート層１１２との間に位置する端部１１８Ｃを含む。ソースフィールドプレート部１１８Ｂは、パッシベーション層１１６の表面に沿って、ソースコンタクト部１１８Ａから端部１１８Ｃまで、ドレイン電極１２０に向かって延びているが、ドレイン電極１２０とは離間されている。ソースフィールドプレート部１１８Ｂは、パッシベーション層１１６の非平坦な表面に沿って延びているため、同様に非平坦な表面を有している。ソースフィールドプレート部１１８Ｂは、ゲート電極１１４にゲート電圧が印加されていないゼロバイアスの間にドレイン電極１２０にドレイン電圧が印加された場合に、ゲート電極１１４の端部近傍の電界集中を緩和する役割を果たしている。
　ゲート電極１１４、ソース電極１１８、およびドレイン電極１２０は、図１にも示した第２ゲート端子３２、第２ソース端子３４、および第２ドレイン端子３６にそれぞれ接続されている。
　エンハンスメント型トランジスタ３０が、上述のような窒化物半導体ベースの高電子移動度トランジスタ（ＨＥＭＴ）である場合、エンハンスメント型トランジスタ３０のゲート・ソース間電圧の最大定格を８Ｖ以上とすることができる。
　図３を参照して説明した例では、エンハンスメント型トランジスタ３０は窒化物半導体ベースのＨＥＭＴであるが、エンハンスメント型トランジスタ３０は、シリコンベースの金属酸化膜半導体電界効果トランジスタ（シリコンＭＯＳＦＥＴ）であってもよいことを理解されたい。エンハンスメント型トランジスタ３０は、ノーマリーオフ動作を可能にする任意の適切なデバイスから選択することができる。
　なお、エンハンスメント型トランジスタ３０のオン抵抗の温度依存性は、ディプレッション型トランジスタ２０よりも大きい可能性がある。しかしながら、窒化物半導体装置１０全体のオン抵抗に占めるディプレッション型トランジスタ２０のオン抵抗の割合は比較的小さく（例えば１０％未満）、温度依存性への影響は十分小さい。
　（作用）
　以下、本実施形態の窒化物半導体装置１０の作用について説明する。
　窒化物半導体装置１０は、ディプレッション型トランジスタ２０およびエンハンスメント型トランジスタ３０のカスコード接続によって構成されている。ディプレッション型トランジスタ２０およびエンハンスメント型トランジスタ３０のカスコード接続によって構成された窒化物半導体装置１０のオン抵抗は、ディプレッション型トランジスタ２０のオン抵抗と、エンハンスメント型トランジスタ３０のオン抵抗との合計に相当する。したがって、オン抵抗の温度依存性が小さいディプレッション型トランジスタ２０を用いることにより、ノーマリーオフ動作を保証しつつ、窒化物半導体装置１０全体のオン抵抗の温度依存性を低減することができる。
　ディプレッション型トランジスタ２０は、アルミニウムを結晶組成に含む窒化物半導体によって構成された電子走行層５６と、電子走行層５６上に形成され、電子走行層５６よりも大きい組成のアルミニウムを含む窒化物半導体によって構成された電子供給層５８とを含む。この構成によれば、電子走行層５６がアルミニウムを結晶組成に含まない場合と比較して、２ＤＥＧ６０は、格子振動による電子移動度低下の影響を受けにくくなり、オン抵抗の温度依存性を低減することができる。
　特に、窒化物半導体装置１０のオン抵抗のうち、ディプレッション型トランジスタ２０のオン抵抗が占める割合が大きい場合、ディプレッション型トランジスタ２０のオン抵抗の温度依存性を低減することは、窒化物半導体装置１０のオン抵抗の温度依存性の改善に効果的である。
　（効果）
　第１実施形態の窒化物半導体装置１０は、以下の利点を有する。
　（１）窒化物半導体装置１０は、ディプレッション型トランジスタ２０およびエンハンスメント型トランジスタ３０のカスコード接続によって構成され、ディプレッション型トランジスタ２０は、アルミニウムを結晶組成に含む窒化物半導体によって構成された電子走行層５６と、電子走行層５６上に形成され、電子走行層５６よりも大きい組成のアルミニウムを含む窒化物半導体によって構成された電子供給層５８とを含む。
　この構成によれば、ディプレッション型トランジスタ２０にて発生する２ＤＥＧ６０は、格子振動による電子移動度低下の影響を受けにくくなるため、ディプレッション型トランジスタ２０のオン抵抗の温度依存性を低減することができる。この結果、ノーマリーオフ動作を保証しつつ、窒化物半導体装置１０全体のオン抵抗の温度依存性を低減することができる。
　（２）エンハンスメント型トランジスタ３０は、ディプレッション型トランジスタ２０の電子走行層５６よりも小さなバンドギャップを有する窒化物半導体によって構成された第２電子走行層１０６と、第２電子走行層１０６上に形成され、第２電子走行層１０６よりも大きなバンドギャップを有する窒化物半導体によって構成された第２電子供給層１０８と、第２電子供給層１０８上の一部に形成され、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層１１２とを含むことができる。
　この構成によれば、ディプレッション型トランジスタ２０およびエンハンスメント型トランジスタ３０の両方が、ｐｎ逆並列ダイオードを持たない窒化物半導体ＨＥＭＴであるため、高温時の良好な逆回復特性を実現することができる。
　（３）ディプレッション型トランジスタ２０の電子供給層５８は、エンハンスメント型トランジスタ３０の第２電子供給層１０８よりも大きな厚さを有することができる。
　この構成によれば、ディプレッション型トランジスタ２０において、２ＤＥＧ６０から電子供給層５８の表面を遠ざけることができ、電流コラプスの発生を抑制することができる。
　（４）ゲート層１１２は、ゲート電極１１４が形成される上面１１２Ｂを含むリッジ部１２２と、平面視でリッジ部１２２の外側に延びるとともにリッジ部１２２の厚さの１／２以下の厚さを有する延在部１２６（および／または１２４）とを含むことができる。
　この構成によれば、ゲート層１１２がリッジ部１２２のみを含む場合と比較して、延在部１２６（および／または１２４）の分だけゲート層１１２の底面１１２Ａの面積を増加させることができる。この結果、ゲート層１１２と電子供給層１０８との界面に蓄積されるホール密度を低減して、リーク電流を低減することができる。
　（５）エンハンスメント型トランジスタ３０のゲート・ソース間電圧の最大定格は、８Ｖ以上であってよい。
　この構成によれば、ゲート駆動対象であるエンハンスメント型トランジスタ３０のゲート・ソース間電圧の最大定格が比較的高いため、窒化物半導体装置１０の動作の信頼性を高めることができる。
　（６）ディプレッション型トランジスタ２０およびエンハンスメント型トランジスタ３０の各々は、Ｓｉ基板を含んでいてもよい。
　この構成によれば、ディプレッション型トランジスタ２０およびエンハンスメント型トランジスタ３０の各々はＳｉ基板を用いて製造されるため、窒化物半導体装置１０の製造コストを低減することができる。
　（７）エンハンスメント型トランジスタ３０は、Ｓｉ基板を含み、ディプレッション型トランジスタ２０は、Ａｌを含む半導体基板を含んでいてもよい。
　この構成によれば、ディプレッション型トランジスタ２０が、比較的高い剛性を有する基板を用いて製造されるため、アルミニウムを結晶組成に含む窒化物半導体によって構成された電子走行層５６を、クラックの発生を抑制しながら厚く形成することが可能となる。
　（８）ディプレッション型トランジスタ２０は、エンハンスメント型トランジスタ３０よりも大きいオン抵抗を有していてよい。
　この構成によれば、窒化物半導体装置１０のオン抵抗のうち、ディプレッション型トランジスタ２０のオン抵抗が占める割合が大きくなるため、窒化物半導体装置１０のオン抵抗の温度依存性を効果的に低減することができる。
　［ディプレッション型トランジスタの変更例］
　図４は、変更例によるディプレッション型トランジスタ４０の概略断面図である。ディプレッション型トランジスタ４０は、図３に示すディプレッション型トランジスタ２０の代わりに窒化物半導体装置１０に含まれて、カスケード接続を構成することができる。
　ディプレッション型トランジスタ４０は、電子供給層５８上に形成された、ドナー型不純物を含む窒化物半導体層２０２を含んでいる。ディプレッション型トランジスタ４０は、電子供給層５８とゲート絶縁層６２との間に窒化物半導体層２０２を含むという点で、図３に示すディプレッション型トランジスタ２０と相違している。図４のディプレッション型トランジスタ４０において、図３に示すディプレッション型トランジスタ２０と同様の構成要素には同じ符号が付されている。また、図４において、ディプレッション型トランジスタ２０と同様な構成要素については詳細な説明を省略する。
　窒化物半導体層２０２は、電子供給層５８上に形成されている。窒化物半導体層２０２は、ドナー型不純物を含む窒化物半導体によって構成されている。一例では、窒化物半導体層２０２は、ドナー型不純物を含むＧａＮ層であってよい。別の例においては、窒化物半導体層２０２は、ドナー型不純物を含むＡｌＧａＮ層であってよい。
　窒化物半導体層２０２は、電子供給層５８を露出する開口２０２Ａを有している。開口２０２Ａは、Ｚ方向に沿って上方から視た場合、開口７０Ａの領域内に形成されている。ゲート絶縁層６２は、窒化物半導体層２０２上に形成されるとともに、開口２０２Ａおよび開口２０２Ａ内に露出された電子供給層５８に沿って形成されている。開口２０２Ａは、ゲート絶縁層６２およびゲート電極７２によって埋設されている。
　この構成によれば、２ＤＥＧ６０から窒化物半導体層２０２の表面を遠ざけることができるため、電流コラプスの発生を抑制することができる。
　［窒化物半導体装置の応用例］
　図５は、本開示の窒化物半導体装置１０の応用例を示す概略回路図である。図５には、本開示の窒化物半導体装置１０（図１参照）を用いたＬＬＣ方式のＤＣ／ＤＣコンバータ３００が示されている。ＤＣ／ＤＣコンバータ３００は、直流入力電源３０２から供給される直流入力電圧Ｖｉｎを直流出力電圧Ｖｏｕｔに変換して、負荷３０４（例えば、バッテリー）に電力を供給するように構成されている。
　ＤＣ／ＤＣコンバータ３００は、フルブリッジ構成の４つの窒化物半導体装置１０ａ，１０ｂ，１０ｃ，１０ｄと、共振インダクタ３０６と、共振コンデンサ３０８とを含んでいてよい。窒化物半導体装置１０ａ，１０ｂ，１０ｃ，１０ｄは、それぞれ本開示の窒化物半導体装置１０（図１参照）に対応している。共振インダクタ３０６および共振コンデンサ３０８は、窒化物半導体装置１０ａと窒化物半導体装置１０ｂとの間のノード、および窒化物半導体装置１０ｃと窒化物半導体装置１０ｄとの間のノードにそれぞれ接続されている。なお、別の例では、ＤＣ／ＤＣコンバータ３００は、フルブリッジ構成の４つの窒化物半導体装置１０ａ，１０ｂ，１０ｃ，１０ｄの代わりに、ハーフブリッジ構成の２つの窒化物半導体装置１０を含んでいてもよい。
　窒化物半導体装置１０ａ，１０ｂ，１０ｃ，１０ｄは、直流入力電圧Ｖｉｎを交流電圧に変換するように、駆動回路３１０から供給される駆動信号に応じてスイッチングされる。ＤＣ／ＤＣコンバータ３００は、一次巻線および二次巻線を有するトランス３１２をさらに含み、上記交流電圧が、トランス３１２の一次巻線に供給される。
　ＤＣ／ＤＣコンバータ３００は、トランス３１２の二次巻線の２つの端にそれぞれ接続された整流素子３１４，３１６と、トランス３１２の二次巻線のセンタータップに接続された平滑コンデンサ３１８とをさらに含んでいる。整流素子３１４，３１６は、例えば、同期整流トランジスタまたはダイオードであってよい。図５に示すように、整流素子３１４，３１６が同期整流トランジスタである場合、整流素子３１４，３１６は、それぞれ信号Ｓ１，Ｓ２に応じて動作することができる。この結果、トランス３１２から出力される交流電圧が整流および平滑化されて、直流出力電圧Ｖｏｕｔを生成することができる。
　窒化物半導体装置１０に含まれるディプレッション型トランジスタ２０および／またはエンハンスメント型トランジスタ３０が窒化物半導体ＨＥＭＴである場合、窒化物半導体装置１０は良好な逆回復特性を備えていため、損失が比較的小さいＤＣ／ＤＣコンバータ３００を実現することができる。
　図６は、本開示の窒化物半導体装置１０の別の応用例を示す概略回路図である。図６には、本開示の窒化物半導体装置１０（図１参照）を用いたトーテムポール型の力率改善（Power Factor Correction，ＰＦＣ）回路４００が示されている。ＰＦＣ回路４００は、交流入力電源４０２から供給される交流入力電圧Ｖｉｎと入力電流との位相差を低減して力率を向上させるように構成されている。ＰＦＣ回路４００では、負荷４０４にＤＣ出力を供給するために、交流入力電圧Ｖｉｎが直流出力電圧Ｖｏｕｔに変換される。
　ＰＦＣ回路４００は、昇圧のためのインダクタ４０６と、４つの窒化物半導体装置１０ｅ，１０ｆ，１０ｇ，１０ｈと、平滑コンデンサ４０８とを含んでいてよい。窒化物半導体装置１０ｅ，１０ｆ，１０ｇ，１０ｈは、それぞれ本開示の窒化物半導体装置１０（図１参照）に対応している。インダクタ４０６は、窒化物半導体装置１０ｅと窒化物半導体装置１０ｆとの間のノードに接続されている。交流入力電源４０２は、窒化物半導体装置１０ｇと窒化物半導体装置１０ｈとの間のノードと、インダクタ４０６との間に接続されている。窒化物半導体装置１０ｅ，１０ｆ，１０ｇ，１０ｈは、同期整流を行うために、駆動回路４１０から供給される駆動信号に応じてスイッチングされる。
　窒化物半導体装置１０に含まれるディプレッション型トランジスタ２０および／またはエンハンスメント型トランジスタ３０が窒化物半導体ＨＥＭＴである場合、窒化物半導体装置１０は良好な逆回復特性を備えているため、損失が比較的小さいＰＦＣ回路４００を実現することができる。
　図５に示すＤＣ／ＤＣコンバータ３００および図６に示すＰＦＣ回路４００は、例えばオンボードチャージャー（on board charger，ＯＢＣ）に適用することができる。
　［他の変更例］
　上記実施形態および変更例の各々は、以下のように変更して実施することができる。
　・ゲート層１１２は、リッジ部１２２に加えて、第１延在部１２４および第２延在部１２６のうちの一方のみを含んでいてもよい。例えば、ゲート層１１２は、リッジ部１２２と、第２延在部１２６とを含み、第１延在部１２４を含んでいなくてもよい。さらに別の例では、ゲート層１１２は、リッジ部１２２を含み、第１延在部１２４および第２延在部１２６を含んでいなくてもよい。
　・ゲート電極１１４は、ゲート層１１２の上面１１２Ｂの一部に形成されるように図示されているが、ゲート電極１１４は、ゲート層１１２の上面１１２Ｂのすべてを覆うように形成されていてもよい。
　・ディプレッション型トランジスタ２０の電子供給層５８は、エンハンスメント型トランジスタ３０の第２電子供給層１０８と同じ厚さを有していてもよく、または第２電子供給層１０８よりも小さい厚さを有していてもよい。
　・電子走行層５６は、バッファ層５４を介して基板５２上に積層されてもよく、あるいはバッファ層５４を介することなく、基板５２上に積層されてもよい。
　・電子走行層１０６は、バッファ層１０４を介して基板１０２上に積層されてもよく、あるいはバッファ層１０４を介することなく、基板１０２上に積層されてもよい。
　本明細書に記載の様々な例のうちの１つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。
　本明細書において、「ＡおよびＢのうちの少なくとも１つ」とは、「Ａのみ、または、Ｂのみ、または、ＡおよびＢの両方」を意味するものとして理解されるべきである。
　本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。例えば、電子供給層１０８が電子走行層１０６上に形成されている構造は、２ＤＥＧ１１０を安定して形成するために電子供給層１０８と電子走行層１０６との間に中間層が位置している構造を含んでいてもよい。
　本開示で使用される「垂直」、「水平」、「上方」、「下方」、「上」、「下」、「前方」、「後方」、「縦」、「横」、「左」、「右」、「前」、「後」などの方向を示す用語は、説明および図示された装置の特定の向きに依存する。本開示においては、様々な代替的な向きを想定することができ、したがって、これらの方向を示す用語は、狭義に解釈されるべきではない。
　例えば、本開示で使用されるＺ方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（例えば、図１に示される構造）は、本明細書で説明されるＺ方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ方向が鉛直方向であってもよく、またはＹ方向が鉛直方向であってもよい。
　［付記］
　本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
　（付記１）
　第１ゲート端子（２２）、第１ソース端子（２４）、および第１ドレイン端子（２６）を含むディプレッション型トランジスタ（２０）と、
　第２ゲート端子（３２）、第２ソース端子（３４）、および第２ドレイン端子（３６）を含むエンハンスメント型トランジスタ（３０）と
　を備え、
　前記第２ドレイン端子（３６）は、前記第１ソース端子（２４）に接続され、前記第２ソース端子（３４）は、前記第１ゲート端子（２２）に接続され、
　前記ディプレッション型トランジスタ（２０）は、
　アルミニウムを結晶組成に含む窒化物半導体によって構成された電子走行層（５６）と、
　前記電子走行層（５６）上に形成され、前記電子走行層（５６）よりも大きい組成のアルミニウムを含む窒化物半導体によって構成された電子供給層（５８）と
　を含む、
　窒化物半導体装置。
　（付記２）
　前記電子走行層（５６）は、ＡｌｘＧａ１－ｘＮから形成され、
　前記電子供給層（５８）は、ＡｌｙＧａ１－ｙＮから形成され、
　０．１＜ｘ＜０．２であり、０．２５＜ｙ＜０．４であり、ｘ＜ｙである、
　付記１に記載の窒化物半導体装置。
　（付記３）
　前記ディプレッション型トランジスタ（４０）は、前記電子供給層（５８）上に形成された、ドナー型不純物を含む窒化物半導体層（２０２）をさらに含む、付記１または２に記載の窒化物半導体装置。
　（付記４）
　前記エンハンスメント型トランジスタ（３０）は、
　前記ディプレッション型トランジスタ（２０）の前記電子走行層（５６）よりも小さなバンドギャップを有する窒化物半導体によって構成された第２電子走行層（１０６）と、
　前記第２電子走行層（１０６）上に形成され、前記第２電子走行層（１０６）よりも大きなバンドギャップを有する窒化物半導体によって構成された第２電子供給層（１０８）と、
　前記第２電子供給層（１０８）上の一部に形成され、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層（１１２）と
　を含む、付記１～３のうちのいずれか１つに記載の窒化物半導体装置。
　（付記５）
　前記ディプレッション型トランジスタ（２０）の前記電子供給層（５８）は、前記エンハンスメント型トランジスタ（３０）の前記第２電子供給層（１０８）よりも大きな厚さを有している、付記４に記載の窒化物半導体装置。
　（付記６）
　前記ゲート層（１１２）は、１１０ｎｍ以上の厚さを有し、
　前記エンハンスメント型トランジスタ（３０）は、前記ゲート層（１１２）とショットキー接合を形成するゲート電極（１１４）をさらに含む、
　付記４または５に記載の窒化物半導体装置。
　（付記７）
　前記ゲート層（１１２）は、
　前記ゲート電極（１１４）が形成される上面（１１２Ｂ）を含むリッジ部（１２２）と、
　平面視で前記リッジ部（１２２）の外側に延びるとともに前記リッジ部の厚さの１／２以下の厚さを有する延在部（１２６）と
　を含む、
　付記６に記載の窒化物半導体装置。
　（付記８）
　前記エンハンスメント型トランジスタ（３０）のゲート・ソース間電圧の最大定格は、８Ｖ以上である、付記４～７のうちのいずれか１つに記載の窒化物半導体装置。
　（付記９）
　前記エンハンスメント型トランジスタ（３０）は、シリコンＭＯＳＦＥＴである、付記１～３のうちのいずれか１つに記載の窒化物半導体装置。
　（付記１０）
　前記ディプレッション型トランジスタ（２０）および前記エンハンスメント型トランジスタ（３０）の各々は、Ｓｉ基板（５２または１０２）をさらに含む、付記１～９のうちのいずれか１つに記載の窒化物半導体装置。
　（付記１１）
　前記電子走行層（５６）および前記第２電子走行層（１０６）の各々は、前記Ｓｉ基板（５２または１０２）上に形成されている、付記１０に記載の窒化物半導体装置。
　（付記１２）
　前記ディプレッション型トランジスタ（２０）および前記エンハンスメント型トランジスタ（３０）の各々は、前記Ｓｉ基板（５２または１０２）上に形成されたバッファ層（５４または１０４）をさらに含み、
　前記電子走行層（５６）および前記第２電子走行層（１０６）の各々は、前記バッファ層（５４または１０４）を介して前記Ｓｉ基板（５２または１０２）上に積層されている、付記１０または１１に記載の窒化物半導体装置。
　（付記１３）
　前記ディプレッション型トランジスタ（２０）は、Ａｌを含む半導体基板（５２）をさらに含み、
　前記エンハンスメント型トランジスタ（３０）は、Ｓｉ基板（１０２）をさらに含む、
　付記１～９のうちのいずれか１つに記載の窒化物半導体装置。
　（付記１４）
　前記電子走行層（５６）は、前記Ａｌを含む半導体基板（５２）上に形成され、
　前記第２電子走行層（１０６）は、前記Ｓｉ基板（１０２）上に形成されている、付記１３に記載の窒化物半導体装置。
　（付記１５）
　前記ディプレッション型トランジスタ（２０）は、前記Ａｌを含む半導体基板（５２）上に形成されたバッファ層（５４）をさらに含み、
　前記エンハンスメント型トランジスタ（３０）は、前記Ｓｉ基板（１０２）上に形成された第２バッファ層（１０４）をさらに含み、
　前記電子走行層（５６）は、前記バッファ層（５４）を介して前記Ａｌを含む半導体基板（５２）上に積層され、
　前記第２電子走行層（１０６）は、前記第２バッファ層（１０４）を介して前記Ｓｉ基板（１０２）上に積層されている、付記１３または１４に記載の窒化物半導体装置。
　（付記１６）
　前記ディプレッション型トランジスタ（２０）のドレイン・ソース間電圧の最大定格は、前記エンハンスメント型トランジスタ（３０）のドレイン・ソース間電圧の最大定格よりも大きい、付記１～１５のうちのいずれか１つに記載の窒化物半導体装置。
　（付記１７）
　前記エンハンスメント型トランジスタ（３０）のドレイン・ソース間電圧の最大定格は、３０Ｖ以上であり、前記ディプレッション型トランジスタ（２０）のドレイン・ソース間電圧の最大定格は、５００Ｖ以上である、付記１～１６のうちのいずれか１つに記載の窒化物半導体装置。
　（付記１８）
　前記ディプレッション型トランジスタ（２０）は、前記エンハンスメント型トランジスタ（３０）よりも大きいオン抵抗を有している、付記１～１７のうちのいずれか１つに記載の窒化物半導体装置。
　（付記１９）
　前記ディプレッション型トランジスタ（２０）は、前記エンハンスメント型トランジスタ（３０）のオン抵抗の１０倍よりも大きいオン抵抗を有している、付記１～１８のうちのいずれか１つに記載の窒化物半導体装置。
　（付記２０）
　前記エンハンスメント型トランジスタ（３０）のドレイン・ソース間電圧の最大定格は、１００Ｖ以下である、付記１～１９のうちのいずれか１つに記載の窒化物半導体装置。
　以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
　１０…窒化物半導体装置
　２０，４０…ディプレッション型トランジスタ
　２２…第１ゲート端子
　２４…第１ソース端子
　２６…第１ドレイン端子
　３０…エンハンスメント型トランジスタ
　３２…第２ゲート端子
　３４…第２ソース端子
　３６…第２ドレイン端子
　５２，１０２…基板
　５４…バッファ層
　５６…電子走行層
　５８…電子供給層
　６０，１１０…２次元電子ガス（２ＤＥＧ）
　６２…ゲート絶縁層
　６２Ａ…第１開口
　６２Ｂ…第２開口
　６４，１１８…ソース電極
　６６，１２０…ドレイン電極
　６８…第１パッシベーション層
　６８Ａ…開口
　７０…第２パッシベーション層
　７０Ａ…開口
　７２…ゲート電極
　７２Ａ…ゲートコンタクト部
　７２Ｂ…第１ゲートフィールドプレート部
　７２Ｃ…第２ゲートフィールドプレート部
　１０４…（第２）バッファ層
　１０６…（第２）電子走行層
　１０８…（第２）電子供給層
　１１２…ゲート層
　１１２Ａ…底面
　１１２Ｂ…上面
　１１４…ゲート電極
　１１６…パッシベーション層
　１１６Ａ…第１開口
　１１６Ｂ…第２開口
　１１８Ａ…ソースコンタクト部
　１１８Ｂ…ソースフィールドプレート部
　１１８Ｃ…端部
　１２２…リッジ部
　１２４，１２６…延在部
　２０２…窒化物半導体層
　２０２Ａ…開口
　３００…ＤＣ／ＤＣコンバータ
　３０２…直流入力電源
　３０４…負荷
　３０６…共振インダクタ
　３０８…共振コンデンサ
　３１０…駆動回路
　３１２…トランス
　３１４，３１６…整流素子
　３１８…平滑コンデンサ
　４００…力率改善回路
　４０２…交流入力電源
　４０４…負荷
　４０６…インダクタ
　４０８…平滑コンデンサ
　４１０…駆動回路

Claims (16)

  1. 　第１ゲート端子、第１ソース端子、および第１ドレイン端子を含むディプレッション型トランジスタと、
    　第２ゲート端子、第２ソース端子、および第２ドレイン端子を含むエンハンスメント型トランジスタと
    　を備え、
    　前記第２ドレイン端子は、前記第１ソース端子に接続され、前記第２ソース端子は、前記第１ゲート端子に接続され、
    　前記ディプレッション型トランジスタは、
    　　アルミニウムを結晶組成に含む窒化物半導体によって構成された電子走行層と、
    　　前記電子走行層上に形成され、前記電子走行層よりも大きい組成のアルミニウムを含む窒化物半導体によって構成された電子供給層と
    　を含む、
    　窒化物半導体装置。
  2. 　前記電子走行層は、ＡｌｘＧａ１－ｘＮから形成され、
    　前記電子供給層は、ＡｌｙＧａ１－ｙＮから形成され、
    　０．１＜ｘ＜０．２であり、０．２５＜ｙ＜０．４であり、ｘ＜ｙである、
    　請求項１に記載の窒化物半導体装置。
  3. 　前記ディプレッション型トランジスタは、前記電子供給層上に形成された、ドナー型不純物を含む窒化物半導体層をさらに含む、請求項１または２に記載の窒化物半導体装置。
  4. 　前記エンハンスメント型トランジスタは、
    　前記ディプレッション型トランジスタの前記電子走行層よりも小さなバンドギャップを有する窒化物半導体によって構成された第２電子走行層と、
    　前記第２電子走行層上に形成され、前記第２電子走行層よりも大きなバンドギャップを有する窒化物半導体によって構成された第２電子供給層と、
    　前記第２電子供給層上の一部に形成され、アクセプタ型不純物を含む窒化物半導体によって構成されたゲート層と
    　を含む、請求項１～３のうちのいずれか一項に記載の窒化物半導体装置。
  5. 　前記ディプレッション型トランジスタの前記電子供給層は、前記エンハンスメント型トランジスタの前記第２電子供給層よりも大きな厚さを有している、請求項４に記載の窒化物半導体装置。
  6. 　前記ゲート層は、１１０ｎｍ以上の厚さを有し、
    　前記エンハンスメント型トランジスタは、前記ゲート層とショットキー接合を形成するゲート電極をさらに含む、
    　請求項４または５に記載の窒化物半導体装置。
  7. 　前記ゲート層は、
    　前記ゲート電極が形成される上面を含むリッジ部と、
    　平面視で前記リッジ部の外側に延びるとともに前記リッジ部の厚さの１／２以下の厚さを有する延在部と
    　を含む、
    　請求項６に記載の窒化物半導体装置。
  8. 　前記エンハンスメント型トランジスタのゲート・ソース間電圧の最大定格は、８Ｖ以上である、請求項４～７のうちのいずれか一項に記載の窒化物半導体装置。
  9. 　前記エンハンスメント型トランジスタは、シリコンＭＯＳＦＥＴである、請求項１～３のうちのいずれか一項に記載の窒化物半導体装置。
  10. 　前記ディプレッション型トランジスタおよび前記エンハンスメント型トランジスタの各々は、Ｓｉ基板をさらに含む、請求項１～９のうちのいずれか一項に記載の窒化物半導体装置。
  11. 　前記ディプレッション型トランジスタは、Ａｌを含む半導体基板をさらに含み、
    　前記エンハンスメント型トランジスタは、Ｓｉ基板をさらに含む、
    　請求項１～９のうちのいずれか一項に記載の窒化物半導体装置。
  12. 　前記ディプレッション型トランジスタのドレイン・ソース間電圧の最大定格は、前記エンハンスメント型トランジスタのドレイン・ソース間電圧の最大定格よりも大きい、請求項１～１１のうちのいずれか一項に記載の窒化物半導体装置。
  13. 　前記エンハンスメント型トランジスタのドレイン・ソース間電圧の最大定格は、３０Ｖ以上であり、前記ディプレッション型トランジスタのドレイン・ソース間電圧の最大定格は、５００Ｖ以上である、請求項１～１２のうちのいずれか一項に記載の窒化物半導体装置。
  14. 　前記ディプレッション型トランジスタは、前記エンハンスメント型トランジスタよりも大きいオン抵抗を有している、請求項１～１３のうちのいずれか一項に記載の窒化物半導体装置。
  15. 　前記ディプレッション型トランジスタは、前記エンハンスメント型トランジスタのオン抵抗の１０倍よりも大きいオン抵抗を有している、請求項１～１４のうちのいずれか一項に記載の窒化物半導体装置。
  16. 　前記エンハンスメント型トランジスタのドレイン・ソース間電圧の最大定格は、１００Ｖ以下である、請求項１～１５のうちのいずれか一項に記載の窒化物半導体装置。
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