WO2023233833A1 - 半導体イメージセンサ装置 - Google Patents
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Definitions
- the present invention relates to a semiconductor image sensor device for detecting charged particles such as ⁇ rays and ⁇ rays, and light (hereinafter referred to as charged particles or light) including X rays, ⁇ rays, and ultraviolet/infrared rays.
- charged particles or light including X rays, ⁇ rays, and ultraviolet/infrared rays.
- a semiconductor image sensor device generally includes a photodiode for detecting charged particles or light and a transistor element formed on the same semiconductor substrate.
- a device using an SOI (Silicon On Insulator) in which an insulating layer such as an oxide film called so-called BOX (Buried Oxide) is embedded in a silicon substrate is generally known.
- FIG. 4 is a cross-sectional view showing the basic configuration of a semiconductor image sensor device using an SOI layer.
- a photodiode for detecting charged particles and light is formed in a first silicon substrate 401, and a processing circuit including a transistor element for amplifying and processing the detected signal is formed in a second silicon substrate separated by a buried oxide film layer 403.
- a silicon layer 402 is formed.
- the photodiode is formed by irradiating a diffusion layer 404 formed on the lower surface of the buried oxide film layer 403 of the first silicon substrate 401 with phosphorus to a desired level. If ions are implanted in a certain amount to make it N type, it can be realized as a PN junction diode.
- reference numeral 405 indicates a gate electrode of a transistor element formed in the second silicon layer 402
- reference numeral 406 indicates an interlayer insulating film
- reference numeral 407 indicates a metal wiring.
- the depletion layer becomes 1 silicon substrate 401 and diffusion layer 404 . It extends along the interface between the buried oxide film layer 403 and the first silicon substrate 401. Since an interface state exists at the interface, a leakage current flows through this interface state, and this becomes a current in the dark (dark current) and deteriorates the sensor characteristics. Further, a high voltage is applied to the first silicon substrate 401 in order to increase the detection sensitivity of charged particles and light. In that case, the first silicon substrate 401 serves as the back gate of the transistor element formed in the second silicon layer 402, so the characteristics of the transistor element change depending on the applied voltage, and the processing circuit composed of the transistor element changes. malfunction occurs.
- Patent Documents 1 to 3 are known as prior art documents in which the above structural improvements have been made.
- FIG. 5 is a cross-sectional configuration diagram of a semiconductor device described in Patent Document 1, in which a photodiode and a transistor element are formed on the same semiconductor substrate with an insulating film interposed therebetween.
- a buried well (14) made of an impurity of a conductivity type opposite to that of a PN junction sense node (182) which is a photodiode (30) is formed under a transistor circuit (40).
- the backgate effect is suppressed by fixing the potential of the region that becomes the backgate.
- the buried well (14) is placed close to the photodiode (30) so that a depletion layer does not extend along the interface.
- the parasitic capacitance of the sense node (182) increases and the sensitivity of the photodiode (30) decreases. There are drawbacks.
- FIG. 6 is a cross-sectional configuration diagram of a semiconductor device described in Patent Document 2.
- the potential of the first buried well (114), which is formed under the transistor circuit (40) and serves as a back gate, is fixed to suppress the back gate effect.
- a region including the first buried well (114) is surrounded and separated by second buried wells (116, 118, 119) of a conductivity type opposite to that of the substrate (11). This increases the width of the depletion layer extending between the second buried well (116, 118, 119) and the first buried well (114), thereby reducing parasitic capacitance.
- the depletion layer of the photodiode (30) is formed so as to extend along the interface (151), so the dark current is not reduced and the depletion layer of the photodiode (30) is formed to extend along the interface (151). Since the conductivity types of the buried wells (116, 118, 119) are the same, carriers generated by the photoelectric effect in the photodiode (30) are transmitted not only to the sense node (232) but also to the second buried wells (116, 118, 119). 119) will also be absorbed. Therefore, there is a drawback that the sensitivity is reduced.
- FIG. 7 is a cross-sectional configuration diagram of a semiconductor device described in Patent Document 3.
- a support substrate (14) is formed on a support substrate (14) in contact with a first surface of a BOX layer (20) in contact with an SOI substrate (22) and a second surface opposite to the second surface of the BOX layer (20).
- a p-type electrode (24) provided in a second region different from the first region, and a part of the region formed on the support substrate (14) in contact with the second surface of the BOX layer (20),
- An n-type layer is provided between the second surface of the BOX layer (20) where the integrated layer (18) and the detection electrode (30) are provided and the support substrate (14), and forms a potential barrier.
- the depletion layer extending at the interface is suppressed to a minimum, and the back gate formed under the pixel circuit (50) can also be fixed at the potential of the hole integration layer (18), which is a buried well.
- current tends to leak from the hole accumulation layer (18) through the potential barrier layer (16) to the supporting substrate (14), and in order to prevent this, it is necessary to prevent impurities in the potential barrier layer (16). It is necessary to keep the concentration sufficiently high.
- the potential barrier layer (16) and the detection electrode (30) are of the same conductivity type, there is a possibility that leakage occurs between adjacent pixels.
- JP2013-69924A Japanese Patent Application Publication No. 2014-130920 JP 2019-106519 Publication
- the present invention has been made in view of the above-mentioned conventional technology, and it is possible to suppress the generation of leakage current due to interface states, and easily fully deplete the supporting substrate even if the restrictions on the applied voltage are relaxed.
- An object of the present invention is to provide a semiconductor image sensor device that does not reduce the sensitivity of a photodiode formed in a support substrate.
- FIG. 1 shows a semiconductor image sensor device of the present invention.
- the semiconductor image sensor device of the present invention includes an SOI layer (110) in which a MOS transistor element (114) constituting a pixel circuit is formed in contact with a first surface of an insulating layer (107); ) a silicon support substrate (101) having a first impurity concentration of a first conductivity type and on which a photodiode for detecting charged particles and light is formed in contact with a second surface opposite to the first surface of the substrate; In the area (P) corresponding to one pixel, which is laminated,
- a first position (A) that is in contact with the second surface of the insulating layer (107) and serves as a back gate of the MOS transistor element (114).
- a second buried well layer (102-2) having a first impurity concentration of a second conductivity type;
- the first buried well layer (102-1) is separated from the first buried well layer (102-1) by a predetermined distance in the first direction and the second direction, and is adjacent to the second buried well layer (102-2).
- a third buried well layer (103) having a second impurity concentration of the first conductivity type and formed so as to surround the first buried well layer (102-1) from both sides;
- iii Formed at a position deeper than the first buried well layer (102-1) and in contact with the bottom surfaces of the first buried well layer (102-1) and the third buried well layer (103). a fourth buried well layer (104) having a third impurity concentration of the first conductivity type;
- v forming a back diffusion layer (106) of the first conductivity type and having a fourth impurity concentration on the back side of the silicon support substrate (101); Between the contact diffusion layer (105) and the back diffusion layer (106) of the first buried well layer (102-1), there is a layer necessary for fully depleting the silicon supporting substrate (101). Applying a potential (V BB ), The contact diffusion layer (105) of the second buried well layer (102-2) transmits signals generated in the depletion layer of the silicon support substrate (101) upon detection of charged particles or light to the MOS transistor. It is characterized in that it is used as a means for transmitting information to the element (114).
- the first conductivity type is P type
- the first impurity concentration of the silicon support substrate (101) is 1 ⁇ 10 12 cm -3 to 1 ⁇ 10 14 in terms of dopant concentration. cm -3
- the second impurity concentration of the third buried well layer (103) is in the range of ion implantation energy of 110 to 150 eV and dose of 1 ⁇ 10 12 cm -2 to 5 ⁇ 10 13 cm -2
- the third impurity concentration of the fourth buried well layer (104) is determined within the range of ion implantation energy of 360 to 400 eV and dose of 1 ⁇ 10 12 cm ⁇ 2 to 5 ⁇ 10 13 cm ⁇ 2 .
- the fourth impurity concentration of the back diffusion layer (106) is higher than the third impurity concentration,
- the second conductivity type is N type
- the first impurity concentration of the first buried well layer (102-1) and the second buried well layer (102-2) is determined by an ion implantation energy of 280 to 320 eV
- the second impurity concentration of the contact diffusion layer (105) has a concentration determined in the range of a dose of 0.5 ⁇ 10 12 cm -2 to 5 ⁇ 10 13 cm -2 , an energy of 10 to 50 KeV, and a dose of 1 ⁇ 10 15 It is characterized by a concentration determined in the range of cm -2 to 1 ⁇ 10 16 cm -2 .
- the silicon support substrate (101) has a thickness of 700 to 800 ⁇ m
- the insulating layer (107) has a thickness of 10 to 200 nm
- the SOI layer (110) has a thickness of 10 to 800 ⁇ m. It is characterized by having a wavelength of 1000 nm.
- the area where the depletion layer is in contact with the interface between the silicon support substrate 101 and the insulating layer 107 should be about 7% of the normal structure shown in FIG. is possible, and the dark current can also be reduced to about 7%. Furthermore, all the electrons generated in the depletion layer formed in the silicon support substrate 101 by the photodiode can be collected into the second buried well layer 102-2, which serves as a detection node, so that a highly sensitive sensor can be obtained.
- the second buried well layer 102-2 that suppresses the formation of a surface depletion layer can also be used as an electrode that can suppress the back gate effect of the MOS transistor element 114, thereby ensuring stable operation.
- the generation of leakage current due to interface states is suppressed, and the support substrate can be easily fully depleted even if the applied voltage is relaxed, reducing the sensitivity of the photodiode formed in the support substrate. Therefore, it is possible to realize a semiconductor image sensor device with no problem.
- FIGS. 1A and 1B are cross-sectional views (part 1) of each manufacturing process for explaining a method of manufacturing a semiconductor image sensor device according to the present invention.
- FIGS. 2A and 2B are cross-sectional views (Part 2) of each manufacturing process for explaining the method of manufacturing a semiconductor image sensor device according to the present invention.
- FIGS. FIGS. 3A and 3B are cross-sectional views (part 3) of each manufacturing process for explaining the method of manufacturing a semiconductor image sensor device according to the present invention.
- FIGS. FIGS. 4A and 4B are cross-sectional views (Part 4) showing each manufacturing process for explaining the method for manufacturing a semiconductor image sensor device according to the present invention.
- FIGS. 5A and 5B are cross-sectional views (part 5) of each manufacturing process for explaining the method of manufacturing a semiconductor image sensor device according to the present invention
- FIGS. FIGS. 6A and 6B are cross-sectional views of each manufacturing process for explaining the method of manufacturing a semiconductor image sensor device according to the present invention (part 6);
- FIGS. FIGS. 7A and 7B are cross-sectional views (Part 7) of each manufacturing process for explaining the method of manufacturing a semiconductor image sensor device according to the present invention.
- FIGS. FIGS. 8A and 8B are cross-sectional views (part 8) of each manufacturing process for explaining the method of manufacturing a semiconductor image sensor device according to the present invention.
- FIGS. FIGS. 9A and 9B are cross-sectional views (No.
- FIGS. 10A and 10B are cross-sectional views according to manufacturing steps (No. 10) illustrating a method for manufacturing a semiconductor image sensor device according to the present invention.
- FIGS. FIGS. 11A and 11B are cross-sectional views according to manufacturing steps (No. 11) illustrating the method for manufacturing the semiconductor image sensor device according to the present invention.
- FIGS. Figure 3 shows a simulated concentration profile of a buried well layer fabricated according to the present invention.
- FIG. 1 is a cross-sectional view showing the basic configuration of a semiconductor image sensor device using an SOI layer.
- FIG. 1 is a cross-sectional configuration diagram of a semiconductor device described in Patent Document 1.
- FIG. 2 is a cross-sectional configuration diagram of a semiconductor device described in Patent Document 2.
- FIG. 2 is a cross-sectional configuration diagram of a semiconductor device described in Patent Document 3.
- FIG. 1 shows a cross-sectional structure of a region P corresponding to one pixel of an image sensor.
- Region P is a region sandwiched between lines XX and YY in the figure, and appears repeatedly in the first direction (left direction) and second direction (right direction) in FIG. 1 at the same pitch.
- the pixel has a function of detecting the charge generated within the pixel and modulating it in the time domain, and is called a lock-in pixel.
- the semiconductor image sensor device 1000 of the present embodiment is provided with an insulating layer 107 called a BOX (Buried Oxide) layer on a silicon support substrate 101 having a first impurity concentration of a first conductivity type.
- SOI Silicon On Insulator
- MOS transistor elements 114 forming a pixel circuit are stacked.
- MOS transistor element 114 constituting the pixel circuit is composed of a plurality of transistor elements, only one transistor element is representatively shown in FIG. It represents.
- a first buried well layer 102-1 having a first impurity concentration of the second conductivity type is formed at a position A that is in contact with the insulating layer 107 and serves as a back gate of the MOS transistor element 114. has been done. Further, a second buried well layer 102-2 having a first impurity concentration of the second conductivity type is also formed at a position B that is spaced apart from the position A and does not face the back gate.
- a first buried well layer 102-1 is located at a position separated from the first buried well layer 102-1 by a predetermined distance in the first direction and the second direction (left and right) and close to the second buried well layer 102-2.
- a third buried well layer 103 having a first conductivity type and a second impurity concentration is formed so as to surround the well layer 102-1 from both sides. Further, a third impurity concentration of the first conductivity type is added at a position deeper than the first buried well layer 102-1 and in contact with the bottom surfaces of the first buried well layer 102-1 and the third buried well layer 103.
- a fourth buried well layer 104 is formed.
- a contact diffusion layer 105 having a second conductivity type and a second impurity concentration is formed at a desired position of the first buried well layer 102-1 and the second buried well layer 102-2.
- a back diffusion layer 106 having a first conductivity type and a fourth impurity concentration is formed on the back side of the silicon support substrate 101.
- a potential V BB necessary to fully deplete the silicon support substrate 101 is applied between the contact diffusion layer 105 and the back surface diffusion layer 106 of the first buried well layer 102-1.
- the contact diffusion layer 105 of the second buried well layer 102-2 is used as a means for transmitting a signal generated in the depletion layer of the silicon support substrate 101 upon detection of charged particles or light to the MOS transistor element 114.
- 108 is an interlayer insulating film
- 109 is a metal wiring.
- the first conductivity type is P type
- the first impurity concentration of the silicon support substrate 101 is in the range of 1 ⁇ 10 12 cm -3 to 1 ⁇ 10 14 cm -3 in terms of dopant concentration
- the third buried well The second impurity concentration of the layer 103 is determined by the ion implantation energy of 110 to 150 eV and the dose of 1 ⁇ 10 12 cm ⁇ 2 to 5 ⁇ 10 13 cm ⁇ 2 , and the third impurity concentration of the fourth buried well layer 104 .
- the concentration is determined by an ion implantation energy of 360 to 400 eV and a dose of 1 ⁇ 10 12 cm ⁇ 2 to 5 ⁇ 10 13 cm ⁇ 2
- the fourth impurity concentration of the back diffusion layer 106 is higher than the third impurity concentration.
- the second conductivity type is N type
- the first impurity concentration of the first buried well layer 102-1 and the second buried well layer 102-2 is determined by the ion implantation energy of 280 to 320 eV and the dose amount of 0.
- the second impurity concentration of the contact diffusion layer 105 has a concentration determined in the range of .5 ⁇ 10 12 cm -2 to 5 ⁇ 10 13 cm -2 , an energy of 10 to 50 KeV, and a dose of 1 ⁇ 10 15 cm -2 to 1 ⁇ .
- the concentration is determined within the range of 10 16 cm -2 .
- the silicon support substrate 101 has a thickness of 700 to 800 ⁇ m
- the insulating layer 107 has a thickness of 10 to 200 nm
- the SOI layer 110 has a thickness of 10 to 1000 nm.
- the second buried well layer 102-2 functions as a sense node that collects carriers, and is formed to have the minimum dimensions allowed by semiconductor manufacturing technology. Therefore, the parasitic capacitance of the sense node is kept low, achieving high sensitivity. Further, a first buried well layer 102-1 of the same conductivity type is formed at a distance sufficient to ensure voltage resistance from the second buried well layer 102-2, and a depletion layer extending from the PN junction of the photodiode is formed. The area in which the layer (indicated by a dotted line in the figure) contacts the interface between the silicon support substrate 101 and the insulating layer 107 is minimized to suppress the generation of dark current.
- the third buried well layer 103 and the fourth buried well layer 104 of opposite conductivity type are formed to surround the first buried well layer 102-1, charged particles are generated in the depletion layer of the photodiode. As shown in the figure, carriers generated by the photoelectric effect caused by light and light are not collected in the third buried well layer 103 and the fourth buried well layer 104, but are all collected in the second buried well layer 102, which becomes a sense node. -2, preventing a decrease in detection sensitivity.
- the silicon support substrate 101 is a P-type silicon substrate with a very low dopant concentration (1 ⁇ 10 12 cm -3 to 1 ⁇ 10 14 cm -3 ) in order to make the depletion layer as wide as possible, preferably fully depleted. It is better to
- the second buried well layer 102-2 which serves as a sense node, is formed as an N-type diffusion layer with a medium concentration (1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 ). Furthermore, a contact diffusion layer 105 with a high concentration (1 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 ) is arranged in the second buried well layer 102-2. Then, ohmic connection with the metal wiring 109 is made possible through this contact diffusion layer 105.
- the first N-type buried well layer 102-1 serves as an electrode that suppresses the back gate effect of the MOS transistor element 114 formed in the SOI layer 110, so it can be fixed at a fixed potential, often at the ground (GND) level. .
- V BB a desired voltage
- the P-type fourth buried well layer 104 and the P-type third buried well layer 103 are used. By arranging the depletion layer from the first buried well layer 102-1 other than the detection node and the depletion layer from the second buried well layer 102-2 which is the detection node, as shown by the dotted line, You can.
- the second buried well layer 102-2 which is a detection node, while suppressing the generation of dark current, charged particles and It is also possible to maintain high sensitivity to light.
- a P-type silicon support substrate 101 is used, but if an N-type silicon support substrate 101 is used, the conductivity type of the buried well layer may be set to a P-type.
- the semiconductor image sensor device according to the present invention shown in FIG. 1 is manufactured according to the step-by-step manufacturing method shown in FIGS. 2(1) to 2(11).
- the initial material for manufacturing is a normal SOI wafer shown in FIG. 2(1).
- This SOI wafer has an oxide film layer 207 with a thickness of 10 to 200 nm formed on a P-type substrate 201 with a thickness of 700 to 800 ⁇ m and an extremely low concentration (1 ⁇ 10 12 cm -3 to 1 ⁇ 10 14 cm -3 ). Further, a silicon layer 210 with a thickness of 10 to 1000 nm is formed thereon. At this time, the dopant concentration of the upper silicon layer 210 does not matter.
- This silicon layer 210 is patterned as shown in FIG. 2(2) using a known element isolation method such as LOCOS or STI. Thereafter, as shown in FIG. 2(3), in order to form the buried N-well layer 202, a photoresist 214 is formed in the region where the buried N-well layer 202 will not be formed by a known photolithography technique, and phosphorus is removed from this photoresist 214.
- the photoresist 214 is used as a mask for implantation.
- the implantation conditions are an energy of 280 to 320 KeV, preferably 300 KeV, and a dose of 0.5 ⁇ 10 12 to 5 ⁇ 10 13 cm -2 , preferably 1.0 ⁇ 10 12 cm -2 . After ion implantation, photoresist 214 is removed.
- boron ions are implanted using a known photolithography technique and a photoresist 214 as a mask.
- the implantation conditions are an energy of 110 to 150 KeV, preferably 130 KeV, and a dose of 1 ⁇ 10 12 to 5 ⁇ 10 13 cm -2 , preferably 5 ⁇ 10 12 cm -2 .
- photoresist 214 is removed.
- boron ions are implanted using a known photolithography technique and a photoresist 214 as a mask.
- the implantation conditions are such that the energy is 360 to 400 KeV, preferably 380 KeV, and the dose is 1 ⁇ 10 12 to 5 ⁇ 10 13 cm -2 , preferably 5 ⁇ 10 12 cm so that it can be formed deeper than the buried N well layer 202. -2 .
- photoresist 214 is removed.
- the ion implantation conditions for the buried P well layer 203 and the buried P well layer 204 are set so that the buried P well layer 203 and the buried P well layer 204 can be connected at a concentration higher than that of the silicon supporting substrate 201. Adjust it.
- the MOSFET manufacturing process begins.
- the SOI layer 210 is first oxidized in an oxidizing atmosphere at 700 to 900°C to form an oxide film with a thickness of 1 to 5 nm, which will become the gate insulating film 212.
- 100 to 300 nm of polysilicon, which will become a gate electrode, is deposited on the entire surface and doped with phosphorus or the like to lower the resistance. Further, the polysilicon is patterned to form a gate electrode 213 by known photolithography and etching.
- this gate electrode 213 By using this gate electrode 213 as a mask, ions are implanted into the source and drain of the MOSFET by implanting group 5 impurities such as arsenic into N-type MOSFETs and group 3 impurities such as boron into P-type MOSFETs.
- group 5 impurities such as arsenic into N-type MOSFETs
- group 3 impurities such as boron into P-type MOSFETs.
- the MOSFET is completed by forming the diffusion layer 211. At this time, the MOSFET is placed on the buried N-well layer 202, and the buried N-well layer 202 functions as a back gate of the MOSFET.
- an opening is formed in the buried oxide film layer 207 using known photolithography and etching techniques, as shown in FIG. 2(7).
- This opening uses a high-current ion implanter to form a highly concentrated diffusion layer, but in this case, the implantation energy is limited, so if the buried oxide film 207 is as thick as 100 to 200 nm, it will not be implanted into the silicon. This is to prevent
- phosphorus ions are implanted into the opening using the buried oxide film 207 as a mask.
- the implantation conditions are an energy of 10 to 50 KeV, preferably 30 KeV, and a dose of 1 ⁇ 10 15 to 1 ⁇ 10 16 cm -2 , preferably 5 ⁇ 10 15 cm -2 .
- heat treatment is performed for activating the ion-implanted impurities, including the buried well, at 900 to 1100°C, preferably 1000°C, for 10 to 100 seconds, preferably 30 seconds. Perform Rapid Thermal Annealing (RTA).
- RTA Rapid Thermal Annealing
- an interlayer insulating film 208 is deposited to a thickness of about 500 to 700 nm.
- a contact is formed using known photolithography and etching techniques, and although not shown in the figure, a barrier metal is formed, tungsten is deposited in the contact, and an interlayer insulating film is formed.
- CMP chemical mechanical polishing
- a metal wiring 209 is formed by ordinary aluminum sputtering, photolithography, and etching techniques, as shown in FIG. 2 (10).
- an upper wiring layer is formed by forming an insulating film layer, via holes, and metal wiring as necessary, and a protective film is formed and pad openings are formed.
- a high concentration P+ layer 206 is formed on the back surface by ion implantation from the back surface and laser annealing.
- Figure 3 shows the concentration profile (based on simulation) at each main location obtained by the manufacturing method under these recommended conditions.
- a buried N well 102-1 is reliably formed, and a buried P well 104 serving as an electron barrier is formed below it.
- the buried P wells 103 and 104 are in contact with each other at a concentration sufficiently higher than the substrate concentration.
- the profiles in the depth direction of the buried N well 102-1 and the buried P well 104 are also approximately the same, confirming that the target structure has been achieved.
- First silicon support substrate 102-1 First buried well layer
- first N-type buried well layer 102-2 Second buried well layer
- second buried well layer 103: Third buried well layer
- Buried well layer 104: Fourth buried well layer
- P-type fourth buried well layer 105: Diffusion layer for contact 106:
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Abstract
界面準位によるリーク電流の発生を抑制し、フォトダイオードの検出感度を低下させない安定して動作する半導体イメージセンサ装置を提供する。 シリコン支持基板(101)の表面側には、MOSトランジスタ素子(114)のバックゲートとなる第1の位置(A)に第2導電型の第1不純物濃度を有する第1埋込ウェル層(102-1)と第1の位置(A)から離隔し、バックゲートには対向しない第2の位置(B)に第2導電型の第1不純物濃度を有する第2埋込ウェル層(102-2)と、第1埋込ウェル層(102-1)とは所定の距離だけ第1方向及び第2方向に離隔し、かつ、第2埋込ウェル層(102-2)に近接して第1埋込ウェル層(102-1)を両側から囲い込むように形成された第1導電型の第2不純物濃度を有する第3埋込ウェル層(103)と、第1埋込ウェル層(102-1)より深い位置で、第1埋込ウェル層(102-1)と第3埋込ウェル層(103)との底面に接するように形成された第1導電型の第3不純物濃度を持つ第4埋込ウェル層(104)とを設ける。
Description
本発明は、α線、β線等の荷電粒子、及びX線、γ線、紫外・赤外を含む光(以下、荷電粒子や光という)検出用の半導体イメージセンサ装置に関する。
半導体イメージセンサ装置は、一般に、同一の半導体基板に、荷電粒子や光の検出用のフォトダイオードとトランジスタ素子とが形成されている。
この種の半導体イメージセンサ装置としてシリコン基板に、いわゆるBOX(Buried Oxide)と呼ばれる酸化膜などの絶縁層を埋め込んだSOI(Silicon On Insulator)を用いた装置が一般に知られている。
この種の半導体イメージセンサ装置としてシリコン基板に、いわゆるBOX(Buried Oxide)と呼ばれる酸化膜などの絶縁層を埋め込んだSOI(Silicon On Insulator)を用いた装置が一般に知られている。
図4はSOI層を用いた半導体イメージセンサ装置の基本的な構成を示す断面図である。
荷電粒子や光を検出するフォトダイオードを第1のシリコン基板401中に形成し、検出された信号を増幅及び処理するトランジスタ素子を含む処理回路を埋込酸化膜層403で分離された第2のシリコン層402に形成する。
このような構造を採用することで、フォトダイオードの単位ピクセルに対するフィルファクタを十分に大きくし、且つ、ある程度の規模の回路を画素単位であるピクセル内に配置できるようにしている。
荷電粒子や光を検出するフォトダイオードを第1のシリコン基板401中に形成し、検出された信号を増幅及び処理するトランジスタ素子を含む処理回路を埋込酸化膜層403で分離された第2のシリコン層402に形成する。
このような構造を採用することで、フォトダイオードの単位ピクセルに対するフィルファクタを十分に大きくし、且つ、ある程度の規模の回路を画素単位であるピクセル内に配置できるようにしている。
フォトダイオードは、第1のシリコン基板401の導電型が例えばP型であった場合、この第1のシリコン基板401の埋込酸化膜層403の下面に形成される拡散層404をリンで所望のドーズ量だけイオン注入してN型とすればPN接合ダイオードとして実現できる。
なお、符号405は、第2のシリコン層402に形成されるトランジスタ素子のゲート電極を、符号406は層間絶縁膜を、符号407はメタル配線を示す。
なお、符号405は、第2のシリコン層402に形成されるトランジスタ素子のゲート電極を、符号406は層間絶縁膜を、符号407はメタル配線を示す。
ここで拡散層404と第1のシリコン基板401との間に荷電粒子や光を検出する空乏層を形成するために逆バイアスを印加すると、空乏層は、図中に破線で示すように、第1のシリコン基板401及び拡散層404内に拡がる。埋込酸化膜層403と第1のシリコン基板401の界面では、これに沿って延在する。界面には界面準位が存在するため、この界面準位を介してリーク電流が流れ、これが暗時の電流(暗電流)となりセンサ特性を劣化させる。また、第1のシリコン基板401には、荷電粒子や光の検出感度を上げるために高電圧が印加される。その場合、第1のシリコン基板401は、第2のシリコン層402に形成されるトランジスタ素子のバックゲートとなっているので、印加電圧によってトランジスタ素子の特性が変わり、トランジスタ素子で構成される処理回路の誤動作が発生する。
したがって、半導体イメージセンサ装置の構成にあたっては、(1)第1のシリコン基板401と埋込酸化膜層403との界面に沿って可能な限り空乏層が延在しないようにするだけでなく、(2)第2のシリコン層402に形成されるトランジスタ素子のバックゲート効果を抑制する構造的工夫が必要となる。
さらに、(3)センサ感度を向上させるためには、検出用のフォトダイオードのPN接合面を全空乏化して用いることが望まれているため、そのための構造的工夫も必要である。
さらに、(3)センサ感度を向上させるためには、検出用のフォトダイオードのPN接合面を全空乏化して用いることが望まれているため、そのための構造的工夫も必要である。
上記の構造的工夫を行った先行技術文献として、下記の特許文献1~3が知られている。
図5は、特許文献1に記載されているフォトダイオードとトランジスタ素子とが絶縁膜を介して同一の半導体基板に形成された半導体装置の断面構成図である。この半導体装置(100)では、フォトダイオード(30)であるPN接合のセンスノード(182)と反対の導電型の不純物で形成した埋込ウェル(14)がトランジスタ回路(40)の下部に形成され、バックゲートとなる領域の電位を固定してバックゲート効果を抑制している。また、界面に沿って空乏層が延在しないように埋込ウェル(14)をフォトダイオード(30)に近接させている。
しかし、この構造では、埋込ウェル(14)がセンスノード(182)と接続されているため、センスノード(182)の寄生容量が増加し、フォトダイオード(30)の感度が低下してしまうという欠点がある。
しかし、この構造では、埋込ウェル(14)がセンスノード(182)と接続されているため、センスノード(182)の寄生容量が増加し、フォトダイオード(30)の感度が低下してしまうという欠点がある。
図6は、特許文献2に記載されている半導体装置の断面構成図である。
この半導体装置では、トランジスタ回路(40)下部に形成され、バックゲートとなる第1の埋込ウェル(114)の電位を固定してバックゲート効果を抑制している。
さらに、この第1の埋込ウェル(114)を含む領域を基板(11)とは反対の導電型の第2の埋込ウェル(116,118,119)で取り囲んで分離している。
これにより第2の埋込ウェル(116,118,119)と第1の埋込ウェル(114)間に広がる空乏層幅を大きくして、寄生容量を小さくしている。
この半導体装置では、トランジスタ回路(40)下部に形成され、バックゲートとなる第1の埋込ウェル(114)の電位を固定してバックゲート効果を抑制している。
さらに、この第1の埋込ウェル(114)を含む領域を基板(11)とは反対の導電型の第2の埋込ウェル(116,118,119)で取り囲んで分離している。
これにより第2の埋込ウェル(116,118,119)と第1の埋込ウェル(114)間に広がる空乏層幅を大きくして、寄生容量を小さくしている。
しかし、この構造では、フォトダイオード(30)の空乏層は界面(151)に沿って延在するように形成されるので、暗電流の低減はなされず、センスノード(232)と第2の埋込ウェル(116,118,119)の導電型が等しいため、フォトダイオード(30)中の光電効果で発生したキャリアは、センスノード(232)のみならず第2の埋込ウェル(116、118,119)にも吸収されてしまう。従って感度が低下してしまうという欠点がある。
図7は、特許文献3に記載されている半導体装置の断面構成図である。
この半導体装置(11)では、SOI基板(22)に接するBOX層(20)の第1の面と対向する第2の面に接した支持基板(14)に形成された、素子領域に対応する第1領域と異なる第2領域に設けられたp型の電極(24)と、BOX層(20)の第2の面に接した支持基板(14)に形成された一部の領域であり、第1領域、及び電極(24)を覆う領域を少なくとも含む領域に設けられた、電位が中性化されたp型のホール集積層(18)と、BOX層(20)の第2の面に接した支持基板(14)に形成された、n型の検出電極(30)と、BOX層(20)の第2の面に接した支持基板(14)に形成された電極(24)、ホール集積層(18)、及び検出電極(30)が設けられた部分のBOX層(20)の第2の面と、支持基板(14)との間に設けられ、電位障壁を形成するn型の電位障壁層(16)と、を備えている。
この半導体装置(11)では、SOI基板(22)に接するBOX層(20)の第1の面と対向する第2の面に接した支持基板(14)に形成された、素子領域に対応する第1領域と異なる第2領域に設けられたp型の電極(24)と、BOX層(20)の第2の面に接した支持基板(14)に形成された一部の領域であり、第1領域、及び電極(24)を覆う領域を少なくとも含む領域に設けられた、電位が中性化されたp型のホール集積層(18)と、BOX層(20)の第2の面に接した支持基板(14)に形成された、n型の検出電極(30)と、BOX層(20)の第2の面に接した支持基板(14)に形成された電極(24)、ホール集積層(18)、及び検出電極(30)が設けられた部分のBOX層(20)の第2の面と、支持基板(14)との間に設けられ、電位障壁を形成するn型の電位障壁層(16)と、を備えている。
この構造では、界面に延在する空乏層は最小限に抑制され、画素回路(50)下に形成されるバックゲートも埋込ウェルであるホール集積層(18)の電位で固定出来る。
しかし、この構造では、ホール集積層(18)から電位障壁層(16)を通って支持基板(14)にリークする電流が流れ易く、これを防止するためには電位障壁層(16)の不純物濃度を十分に高くしておく必要がある。また、電位障壁層(16)と検出電極(30)とは同一導電型であるため、隣り合うピクセル間がリークしてしまう可能性がある。
しかし、この構造では、ホール集積層(18)から電位障壁層(16)を通って支持基板(14)にリークする電流が流れ易く、これを防止するためには電位障壁層(16)の不純物濃度を十分に高くしておく必要がある。また、電位障壁層(16)と検出電極(30)とは同一導電型であるため、隣り合うピクセル間がリークしてしまう可能性がある。
因みに、電位障壁層(16)で隣接するピクセルと分離するためには、ホール集積層(18)と電位障壁層(16)との間及び支持基板(14)と電位障壁層(16)との間をそれぞれ逆バイアスにして電位障壁層(16)に形成される空乏層で、電位障壁層(16)内を完全空乏化することで行っている。
そのためホール集積層(18)と支持基板(14)に印加するバイアス電圧には制限が加わるという不具合があった。
そのためホール集積層(18)と支持基板(14)に印加するバイアス電圧には制限が加わるという不具合があった。
本発明は前述した従来の技術に鑑みてなされたもので、界面準位によるリーク電流の発生を抑制し、支持基板を印加電圧の制限を緩和しても容易に全空乏化することが出来、支持基板中に形成されるフォトダイオードの感度を低下させることのない半導体イメージセンサ装置を提供することを目的とする。
図1は本発明の半導体イメージセンサ装置を示したものである。本発明の半導体イメージセンサ装置は、絶縁層(107)の第1の面に接して、画素回路を構成するMOSトランジスタ素子(114)が形成されたSOI層(110)と、前記SOI層(110)の前記第1の面に対向する第2の面に接して、荷電粒子や光を検出するフォトダイオードが形成される第1導電型の第1不純物濃度を有するシリコン支持基板(101)とを積層してなり、1画素に対応する領域(P)に、
i:前記シリコン支持基板(101)の表面側には、前記絶縁層(107)の前記第2の面に接し、前記MOSトランジスタ素子(114)のバックゲートとなる第1の位置(A)に第2導電型の第1不純物濃度を有する第1埋込ウェル層(102-1)と前記第1の位置(A)から離隔し、前記バックゲートには対向しない第2の位置(B)に第2導電型の第1不純物濃度を有する第2埋込ウェル層(102-2)と、
ii:前記第1埋込ウェル層(102-1)とは所定の距離だけ第1方向及び第2方向に離隔し、かつ、前記第2埋込ウェル層(102-2)に近接して前記第1埋込ウェル層(102-1)を両側から囲い込むように形成された第1導電型の第2不純物濃度を有する第3埋込ウェル層(103)と、
iii:前記第1埋込ウェル層(102-1)より深い位置で、前記第1埋込ウェル層(102-1)と前記第3埋込ウェル層(103)との底面に接するように形成された第1導電型の第3不純物濃度を持つ第4埋込ウェル層(104)と、
iv:前記第1埋込ウェル層(102-1)と前記第2埋込ウェル層(102-2)の、所望の位置に形成された第2導電型の第2不純物濃度を持つコンタクト用拡散層(105)とを含み、
v:前記シリコン支持基板(101)の裏面側には第1導電型の第4不純物濃度を持つ裏面拡散層(106)とを形成し、
前記第1埋込ウェル層(102-1)の前記コンタクト用拡散層(105)と前記裏面拡散層(106)との間には、前記シリコン支持基板(101)を全空乏化するに必要な電位(VBB)を印加し、
前記第2埋込ウェル層(102-2)の前記コンタクト用拡散層(105)は前記シリコン支持基板(101)の空乏層内に荷電粒子や光の検出に伴って発生した信号を前記MOSトランジスタ素子(114)に伝達する手段として用いられるようにしたことを特徴とする。
前記第1埋込ウェル層(102-1)の前記コンタクト用拡散層(105)と前記裏面拡散層(106)との間には、前記シリコン支持基板(101)を全空乏化するに必要な電位(VBB)を印加し、
前記第2埋込ウェル層(102-2)の前記コンタクト用拡散層(105)は前記シリコン支持基板(101)の空乏層内に荷電粒子や光の検出に伴って発生した信号を前記MOSトランジスタ素子(114)に伝達する手段として用いられるようにしたことを特徴とする。
また本発明の半導体イメージセンサ装置は、前記第1導電型はP型であり、前記シリコン支持基板(101)の第1不純物濃度は、ドーパント濃度で1×1012cm-3~1×1014cm-3の範囲、前記第3埋込ウェル層(103)の第2不純物濃度は、イオン注入エネルギ110乃至150eV、ドーズ量1×1012cm-2~5×1013cm-2の範囲で定まる濃度、前記第4埋込ウェル層(104)の第3不純物濃度は、イオン注入エネルギ360乃至400eV、ドーズ量1×1012cm-2~5×1013cm-2の範囲で定まる濃度、前記裏面拡散層(106)の第4不純物濃度は、第3不純物濃度より高い濃度であり、
前記第2導電型はN型であり、前記第1埋込ウェル層(102-1)と前記第2埋込ウェル層(102-2)との第1不純物濃度はイオン注入エネルギ280乃至320eV、ドーズ量0.5×1012cm-2~5×1013cm-2の範囲で定まる濃度、前記コンタクト用拡散層(105)の第2不純物濃度はエネルギ10乃至50KeV、ドーズ量1×1015cm-2~1×1016cm-2の範囲で定まる濃度であることを特徴とする。
さらに、本発明の半導体イメージセンサ装置は、前記シリコン支持基板(101)は厚さ700~800μm、前記絶縁層(107)は厚さ10~200nm、前記SOI層(110)は、厚さ10~1000nmであることを特徴とする。
本発明の構造によると例えばピクセルサイズが20×20μm2の場合、図4に示す通常構造に対し、空乏層がシリコン支持基板101と絶縁層107との界面に接する面積を7%程度にすることが可能であり、暗電流も7%程度に低減することが可能である。さらにフォトダイオードによりシリコン支持基板101中に形成した空乏層内で発生する電子は全て検出ノードとなる第2埋込ウェル層102-2に回収できるため、高感度のセンサができる。さらに表面空乏層形成を抑える第2埋込ウェル層102-2はMOSトランジスタ素子114のバックゲート効果を抑制できる電極としても用いることができ、安定な動作を保証することができる。構造的にもフォトダイオードが形成されるシリコン支持基板101内に実質2種類の埋込ウェル層を形成するだけで追加工程も少なく製造コストの低減ともなる。
従って、界面準位によるリーク電流の発生を抑制し、支持基板を印加電圧の制限を緩和しても容易に全空乏化することが出来、支持基板中に形成されるフォトダイオードの感度を低下させることのない半導体イメージセンサ装置を実現することが出来る。
まず、本発明の実施形態に係る半導体イメージ装置の構成について説明する。
図1は、イメージセンサの1画素に対応する領域Pの断面構造を示す。領域Pは、図中のX-X線とY-Y線とで挟まれる領域であって、同一ピッチで図1の第1方向(左方向)及び第2方向(右方向)に繰り返し現われる。
そして、このような画素が2次元状に配置されて半導体イメージセンサの撮像領域が形成される。ここで画素は、画素内で発生した電荷を検出し、時間領域変調する機能を有し、ロックインピクセルと呼ばれる。
図1は、イメージセンサの1画素に対応する領域Pの断面構造を示す。領域Pは、図中のX-X線とY-Y線とで挟まれる領域であって、同一ピッチで図1の第1方向(左方向)及び第2方向(右方向)に繰り返し現われる。
そして、このような画素が2次元状に配置されて半導体イメージセンサの撮像領域が形成される。ここで画素は、画素内で発生した電荷を検出し、時間領域変調する機能を有し、ロックインピクセルと呼ばれる。
図1に示すように、本実施形態の半導体イメージセンサ装置1000は、第1導電型の第1不純物濃度を有するシリコン支持基板101上に、BOX(Buried Oxide)層と呼ばれる絶縁層107を介して画素回路を構成するMOSトランジスタ素子114が形成されたSOI(Silicon On Insulator)層110が積層されている。
なお、画素回路を構成するMOSトランジスタ素子114は、複数で構成されるが図1には代表して1個のトランジスタ素子のみが記載されており、112はゲート絶縁膜を、113はゲート電極を表わしている。
なお、画素回路を構成するMOSトランジスタ素子114は、複数で構成されるが図1には代表して1個のトランジスタ素子のみが記載されており、112はゲート絶縁膜を、113はゲート電極を表わしている。
シリコン支持基板101の表面側には、絶縁層107に接し、MOSトランジスタ素子114のバックゲートとなる位置Aに第2導電型の第1不純物濃度を有する第1埋込ウェル層102-1が形成されている。さらに、位置Aから離隔し、バックゲートに対向しない位置Bにも、第2導電型の第1不純物濃度を有する第2埋込ウェル層102-2が形成されている。
第1埋込ウェル層102-1とは所定の距離だけ第1方向及び第2方向(左右)に離隔し、かつ、第2埋込ウェル層102-2に近接する位置に、第1埋込ウェル層102-1を両側から囲い込むように第1導電型の第2不純物濃度を有する第3埋込ウェル層103が形成されている。
さらに、第1埋込ウェル層102-1より深い位置で、第1埋込ウェル層102-1と第3埋込ウェル層103との底面に接するように第1導電型の第3不純物濃度を持つ第4埋込ウェル層104が形成されている。
第1埋込ウェル層102-1と第2埋込ウェル層102-2の所望の位置には、第2導電型の第2不純物濃度を持つコンタクト用拡散層105が形成されている。
さらに、第1埋込ウェル層102-1より深い位置で、第1埋込ウェル層102-1と第3埋込ウェル層103との底面に接するように第1導電型の第3不純物濃度を持つ第4埋込ウェル層104が形成されている。
第1埋込ウェル層102-1と第2埋込ウェル層102-2の所望の位置には、第2導電型の第2不純物濃度を持つコンタクト用拡散層105が形成されている。
シリコン支持基板101の裏面側には第1導電型の第4不純物濃度を持つ裏面拡散層106が形成されている。
第1埋込ウェル層102-1のコンタクト用拡散層105と裏面拡散層106との間には、シリコン支持基板101を全空乏化するのに必要な電位VBBが印加される。
第2埋込ウェル層102-2のコンタクト用拡散層105は、シリコン支持基板101の空乏層内に荷電粒子や光の検出に伴って発生した信号をMOSトランジスタ素子114に伝達する手段として用いられる。なお、108は層間絶縁膜、109はメタル配線を示す。
第1埋込ウェル層102-1のコンタクト用拡散層105と裏面拡散層106との間には、シリコン支持基板101を全空乏化するのに必要な電位VBBが印加される。
第2埋込ウェル層102-2のコンタクト用拡散層105は、シリコン支持基板101の空乏層内に荷電粒子や光の検出に伴って発生した信号をMOSトランジスタ素子114に伝達する手段として用いられる。なお、108は層間絶縁膜、109はメタル配線を示す。
ここで、第1導電型はP型であり、シリコン支持基板101の第1不純物濃度は、ドーパント濃度で1×1012cm-3~1×1014cm-3の範囲、第3埋込ウェル層103の第2不純物濃度は、イオン注入エネルギ110乃至150eV、ドーズ量1×1012cm-2~5×1013cm-2の範囲で定まる濃度、第4埋込ウェル層104の第3不純物濃度は、イオン注入エネルギ360乃至400eV、ドーズ量1×1012cm-2~5×1013cm-2の範囲で定まる濃度、裏面拡散層106の第4不純物濃度は、第3不純物濃度より高い濃度であり、第2導電型はN型であり、第1埋込ウェル層102-1と第2埋込ウェル層102-2との第1不純物濃度はイオン注入エネルギ280乃至320eV、ドーズ量0.5×1012cm-2~5×1013cm-2の範囲で定まる濃度、コンタクト用拡散層105の第2不純物濃度はエネルギ10乃至50KeV、ドーズ量1×1015cm-2~1×1016cm-2の範囲で定まる濃度である。
また、シリコン支持基板101は厚さ700~800μm、絶縁層107は厚さ10~200nm、SOI層110は、厚さ10~1000nmである。
また、シリコン支持基板101は厚さ700~800μm、絶縁層107は厚さ10~200nm、SOI層110は、厚さ10~1000nmである。
図1に示す半導体イメージセンサでは、第2埋込ウェル層102-2は、キャリアを収集するセンスノードとして機能するが、半導体製造技術で許容される最小寸法で形成されている。そのため、センスノードの寄生容量は低く抑えられ、高感度を実現する。また第2埋込ウェル層102-2からは十分に耐圧を確保できる距離を置いて、同一導電型の第1埋込ウェル層102-1が形成され、フォトダイオードのPN接合から延在する空乏層(図中に点線で示す)がシリコン支持基板101と絶縁層107との界面に接する面積を最小にし、暗電流の発生を抑制する。
この第1埋込ウェル層102-1を包囲するように逆導電型の第3埋込ウェル層103、第4埋込ウェル層104が形成されているので、フォトダイオードの空乏層内に荷電粒子や光による光電効果によって発生したキャリアは図中に示すように第3埋込ウェル層103、第4埋込ウェル層104には収集されず、すべて、センスノードとなる第2埋込ウェル層102-2に収集されるため、検出感度の低下が防止される。
なお、シリコン支持基板101は空乏層を出来るだけ広く、好ましくは全空乏化させるために、非常に薄いドーパント濃度(1×1012cm-3~1×1014cm-3)のP型シリコン基板とするのが良い。センスノードとなる第2埋込ウェル層102-2は、中程度の濃度(1×1015cm-3~1×1018cm-3)のN型拡散層として形成する。さらにその第2埋込ウェル層102-2内に高濃度(1×1018cm-3~1×1021cm-3)のコンタクト用拡散層105を配置する。
そして、このコンタクト用拡散層105を介してメタル配線109とのオーミック接続を可能とする。
そして、このコンタクト用拡散層105を介してメタル配線109とのオーミック接続を可能とする。
更に、暗電流低減のため空乏層がシリコン支持基板101と絶縁層107との界面に延在するのを回避するために、中濃度(1×1015cm-3~1×1018cm-3)の第1N型埋込ウェル層102-1を配置する。第1N型埋込ウェル層102-1はSOI層110に形成されたMOSトランジスタ素子114のバックゲート効果を抑制する電極となるため、固定電位、多くは接地(GND)レベルに固定することができる。
この状態で第1埋込ウェル層102-1と裏面拡散層106との間に所望の電圧VBBを印加すると、空乏層は図1中に点線で囲ったように広がる。
この状態で第1埋込ウェル層102-1と裏面拡散層106との間に所望の電圧VBBを印加すると、空乏層は図1中に点線で囲ったように広がる。
この時、この空乏層内で発生した電子-正孔対の内、電子は検出ノードとなる第2埋込ウェル層102-2に収集されるものもあれば、第1埋込ウェル層102-1に収集される可能性もある。この場合、検出感度が低下してしまう懸念がある。本発明では、この感度低下を抑制するため、第1埋込ウェル層102-1をそれよりも深い位置に形成したP型第4埋込ウェル層104とP型第3埋込ウェル層103とを配置することにより、検出ノード以外の第1埋込ウェル層102-1からの空乏層と検出ノードである第2埋込ウェル層102-2からの空乏層とを点線で示したように分離することが出来る。
また、シリコン支持基板101内の空乏層で発生した電子(-)はすべて検出ノードである第2埋込ウェル層102-2に収集されるため、暗電流の発生を抑制しつつ、荷電粒子や光に対する感度も高く維持することが可能となる。
なお、上述した実施の形態では、シリコン支持基板101としてP型を用いたが、N型を用いる場合は、埋込ウェル層の導電型をP型とすればよい。
なお、上述した実施の形態では、シリコン支持基板101としてP型を用いたが、N型を用いる場合は、埋込ウェル層の導電型をP型とすればよい。
次に、本発明に係る半導体イメージセンサ装置の製造方法を説明する。
図1に示す本発明に係る半導体イメージセンサ装置は、図2(1)~図2(11)に示す工程別製造方法に従って製造される。
製造の初期材料となるのは、図2(1)に示した通常のSOIウエハである。このSOIウエハは700~800μmの厚さの極低濃度(1×1012cm-3~1×1014cm-3)のP型基板201上に10~200nmの酸化膜層207が形成されており、さらにその上に10~1000nmのシリコン層210が形成されている。この時上層のシリコン層210のドーパント濃度は問わない。
図1に示す本発明に係る半導体イメージセンサ装置は、図2(1)~図2(11)に示す工程別製造方法に従って製造される。
製造の初期材料となるのは、図2(1)に示した通常のSOIウエハである。このSOIウエハは700~800μmの厚さの極低濃度(1×1012cm-3~1×1014cm-3)のP型基板201上に10~200nmの酸化膜層207が形成されており、さらにその上に10~1000nmのシリコン層210が形成されている。この時上層のシリコン層210のドーパント濃度は問わない。
このシリコン層210を公知の素子分離法であるLOCOSやSTI法により図2(2)に示すようにパターニングする。その後、図2(3)に示すように、埋込Nウェル層202を形成するために公知のフォトリソグラフィ技術により埋込Nウェル層202を形成しない領域にフォトレジスト214を形成し、リンをこのフォトレジスト214をマスクとして注入する。注入条件はエネルギ280乃至320KeV、望ましくは300KeVでドーズは0.5×1012乃至5×1013cm-2、望ましくは1.0×1012cm-2である。イオン注入の後、フォトレジスト214を除去する。
同様に、図2(4)に示すように、埋込Pウェル層203を形成するため、公知のフォトリソグラフィ技術とフォトレジスト214をマスクとしたボロンのイオン注入を行う。注入条件はエネルギ110乃至150KeV、望ましくは130KeVでドーズは1×1012乃至5×1013cm-2、望ましくは5×1012cm-2である。イオン注入の後、フォトレジスト214を除去する。さらに、図2(5)に示すように、埋込Pウェル層204を形成するため、公知のフォトリソグラフィ技術とフォトレジスト214をマスクとしたボロンのイオン注入を行う。注入条件は、埋込Nウェル層202より深い部分に形成できるように、エネルギ360乃至400KeV、望ましくは380KeVでドーズは1×1012乃至5×1013cm-2、望ましくは5×1012cm-2である。イオン注入の後、フォトレジスト214を除去する。
この時、埋込Pウェル層203と埋込Pウェル層204とがシリコン支持基板201の濃度より高い濃度で接続できるように埋込Pウェル層203と埋込Pウェル層204のイオン注入条件を調整しておく。その後、MOSFETの製造プロセスに入るが、図2(6)で示すようにまずSOI層210を700乃至900℃の酸化雰囲気で酸化することでゲート絶縁膜212となる酸化膜を1乃至5nm形成し、全面にゲート電極となるポリシリコンを100乃至300nm堆積し、リン等をドープし低抵抗化する。さらに公知のフォトリソグラフィとエッチングによりポリシリコンをパターニングしゲート電極213とする。
このゲート電極213をマスクとしてN型のMOSFETに対してはヒ素等の5族の不純物を、P型のMOSFETに対してはボロン等の3族の不純物をイオン注入することでMOSFETのソース・ドレインとなる拡散層211を形成することでMOSFETが完成する。この時、MOSFETは埋込Nウェル層202上に配置され、埋込Nウェル層202はMOSFETのバックゲートとして機能する。
次の工程として、検出ノードに高濃度N+層205を形成するために埋込酸化膜層207を図2(7)に示すように公知のフォトリソグラフィ技術とエッチング技術を用いて開口部を形成する。この開口は高濃度拡散層を形成するためには高電流のイオン注入装置を用いるが、その場合注入エネルギが限られるため、埋込酸化膜207が100~200nmと厚い場合シリコン中に注入されないことを防ぐためである。
次に埋込酸化膜207をマスクとして開口部にリンをイオン注入する。注入条件はエネルギ10乃至50KeV、望ましくは30KeVで、ドーズは1×1015乃至1×1016cm-2、望ましくは5×1015cm-2である。このイオン注入の後、前記埋込ウェルも含めて、イオン注入した不純物の活性化を行うための熱処理を900乃至1100℃、望ましくは1000℃で10乃至100秒、望ましくは30秒の急速熱処理(RTA:Rapid Thermal Annealing)を行う。
さらに図2(8)に示したように層間絶縁膜208を500乃至700nm程度堆積する。検出ノードと電気的にコンタクトを取るために、公知のフォトリソグラフィ技術とエッチング技術によりコンタクトを形成し、図には示していないがバリアメタルの形成、コンタクト内にタングステンの堆積を行い、層間絶縁膜208上部に堆積された余分なタングステンを化学機械研磨(CMP)により除去することで、図2(9)に示すようなタングステンで埋め込まれたコンタクトを形成する。
さらにその検出ノードの信号を電気的に伝達するために、図2(10)に示すように通常のアルミスパッタリングとフォトリソグラフィとエッチング技術によりメタル配線209を形成する。図には示していないが、このあと必要に応じて絶縁膜層形成、ビアホールの形成、メタル配線形成により上層の配線層を形成し、保護膜形成、パッド開口を行う。さらに裏面の研削の後、図2(11)に示したように裏面の高濃度P+層206形成を裏面からのイオン注入とレーザーアニーリングにより行う。
この推奨条件の製造方法で得られる各主要個所の濃度プロファイル(シミュレーションによる)を図3に示す。確実に埋込Nウェル102-1が形成され、その下部に電子のバリアとなる埋込Pウェル104が形成されている。さらに埋込Pウェル103と104とは基板濃度よりも十分に高い濃度でコンタクトされている。また埋込Nウェル102-1と埋込Pウェル104の深さ方向のプロファイルも同程度となっており、目標とする構造が実現していることが確認できる。
101:第1のシリコン支持基板
102-1:第1埋込ウェル層、第1N型埋込ウェル層
102-2:第2埋込ウェル層
103:第3埋込ウェル層、P型第3埋込ウェル層
104:第4埋込ウェル層、P型第4埋込ウェル層
105:コンタクト用拡散層
106:裏面拡散層
110:SOI層
114:MOSトランジスタ素子
102-1:第1埋込ウェル層、第1N型埋込ウェル層
102-2:第2埋込ウェル層
103:第3埋込ウェル層、P型第3埋込ウェル層
104:第4埋込ウェル層、P型第4埋込ウェル層
105:コンタクト用拡散層
106:裏面拡散層
110:SOI層
114:MOSトランジスタ素子
Claims (3)
- 絶縁層(107)の第1の面に接して、画素回路を構成するMOSトランジスタ素子(114)が形成されたSOI層(110)と、前記SOI層(110)の前記第1の面に対向する第2の面に接して、荷電粒子や光を検出するフォトダイオードが形成される第1導電型の第1不純物濃度を有するシリコン支持基板(101)とを積層してなる半導体イメージセンサ装置であって、
i:前記シリコン支持基板(101)の表面側には、前記絶縁層(107)の前記第2の面に接し、前記MOSトランジスタ素子(114)のバックゲートとなる第1の位置(A)に第2導電型の第1不純物濃度を有する第1埋込ウェル層(102-1)と前記第1の位置(A)から離隔し、前記バックゲートには対向しない第2の位置(B)に第2導電型の第1不純物濃度を有する第2埋込ウェル層(102-2)と、
ii:前記第1埋込ウェル層(102-1)とは所定の距離だけ第1方向及び第2方向に離隔し、かつ、前記第2埋込ウェル層(102-2)に近接して前記第1埋込ウェル層(102-1)を両側から囲い込むように形成された第1導電型の第2不純物濃度を有する第3埋込ウェル層(103)と、
iii:前記第1埋込ウェル層(102-1)より深い位置で、前記第1埋込ウェル層(102-1)と前記第3埋込ウェル層(103)との底面に接するように形成された第1導電型の第3不純物濃度を持つ第4埋込ウェル層(104)と、
iv:前記第1埋込ウェル層(102-1)と前記第2埋込ウェル層(102-2)の、所望の位置に形成された第2導電型の第2不純物濃度を持つコンタクト用拡散層(105)とを含み、
v:前記シリコン支持基板(101)の裏面側には第1導電型の第4不純物濃度を持つ裏面拡散層(106)とを形成し、
前記第1埋込ウェル層(102-1)の前記コンタクト用拡散層(105)と前記裏面拡散層(106)との間には、前記シリコン支持基板(101)を全空乏化するに必要な電位(VBB)を印加し、
前記第2埋込ウェル層(102-2)の前記コンタクト用拡散層(105)は前記シリコン支持基板(101)の空乏層内に荷電粒子や光の検出に伴って発生した信号を前記MOSトランジスタ素子(114)に伝達する手段として用いられることを特徴とする半導体イメージセンサ装置。 - 前記第1導電型はP型であり、前記シリコン支持基板(101)の第1不純物濃度は、ドーパント濃度で1×1012cm-3~1×1014cm-3の範囲、前記第3埋込ウェル層(103)の第2不純物濃度は、イオン注入エネルギ110乃至150eV、ドーズ量1×1012cm-2~5×1013cm-2の範囲で定まる濃度、前記第4埋込ウェル層(104)の第3不純物濃度は、イオン注入エネルギ360乃至400eV、ドーズ量1×1012cm-2~5×1013cm-2の範囲で定まる濃度、前記裏面拡散層(106)の第4不純物濃度は、第3不純物濃度より高い濃度であり、
前記第2導電型はN型であり、前記第1埋込ウェル層(102-1)と前記第2埋込ウェル層(102-2)との第1不純物濃度はイオン注入エネルギ280乃至320eV、ドーズ量0.5×1012cm-2~5×1013cm-2の範囲で定まる濃度、前記コンタクト用拡散層(105)の第2不純物濃度はエネルギ10乃至50KeV、ドーズ量1×1015cm-2~1×1016cm-2の範囲で定まる濃度であることを特徴とする請求項1に記載の半導体イメージセンサ装置。 - 前記シリコン支持基板(101)は厚さ700~800μm、前記絶縁層(107)は厚さ10~200nm、前記SOI層(110)は、厚さ10~1000nmであることを特徴とする請求項1に記載の半導体イメージセンサ装置。
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WO2011111754A1 (ja) * | 2010-03-09 | 2011-09-15 | 大学共同利用機関法人 高エネルギー加速器研究機構 | 半導体装置及び半導体装置の製造方法 |
JP2014130920A (ja) * | 2012-12-28 | 2014-07-10 | Lapis Semiconductor Co Ltd | 2重ウエル構造soi放射線センサおよびその製造方法 |
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2023
- 2023-04-13 WO PCT/JP2023/014999 patent/WO2023233833A1/ja unknown
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