JPWO2012053205A1 - 半導体装置およびその製造方法 - Google Patents

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Abstract

半導体装置を小型化した場合であっても、高信頼性である半導体装置を提供することを目的とする。樹脂製の外装体（４）と、第１中継リード（１ｂ）とパワー素子（Ｔ１）が搭載された第１ダイパット部（１ｃ）と外装体（４）から端部が突出した第１外部接続リード（１ａ１）とを有する第１リードフレーム（１）と、第２中継リード（２ｂ）と制御素子（Ｔ２）が搭載された第２ダイパット部（２ｃ）と外装体（４）から端部が突出した第２外部接続リード（２ａ）とを有する第２リードフレーム（２）と、を有し、第１ダイパット部（１ｃ）と第２ダイパット部（２ｃ）、または、第１外部接続リード（１ａ）と第２中継リード（２ｂ）とが互いに接合部で接続され、第１中継リード（１ｂ）との接合部から延びる第２中継リード（２ｂ）の端部と、第２ダイパット部（２ｃ）の吊りリード（２ｅ）の端部との少なくとも一方が、外装体（４）の内部に位置する。

Description

本発明は、半導体素子を樹脂で封止した半導体パッケージなどの半導体装置に関する。
インバータ制御機器などの小型化、軽量化が求められており、その内部に実装される樹脂封止型半導体装置も小型化、軽量化を目指した構成となっている。
樹脂封止型半導体装置としては、図２１に示すように、パワー素子３１を搭載した第１リードフレーム３２と、パワー素子３１を制御する制御素子３３を搭載した第２リードフレーム３４を三次元的に配置して樹脂封止することにより、小型化、軽量化を図ろうとしている半導体装置３５がある（例えば、特許文献１参照）。
特開２００５−１５０５９５号公報
しかしながら、従来の樹脂封止型半導体装置において、パワー素子は、大電流の高周波スイッチング動作を行うために、大きな電磁波ノイズが発生しやすい。この電磁波ノイズが制御素子に影響すると、半導体装置が誤動作することがある。この電磁波ノイズによる誤動作が発生すると、半導体装置の信頼性が低下する。半導体装置において、パワー素子と制御素子の距離が小さくなると、このような誤動作の発生が増加することが懸念される。
また、その端面が外気に露出したリードが存在する場合は、その端面から半導体装置内部への水分などの侵入により、信頼性が低下することがある。
本発明は、前述の従来の課題を解決し、従来よりも信頼性の高い半導体装置を提供することを目的とする。
上記課題を解決するために、本発明の半導体装置は、樹脂製の外装体と、第１中継リードと、第１半導体チップが搭載された第１ダイパット部と、前記外装体から端部が突出した第１外部接続リードとを有する第１リードフレームと、第２中継リードと、第２半導体チップが搭載された第２ダイパット部と、前記外装体から端部が突出した第２外部接続リードとを有する第２リードフレームと、を有し、前記第１ダイパット部と前記第２ダイパット部、または、前記第１外部接続リードと前記第２中継リードとが互いに接合部で接続され、前記第１中継リードとの接合部から延びる前記第２中継リードの端部と、前記第２ダイパット部の吊りリードの端部との少なくとも一方が、前記外装体の内部に位置することを特徴とする。
また、本発明の樹脂封止型半導体装置の製造方法は、第１中継リード及び第１半導体チップが搭載された第１ダイパット部及び第１外部接続リードを有する第１リードフレームと、第２中継リード及び第２半導体チップが搭載された第２ダイパット部及び第２外部接続リードを有する第２リードフレームとを準備し、前記第１ダイパット部と前記第２ダイパット部、または、前記第１中継リードと前記第２中継リードを接合した後、前記第１中継リードとの接合部から延びる前記第２リードフレームの前記第２中継リード、または前記第２ダイパット部の吊りリードを、樹脂製の外装体による封止予定位置の半導体パッケージ内部位置で切断し、切断された前記第２リードフレームの端部または切断された吊りリードの端部を金型の内部に配置した状態で、樹脂封止によって前記外装体を形成することを特徴とする。
本発明の構成によると、信頼性の高い半導体装置を実現できる。
本発明の実施の形態１にかかる半導体装置の内部の平面図 本発明の実施の形態１にかかる半導体装置の図１のＡ−Ａ断面図 本発明の実施の形態１にかかる半導体装置の図１のＢ−Ｂ断面図 本発明の実施の形態１にかかる半導体装置の製造工程を示すフローチャート図 本発明の実施の形態１にかかる半導体装置の第１工程の断面図 本発明の実施の形態１にかかる半導体装置の第２工程の断面図 本発明の実施の形態１にかかる半導体装置の第３工程の断面図 本発明の実施の形態１にかかる半導体装置の第４工程の断面図 本発明の実施の形態１にかかる半導体装置の切断が完了した状態を示す図 本発明の実施の形態１にかかる半導体装置の第５工程の断面図 本発明の実施の形態１にかかる半導体装置の第６工程の断面図 本発明の実施の形態１にかかる第１，第２リードフレームを使用した半導体装置の底面の平面図 比較例における半導体装置の内部の平面図 本発明の実施の形態１にかかる樹脂封止型半導体装置に使用した第１リードフレームの平面図 本発明の実施の形態１にかかる樹脂封止型半導体装置に使用した第２リードフレームの平面図 本発明の実施の形態１にかかる第１，第２リードフレームの積層状態の平面図 （ａ）図８の要部の拡大図、（ｂ）切断面に発生した反り返り部２１の説明図 本発明の実施の形態２にかかる半導体装置の第３工程の断面図 本発明の実施の形態２にかかる半導体装置の第４工程の断面図 （ａ）図１９の要部の拡大図、（ｂ）切断面に発生した反り返り部２１の説明図 従来の半導体装置の断面図
（実施の形態１）
図１，図２，図３は、本実施の形態１の樹脂封止型の半導体装置を示す図である。
図１は、本発明の実施の形態１にかかる樹脂封止型の半導体装置の内部の平面図である。図２は、図１におけるＡ−Ａ断面図を示し、図３は図１におけるＢ−Ｂ断面図を示している。
この樹脂封止型の半導体装置は、第１半導体チップの一例であるパワー素子Ｔ１と、パワー素子Ｔ１が固定されている第１リードフレーム１と、第２半導体チップの一例である制御素子Ｔ２と、制御素子Ｔ２が固定されている第２リードフレーム２と、放熱板３とを、有している。そして、この樹脂封止型の半導体装置は、パワー素子Ｔ１と第１リードフレーム１と制御素子Ｔ２と第２リードフレーム２と放熱板３とを、樹脂製の外装体４によって樹脂封止して構成された半導体パッケージである。この半導体装置の外装体４の一方の長辺４ａからは、第１リードフレーム１の複数の第１外部接続リード１ａ１，１ａ２，１ａ３，１ａ４が、外装体４の外部に引き出されている。また、半導体装置の外装体４のもう一方の長辺４ｂからは、第２リードフレーム２の複数の第２外部接続リード２ａ１，２ａ２，２ａ３，２ａ４，２ａ５，２ａ６が、外装体４の外部に引き出されている。外装体４は、例えばエポキシ等の熱硬化型樹脂からなる。この外装体４は、第１リードフレーム１と第２リードフレーム２との一体化と、パワー素子Ｔ１と制御素子Ｔ２の保護のためのものである。なお、図１などでは、説明を容易にするために、第１外部接続リードが４本で第２外部接続リードが６本の例を示しているが、本発明が適用可能な半導体装置における外部接続リードの本数は、これに限定されない。また、パワー素子Ｔ１および制御素子Ｔ２は、１つの半導体装置に複数個存在する場合もある。
なお、外装体４の材質としては、エポキシ等の熱硬化型樹脂以外に、シリコン系などの熱可塑性樹脂を用いることも可能である。
第１リードフレーム１は、例えば銅（Ｃｕ）などの高い導電性の材料で構成される。第１リードフレーム１は、外装体４から端部が突出した複数の第１外部接続リード１ａ１，１ａ２，１ａ３，１ａ４と、複数の第１中継リード１ｂと、パワー素子Ｔ１が搭載された第１ダイパット部１ｃを有している。
第２リードフレーム２は、例えば銅（Ｃｕ）、４２アロイ（４２Ａｌｌｏｙ）などの高い導電性の材料で構成される。第２リードフレーム２は、外装体４から端部が突出した複数の第２外部接続リード２ａ１，２ａ２，２ａ３，２ａ４，２ａ５，２ａ６と、複数の第２中継リード２ｂと、パワー素子Ｔ１を制御する制御素子Ｔ２が搭載された第２ダイパット部２ｃを有している。
放熱板３は、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）などの高い熱伝導性の金属で構成される。放熱板３は、その下面を外装体４から半導体パッケージ外部に露出させた状態で封止されている。第１リードフレーム１の第１ダイパット部１ｃと第１中継リード１ｂは、絶縁シート５を介して放熱板３の上面に固定されている。絶縁シート５は、例えば、熱伝導性の電気絶縁材料で構成され、電気絶縁層を複数層の接着層で挟んだ３層構造を有している。
パワー素子Ｔ１は、例えば、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やパワーＭＯＳＦＥＴ（金属酸化膜型電界効果トランジスタ）で構成される。パワー素子Ｔ１は、ろう材６で第１ダイパッド部１ｃの上面に固定されている。図１に示すように、パワー素子Ｔ１のボンディングパッド（図示せず）と第１外部接続リード１ａ２，１ａ４とは、ワイヤ７により電気接続されている。また、第１外部接続リード１ａ１とパワー素子Ｔ１のボンディングパッド（図示せず）の間は、ワイヤ８ａにより電気接続されている。第１中継リード１ｂとパワー素子Ｔ１のボンディングパッド（図示せず）の間は、金属部材のワイヤ８ｂにより電気接続されている。ワイヤ７，８ａ，８ｂは、例えば、アルミニウム（Ａｌ）などの金属部材で構成されたアルミニウム（Ａｌ）ワイヤである。
なお、ワイヤ７，８ａ，８ｂとしては、アルミニウムワイヤの代わりに、アルミニウム（Ａｌ）リボンや銅（Ｃｕ）クリップを用いてもよい。アルミニウムリボンや銅クリップは、アルミニウムワイヤに比べて断面積が大きく配線抵抗値が小さくなるため、半導体装置のパワー損失を低減できる。
制御素子Ｔ２は、パワー素子Ｔ１を制御する素子であり、例えば、駆動回路、過電流防止回路等が内蔵されている。制御素子Ｔ２は、第２ダイパッド部２ｃに、接合部９により固着されている。接合部９としては、例えば、銀（Ａｇ）ペーストを用いる。制御素子Ｔ２のボンディングパッド（図示せず）と第２中継リード２ｂは、ワイヤ１０により接続されている。ワイヤ１０は、例えば、金（Ａｕ）などの金属部材で構成される。
ここで、制御素子Ｔ２を搭載した第２ダイパッド部２ｃは、図２と図３に示したように、パワー素子Ｔ１の上方にパワー素子Ｔ１の上面と略平行に配置されている。第２ダイパッド部２ｃは、パワー素子Ｔ１のワイヤ７の少なくとも一部を覆っている。その結果、パワー素子Ｔ１の上面に対する鉛直方向において、パワー素子Ｔ１の出力信号線であるワイヤ７と制御素子Ｔ２との間に第２ダイパッド部２ｃが配置される。そのため、この実施の形態１の構造では、ワイヤ７で生じて制御素子Ｔ２へと伝播する電磁波ノイズの一部を、第２ダイパッド部２ｃで遮断することができる。その結果として、この実施の形態１の半導体装置では、制御素子Ｔ２の誤動作の可能性を軽減することができる。
なお、第２ダイパッド部２ｃの少なくとも一部、好ましくは第２ダイパッド部２ｃの下面にニッケル（Ｎｉ）等の磁性材料によるメッキ層を形成してもよい。これにより、パワー素子Ｔ１から発生する電磁波ノイズをメッキ層で吸収することができるので、より一層、制御素子Ｔ２の誤動作の可能性を軽減できる。
この実施の形態１において、第１リードフレーム１の第１中継リード１ｂと第２リードフレーム２の第２中継リード２ｂとは、カシメにより接合されて電気的に接続している。
この実施の形態１では、第２リードフレーム２が第１リードフレーム１の少なくとも一部を覆うように配置されているので、パワー素子Ｔ１から発生する電磁波ノイズを、制御素子Ｔ２の下面に設置した第２リードフレーム２により遮蔽することができる。その結果、制御素子Ｔ２に到達する電磁波ノイズ量は減少する。よって、制御素子Ｔ２の誤動作の可能性を軽減し、その動作に対する信頼性を高めることができる。
また、この実施の形態１では、図１と図２に示すように、第１外部接続リード１ａ１と第２中継リード２ｂが、カシメ（カシメ部１ｄ）によって互いに連結して接合される。また、この実施の形態１では、図１と図３に示すように、第１ダイパッド部１ｃと第２ダイパット部２ｃの突出部２ｇが、カシメ（カシメ部１ｇ）によって互いに連結して接合され、接続されている。連結して接合された部位（カシメの場合は、カシメ部１ｄまたはカシメ部１ｇ）が、接合部である。
さらに、詳しくは後述するが、第１外部接続リード１ａ１とカシメによって一端が接続された第２中継リード２ｂの端部２ｄ、ならびに第２ダイパット部２ｃの吊りリード２ｅの端面については、外装体４の封止樹脂の注入前に切断されており、外装体４の樹脂の内部に埋没している。すなわち、この実施の形態１の半導体装置では、第２中継リード２ｂおよび吊りリード２ｅの端部（端面）が、外装体４の外部に露出していない。
続いて、本実施の形態１の半導体装置の製造工程について、図４〜図１３を用いて説明する。なお、図５〜図１１は、製造工程の各ステップにおける図１のＡ−Ａ断面図である。
図４は、本実施の形態１の半導体装置の製造工程を示すフローチャートである。
図４において、まず、ステップＳ１において、第１工程として、第１リードフレーム１及び第２リードフレーム２を準備した後、図５に示すホルダー１１，１２間に配置する。
続いて、ステップＳ２において、第２工程として、第１リードフレーム１及び第２リードフレーム２を、ホルダー１１，１２で固定する。
続いて、ステップＳ３において、第３工程として、第１リードフレーム１及び第２リードフレーム２を、カシメピン１３Ａ，１３Ｂでかしめて、カシメ接合する。
続いて、ステップＳ４において、第４工程として、第２リードフレーム２の第２中継リード２ｂと吊りリード２ｅを切断ピン１５Ａとダイ１５Ｂで挟むことにより、第２中継リード２ｂと吊りリード２ｅを、かしめて切断する。
続いて、ステップＳ５において、第５工程として、第４工程後の第１リードフレーム１及び第２リードフレーム２を、ホルダー１１，１２間から下金型１６、上金型１７間に移動させ、これら金型間に配置する。
続いて、ステップＳ６において、第６工程として、第１リードフレーム１及び第二リードフレーム２を、下金型１６と上金型１７間で封止樹脂により封止することで、外装体４を形成する。その後、金型間から取り出して、この実施の形態１の半導体装置を得る。
図５は、図４の第１工程における半導体装置の状態を示している。
図５に示すように、先ず、ホルダー１１とホルダー１２の間において、ホルダー１１上に絶縁シート５を仮接着した放熱板３を載置する。そして、第１リードフレーム１の第１ダイパッド部１ｃの下面および第１中継リード１ｂの下面が絶縁シート５に接するように、第１リードフレーム１を放熱板３の上に載置する。
ここで、ホルダー１１には、カシメピン１３Ｂ、押圧ピン１４Ｂ、ダイ１５Ｂが設けられている。また、ホルダー１２には、カシメピン１３Ｂに対応してカシメピン１３Ａが設けられ、押圧ピン１４Ｂに対応して押圧ピン１４Ａが設けられ、ダイ１５Ｂに対応して切断ピン１５Ａが設けられている。
なお、第１中継リード１ｂの先端部には、曲げ加工によって上面に突出した凸部１ｄ１が形成されている。凸部１ｄ１の表面には、金属メッキ層が形成されている。この金属メッキ層は、例えばニッケル（Ｎｉ）や金（Ａｕ）など、接触抵抗の小さい金属で構成される。
その後、第２リードフレーム２の第２中継リード２ｂの貫通孔２ｆを第１中継リード１ｂの凸部１ｄ１に位置合わせする。具体的には、貫通孔２ｆを凸部１ｄ１に位置合わせした後、第２リードフレーム２を破線で示すように第１リードフレーム１の上に載置する。つまり、第１中継リード１ｂの凸部１ｄ１が第２中継リード２ｂの貫通孔２ｆに挿入されるように載置する。ここでは、貫通孔２ｆの内壁および上面周縁部には、金属メッキ層が形成されている。この金属メッキ層は、例えばニッケル（Ｎｉ）や金（Ａｕ）など、接触抵抗の小さい金属で構成される。
ここで、第１リードフレーム１と第２リードフレーム２の構成について、図１４〜図１６を用いて説明する。
第１リードフレーム１の具体例を図１４に示す。２点鎖線で示す外装体４の位置が、封止予定位置である。１ａ１〜１ａ５が、図１〜図３に示した第１外部接続リード１ａ１〜１ａ４に相当する。図１〜図３では、第１中継リード１ｂが、第２リードフレーム２の引き出し側（ ＝ 外装体４の長辺４ｂの側 ）に近接して配置されていたが、図７に示した具体例では、第１中継リード１ｂ１〜１ｂ９が第１外部接続リード１ａ１〜１ａ５と同じ側に配置されている。この実施の形態１の半導体装置では、図１４に示すように、特に、半導体装置となったときに沿面絶縁距離が必要となる第１外部接続リード１ａ４と第１外部接続リード１ａ５の間に、第１中継リード１ｂ４〜１ｂ９が集中的に配置されている。
図１４に示した第１リードフレーム１と組み合わせて使用される第２リードフレーム２の具体例を、図１５に示す。この第２リードフレーム２では、第１中継リード１ｂ４〜１ｂ９に対応した位置に、第２中継リード２ｂ４〜２ｂ９が形成されている。この図１４に示した第１リードフレーム１と、図１５に示した第２リードフレーム２の結合状態を、図１６に示す。
第１リードフレーム１と第２リードフレーム２は、以上説明したように構成されている。
図６は、図４の第２工程における半導体装置の状態を示している。
図６に示すように、第１リードフレーム１と第２リードフレーム２とが位置合わせされた状態でホルダー１２を下降させ、第１リードフレーム１と第２リードフレーム２とを、ホルダー１１，１２で挟み込んで保持し、位置を固定する。
図７は、図４の第３工程における半導体装置の状態を示している。
図７に示すように、第１リードフレーム１と第２リードフレーム２の位置をホルダー１１，１２で挟持して保持した状態で、押圧ピン１４Ａとカシメピン１３Ａを下降させる。ここで、この実施の形態１では、押圧ピン１４Ａの下降速度をカシメピン１３Ａの下降速度より速くしている。これは、本実施の形態１では、カシメピン１３Ａが凸部１ｄ１をかしめる前に、押圧ピン１４Ａにより第１リードフレーム１の位置を押圧して固定するためである。そして、押圧ピン１４Ａにより第１リードフレーム１が固定された状態で、第１中継リード１ｂの凸部１ｄ１をカシメピン１３Ａによって押し潰してカシメ部１ｄを形成し、第１リードフレーム１と第２リードフレーム２を接合する。
ここで、図示は省略するが、第１ダイパッド部１ｃに形成された凸部１ｇ１についても、同様に押し潰す。このとき、押圧ピン１４Ａによって第１ダイパット部１ｃが、放熱板３の側に押圧されている。押圧ピン１４Ａの押圧によって絶縁シート５が変形することで、第１ダイパッド部１ｃの厚みのバラツキを吸収できる。
図８は、図４の第４工程における半導体装置の状態を示している。
図８に示すように、前述の第３工程において、形成されたカシメ部１ｄによって第１中継リード１ｂと一端が接続された第２中継リード２ｂ、ならびに、第２ダイパット部２ｃの吊りリード２ｅを、切断ピン１５Ａとダイ１５Ｂによって挟み込んで切断する。このとき、第２中継リード２ｂは、カシメ部１ｄとホルダー１１，１２間で保持されているため、切断ピン１５Ａとダイ１５Ｂによって切断可能である。また、同様に、吊りリード２ｅは、カシメ部１ｇとホルダー１１，１２間で保持されているため、切断ピン１５Ａとダイ１５Ｂによって切断可能である。
ここで、切断が完了した半導体装置の状態を、ホルダー１１，１２を省略して図９に示す。図９に示すように、切断ピン１５Ａとダイ１５Ｂによって切断される第２リードフレーム２の位置は、外装体４によって樹脂封止される半導体パッケージ予定位置（図９中に二点鎖線で示す位置）の内側、すなわち、半導体パッケージ内部に位置している。
図１４と図１５に示した具体的な第１リードフレーム１と第２リードフレーム２の場合では、第２中継リード２ｂ４〜２ｂ９の吊りリードを、切断ピン１５Ａとダイ１５Ｂによって切断する。第１の中継リード１ｂ１〜１ｂ９の吊りリードも、同時に、同様の切断ピン１５Ａとダイ１５Ｂによって切断する。
図１０は、図４の第５工程における半導体装置の状態を示している。
図１０に示すように、図４の第４工程までの工程を経て一体化された第１リードフレーム１と第２リードフレーム２を、下金型１６と上金型１７によって上下から挟みこんで固定する。
ここで、切断されたリードの分の隙間を塞ぐことが可能な可動機構など（図示せず）を下金型１６及び上金型１７に設けることで、隙間を小さくすることも可能である。ただし、半導体装置によって吊りリードの位置は異なる場合があるため、切断されたリードの分の隙間を塞ぐことが可能な可動機構は、複雑な機構になると考えられる。
図１１は、図４の第６工程（封止工程）の状態を示している。
図１１に示すように、下金型１６及び上金型１７に形成されたキャビティ１８に対して、上金型１７のゲート口１７Ｂから、エポキシ等の封止樹脂２０を注入する。このようにキャビティ１８内に封止樹脂２０を注入し、トランスファーモールド法により外装体４を形成する。このとき、第１リードフレーム１は、上金型１７のゲート口１７Ｂ側（図１１の紙面左側）に配置された金型挿入ピン１９によって下金型１６に押圧されているので、ゲート口１７Ｂ側において、封止樹脂２０が放熱板３の下面側に漏れ出して入り込むことはない。また、ゲート口１７Ｂの反対側（図１１の紙面右側）は、注入される封止樹脂２０により下金型１６に押圧されることになるので、ゲート口１７Ｂの反対側において、封止樹脂２０が放熱板３の下面側に漏れ出して入り込むことは無い。したがって、封止後の放熱板３の下面側には、封止樹脂２０が存在せず、放熱性の低下は発生しない。
そして、注入された封止樹脂２０の硬化が始まる前に金型挿入ピン１９を上昇させてキャビティ１８から引き抜き、封止樹脂２０を硬化させて外装体４を形成する。この封止樹脂２０の硬化時には、絶縁シート５の接着層が溶融および硬化し、絶縁シート５と第１リードフレーム１の第１ダイパッド部１ｃの下面及び放熱板３との接着を強固にする。
最後に、キャビティ１８から半導体装置を取り外すことで、図１〜図３に示した樹脂封止型の半導体装置が完成する。図１２は、今まで説明した第１，第２リードフレーム１，２を使用した樹脂封止型の半導体装置の底面を示している。
この実施の形態１では、図７と図８などに示すように、ホルダー１２に設けた切断ピン１５Ａをホルダー１１に設けたダイ１５Ｂに向かって降下させて、切断ピン１５Ａが上側から下側に第２リードフレーム２を貫通して第２リードフレーム２を切断している。このときの要部の拡大図を図１７（ａ）（ｂ）に示す。
図７と図１７（ａ）に示すように、切断ピン１５Ａにより第２リードフレーム２を上側から下側に貫通した場合、図１７（ｂ）に示すように、第２中継リード２ｂの下面に反り返り部２１が発生することがある。この反り返り部２１は、プレス加工時のバリである。
図１７（ａ）（ｂ）に示すように、反り返り部２１が形成されたことによって、第２中継リード２ｂと放熱板３との沿面距離が短くなって電界が集中し、絶縁破壊が発生する可能性が高くなる。そのため、この実施の形態１では、反り返り部２１の形成により絶縁破壊が発生しないように、図１７（ａ）（ｂ）に示すように、第２中継リード２ｂの端部２ｄに近い放熱板３の角部３Ｃに、Ｒ＝０．１ｍｍ〜０．５ｍｍ程度の曲面部を形成している。この実施の形態１では、この角部３Ｃに形成した曲面部により、放熱板３の角部３Ｃと第２中継リード２ｂに発生した反り返り部２１との間に電界が集中しないように構成している。
なお、この実施の形態１のフローでは、図５に示す第１工程にて放熱板３に第１リードフレーム１を載置して、図７に示す第３工程であるカシメ時および図８に示す第４工程であるリード切断時は、放熱板３に第１リードフレーム１が結合されている場合について説明した。しかしながら、図８に示す第４工程であるリード切断の後であると共に、図１１に示す第６工程である封止樹脂の充填時に、第１リードフレーム１を放熱板３に搭載しても良い。封止樹脂の充填時に第１リードフレーム１を放熱板３に搭載することで、樹脂封止のために金型（下金型１６、上金型１７）内に存在する熱源を利用し、熱硬化による第１リードフレーム１と放熱板３との結合をより効率よく行うことができる。また、金型内に熱源を設け、この金型内の熱源を利用することで、第１リードフレーム１と放熱板３との接着のための熱源を、別途、設ける必要が無くなる。ただし、この場合は、カシメ時及びリード切断時に位置調整の基準となる放熱板３が存在しないため、第１リードフレーム１と第２リードフレーム２の位置調整が複雑になる可能性がある。
（比較例）
図１３は比較例としての樹脂封止型の半導体装置を示す。
図１に示した実施の形態１の半導体装置では、第２中継リード２ｂの端部２ｄと第２ダイパット部２ｃの吊りリード２ｅとを切断してから樹脂で封止して、外装体４を形成している。それに対し、この比較例の半導体装置では、第２中継リード２ｂの端部と第２ダイパット部２ｃの吊りリード２ｅとを切断せずに樹脂封止して外装体４を形成した後に、外装体４の外部で全ての吊りリードを切断している。比較例は、このように、第２中継リード２ｂと吊りリード２ｅの切断のタイミングが、実施の形態１とは異なっている。
そのため、図１３に示すように、この比較例の半導体装置では、第２中継リード２ｂが、外装体４の外部に延びている。
ここで、実施の形態１の半導体装置と比較例の半導体装置との比較を行う。
実施の形態１の半導体装置の第２中継リード２ｂの端部と吊りリード２ｅは、外装体４となる封止樹脂２０の注入前に切断されている。そのため、第２中継リード２ｂの端部２ｄと吊りリード２ｅが、外装体４の樹脂の内部に埋没しており、外装体４の外部に引き出されて露出していない。ここで、例えば、水分の多い劣悪な使用環境では、比較例の半導体装置では、第２中継リード２ｂと外装体４との界面や第２中継リード２ｂの端面から、半導体パッケージの内部へ水分などが侵入して、信頼性が低下することがある。それに対し、実施の形態１の半導体装置の構成では、第２中継リード２ｂと外装体４との界面が存在せず、第２中継リード２ｂの端面が半導体パッケージ内に位置している。そのため、実施の形態１の半導体装置では、半導体パッケージ内部への水分などの侵入を確実に阻止でき、半導体装置の信頼性を向上させることができる。
また、比較例では、第１外部接続リード１ａ４と第１中継リード１ｂ４との間隔が絶縁沿面距離になるため、絶縁沿面距離を長くするためには、第１外部接続リード１ａ４と第１中継リード１ｂ４との間隔を大きくした形状に設計することが必要である。
これに対して、実施の形態１の半導体装置では、第２中継リード２ｂの端部２ｄが外装体４の樹脂の内部に埋没していて外装体４の外部に引き出されていないため、第１外部接続リード１ａ４と第１外部接続リード１ａ５の絶縁沿面距離を確保することが容易である。さらに、実施の形態１の半導体装置では、第１外部接続リード１ａ４と第１外部接続リード１ａ５の間に第１中継リード１ｂ４〜１ｂ９を集中的に配置することが可能である。集中的に配置することによって、その他の場所に中継リードをレイアウトして設計する場合に比べて、半導体パッケージの平面的な小型化を実現できる。
（実施の形態２）
図１８〜図２０は実施の形態２を示す。
実施の形態１では、第２リードフレーム２の第２中継リード２ｂなどを切断する際、図７と図８に示すように、切断ピン１５Ａを上側から下側に動かして第２リードフレーム２を貫通させた。だが、この実施の形態２では、第２リードフレーム２の第２中継リード２ｂなどを切断する際、図１８と図１９に示すように、切断ピン１５Ａを下側から上側に動かして第２リードフレーム２を貫通させている。この実施の形態２は、このように、切断ピン１５Ａを動かして第２リードフレーム２を切断する方向が、実施の形態１とは異なっている。
この実施の形態２の場合には、図２０（ａ）（ｂ）に示すように、実施の形態１の図１７（ｂ）では第２中継リード２ｂの下面に発生した反り返り部２１が、第２中継リード２ｂの上面に形成される。この場合には、放熱板３として角部３ＣにＲ＝０．１ｍｍ〜０．５ｍｍ程度の曲面部を形成しない場合であっても、第２中継リード２ｂと放熱板３との沿面距離を長くでき、絶縁破壊が発生する可能性は低い。
上記の各実施の形態では、第１中継リード１ｂと第２中継リード２ｂなどをかしめることで、カシメ接合して電気接続した。だが、接合方法としては、条件を満たせば、溶接，溶着などによっても実施できる。具体的には、第１中継リード１ｂと第２中継リード２ｂなどを、超音波による面接合する方法や、加熱しながら圧接させて面接合する方法や、両者間にはんだなどの溶融材料を介在させて面接合する方法や、両者間にはんだなどの溶融材料を介在させて面接合する方法や、両者間に導電性接着剤などの樹脂材料を介在させて面接合する方法を用いることも可能である。
本発明は、例えば大電力制御が必要な空気調和装置などの各種のインバータ装置に利用することが可能である。
Ｔ１ パワー素子
Ｔ２ 制御素子
１ 第１リードフレーム
１ａ１，１ａ２，１ａ３，１ａ４，１ａ５ 第１外部接続リード
１ｂ 第１中継リード
１ｃ 第１ダイパット部
１ｄ，１ｇ カシメ部
１ｄ１，１ｇ１ 凸部
２ 第２リードフレーム
２ａ１，２ａ２，２ａ３，２ａ４，２ａ５，２ａ６ 第２外部接続リード
２ｂ 第２中継リード
２ｃ 第２ダイパット部
２ｄ 端部
２ｅ 吊りリード
２ｆ 貫通孔
２ｇ 突出部
３ 放熱板
３Ｃ 角部
４ 外装体
４ａ，４ｂ 長辺
５ 絶縁シート
６ ろう材
７，８ａ，８ｂ，１０ ワイヤ
９ 接合部
１１，１２ ホルダー
１３Ａ，１３Ｂ カシメピン
１４Ａ，１４Ｂ 押圧ピン
１５Ａ 切断ピン
１５Ｂ ダイ
１６ 下金型
１７ 上金型
１７Ｂ ゲート口
１８ キャビティ
１９ 金型挿入ピン
２０ 封止樹脂
２１ 反り返り部
本発明は、半導体素子を樹脂で封止した半導体パッケージなどの半導体装置に関する。
インバータ制御機器などの小型化、軽量化が求められており、その内部に実装される樹脂封止型半導体装置も小型化、軽量化を目指した構成となっている。
樹脂封止型半導体装置としては、図２１に示すように、パワー素子３１を搭載した第１リードフレーム３２と、パワー素子３１を制御する制御素子３３を搭載した第２リードフレーム３４を三次元的に配置して樹脂封止することにより、小型化、軽量化を図ろうとしている半導体装置３５がある（例えば、特許文献１参照）。
特開２００５−１５０５９５号公報
しかしながら、従来の樹脂封止型半導体装置において、パワー素子は、大電流の高周波スイッチング動作を行うために、大きな電磁波ノイズが発生しやすい。この電磁波ノイズが制御素子に影響すると、半導体装置が誤動作することがある。この電磁波ノイズによる誤動作が発生すると、半導体装置の信頼性が低下する。半導体装置において、パワー素子と制御素子の距離が小さくなると、このような誤動作の発生が増加することが懸念される。
また、その端面が外気に露出したリードが存在する場合は、その端面から半導体装置内部への水分などの侵入により、信頼性が低下することがある。
本発明は、前述の従来の課題を解決し、従来よりも信頼性の高い半導体装置を提供することを目的とする。
上記課題を解決するために、本発明の半導体装置は、樹脂製の外装体と、第１中継リードと、第１半導体チップが搭載された第１ダイパット部と、前記外装体から端部が突出した第１外部接続リードとを有する第１リードフレームと、第２中継リードと、第２半導体チップが搭載された第２ダイパット部と、前記外装体から端部が突出した第２外部接続リードとを有する第２リードフレームと、を有し、前記外装体は、前記第１半導体チップおよび前記第２半導体チップを封止しており、前記第１ダイパット部と前記第２ダイパット部、または、前記第１外部接続リードと前記第２中継リードとが互いに接合部で接続され、前記第１中継リードとの接合部から延びる前記第２中継リードの端部と、前記第２ダイパット部の吊りリードの端部との少なくとも一方が、前記外装体の内部に位置することを特徴とする。
また、本発明の樹脂封止型半導体装置の製造方法は、第１中継リード及び第１半導体チップが搭載された第１ダイパット部及び第１外部接続リードを有する第１リードフレームと、第２中継リード及び第２半導体チップが搭載された第２ダイパット部及び第２外部接続リードを有する第２リードフレームとを準備し、前記第１ダイパット部と前記第２ダイパット部、または、前記第１中継リードと前記第２中継リードを接合した後、前記第１中継リードとの接合部から延びる前記第２リードフレームの前記第２中継リード、または前記第２ダイパット部の吊りリードを、樹脂製の外装体による封止予定位置の半導体パッケージ内部位置で切断し、切断された前記第２リードフレームの端部または切断された吊りリードの端部を金型の内部に配置した状態で、樹脂封止によって前記外装体を形成することを特徴とする。
本発明の構成によると、信頼性の高い半導体装置を実現できる。
本発明の実施の形態１にかかる半導体装置の内部の平面図 本発明の実施の形態１にかかる半導体装置の図１のＡ−Ａ断面図 本発明の実施の形態１にかかる半導体装置の図１のＢ−Ｂ断面図 本発明の実施の形態１にかかる半導体装置の製造工程を示すフローチャート図 本発明の実施の形態１にかかる半導体装置の第１工程の断面図 本発明の実施の形態１にかかる半導体装置の第２工程の断面図 本発明の実施の形態１にかかる半導体装置の第３工程の断面図 本発明の実施の形態１にかかる半導体装置の第４工程の断面図 本発明の実施の形態１にかかる半導体装置の切断が完了した状態を示す図 本発明の実施の形態１にかかる半導体装置の第５工程の断面図 本発明の実施の形態１にかかる半導体装置の第６工程の断面図 本発明の実施の形態１にかかる第１，第２リードフレームを使用した半導体装置の底面の平面図 比較例における半導体装置の内部の平面図 本発明の実施の形態１にかかる樹脂封止型半導体装置に使用した第１リードフレームの平面図 本発明の実施の形態１にかかる樹脂封止型半導体装置に使用した第２リードフレームの平面図 本発明の実施の形態１にかかる第１，第２リードフレームの積層状態の平面図 （ａ）図８の要部の拡大図、（ｂ）切断面に発生した反り返り部２１の説明図 本発明の実施の形態２にかかる半導体装置の第３工程の断面図 本発明の実施の形態２にかかる半導体装置の第４工程の断面図 （ａ）図１９の要部の拡大図、（ｂ）切断面に発生した反り返り部２１の説明図 従来の半導体装置の断面図
（実施の形態１）
図１，図２，図３は、本実施の形態１の樹脂封止型の半導体装置を示す図である。
図１は、本発明の実施の形態１にかかる樹脂封止型の半導体装置の内部の平面図である。図２は、図１におけるＡ−Ａ断面図を示し、図３は図１におけるＢ−Ｂ断面図を示している。
この樹脂封止型の半導体装置は、第１半導体チップの一例であるパワー素子Ｔ１と、パワー素子Ｔ１が固定されている第１リードフレーム１と、第２半導体チップの一例である制御素子Ｔ２と、制御素子Ｔ２が固定されている第２リードフレーム２と、放熱板３とを、有している。そして、この樹脂封止型の半導体装置は、パワー素子Ｔ１と第１リードフレーム１と制御素子Ｔ２と第２リードフレーム２と放熱板３とを、樹脂製の外装体４によって樹脂封止して構成された半導体パッケージである。この半導体装置の外装体４の一方の長辺４ａからは、第１リードフレーム１の複数の第１外部接続リード１ａ１，１ａ２，１ａ３，１ａ４が、外装体４の外部に引き出されている。また、半導体装置の外装体４のもう一方の長辺４ｂからは、第２リードフレーム２の複数の第２外部接続リード２ａ１，２ａ２，２ａ３，２ａ４，２ａ５，２ａ６が、外装体４の外部に引き出されている。外装体４は、例えばエポキシ等の熱硬化型樹脂からなる。この外装体４は、第１リードフレーム１と第２リードフレーム２との一体化と、パワー素子Ｔ１と制御素子Ｔ２の保護のためのものである。なお、図１などでは、説明を容易にするために、第１外部接続リードが４本で第２外部接続リードが６本の例を示しているが、本発明が適用可能な半導体装置における外部接続リードの本数は、これに限定されない。また、パワー素子Ｔ１および制御素子Ｔ２は、１つの半導体装置に複数個存在する場合もある。
なお、外装体４の材質としては、エポキシ等の熱硬化型樹脂以外に、シリコン系などの熱可塑性樹脂を用いることも可能である。
第１リードフレーム１は、例えば銅（Ｃｕ）などの高い導電性の材料で構成される。第１リードフレーム１は、外装体４から端部が突出した複数の第１外部接続リード１ａ１，１ａ２，１ａ３，１ａ４と、複数の第１中継リード１ｂと、パワー素子Ｔ１が搭載された第１ダイパット部１ｃを有している。
第２リードフレーム２は、例えば銅（Ｃｕ）、４２アロイ（４２Ａｌｌｏｙ）などの高い導電性の材料で構成される。第２リードフレーム２は、外装体４から端部が突出した複数の第２外部接続リード２ａ１，２ａ２，２ａ３，２ａ４，２ａ５，２ａ６と、複数の第２中継リード２ｂと、パワー素子Ｔ１を制御する制御素子Ｔ２が搭載された第２ダイパット部２ｃを有している。
放熱板３は、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）などの高い熱伝導性の金属で構成される。放熱板３は、その下面を外装体４から半導体パッケージ外部に露出させた状態で封止されている。第１リードフレーム１の第１ダイパット部１ｃと第１中継リード１ｂは、絶縁シート５を介して放熱板３の上面に固定されている。絶縁シート５は、例えば、熱伝導性の電気絶縁材料で構成され、電気絶縁層を複数層の接着層で挟んだ３層構造を有している。
パワー素子Ｔ１は、例えば、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やパワーＭＯＳＦＥＴ（金属酸化膜型電界効果トランジスタ）で構成される。パワー素子Ｔ１は、ろう材６で第１ダイパッド部１ｃの上面に固定されている。図１に示すように、パワー素子Ｔ１のボンディングパッド（図示せず）と第１外部接続リード１ａ２，１ａ４とは、ワイヤ７により電気接続されている。また、第１外部接続リード１ａ１とパワー素子Ｔ１のボンディングパッド（図示せず）の間は、ワイヤ８ａにより電気接続されている。第１中継リード１ｂとパワー素子Ｔ１のボンディングパッド（図示せず）の間は、金属部材のワイヤ８ｂにより電気接続されている。ワイヤ７，８ａ，８ｂは、例えば、アルミニウム（Ａｌ）などの金属部材で構成されたアルミニウム（Ａｌ）ワイヤである。
なお、ワイヤ７，８ａ，８ｂとしては、アルミニウムワイヤの代わりに、アルミニウム（Ａｌ）リボンや銅（Ｃｕ）クリップを用いてもよい。アルミニウムリボンや銅クリップは、アルミニウムワイヤに比べて断面積が大きく配線抵抗値が小さくなるため、半導体装置のパワー損失を低減できる。
制御素子Ｔ２は、パワー素子Ｔ１を制御する素子であり、例えば、駆動回路、過電流防止回路等が内蔵されている。制御素子Ｔ２は、第２ダイパッド部２ｃに、接合部９により固着されている。接合部９としては、例えば、銀（Ａｇ）ペーストを用いる。制御素子Ｔ２のボンディングパッド（図示せず）と第２中継リード２ｂは、ワイヤ１０により接続されている。ワイヤ１０は、例えば、金（Ａｕ）などの金属部材で構成される。
ここで、制御素子Ｔ２を搭載した第２ダイパッド部２ｃは、図２と図３に示したように、パワー素子Ｔ１の上方にパワー素子Ｔ１の上面と略平行に配置されている。第２ダイパッド部２ｃは、パワー素子Ｔ１のワイヤ７の少なくとも一部を覆っている。その結果、パワー素子Ｔ１の上面に対する鉛直方向において、パワー素子Ｔ１の出力信号線であるワイヤ７と制御素子Ｔ２との間に第２ダイパッド部２ｃが配置される。そのため、この実施の形態１の構造では、ワイヤ７で生じて制御素子Ｔ２へと伝播する電磁波ノイズの一部を、第２ダイパッド部２ｃで遮断することができる。その結果として、この実施の形態１の半導体装置では、制御素子Ｔ２の誤動作の可能性を軽減することができる。
なお、第２ダイパッド部２ｃの少なくとも一部、好ましくは第２ダイパッド部２ｃの下面にニッケル（Ｎｉ）等の磁性材料によるメッキ層を形成してもよい。これにより、パワー素子Ｔ１から発生する電磁波ノイズをメッキ層で吸収することができるので、より一層、制御素子Ｔ２の誤動作の可能性を軽減できる。
この実施の形態１において、第１リードフレーム１の第１中継リード１ｂと第２リードフレーム２の第２中継リード２ｂとは、カシメにより接合されて電気的に接続している。
この実施の形態１では、第２リードフレーム２が第１リードフレーム１の少なくとも一部を覆うように配置されているので、パワー素子Ｔ１から発生する電磁波ノイズを、制御素子Ｔ２の下面に設置した第２リードフレーム２により遮蔽することができる。その結果、制御素子Ｔ２に到達する電磁波ノイズ量は減少する。よって、制御素子Ｔ２の誤動作の可能性を軽減し、その動作に対する信頼性を高めることができる。
また、この実施の形態１では、図１と図２に示すように、第１外部接続リード１ａ１と第２中継リード２ｂが、カシメ（カシメ部１ｄ）によって互いに連結して接合される。また、この実施の形態１では、図１と図３に示すように、第１ダイパッド部１ｃと第２ダイパット部２ｃの突出部２ｇが、カシメ（カシメ部１ｇ）によって互いに連結して接合され、接続されている。連結して接合された部位（カシメの場合は、カシメ部１ｄまたはカシメ部１ｇ）が、接合部である。
さらに、詳しくは後述するが、第１外部接続リード１ａ１とカシメによって一端が接続された第２中継リード２ｂの端部２ｄ、ならびに第２ダイパット部２ｃの吊りリード２ｅの端面については、外装体４の封止樹脂の注入前に切断されており、外装体４の樹脂の内部に埋没している。すなわち、この実施の形態１の半導体装置では、第２中継リード２ｂおよび吊りリード２ｅの端部（端面）が、外装体４の外部に露出していない。
続いて、本実施の形態１の半導体装置の製造工程について、図４〜図１３を用いて説明する。なお、図５〜図１１は、製造工程の各ステップにおける図１のＡ−Ａ断面図である。
図４は、本実施の形態１の半導体装置の製造工程を示すフローチャートである。
図４において、まず、ステップＳ１において、第１工程として、第１リードフレーム１及び第２リードフレーム２を準備した後、図５に示すホルダー１１，１２間に配置する。
続いて、ステップＳ２において、第２工程として、第１リードフレーム１及び第２リードフレーム２を、ホルダー１１，１２で固定する。
続いて、ステップＳ３において、第３工程として、第１リードフレーム１及び第２リードフレーム２を、カシメピン１３Ａ，１３Ｂでかしめて、カシメ接合する。
続いて、ステップＳ４において、第４工程として、第２リードフレーム２の第２中継リード２ｂと吊りリード２ｅを切断ピン１５Ａとダイ１５Ｂで挟むことにより、第２中継リード２ｂと吊りリード２ｅを、かしめて切断する。
続いて、ステップＳ５において、第５工程として、第４工程後の第１リードフレーム１及び第２リードフレーム２を、ホルダー１１，１２間から下金型１６、上金型１７間に移動させ、これら金型間に配置する。
続いて、ステップＳ６において、第６工程として、第１リードフレーム１及び第二リードフレーム２を、下金型１６と上金型１７間で封止樹脂により封止することで、外装体４を形成する。その後、金型間から取り出して、この実施の形態１の半導体装置を得る。
図５は、図４の第１工程における半導体装置の状態を示している。
図５に示すように、先ず、ホルダー１１とホルダー１２の間において、ホルダー１１上に絶縁シート５を仮接着した放熱板３を載置する。そして、第１リードフレーム１の第１ダイパッド部１ｃの下面および第１中継リード１ｂの下面が絶縁シート５に接するように、第１リードフレーム１を放熱板３の上に載置する。
ここで、ホルダー１１には、カシメピン１３Ｂ、押圧ピン１４Ｂ、ダイ１５Ｂが設けられている。また、ホルダー１２には、カシメピン１３Ｂに対応してカシメピン１３Ａが設けられ、押圧ピン１４Ｂに対応して押圧ピン１４Ａが設けられ、ダイ１５Ｂに対応して切断ピン１５Ａが設けられている。
なお、第１中継リード１ｂの先端部には、曲げ加工によって上面に突出した凸部１ｄ１が形成されている。凸部１ｄ１の表面には、金属メッキ層が形成されている。この金属メッキ層は、例えばニッケル（Ｎｉ）や金（Ａｕ）など、接触抵抗の小さい金属で構成される。
その後、第２リードフレーム２の第２中継リード２ｂの貫通孔２ｆを第１中継リード１ｂの凸部１ｄ１に位置合わせする。具体的には、貫通孔２ｆを凸部１ｄ１に位置合わせした後、第２リードフレーム２を破線で示すように第１リードフレーム１の上に載置する。つまり、第１中継リード１ｂの凸部１ｄ１が第２中継リード２ｂの貫通孔２ｆに挿入されるように載置する。ここでは、貫通孔２ｆの内壁および上面周縁部には、金属メッキ層が形成されている。この金属メッキ層は、例えばニッケル（Ｎｉ）や金（Ａｕ）など、接触抵抗の小さい金属で構成される。
ここで、第１リードフレーム１と第２リードフレーム２の構成について、図１４〜図１６を用いて説明する。
第１リードフレーム１の具体例を図１４に示す。２点鎖線で示す外装体４の位置が、封止予定位置である。１ａ１〜１ａ５が、図１〜図３に示した第１外部接続リード１ａ１〜１ａ４に相当する。図１〜図３では、第１中継リード１ｂが、第２リードフレーム２の引き出し側（ ＝ 外装体４の長辺４ｂの側 ）に近接して配置されていたが、図７に示した具体例では、第１中継リード１ｂ１〜１ｂ９が第１外部接続リード１ａ１〜１ａ５と同じ側に配置されている。この実施の形態１の半導体装置では、図１４に示すように、特に、半導体装置となったときに沿面絶縁距離が必要となる第１外部接続リード１ａ４と第１外部接続リード１ａ５の間に、第１中継リード１ｂ４〜１ｂ９が集中的に配置されている。
図１４に示した第１リードフレーム１と組み合わせて使用される第２リードフレーム２の具体例を、図１５に示す。この第２リードフレーム２では、第１中継リード１ｂ４〜１ｂ９に対応した位置に、第２中継リード２ｂ４〜２ｂ９が形成されている。この図１４に示した第１リードフレーム１と、図１５に示した第２リードフレーム２の結合状態を、図１６に示す。
第１リードフレーム１と第２リードフレーム２は、以上説明したように構成されている。
図６は、図４の第２工程における半導体装置の状態を示している。
図６に示すように、第１リードフレーム１と第２リードフレーム２とが位置合わせされた状態でホルダー１２を下降させ、第１リードフレーム１と第２リードフレーム２とを、ホルダー１１，１２で挟み込んで保持し、位置を固定する。
図７は、図４の第３工程における半導体装置の状態を示している。
図７に示すように、第１リードフレーム１と第２リードフレーム２の位置をホルダー１１，１２で挟持して保持した状態で、押圧ピン１４Ａとカシメピン１３Ａを下降させる。ここで、この実施の形態１では、押圧ピン１４Ａの下降速度をカシメピン１３Ａの下降速度より速くしている。これは、本実施の形態１では、カシメピン１３Ａが凸部１ｄ１をかしめる前に、押圧ピン１４Ａにより第１リードフレーム１の位置を押圧して固定するためである。そして、押圧ピン１４Ａにより第１リードフレーム１が固定された状態で、第１中継リード１ｂの凸部１ｄ１をカシメピン１３Ａによって押し潰してカシメ部１ｄを形成し、第１リードフレーム１と第２リードフレーム２を接合する。
ここで、図示は省略するが、第１ダイパッド部１ｃに形成された凸部１ｇ１についても、同様に押し潰す。このとき、押圧ピン１４Ａによって第１ダイパット部１ｃが、放熱板３の側に押圧されている。押圧ピン１４Ａの押圧によって絶縁シート５が変形することで、第１ダイパッド部１ｃの厚みのバラツキを吸収できる。
図８は、図４の第４工程における半導体装置の状態を示している。
図８に示すように、前述の第３工程において、形成されたカシメ部１ｄによって第１中継リード１ｂと一端が接続された第２中継リード２ｂ、ならびに、第２ダイパット部２ｃの吊りリード２ｅを、切断ピン１５Ａとダイ１５Ｂによって挟み込んで切断する。このとき、第２中継リード２ｂは、カシメ部１ｄとホルダー１１，１２間で保持されているため、切断ピン１５Ａとダイ１５Ｂによって切断可能である。また、同様に、吊りリード２ｅは、カシメ部１ｇとホルダー１１，１２間で保持されているため、切断ピン１５Ａとダイ１５Ｂによって切断可能である。
ここで、切断が完了した半導体装置の状態を、ホルダー１１，１２を省略して図９に示す。図９に示すように、切断ピン１５Ａとダイ１５Ｂによって切断される第２リードフレーム２の位置は、外装体４によって樹脂封止される半導体パッケージ予定位置（図９中に二点鎖線で示す位置）の内側、すなわち、半導体パッケージ内部に位置している。
図１４と図１５に示した具体的な第１リードフレーム１と第２リードフレーム２の場合では、第２中継リード２ｂ４〜２ｂ９の吊りリードを、切断ピン１５Ａとダイ１５Ｂによって切断する。第１の中継リード１ｂ１〜１ｂ９の吊りリードも、同時に、同様の切断ピン１５Ａとダイ１５Ｂによって切断する。
図１０は、図４の第５工程における半導体装置の状態を示している。
図１０に示すように、図４の第４工程までの工程を経て一体化された第１リードフレーム１と第２リードフレーム２を、下金型１６と上金型１７によって上下から挟みこんで固定する。
ここで、切断されたリードの分の隙間を塞ぐことが可能な可動機構など（図示せず）を下金型１６及び上金型１７に設けることで、隙間を小さくすることも可能である。ただし、半導体装置によって吊りリードの位置は異なる場合があるため、切断されたリードの分の隙間を塞ぐことが可能な可動機構は、複雑な機構になると考えられる。
図１１は、図４の第６工程（封止工程）の状態を示している。
図１１に示すように、下金型１６及び上金型１７に形成されたキャビティ１８に対して、上金型１７のゲート口１７Ｂから、エポキシ等の封止樹脂２０を注入する。このようにキャビティ１８内に封止樹脂２０を注入し、トランスファーモールド法により外装体４を形成する。このとき、第１リードフレーム１は、上金型１７のゲート口１７Ｂ側（図１１の紙面左側）に配置された金型挿入ピン１９によって下金型１６に押圧されているので、ゲート口１７Ｂ側において、封止樹脂２０が放熱板３の下面側に漏れ出して入り込むことはない。また、ゲート口１７Ｂの反対側（図１１の紙面右側）は、注入される封止樹脂２０により下金型１６に押圧されることになるので、ゲート口１７Ｂの反対側において、封止樹脂２０が放熱板３の下面側に漏れ出して入り込むことは無い。したがって、封止後の放熱板３の下面側には、封止樹脂２０が存在せず、放熱性の低下は発生しない。
そして、注入された封止樹脂２０の硬化が始まる前に金型挿入ピン１９を上昇させてキャビティ１８から引き抜き、封止樹脂２０を硬化させて外装体４を形成する。この封止樹脂２０の硬化時には、絶縁シート５の接着層が溶融および硬化し、絶縁シート５と第１リードフレーム１の第１ダイパッド部１ｃの下面及び放熱板３との接着を強固にする。
最後に、キャビティ１８から半導体装置を取り外すことで、図１〜図３に示した樹脂封止型の半導体装置が完成する。図１２は、今まで説明した第１，第２リードフレーム１，２を使用した樹脂封止型の半導体装置の底面を示している。
この実施の形態１では、図７と図８などに示すように、ホルダー１２に設けた切断ピン１５Ａをホルダー１１に設けたダイ１５Ｂに向かって降下させて、切断ピン１５Ａが上側から下側に第２リードフレーム２を貫通して第２リードフレーム２を切断している。このときの要部の拡大図を図１７（ａ）（ｂ）に示す。
図７と図１７（ａ）に示すように、切断ピン１５Ａにより第２リードフレーム２を上側から下側に貫通した場合、図１７（ｂ）に示すように、第２中継リード２ｂの下面に反り返り部２１が発生することがある。この反り返り部２１は、プレス加工時のバリである。
図１７（ａ）（ｂ）に示すように、反り返り部２１が形成されたことによって、第２中継リード２ｂと放熱板３との沿面距離が短くなって電界が集中し、絶縁破壊が発生する可能性が高くなる。そのため、この実施の形態１では、反り返り部２１の形成により絶縁破壊が発生しないように、図１７（ａ）（ｂ）に示すように、第２中継リード２ｂの端部２ｄに近い放熱板３の角部３Ｃに、Ｒ＝０．１ｍｍ〜０．５ｍｍ程度の曲面部を形成している。この実施の形態１では、この角部３Ｃに形成した曲面部により、放熱板３の角部３Ｃと第２中継リード２ｂに発生した反り返り部２１との間に電界が集中しないように構成している。
なお、この実施の形態１のフローでは、図５に示す第１工程にて放熱板３に第１リードフレーム１を載置して、図７に示す第３工程であるカシメ時および図８に示す第４工程であるリード切断時は、放熱板３に第１リードフレーム１が結合されている場合について説明した。しかしながら、図８に示す第４工程であるリード切断の後であると共に、図１１に示す第６工程である封止樹脂の充填時に、第１リードフレーム１を放熱板３に搭載しても良い。封止樹脂の充填時に第１リードフレーム１を放熱板３に搭載することで、樹脂封止のために金型（下金型１６、上金型１７）内に存在する熱源を利用し、熱硬化による第１リードフレーム１と放熱板３との結合をより効率よく行うことができる。また、金型内に熱源を設け、この金型内の熱源を利用することで、第１リードフレーム１と放熱板３との接着のための熱源を、別途、設ける必要が無くなる。ただし、この場合は、カシメ時及びリード切断時に位置調整の基準となる放熱板３が存在しないため、第１リードフレーム１と第２リードフレーム２の位置調整が複雑になる可能性がある。
（比較例）
図１３は比較例としての樹脂封止型の半導体装置を示す。
図１に示した実施の形態１の半導体装置では、第２中継リード２ｂの端部２ｄと第２ダイパット部２ｃの吊りリード２ｅとを切断してから樹脂で封止して、外装体４を形成している。それに対し、この比較例の半導体装置では、第２中継リード２ｂの端部と第２ダイパット部２ｃの吊りリード２ｅとを切断せずに樹脂封止して外装体４を形成した後に、外装体４の外部で全ての吊りリードを切断している。比較例は、このように、第２中継リード２ｂと吊りリード２ｅの切断のタイミングが、実施の形態１とは異なっている。
そのため、図１３に示すように、この比較例の半導体装置では、第２中継リード２ｂが、外装体４の外部に延びている。
ここで、実施の形態１の半導体装置と比較例の半導体装置との比較を行う。
実施の形態１の半導体装置の第２中継リード２ｂの端部と吊りリード２ｅは、外装体４となる封止樹脂２０の注入前に切断されている。そのため、第２中継リード２ｂの端部２ｄと吊りリード２ｅが、外装体４の樹脂の内部に埋没しており、外装体４の外部に引き出されて露出していない。ここで、例えば、水分の多い劣悪な使用環境では、比較例の半導体装置では、第２中継リード２ｂと外装体４との界面や第２中継リード２ｂの端面から、半導体パッケージの内部へ水分などが侵入して、信頼性が低下することがある。それに対し、実施の形態１の半導体装置の構成では、第２中継リード２ｂと外装体４との界面が存在せず、第２中継リード２ｂの端面が半導体パッケージ内に位置している。そのため、実施の形態１の半導体装置では、半導体パッケージ内部への水分などの侵入を確実に阻止でき、半導体装置の信頼性を向上させることができる。
また、比較例では、第１外部接続リード１ａ４と第１中継リード１ｂ４との間隔が絶縁沿面距離になるため、絶縁沿面距離を長くするためには、第１外部接続リード１ａ４と第１中継リード１ｂ４との間隔を大きくした形状に設計することが必要である。
これに対して、実施の形態１の半導体装置では、第２中継リード２ｂの端部２ｄが外装体４の樹脂の内部に埋没していて外装体４の外部に引き出されていないため、第１外部接続リード１ａ４と第１外部接続リード１ａ５の絶縁沿面距離を確保することが容易である。さらに、実施の形態１の半導体装置では、第１外部接続リード１ａ４と第１外部接続リード１ａ５の間に第１中継リード１ｂ４〜１ｂ９を集中的に配置することが可能である。集中的に配置することによって、その他の場所に中継リードをレイアウトして設計する場合に比べて、半導体パッケージの平面的な小型化を実現できる。
（実施の形態２）
図１８〜図２０は実施の形態２を示す。
実施の形態１では、第２リードフレーム２の第２中継リード２ｂなどを切断する際、図７と図８に示すように、切断ピン１５Ａを上側から下側に動かして第２リードフレーム２を貫通させた。だが、この実施の形態２では、第２リードフレーム２の第２中継リード２ｂなどを切断する際、図１８と図１９に示すように、切断ピン１５Ａを下側から上側に動かして第２リードフレーム２を貫通させている。この実施の形態２は、このように、切断ピン１５Ａを動かして第２リードフレーム２を切断する方向が、実施の形態１とは異なっている。
この実施の形態２の場合には、図２０（ａ）（ｂ）に示すように、実施の形態１の図１７（ｂ）では第２中継リード２ｂの下面に発生した反り返り部２１が、第２中継リード２ｂの上面に形成される。この場合には、放熱板３として角部３ＣにＲ＝０．１ｍｍ〜０．５ｍｍ程度の曲面部を形成しない場合であっても、第２中継リード２ｂと放熱板３との沿面距離を長くでき、絶縁破壊が発生する可能性は低い。
上記の各実施の形態では、第１中継リード１ｂと第２中継リード２ｂなどをかしめることで、カシメ接合して電気接続した。だが、接合方法としては、条件を満たせば、溶接，溶着などによっても実施できる。具体的には、第１中継リード１ｂと第２中継リード２ｂなどを、超音波による面接合する方法や、加熱しながら圧接させて面接合する方法や、両者間にはんだなどの溶融材料を介在させて面接合する方法や、両者間にはんだなどの溶融材料を介在させて面接合する方法や、両者間に導電性接着剤などの樹脂材料を介在させて面接合する方法を用いることも可能である。
本発明は、例えば大電力制御が必要な空気調和装置などの各種のインバータ装置に利用することが可能である。
Ｔ１ パワー素子
Ｔ２ 制御素子
１ 第１リードフレーム
１ａ１，１ａ２，１ａ３，１ａ４，１ａ５ 第１外部接続リード
１ｂ 第１中継リード
１ｃ 第１ダイパット部
１ｄ，１ｇ カシメ部
１ｄ１，１ｇ１ 凸部
２ 第２リードフレーム
２ａ１，２ａ２，２ａ３，２ａ４，２ａ５，２ａ６ 第２外部接続リード
２ｂ 第２中継リード
２ｃ 第２ダイパット部
２ｄ 端部
２ｅ 吊りリード
２ｆ 貫通孔
２ｇ 突出部
３ 放熱板
３Ｃ 角部
４ 外装体
４ａ，４ｂ 長辺
５ 絶縁シート
６ ろう材
７，８ａ，８ｂ，１０ ワイヤ
９ 接合部
１１，１２ ホルダー
１３Ａ，１３Ｂ カシメピン
１４Ａ，１４Ｂ 押圧ピン
１５Ａ 切断ピン
１５Ｂ ダイ
１６ 下金型
１７ 上金型
１７Ｂ ゲート口
１８ キャビティ
１９ 金型挿入ピン
２０ 封止樹脂
２１ 反り返り部

Claims (13)

  1. 樹脂製の外装体と、
    第１中継リードと、第１半導体チップが搭載された第１ダイパット部と、前記外装体から端部が突出した第１外部接続リードとを有する第１リードフレームと、
    第２中継リードと、第２半導体チップが搭載された第２ダイパット部と、前記外装体から端部が突出した第２外部接続リードとを有する第２リードフレームと、を有し、
    前記第１ダイパット部と前記第２ダイパット部、または、前記第１外部接続リードと前記第２中継リードとが互いに接合部で接続され、
    前記第１中継リードとの接合部から延びる前記第２中継リードの端部と、前記第２ダイパット部の吊りリードの端部との少なくとも一方が、前記外装体の内部に位置する、
    半導体装置。
  2. 前記第１中継リードと前記第１半導体チップおよび前記第１外部接続リードの間が電気接続され、
    前記第２中継リードと前記第２半導体チップおよび前記第２外部接続リードの間が電気接続された、
    請求項１に記載の半導体装置。
  3. 前記第１リードフレームと前記第２リードフレームが積層された、
    請求項１または請求項２記載の半導体装置。
  4. 前記第１半導体チップの少なくとも一部と前記第２半導体チップの少なくとも一部と
    は、平面視で互いに重なるように配置された、
    請求項１〜請求項３のいずれかに記載の半導体装置。
  5. 前記第１リードフレームの前記第１中継リードと、前記第２リードフレームの前記第２中継リードとが、カシメ接合によって接合された、
    請求項１〜請求項４のいずれかに記載の半導体装置。
  6. 前記第１リードフレームの前記第１中継リードと、前記第２リードフレームの前記第２中継リードとが、面接合によって接合された、
    請求項１〜請求項４のいずれかに記載の半導体装置。
  7. 前記外装体の表面から一部が露出した放熱板に、前記第１リードフレームの前記第１中継リードと前記第１ダイパット部が結合された、
    請求項１〜請求項６のいずれかに記載の半導体装置。
  8. 第１中継リード及び第１半導体チップが搭載された第１ダイパット部及び第１外部接続リードを有する第１リードフレームと、第２中継リード及び第２半導体チップが搭載された第２ダイパット部及び第２外部接続リードを有する第２リードフレームとを準備し、
    前記第１ダイパット部と前記第２ダイパット部、または、前記第１中継リードと前記第２中継リードを接合した後、
    前記第１中継リードとの接合部から延びる前記第２リードフレームの前記第２中継リード、または前記第２ダイパット部の吊りリードを、樹脂製の外装体による封止予定位置の半導体パッケージ内部位置で切断し、
    切断された前記第２リードフレームの端部または切断された吊りリードの端部を金型の内部に配置した状態で、樹脂封止によって前記外装体を形成する、
    半導体装置の製造方法。
  9. 前記第１半導体チップの少なくとも一部と前記第２半導体チップの少なくとも一部と
    は、平面視で互いに重なるように配置された、
    請求項８に記載の半導体装置の製造方法。
  10. 前記第１リードフレームの前記第１中継リードと、前記第２リードフレームの前記第２中継リードとを、カシメ接合によって接合した、
    請求項８または請求項９に記載の半導体装置の製造方法。
  11. 前記第１リードフレームの前記第１中継リードと、前記第２リードフレームの前記第２中継リードとを、面接合によって接合した、
    請求項８または請求項９に記載の半導体装置の製造方法。
  12. 前記第２中継リードまたは前記吊りリードを切断した後に、前記第１リードフレームの前記第１中継リードと前記第１ダイパット部とを放熱板に結合する、
    請求項８〜請求項１１のいずれかに記載の半導体装置の製造方法。
  13. 前記第１ダイパット部と前記第２ダイパット部、または、前記第１中継リードと前記第２中継リードを接合する前に、前記第１リードフレームの前記第１中継リードと前記第１ダイパット部とを放熱板に結合する、
    請求項８〜請求項１２のいずれかに記載の半導体装置の製造方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6178555B2 (ja) 2012-09-07 2017-08-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
CN104603943B (zh) * 2012-09-24 2017-07-04 瑞萨电子株式会社 半导体器件的制造方法以及半导体器件
US20140110833A1 (en) * 2012-10-24 2014-04-24 Samsung Electro-Mechanics Co., Ltd. Power module package
EP2889904B1 (en) * 2012-11-19 2023-02-15 Fuji Electric Co., Ltd. Semiconductor device
WO2015099684A1 (en) * 2013-12-23 2015-07-02 Intel Corporation Package on package architecture and method for making
CN105336631B (zh) * 2014-06-04 2019-03-01 恩智浦美国有限公司 使用两个引线框架组装的半导体装置
EP3186552B2 (en) * 2014-08-28 2023-08-30 Signify Holding B.V. Lighting fixture
JP6522402B2 (ja) * 2015-04-16 2019-05-29 ローム株式会社 半導体装置
WO2017154198A1 (ja) * 2016-03-11 2017-09-14 新電元工業株式会社 半導体装置及びその製造方法、リードフレーム
JP6673012B2 (ja) * 2016-05-26 2020-03-25 三菱電機株式会社 半導体装置およびその製造方法
US10074590B1 (en) * 2017-07-02 2018-09-11 Infineon Technologies Ag Molded package with chip carrier comprising brazed electrically conductive layers
CN109214252B (zh) * 2017-07-06 2021-11-09 敦泰电子有限公司 一种指纹感测电路及指纹感测装置
CN107785279A (zh) * 2017-10-18 2018-03-09 天津力芯伟业科技有限公司 一种电子碳化硅芯片
CN112219352B (zh) * 2018-06-04 2024-06-04 罗姆股份有限公司 半导体器件
JP7298177B2 (ja) * 2019-02-15 2023-06-27 富士電機株式会社 半導体モジュール及び半導体モジュールの製造方法
CN114008771A (zh) * 2019-07-02 2022-02-01 三菱电机株式会社 功率模块及其制造方法
EP4053887A1 (en) * 2021-03-05 2022-09-07 Infineon Technologies AG Method and device for producing a housing
CN116441752B (zh) * 2023-04-27 2023-11-21 广州丰江微电子有限公司 高精度定位引线框架切割***

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05190734A (ja) * 1992-01-14 1993-07-30 Matsushita Electron Corp 半導体装置とその製造方法
JPH09102571A (ja) * 1995-10-03 1997-04-15 Mitsubishi Electric Corp 電力用半導体装置の製造方法およびリードフレーム
JPH11233712A (ja) * 1998-02-12 1999-08-27 Hitachi Ltd 半導体装置及びその製法とそれを使った電気機器
JP2004022601A (ja) * 2002-06-12 2004-01-22 Mitsubishi Electric Corp 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5892278A (en) * 1996-05-24 1999-04-06 Dai Nippon Printingco., Ltd. Aluminum and aluminum alloy radiator for semiconductor device and process for producing the same
JP3937265B2 (ja) * 1997-09-29 2007-06-27 エルピーダメモリ株式会社 半導体装置
JP4146785B2 (ja) 2003-11-19 2008-09-10 三菱電機株式会社 電力用半導体装置
US7456499B2 (en) * 2004-06-04 2008-11-25 Cree, Inc. Power light emitting die package with reflecting lens and the method of making the same
EP1884335A4 (en) * 2005-05-24 2010-01-13 Murata Manufacturing Co METHOD AND DEVICE FOR PRODUCING INSERTED PART
CN101118895A (zh) * 2006-08-03 2008-02-06 飞思卡尔半导体公司 具有内置热沉的半导体器件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05190734A (ja) * 1992-01-14 1993-07-30 Matsushita Electron Corp 半導体装置とその製造方法
JPH09102571A (ja) * 1995-10-03 1997-04-15 Mitsubishi Electric Corp 電力用半導体装置の製造方法およびリードフレーム
JPH11233712A (ja) * 1998-02-12 1999-08-27 Hitachi Ltd 半導体装置及びその製法とそれを使った電気機器
JP2004022601A (ja) * 2002-06-12 2004-01-22 Mitsubishi Electric Corp 半導体装置

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