WO2023193370A1 - Igbt器件及其制造方法 - Google Patents

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缪进征
王鹏飞
刘磊
龚轶
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Definitions

  • This application belongs to the technical field of IGBT devices, and relates to, for example, an IGBT device and a manufacturing method thereof.
  • the Insulated Gate Bipolar Transistor (IGBT) device is a device composed of a MOS transistor and a bipolar transistor. Its input is a MOS transistor and its output is a PNP transistor. It combines these two devices. It has the characteristics of low driving power and fast switching speed of MOS transistors, as well as the characteristics of bipolar transistors with low saturation voltage and large capacity. It has been increasingly widely used in modern power electronics technology, especially occupying the It has achieved a dominant position in the application of large and medium power tubes at higher frequencies.
  • Related art field-stop IGBT (FS-IGBT) devices use a single deep trench MOS structure as the main structure of the active region, and reduce device saturation voltage drop and turn-off loss by increasing the doping concentration of the n-type charge storage region.
  • the influence of the doping concentration of the n-type charge storage region on the breakdown voltage limits the optimization of the saturation voltage drop and turn-off loss of the FS-IGBT device by adjusting the doping concentration of the n-type charge storage region.
  • This application provides an IGBT device and a manufacturing method thereof to optimize the saturation voltage drop and turn-off loss of the IGBT device.
  • an n-type field stop region located above the p-type collector region
  • n-type charge storage area Using the hard mask layer as a mask, perform n-type ion implantation and annealing on the n-type semiconductor layer through the first trench, and form a layer located at the bottom of the first trench in the n-type semiconductor layer.
  • the hard mask layer is etched away, a p-type body region is formed in the n-type semiconductor layer, and an n-type emitter region is formed in the p-type body region.
  • anisotropic etching and isotropic etching are performed on the n-type semiconductor layer 20 .
  • the anisotropic etching is used to etch n downward.
  • isotropic etching is used to etch the n-type semiconductor layer 20 in various directions to form the first trench 31 in the n-type semiconductor layer 20.
  • the first trench 31 can be formed through isotropic etching.
  • the width is greater than the opening width in the hard mask layer 30 .

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Abstract

本申请实施例提供的一种IGBT器件，包括n型半导体层，在所述n型半导体层内形成的：p型集电极区；位于所述p型集电极区之上的n型场截止区；位于所述n型场截止区之上的n型漂移区；延伸入所述n型漂移区内的若干个沟槽，每个沟槽包括上部的第一沟槽和下部的第二沟槽，所述第一沟槽的宽度大于所述第二沟槽的宽度；位于所述第二沟槽内的p型柱；位于所述第一沟槽内且位于所述p型柱上方的绝缘介质层；位于所述第一沟槽内且靠近所述第一沟槽的侧壁位置处的栅氧化层和栅极；位于相邻的所述第一沟槽之间的p型体区，位于所述p型体区内的n型发射极区；位于所述p型体区下方且位于相邻的所述沟槽之间的n型电荷存储区。

Description

IGBT器件及其制造方法
本申请要求在2022年4月8日提交中国专利局、申请号为202210366889.X的中国专利申请的优先权，该申请的全部内容通过引用结合在本申请中。
技术领域
本申请属于IGBT器件技术领域，例如涉及一种IGBT器件及其制造方法。
背景技术
绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)器件是由MOS晶体管和双极型晶体管复合而成的一种器件，其输入极为MOS晶体管，输出极为PNP晶体管，它融合了这两种器件的特点，既具有MOS晶体管驱动功率小和开关速度快的特点，又具有双极型晶体管饱和压降低和容量大的特点，在现代电力电子技术中得到了越来越广泛的应用，特别是占据了较高频率的大、中功率管应用的主导地位。相关技术的场截止型IGBT(FS-IGBT)器件使用单个深沟槽MOS结构作为有源区主体结构，通过增加n型电荷存储区的掺杂浓度来降低器件饱和压降和关断损耗。但是，在反向偏置状态下，n型电荷存储区处的掺杂浓度越高，器件的击穿电压越小。n型电荷存储区的掺杂浓度对击穿电压的影响限制了通过调整n型电荷存储区的掺杂浓度对FS-IGBT器件的饱和压降和关断损耗的优化。
发明内容
本申请提供一种IGBT器件及其制造方法，以实现对IGBT器件的饱和压降和关断损耗的优化。
本申请实施例提供的一种IGBT器件，包括n型半导体层，在所述n型半导体层内形成的：
p型集电极区；
位于所述p型集电极区之上的n型场截止区；
位于所述n型场截止区之上的n型漂移区；
延伸入所述n型漂移区内的若干个沟槽，每个沟槽包括上部的第一沟槽和下部的第二沟槽，所述第一沟槽的宽度大于所述第二沟槽的宽度；
位于所述第二沟槽内的p型柱；
位于所述第一沟槽内且位于所述p型柱上方的绝缘介质层；
位于所述第一沟槽内且靠近所述第一沟槽的侧壁位置处的栅氧化层和栅极；
位于相邻的所述第一沟槽之间的p型体区，位于所述p型体区内的n型发射极区；
位于所述p型体区下方且位于相邻的所述沟槽之间的n型电荷存储区。
本申请实施例的一种IGBT器件的制造方法，包括：
在提供的n型半导体层上形成硬掩膜层，通过光刻工艺定义出沟槽的位置，对所述硬掩膜层进行刻蚀将所述n型半导体层暴露出来；
以所述硬掩膜层为掩膜，对所述n型半导体层进行各向异性刻蚀和各向同性刻蚀，在所述n型半导体层内形成第一沟槽；
以所述硬掩膜层为掩膜，通过所述第一沟槽对所述n型半导体层进行n型离子注入并退火，在所述n型半导体层内形成位于所述第一沟槽底部的n型电荷存储区；
在所述第一沟槽的表面形成栅氧化层；
形成栅极多晶硅层并以所述硬掩膜层为掩膜对所述栅极多晶硅层进行回刻，在所述第一沟槽的侧壁位置处形成栅极；
在所述栅极的表面形成保护氧化层；
以所述硬掩膜层为掩膜刻蚀掉所述第一沟槽底部的栅氧化层，并继续对所述n型半导体层进行刻蚀，在所述第一沟槽下方形成第二沟槽；
进行p型多晶硅外延生长并以所述硬掩膜层为掩膜对所述p型多晶硅进行回刻，在所述第二沟槽内形成p型柱；
淀积形成绝缘层并以所述硬掩膜层为掩膜对所述绝缘层进行回刻，在所述第一沟槽内形成位于所述p型柱上方的绝缘介质层；
刻蚀掉所述硬掩膜层，在所述n型半导体层内形成p型体区，在所述p型体区内形成n型发射极区。
附图说明
图1是本申请的IGBT器件的一个实施例的剖面结构示意图；
图2至图9是本申请的IGBT器件的制造方法的一个实施例的主要工艺节点的剖面结构示意图。
具体实施方式
以下将结合本申请实施例中的附图，通过具体方式，完整地描述本申请的技术方案。
图1是本申请提供的IGBT器件的一个实施例的剖面结构示意图，如图1所示，本申请的IGBT器件包括n型半导体层20，在n型半导体层20内形成的：p型集电极区41，位于p型集电极区41之上的n型场截止区42，位于n型场截止区42之上的n型漂移区43。
延伸入n型漂移区43内的若干个沟槽，为方便展示，本申请实施例中仅示例性的示出了两个沟槽结构。所述沟槽包括上部的第一沟槽和下部的第二沟槽，且第一沟槽的宽度大于第二沟槽的宽度。位于第二沟槽内的p型柱25，p型柱25可以仅位于第二沟槽内(如图1所示)，也可以是p型柱25从所述第二沟槽内向上延伸至第一沟槽内(图中未示出)。位于第一沟槽内且位于p型柱25上方的绝缘介质层26，位于第一沟槽内且靠近第一沟槽的侧壁位置处的栅氧化层22和栅极23。在图1所示的剖面结构中，栅极23位于绝缘介质层26的两侧，可选的，栅极23可以在第一沟槽内环绕包围绝缘介质层26。需要说明的是，本申请实施例提供的IGBT器件还可以包括位于栅极23与绝缘介质层26之间的保 护氧化层(图中未示出)，保护氧化层用于在刻蚀栅氧化层22的过程中保护栅极23。或者，也可以理解为绝缘介质层26包括多种不同材料的绝缘层，靠近栅极23一侧的绝缘介质层可以作为保护氧化层，用于在刻蚀栅氧化层22的过程中保护栅极23。
位于相邻的第一沟槽之间的p型体区27，位于p型体区27内的n型发射极区28，位于p型体区27下方且位于相邻的沟槽之间的n型电荷存储区21。
本申请的IGBT器件，在第二沟槽内设置p型柱，p型柱与n型漂移区之间形成超结结构，可以增强漂移区的电导调制效应，提高IGBT器件的耐压，从而可以通过提高n型电荷存储区的掺杂浓度来实现对IGBT器件的饱和压降和关断损耗的优化。
图2至图9是本申请的IGBT器件的制造方法的一个实施例的主要工艺节点的剖面结构示意图。如图2至图9所示，本申请的一种IGBT器件的制造方法，包括：
首先，如图2所示，在提供的n型半导体层20上形成硬掩膜层30，通过光刻工艺定义出沟槽的位置，工艺包括：在硬掩膜层30上形成一层光刻胶，之后曝光、显影形成图形，然后对硬掩膜层30进行刻蚀将n型半导体层20暴露出来，之后去除光刻胶。
接下来，如图3所示，以硬掩膜层30为掩膜，对n型半导体层20进行各向异性刻蚀和各向同性刻蚀，各向异性刻蚀用于向下刻蚀n型半导体层20，各向同性刻蚀用于向各个方向刻蚀n型半导体层20，在n型半导体层20内形成第一沟槽31，通过各向同性刻蚀可以使得第一沟槽31的宽度大于硬掩膜层30中的开口宽度。
接下来，如图4所示，以硬掩膜层30为掩膜，通过第一沟槽31对n型半导体层20进行n型离子注入并退火，在n型半导体层20内形成位于第一沟槽31底部的n型电荷存储区21，通过控制退火的温度和时间，可以使得n型离子扩散至预设的位置，即控制n型电荷存储区21的形成区域。
接下来，如图5所示，在所述第一沟槽的表面形成栅氧化层22，然后形成栅极多晶硅层并以硬掩膜层30为掩膜对所形成的栅极多晶硅层进行回刻，在第一沟槽31的侧壁位置处形成栅极23。
接下来，如图6所示，在栅极23的表面形成保护氧化层24，保护氧化层24用于在刻蚀栅氧化层22的过程中保护栅极23免受刻蚀，然后以硬掩膜层30为掩膜刻蚀掉第一沟槽底部的栅氧化层22，并继续对n型半导体层20进行刻蚀，在第一沟槽下方形成第二沟槽32。
接下来，如图7所示，进行p型多晶硅外延生长并以硬掩膜层30为掩膜对所形成的p型多晶硅进行回刻，在第二沟槽内形成p型柱25。通过对该步刻蚀工艺的控制，可以使得p型柱25仅位于第二沟槽内，也可以使得p型柱25位于第二沟槽内并向上延伸至第一沟槽内。
接下来，如图8所示，淀积形成绝缘层并以硬掩膜层为掩膜对所形成绝缘层进行回刻，在第一沟槽内形成位于p型柱25上方的绝缘介质层26，之后刻蚀掉硬掩膜层。由于栅极23和绝缘介质层26都是通过自对准工艺形成，此时栅极23在第一沟槽内环绕包围绝缘介质层26。
接下来，如图9所示，在n型半导体层20内形成p型体区27，在p型体区27内形成n型发射极区28。需要说明的是，在形成p型体区27和n型发射极区28时都需要进行退火工艺，此时n型电荷存储区21中n型离子会进一步进行扩散，从而位于相邻两个p型柱25之间的n型电荷存储区22可以在扩散后相连接成一个整体(如图9所示)，可选的，也可以是在扩散后没有连接起来(该结构在本申请实施列中未示出)。
最后，本申请实施例的IGBT器件的制造方法，还包括：在n型半导体层的表面形成层间绝缘层，并形成源极金属和栅极金属；在n型半导体层的底部形成n型场截止区和p型集电极区；在n型半导体层的底部表面形成集电极金属，以上工艺均为业界的常规工艺，本申请实施例中不再展示和说明。

Claims (7)

  1. 一种绝缘栅双极型晶体管IGBT器件，包括n型半导体层，在所述n型半导体层内形成的：
    p型集电极区；
    位于所述p型集电极区之上的n型场截止区；
    位于所述n型场截止区之上的n型漂移区；
    延伸入所述n型漂移区内的若干个沟槽，每个沟槽包括上部的第一沟槽和下部的第二沟槽，所述第一沟槽的宽度大于所述第二沟槽的宽度；
    位于所述第二沟槽内的p型柱；
    位于所述第一沟槽内且位于所述p型柱上方的绝缘介质层；
    位于所述第一沟槽内且靠近所述第一沟槽的侧壁位置处的栅氧化层和栅极；
    位于相邻的所述第一沟槽之间的p型体区，位于所述p型体区内的n型发射极区；
    位于所述p型体区下方且位于相邻的所述沟槽之间的n型电荷存储区。
  2. 如权利要求1所述的IGBT器件，其中，所述p型柱从所述第二沟槽内向上延伸至所述第一沟槽内。
  3. 如权利要求1所述的IGBT器件，其中，所述栅极在所述第一沟槽内环绕包围所述绝缘介质层。
  4. 一种绝缘栅双极型晶体管IGBT器件的制造方法，包括：
    在提供的n型半导体层上形成硬掩膜层，通过光刻工艺定义出沟槽的位置，对所述硬掩膜层进行刻蚀将所述n型半导体层暴露出来；
    以所述硬掩膜层为掩膜，对所述n型半导体层进行各向异性刻蚀和各向同性刻蚀，在所述n型半导体层内形成第一沟槽；
    以所述硬掩膜层为掩膜，通过所述第一沟槽对所述n型半导体层进行n型离子注入并退火，在所述n型半导体层内形成位于所述第一沟槽底部的n型电荷存储区；
    在所述第一沟槽的表面形成栅氧化层；
    形成栅极多晶硅层并以所述硬掩膜层为掩膜对所述栅极多晶硅层进行回刻，在所述第一沟槽的侧壁位置处形成栅极；
    在所述栅极的表面形成保护氧化层；
    以所述硬掩膜层为掩膜刻蚀掉所述第一沟槽底部的栅氧化层，并继续对所述n型半导体层进行刻蚀，在所述第一沟槽下方形成第二沟槽；
    进行p型多晶硅外延生长并以所述硬掩膜层为掩膜对所述p型多晶硅进行回刻，在所述第二沟槽内形成p型柱；
    淀积形成绝缘层并以所述硬掩膜层为掩膜对所述绝缘层进行回刻，在所述第一沟槽内形成位于所述p型柱上方的绝缘介质层；
    刻蚀掉所述硬掩膜层，在所述n型半导体层内形成p型体区，在所述p型体区内形成n型发射极区。
  5. 如权利要求4所述的IGBT器件的制造方法，还包括：在所述n型半导体层的表面形成层间绝缘层，以及源极金属和栅极金属。
  6. 如权利要求5所述的IGBT器件的制造方法，还包括：在所述n型半导体层的底部形成n型场截止区和p型集电极区。
  7. 如权利要求6所述的IGBT器件的制造方法，还包括：在所述n型半导体层的底部表面形成集电极金属。
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