WO2023124158A1 - 阵列基板、显示面板及显示装置 - Google Patents

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semiconductor
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刘少伟
马志丽
段培
田苗苗
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昆山国显光电有限公司
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Definitions

  • FIG. 8 shows a schematic layout diagram of the semiconductor portion of the array substrate provided by still another embodiment of the first aspect of the present application.
  • the array substrate may include a display area AA and a non-display area NA arranged adjacently.
  • the array substrate includes a substrate 01 and a driving circuit layer 02 disposed on one side of the substrate 01 .
  • Fig. 2 also shows planarization layer PLN, pixel definition layer PDL, light-emitting element (light-emitting element includes anode RE, organic light-emitting layer OM and cathode SE), support pillar PS, thin film encapsulation layer (including first inorganic layer CVD1, organic layer IJP and the second inorganic layer CVD2), the optical adhesive layer OCA, and the cover plate CG.
  • FIG. 2 also shows the first gate driving circuit VSR1 , the first barrier Bank Bank1 and the second barrier bank Bank2 .
  • the first gate driving circuit VSR1 may be disposed in the non-display area NA of the driving circuit layer 02 .
  • the pixel circuit 10 can be disposed in the driving circuit layer 02 , and the pixel circuit 10 is connected to the anode RE of the light emitting element.
  • the driving circuit layer 02 of the array substrate may include a gate metal layer M1 , a capacitor metal layer MC and a source-drain metal layer M2 stacked in a direction away from the substrate 01 .
  • a semiconductor layer b is disposed between the gate metal layer M1 and the substrate 01 .
  • An insulating layer is disposed between each metal layer and between the semiconductor layer b and the gate metal layer M1.
  • the plurality of semiconductor parts 11 arranged along the second direction are connected to each other, and the peripheral connection line 30 is connected to any one of the plurality of semiconductor parts 11 arranged along the second direction. , and the peripheral connecting lines 30 are connected to more than two semiconductor portions 11 arranged along the first direction.
  • the peripheral connection lines 30 There are many ways to arrange the peripheral connection lines 30.
  • at least one peripheral connection line 30 is located on at least one side of the plurality of pixel circuits 10 in the second direction Y, that is, the peripheral connection lines 30 are located on more than one side. At least one side of 10 pixel circuits in the column direction.
  • the semiconductor portions 11 of the plurality of pixel circuits 10 arranged along the second direction Y are connected to each other, and the peripheral connection lines 30 are located on the lower side of the plurality of pixel circuits 10 in the second direction Y. As shown in FIG.
  • ESD protection part 20 There are many ways to set the number of the ESD protection part 20 , for example, there may be only one ESD protection part 20 , and one ESD protection part 20 is connected to the peripheral connection line 30 . In some embodiments, an ESD protection part 20 is connected to the middle of the peripheral connection line 30, which can ensure the balance of ESD protection.
  • FIG. 9 shows a schematic cross-sectional view of the array substrate 100 provided by the embodiment of the first aspect of the present application.
  • the static protection part 20 is located in the semiconductor layer b.
  • the peripheral connection lines 30 and the semiconductor portion 11 are located in the same layer structure.
  • the connection strength between the peripheral connection wire 30 and the semiconductor part 11 can be improved, and the connection strength between the static electricity protection part 20 and the peripheral connection wire 30 can be improved;
  • the static electricity protection part 20, the peripheral connection wire 30 and the The semiconductor part 11 is manufactured and molded in the same manufacturing process, which further simplifies the manufacturing process of the array substrate 100 and improves the manufacturing efficiency of the array substrate 100 .
  • the array substrate 100 further includes a planarization layer 04 located on a side of the insulating layer 03 away from the semiconductor layer b, and the planarization layer 04 covers the metal discharge portion 40 .
  • the unevenness of the surface of the array substrate 100 caused by the provision of the metal discharge part 40 can be improved by providing the planarization layer 04 .
  • the electrostatic protection part 20 is disposed on the side of the insulating layer 03 away from the semiconductor layer b, and the array substrate 100 further includes: a planarization layer 04 located on the electrostatic protection part 20 On the side away from the semiconductor layer b, the electrostatic protection part 20 is located in the planarization layer 04, that is, the planarization layer 04 covers the static protection part 20; the insulating layer 03 is provided with connection vias, and the static protection part 20 is connected to the periphery via the connection vias.
  • the connection lines 30 are connected to each other.

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Abstract

本申请公开了一种阵列基板、显示面板及显示装置。阵列基板具有相邻设置的显示区域和非显示区域，阵列基板包括：衬底；半导体层，位于衬底上，半导体层包括多个在第一方向和第二方向上呈阵列分布的半导体部；静电防护部，具有相对的连接端和自由端，连接端连接于至少一个半导体部，自由端由连接端延伸至非显示区域。本申请通过设置静电防护部能够有效提高阵列基板的静电防护性能。

Description

阵列基板、显示面板及显示装置
相关申请的交叉引用
本申请要求享有于2021年12月31日提交的名称为“阵列基板、显示面板及显示装置”的中国专利申请第202111674891.5号的优先权，该申请的全部内容通过引用并入本文中。
技术领域
本申请涉及显示技术领域，具体涉及一种阵列基板、显示面板及显示装置。
背景技术
有机发光二极管(Organic Light Emitting Diode，OLED)是当今显示器研究领域的热点之一，与液晶显示器(Liquid Crystal Display，LCD)相比，OLED显示屏具有低能耗、生产成本低、自发光、宽视角及响应速度快等优点，目前，在手机、掌上电脑(Personal Digital Assistant；PDA)、数码相机等显示领域OLED阵列基板已经开始取代LCD阵列基板。
为了提升人类的视觉享受，现在显示面板的分辨率越来越高，导致像素越来越小，集成度越来越高。集成度的提升意味着器件的耐静电击穿能力的降低。
发明内容
本申请提供一种阵列基板、显示面板及显示装置，能够提高阵列基板的静电防护能力。
本申请第一方面的实施例提供一种阵列基板，阵列基板具有相邻设置的显示区域和非显示区域，阵列基板包括：衬底；半导体层，位于衬底上，半导体层包括多个在第一方向和第二方向上呈阵列分布的半导体部； 静电防护部，具有相对的连接端和自由端，连接端连接于至少一个半导体部，自由端由连接端延伸至非显示区域。
本申请第二方面的实施例还提供了一种显示面板，包括上述任一第一方面实施例提供的阵列基板。
本申请第三方面的实施例还提供了一种显示装置，包括上述第二方面实施例提供的显示面板。
根据本申请实施例提供的阵列基板，阵列基板具有相邻设置的显示区域和非显示区域，当阵列基板用于显示面板时，显示面板在显示区域能够实现显示。阵列基板包括衬底和半导体层，半导体层包括多个在第一方向和第二方向上呈阵列分布的半导体部；阵列基板还包括静电防护部，静电防护部的连接端连接于至少一个半导体部，静电防护部的自由端延伸至非显示区域。使得阵列基板产生的静电能够通过半导体部传递至连接端，再由连接端传递至位于非显示区域的自由端。因此静电能够在非显示区域通过自由端释放，有效改善阵列基板的静电效应，提高阵列基板的静电防护能力。
附图说明
通过阅读以下参照附图对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征，附图并未按照实际的比例绘制。
图1示出本申请第一方面实施例提供的阵列基板的俯视示意图；
图2示出本申请第一方面实施例提供的阵列基板的截面示意图；
图3示出本申请第一方面实施例提供的阵列基板的截面示意图；
图4示出本申请第一方面实施例提供的阵列基板的像素电路的版图示意图；
图5示出本申请第一方面实施例提供的阵列基板的半导体部的版图示意图；
图6示出本申请第一方面另一实施例提供的阵列基板的半导体部的版图示意图；
图7示出本申请第一方面又一实施例提供的阵列基板的半导体部的版图示意图；
图8示出本申请第一方面还一实施例提供的阵列基板的半导体部的版图示意图；
图9示出本申请第一方面实施例提供的阵列基板的截面示意图；
图10示出本申请第一方面另一实施例提供的阵列基板的截面示意图；
图11示出本申请一种实施例提供的显示面板的结构示意图；
图12示出本申请一种实施例提供的显示装置的结构示意图。
具体实施方式
下面将详细描述本申请的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本申请，并不被配置为限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。
本申请实施例提供一种阵列基板、显示面板及显示装置，以下将结合附图1至附图12对本申请实施例提供的阵列基板、显示面板及显示装置进行说明。
请参阅图1，图1示出本申请第一方面实施例提供的阵列基板的俯视示意图。
如图1所示，本申请实施例提供的阵列基板100包括多个像素电路10。多个像素电路10可以呈阵列分布。例如，多个像素电路10可以在相交的第一方向X和第二方向Y上呈阵列分布。示例性的，第一方向X可以是行方向，第二方向Y可以是列方向。当然，第一方向X也可以是列方向，第二方向Y也可以是行方向。
示例性的，阵列基板100还可以包括驱动芯片IC、第一栅极驱动电路 VSR1、第二栅极驱动电路VSR2、电源信号线PVDD、公共电源信号端PVEE、数据信号线Vdata、第一参考信号线Vref1、扫描信号线Scan以及发光控制信号线Emit。
第一栅极驱动电路VSR1可以包括多个级联的移位寄存器S-VSR，各移位寄存器S-VSR通过扫描信号线与像素电路10连接，第一栅极驱动电路VSR1用于向像素电路10提供扫描信号。驱动芯片IC为第一栅极驱动电路VSR1提供第一起始信号STV1。另外，如图1所示，多个级联的移位寄存器S-VSR中除第一级和最后一级移位寄存器S-VSR之外，其余移位寄存器S-VSR可以为相邻两行像素电路10提供扫描信号。此时，可以在阵列基板上设置两行dummy像素电路(图1中未示出)，分别与移位寄存器S-VSR中第一级和最后一级移位寄存器S-VSR的扫描线对应连接，但dummy像素电路并不用于显示。
第二栅极驱动电路VSR2可以包括多个级联的移位寄存器E-VSR，各移位寄存器E-VSR通过发光控制信号线Emit与像素电路10连接，第二栅极驱动电路VSR2用于向像素电路10提供发光控制信号。驱动芯片IC为第二栅极驱动电路VSR2提供第二起始信号STV2。
另外，第一栅极驱动电路VSR1与驱动芯片IC之间以及第二栅极驱动电路VSR2与驱动芯片IC之间可以连接有时钟信号线(图中未示出)、高电平信号线(VGH)(图中未示出)、低电平信号线(VGL)(图中未示出)，驱动芯片IC向第一栅极驱动电路VSR1以及第二栅极驱动电路VSR2提供时钟信号、高电平信号以及低电平信号。
例如，如图1所示，阵列基板100可以包括一个第一栅极驱动电路VSR1以及一个第二栅极驱动电路VSR2，一个第一栅极驱动电路VSR1以及一个第二栅极驱动电路VSR2可以设置在阵列基板100在第二方向Y上的相对两侧，一个第一栅极驱动电路VSR1以及一个第二栅极驱动电路VSR2也可以设置在同一侧。
又例如，阵列基板100也可以包括两个第一栅极驱动电路VSR1以及两个第二栅极驱动电路VSR2，扫描信号线的两端各自分别电连接一个第一栅极驱动电路VSR1，发光控制信号线Emit的两端各自分别电连接一个 第二栅极驱动电路VSR2。
又例如，阵列基板100包括两个第一栅极驱动电路VSR1，其中一个第一栅极驱动电路VSR1通过扫描信号线与奇数行的像素电路10电连接，另一个第一栅极驱动电路VSR1通过扫描信号线与偶数行的像素电路10电连接。
又例如，阵列基板100包括两个第二栅极驱动电路VSR2，其中一个第二栅极驱动电路VSR2通过发光控制信号线与奇数行的像素电路10电连接，另一个第二栅极驱动电路VSR2通过发光控制信号线与偶数行的像素电路10电连接。
上述关于第一栅极驱动电路VSR1和第二栅极驱动电路VSR2的介绍仅仅是一些示例，并不用于限定本申请。
示例性的，也可以设置能够同时产生扫描信号和发光控制信号的栅极驱动电路。本申请对此不作限定。
示例性的，像素电路10包括存储电容Cst以及多个晶体管，多个晶体管例如包括电源写入晶体管、数据写入晶体管、驱动晶体管、补偿晶体管、栅极初始化晶体管、发光控制晶体管、阳极初始化晶体管。
第一扫描信号线可以理解为与像素电路10中的栅极初始化晶体管的控制端所连接的扫描信号线，第二扫描信号线可以理解为与像素电路10中的数据写入晶体管的控制端、补偿晶体管的控制端以及阳极初始化晶体管的控制端所连接的扫描信号线。一般而言，用于显示的每行像素电路10均至少对应连接有第一扫描信号线和第二扫描信号线。
示例性的，如图1所示，相邻两行像素电路10中的上一行像素电路10与扫描信号线S(n-1)、Sn连接，下一行像素电路10与扫描信号线Sn、S(n+1)连接。对于上一行像素电路10来说，其对应的第一扫描信号线为S(n-1)，其对应的第二扫描信号线为Sn；对于下一行像素电路10来说，其对应的第一扫描信号线为Sn，其对应的第二扫描信号线为S(n+1)。
电源信号线PVDD用于向驱动晶体管提供电源电压，电源信号线PVDD上的电压可以为正电压。公共电源信号端PVEE上的电压可以为负电压。第一参考信号线Vref1用于提供重置电压信号，第一参考信号线 Vref1上的电压可以为负电压。
为了更好的从整体上理解实施例提供的阵列基板的结构，请参考图2及图3。图2示出本申请第一方面实施例提供的阵列基板的截面示意图；图3示出本申请第一方面实施例提供的阵列基板的截面示意图。
如图2和图3所示，阵列基板可以包括相邻设置的显示区域AA、非显示区域NA。示例性的，阵列基板包括衬底01及设置于衬底01一侧的驱动电路层02。图2还示出了平坦化层PLN、像素定义层PDL、发光元件(发光元件包括阳极RE、有机发光层OM及阴极SE)、支撑柱PS、薄膜封装层(包括第一无机层CVD1、有机层IJP及第二无机层CVD2)、光学胶层OCA、盖板CG。另外，图2还示出了第一栅极驱动电路VSR1、第一挡墙Bank1及第二挡墙Bank2。第一栅极驱动电路VSR1可设置于驱动电路层02的非显示区域NA。
像素电路10可设置于驱动电路层02内，像素电路10与发光元件的阳极RE连接。如图3所示，阵列基板的驱动电路层02可包括在远离衬底01方向上层叠设置的栅极金属层M1、电容金属层MC及源漏金属层M2。栅极金属层M1与衬底01之间设置有半导体层b。各金属层之间以及半导体层b与栅极金属层M1之间设置有绝缘层。示例性的，栅极金属层M1与半导体层b之间设有栅极绝缘层GI，电容金属层MC与栅极金属层M1之间设有电容绝缘层IMD，源漏金属层M2与电容金属层MC之间设有层间介质层ILD。
半导体层b为晶体管的有源层所在的半导体层b，栅极金属层M1为晶体管的栅极所在的金属导电层，电容金属层MC为电容的其中一个极板所在的金属导电层，源漏极金属层M2为晶体管的源极和漏极所在的金属导电层。
示例性的，扫描信号线S(n-1)、Sn、S(n+1)以及发光控制信号线Emit可设置于栅极金属层M1。第一参考信号线Vref1可设置于电容金属层MC，电源信号线PVDD以及数据信号线Vdata可设置于源漏极金属层M2。当然，也可以按照其它方式设置各信号线所在膜层，本申请对此不作限定。可以理解的是，图2和图3中还示意性示出阵列基板以上的其他膜 层，仅供参考。
申请人发现，像素电路10的各晶体管分别包括位于半导体层的半导体部，同一个像素电路中多个晶体管的半导体部通常相互连接。而半导体部的制备工艺包括高温工艺，例如退火和活化工艺，在高温工艺过程中的静电会对半导体部的性能产生不可逆的影响，进而影响对应晶体管的性能。
请一并参阅图1至图4，图4示出本申请第一方面实施例提供的阵列基板100的像素电路10的版图示意图。
如图1至图4所示，本申请第一方面的实施例提供一种阵列基板100，阵列基板100具有相邻设置的显示区域AA和非显示区域NA，阵列基板100包括：衬底01和设置于衬底01的半导体层b及静电防护部20，半导体层b设置于衬底01上，半导体层b包括多个在第一方向X和第二方向Y上呈阵列分布的半导体部11；每个静电防护部20具有相对的连接端21和自由端22，连接端21连接于至少一个半导体部11，自由端22由连接端21延伸至非显示区域NA。
根据本申请实施例提供的阵列基板100，阵列基板100具有显示区域AA和非显示区域NA，当阵列基板100用于显示面板时，显示面板在显示区域AA能够实现显示。阵列基板100包括静电防护部20，静电防护部20的连接端21连接于至少一个半导体部11，静电防护部20的自由端22延伸至非显示区域NA。使得阵列基板产生的静电能够通过半导体部11传递至连接端21，再由连接端21传递至位于非显示区域NA的自由端22。因此静电能够在非显示区域NA通过自由端22释放，有效改善阵列基板100的静电效应，提高阵列基板100的静电防护能力。
此外，在本申请实施例提供的阵列基板100中，静电防护部20可以认为是连接于半导体部11的天线，通过天线尖端(即静电防护部20的自由端22)放电原理，将阵列基板100制程过程中产生的静电通过天线(即静电防护部20)释放到非显示区域NA，消除整个阵列基板100的静电积累。进而可以有效的防止静电对阵列基板100的潜在性损伤。
该阵列基板100还包括多个像素电路10，多个像素电路10位于显示 区域AA，像素电路10用于驱动显示面板进行显示，多个像素电路10在第一方向X和第二方向Y上呈阵列分布，各像素电路10包括至少一个半导体部11。
静电防护部20的设置方式有多种，例如静电防护部20和像素电路10一一对应设置，每一像素电路10的半导体部11均连接有一个对应的静电防护部20，以提高阵列基板100的静电防护能力。
请参阅图5，图5示出本申请第一方面实施例提供的阵列基板100的半导体部11的版图示意图。
如图5所示，在另一些实施例中，阵列基板100还包括：至少一条***连接线30，***连接线30连接于两个以上的半导体部11，静电防护部20的连接端21连接于***连接线30。
在这些实施例中，通过***连接线30能够连接两个以上的半导体部11，静电防护部20通过***连接线30能够连接两个以上的半导体部11，使得同一个静电防护部20能够向两个以上的半导体部11提供静电防护，简化阵列基板100的布线结构。
请参阅图6，示出本申请第一方面另一实施例提供的阵列基板100的半导体部11的版图示意图。
如图6所示，在一些实施例中，沿第二方向排布的多个半导体部11相互连接，***连接线30连接于沿第二方向排布的多个半导体部11中的任一者，且***连接线30连接于沿第一方向排布的两个以上的半导体部11。
在这些实施例中，第一方向X为行方向，第二方向Y为列方向，则同一列的半导体部11相互连接，***连接线30可以通过连接该列任一半导体部11来连接同列的多个半导体部11。***连接线30连接于沿第一方向排布的两个以上的半导体部11时，***连接线30能够通过沿第一方向排布的两个以上的半导体部11连接两列以上的半导体部11。使得静电防护部20能够通过***连接线30连接两列以上的半导体部11，并通过***连接线30向两列以上的半导体部11提供静电防护，进一步简化阵列基板100的布线结构。
在另一些实施例中，沿第一方向X排布的半导体部11相互连接，***连接线30连接于沿第一方向X排布的多个半导体部11中的任一者，且***连接线30连接于沿第二方向Y排布的两个以上的半导体部11。
在这些实施例中，由于同一行的半导体部11相互连接，***连接线30可以通过连接该行任一半导体部11来连接同行的多个半导体部11。当***连接线30连接于沿第二方向Y排布的两个以上的半导体部11时，***连接线30能够通过该沿第二方向Y排布的两个以上的半导体部11连接两行以上的半导体部11。使得静电防护部20能够通过***连接线30连接两行以上的半导体部11，并通过***连接线30向两行以上的半导体部11提供静电防护，进一步简化阵列基板100的布线结构。
请一并参阅图7和图8，图7示意出了另一种***连接线30和半导体部11的连接方式。图8示出另一种***连接线30和半导体部11的连接方式。
***连接线30的布置方式有多种，为了简化阵列基板100的布线结构，至少一条***连接线30位于多个像素电路10在第二方向Y上的至少一侧，即***连接线30位于多个像素电路10列方向上的至少一侧。如图6和图7所示，沿第二方向Y排布的多个像素电路10的半导体部11相互连接，***连接线30位于多个像素电路10在第二方向Y上的下侧。如图8所示，沿第二方向Y排布的多个像素电路10的半导体部11相互连接，***连接线30位于多个像素电路10在第二方向Y上的上侧。***连接线30能够在同一侧通过连接多个半导体部11而连接多列的半导体部11，能够简化***连接线30的走线路径，减小***连接线30的长度。
图6至8中仅示例性的示出一条***连接线30，在其他实施例中，该阵列基板可以包括两条及以上的***连接线30，此种设置方式可以有效提高阵列基板的静电防护性能。
在多个像素电路10在第二方向Y上的至少一侧，***连接线30连接沿第一方向X分布的多个半导体部11，进而连接多列的半导体部11。在一些实施例中，***连接线30位于像素电路10在第二方向Y上的一侧，并连接与之相邻的沿第二方向Y排布的所有半导体部11，使得***连接 线30能够连接所有半导体部11，静电防护部20能够通过***连接线30向所有半导体部11提供静电防护。
在一些实施例中，当显示区域AA的边缘呈异形，像素电路10在靠近显示区域AA的边缘沿异形路径分布时，***连接线30可以沿异形路径延伸，只要***连接线30位于多个像素电路10在第二方向上的至少一侧即可。
静电防护部20的个数设置方式有多种，例如静电防护部20可以只有1个，一个静电防护部20连接于***连接线30。在一些实施例中，一个静电防护部20连接于***连接线30的中部，能够保证静电防护的平衡。
在另一些实施例中，静电防护部20为多个，多个静电防护部20沿***连接线30的延伸方向间隔分布。通过多个静电防护部20能够提高静电防护性能。
在一些实施例中，多个所述静电防护部20在所述***连接线30的延伸方向上均匀分布，保证静电防护的平衡。
在一些实施例中，以第一方向X为行方向，第二方向Y方向为列方向，当相邻两行的像素电路10个数不同，即当相邻两行半导体部11个数不同时，***连接线30沿弯折路径延伸并环绕多个像素电路10设置。***连接线30包括沿第一方向X延伸的第一段和沿第二方向Y延伸的第二段，静电防护部20可以连接于第一段和/或第二段。例如静电防护部20连接于第二段并沿第一方向X延伸形成。在一些实施例中，多个静电防护部20连接于同一第二段并沿第二方向Y间隔设置。或者，多个静电防护部20连接于第一段并沿第二方向延伸形成。在一些实施例中，多个静电防护部20连接于同一第一段并沿第一方向X间隔设置。
在一些实施例中，相邻两个静电防护部20之间的间距大于或等于相邻两个像素电路10之间的间距。例如，相邻两个静电防护部20之间的间距大于或等于在第一方向X上相邻的两个像素电路10之间的间距，或者相邻两个静电防护部20之间的间距大于或等于在第二方向Y上相邻的两个像素电路10之间的间距。相邻两个静电防护部20之间的间距较大，能够改善由于静电防护部20过于密集而增加阵列基板100的制备难度。
请参阅图9，图9示出本申请第一方面实施例提供的阵列基板100的截面示意图。
如图9所示，在一些实施例中，半导体层b包括半导体部11，***连接线30位于半导体层b；阵列基板100还包括绝缘层03，绝缘层03位于半导体层b背离衬底01的一侧。
***连接线30位于半导体层b，即***连接线30可以与半导体层b同层设置，或半导体层b包括***连接线30。
在这些实施例中，半导体层b可以包括***连接线30，使得***连接线30能够与半导体部11采用同层同材料同工艺制备成型。一方面能够提高***连接线30和半导体部11的连接强度，另一方面还能够简化阵列基板100的成型工艺，提高阵列基板100的成型效率。
在一些实施例中，衬底01上还设置有缓冲层05。
绝缘层03的设置方式有多种，在一些实施例中，阵列基板100还包括位于半导体层b背离衬底01一侧的金属层，半导体层b和金属层之间设置有绝缘层03，金属层通常为两层以上，两层以上的金属层之间均设置有绝缘层03。因此绝缘层03的个数为两个以上，即半导体层b背离衬底01一侧设置有两个以上的绝缘层03。绝缘层03可以包括栅极绝缘层、电容绝缘层或层间介质层等，具体可根据实际情况进行设置，在此不作具体的限定。
静电防护部20的设置方式有多种，如图9所示，在一些实施例中，静定防护部20位于半导体层b，例如：半导体层b可以包括静电防护部20，静电防护部20、***连接线30和半导体部11位于同一层结构。一方面能够提高***连接线30和半导体部11之间的连接强度，提高静电防护部20和***连接线30之间的连接强度，另一方面还可以使得静电防护部20、***连接线30和半导体部11在同一工艺制程中制备成型，进一步简化阵列基板100的制备工艺，提高阵列基板100的制备效率。
静定防护部20位于半导体层b可以理解为，半导体层b可以包括静电防护部20或静定防护部20与半导体层b同层设置。
当静电防护部20位于半导体层b时，在一些实施例中，如图9所示， 绝缘层03中设置有金属放电部40，金属放电部40和自由端22相互连接。在这些实施例中，自由端22连接有金属放电部40，使得自由端22可以通过金属放电部40释放静电，静电释放和半导体部11不在同一层，能够提高静电防护效果。
在一些实施例中，金属放电部40在衬底01上的正投影和自由端22在衬底01上的正投影交叠。能够减小金属放电部40和自由端22之间的距离，简化阵列基板100的结构。
金属放电部40的设置方式有多种，在一些实施例中，绝缘层03上设置有贯通孔，自由端22由贯通孔露出，贯通孔内设置有金属材料以形成金属放电部40。
在一些实施例中，阵列基板100还包括平坦化层04，位于绝缘层03背离半导体层b的一侧，且平坦化层04覆盖金属放电部40。在这些实施中，通过设置平坦化层04能够改善由于设置金属放电部40而导致的阵列基板100表面的不平整。
请参阅图10，图10示出本申请第一方面另一实施例提供的阵列基板100的截面示意图。
如图10所示，在另一些实施例中，静电防护部20设置于绝缘层03背离半导体层b的一侧，阵列基板100还包括：平坦化层04，平坦化层04位于静电防护部20背离半导体层b的一侧，静电防护部20位于平坦化层04中，即平坦化层04覆盖静电防护部20；绝缘层03上设置有连接过孔，静电防护部20经由连接过孔和***连接线30相互连接。
在这些实施例中，静电防护部20和***连接线30、半导体部11不同层设置，使得半导体部11上的静电能够在其他层进行释放，改善由于释放静电对半导体部11造成的影响，进而提高阵列基板100的静电防护性能。
需要说明的是，在不矛盾的情况下，上述各实施例可以相互结合。
本申请实施例提供还一种显示面板，包括如上述任一实施例所述的阵列基板。图11示出本申请一种实施例提供的显示面板的结构示意图。如图11所示，该显示面板200包括上述任一实施例所述的阵列基板100及位 于阵列基板100上的发光层201。发光层201可以理解为显示器件层，示例性的，发光层201可以是有机发光层，即该显示面板200可以是有机发光二极管(Organic Light Emitting Diode，OLED)显示面板。当然显示面板也可以是其它类型的显示面板，本申请对此不作限定。
本申请还提供了一种显示装置，包括本申请提供的阵列基板。请参考图12，图12是本申请实施例提供的一种显示装置的结构示意图。图12提供的显示装置1000包括本申请上述任一实施例提供的阵列基板100。图10实施例仅以手机为例，对显示装置1000进行说明，本申请实施例提供的显示装置，可以是可穿戴产品、电脑、电视、车载显示装置等其他具有显示功能的显示装置，本申请对此不作具体限制。本申请实施例提供的显示装置，具有本申请实施例提供的阵列基板的有益效果，具体可以参考上述各实施例对于阵列基板的具体说明，本实施例在此不再赘述。
依照本申请如上文所述的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该申请仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。

Claims (20)

  1. 一种阵列基板，所述阵列基板具有相邻设置的显示区域和非显示区域，所述阵列基板包括：
    衬底；
    半导体层，位于所述衬底上，所述半导体层包括在第一方向和第二方向上呈阵列分布的多个半导体部；
    静电防护部，具有相对的连接端和自由端，所述连接端连接于至少一个所述半导体部，所述自由端由所述连接端延伸至所述非显示区域。
  2. 根据权利要求1所述的阵列基板，还包括：至少一条***连接线，所述至少一条***连接线连接于两个以上的所述半导体部，所述静电防护部的所述连接端连接于所述***连接线。
  3. 根据权利要求2所述的阵列基板，其中，沿所述第二方向排布的所述多个半导体部相互连接，所述至少一条***连接线连接于沿所述第二方向排布的所述多个半导体部中的任一者，且所述至少一条***连接线连接于沿所述第一方向排布的两个以上的所述半导体部。
  4. 根据权利要求3所述的阵列基板，还包括：多个像素电路，位于所述显示区域，各所述像素电路包括至少一个半导体部；
    所述至少一条***连接线位于所述多个像素电路在所述第二方向上的至少一侧，且所述至少一条***连接线连接于沿所述第一方向分布的所述多个半导体部。
  5. 根据权利要求4所述的阵列基板，其中，所述静电防护部包括多个静电防护部，所述多个静电防护部沿所述***连接线的延伸方向间隔分布。
  6. 根据权利要求5所述的阵列基板，其中，所述多个静电防护部在所述***连接线的延伸方向上均匀分布。
  7. 根据权利要求5所述的阵列基板，其中，相邻两个所述静电防护部之间的间距大于或等于相邻两个所述像素电路之间的间距。
  8. 根据权利要求4所述的阵列基板，其中，所述显示区域的边缘呈异 形，所述像素电路在靠近所述显示区域的边缘沿异形路径分布，所述至少一条***连接线沿所述异形路径延伸。
  9. 根据权利要求4所述的阵列基板，其中，所述第一方向为行方向，所述第二方向为列方向，所述至少一条***连接线沿弯折路径延伸并环绕所述多个像素电路设置，所述至少一条***连接线包括沿所述第一方向延伸的第一端和沿所述第二方向延伸的第二段，所述静电防护部连接于所述第一段和所述第二段中的至少一者。
  10. 根据权利要求9所述的阵列基板，其中，所述静电防护部包括多个静电防护部，所述多个静电防护部连接于所述第二段并沿所述第二方向间隔设置，或者，所述多个静电防护部连接于所述第一段并沿所述第一方向间隔设置。
  11. 根据权利要求2所述的阵列基板，其中，
    所述***连接线位于所述半导体层；
    所述阵列基板还包括绝缘层，所述绝缘层位于所述半导体层背离所述衬底的一侧；
    其中，所述静电防护部位于所述半导体层，或者，所述静电防护部位于所述绝缘层背离所述半导体层的一侧。
  12. 根据权利要求11所述的阵列基板，其中，所述静电防护部位于所述半导体层，所述绝缘层中设置有金属放电部，所述金属放电部和所述自由端相互连接。
  13. 根据权利要求12所述的阵列基板，其中，所述阵列基板还包括平坦化层，位于所述绝缘层背离所述半导体层的一侧，且所述平坦化层覆盖所述金属放电部。
  14. 根据权利要求12所述的阵列基板，其中，所述金属放电部在所述衬底上的正投影和所述自由端在所述衬底上的正投影交叠。
  15. 根据权利要求14所述的阵列基板，其中，所述绝缘层上设置有贯通孔，所述自由端由所述贯通孔露出，所述贯通孔内设置有金属材料以形成所述金属放电部。
  16. 根据权利要求11所述的阵列基板，其中，所述静电防护部位于所 述绝缘层背离所述半导体层的一侧，所述阵列基板还包括：
    平坦化层，所述平坦化层位于所述静电防护部背离所述半导体层的一侧，所述平坦化层覆盖所述静电防护部；
    所述绝缘层中设置有连接过孔，所述静电防护部经由所述连接过孔和所述***连接线相互连接。
  17. 根据权利要求2所述的阵列基板，其中，沿所述第一方向排布的所述多个半导体部相互连接，所述至少一条***连接线连接于沿所述第一方向排布的所述多个半导体部中的任一者，且所述至少一条***连接线连接于沿所述第二方向排布的两个以上的所述半导体部。
  18. 根据权利要求1所述的阵列基板，其中，所述静电防护部和所述半导体部一一对应设置，每一所述半导体部均连接有一个对应的所述静电防护部。
  19. 一种显示面板，包括如权利要求1至18任一项所述的阵列基板。
  20. 一种显示装置，包括如权利要求19所述的显示面板。
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