WO2023106026A1 - 撮像装置 - Google Patents

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WO2023106026A1
WO2023106026A1 PCT/JP2022/041782 JP2022041782W WO2023106026A1 WO 2023106026 A1 WO2023106026 A1 WO 2023106026A1 JP 2022041782 W JP2022041782 W JP 2022041782W WO 2023106026 A1 WO2023106026 A1 WO 2023106026A1
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WO
WIPO (PCT)
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imaging device
wiring
film
shielding film
light shielding
Prior art date
Application number
PCT/JP2022/041782
Other languages
English (en)
French (fr)
Inventor
俊介 磯野
旭成 金原
優子 留河
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures

Definitions

  • the present disclosure relates to imaging devices.
  • An image sensor includes a plurality of pixels arranged one-dimensionally or two-dimensionally, including a photodetector element that generates an electrical signal according to the amount of incident light.
  • a stacked image sensor is an image sensor having, as a pixel, a photodetector having a structure in which a photoelectric conversion film is stacked on a substrate. Examples thereof are disclosed in Patent Documents 1 to 5.
  • a light shielding layer having a light shielding function and an electrical shielding function is formed so that the transistors formed in the peripheral circuit section operate stably.
  • the light shielding layer covers the wiring layer over a wide area.
  • the wiring layer may come into contact with the light shielding layer due to hillocks or electromigration. If a short circuit occurs due to contact between the wiring layer and the light-shielding layer, the potential of the light-shielding layer may fluctuate, or a short-circuit may occur between the two wiring layers through the light-shielding layer, and the operation of the imaging device may be disabled. become stable.
  • the present disclosure provides an imaging device capable of stabilizing circuit operations.
  • An imaging device includes a pixel section including pixels, a peripheral circuit section provided around the pixel section and including a peripheral circuit, and an intermediate circuit section extending across the pixel section and the peripheral circuit section. a layer;
  • the peripheral circuit section includes a light-shielding film positioned above the intermediate layer, at least one first wiring positioned in the intermediate layer and containing aluminum, and a combination of the at least one first wiring and the light-shielding film. and at least one barrier layer positioned therebetween.
  • FIG. 1 is a diagram showing a circuit configuration of an imaging device according to Embodiment 1.
  • FIG. 2 is a cross-sectional view of a device structure of a pixel of the imaging device according to Embodiment 1.
  • FIG. 3 is a plan view of the imaging device according to Embodiment 1.
  • FIG. 4 is a cross-sectional view of the imaging device according to Embodiment 1 taken along line IV-IV in FIG.
  • FIG. 5 is a cross-sectional view of an imaging device according to a comparative example.
  • 6 is a cross-sectional view of an imaging device according to a modification of Embodiment 1.
  • FIG. FIG. 7 is a cross-sectional view of an imaging device according to Embodiment 2.
  • FIG. 8 is a cross-sectional view of an imaging device according to Embodiment 3.
  • FIG. 1 is a diagram showing a circuit configuration of an imaging device according to Embodiment 1.
  • FIG. 2 is a cross-sectional view of a device
  • An imaging device includes a pixel section including pixels, a peripheral circuit section provided around the pixel section and including a peripheral circuit, and an intermediate circuit section extending across the pixel section and the peripheral circuit section. a layer;
  • the peripheral circuit section includes a light-shielding film positioned above the intermediate layer, at least one first wiring positioned in the intermediate layer and containing aluminum, and a combination of the at least one first wiring and the light-shielding film. and at least one barrier layer positioned therebetween.
  • the first wiring containing aluminum has a low resistance, it is possible to stabilize the power supply to the circuits in the peripheral circuit section. Further, for example, since the blocking layer blocks the growth of unevenness on the surface of the first wiring, the possibility of contact between the unevenness on the surface of the first wiring and the light shielding film can be reduced. Therefore, even if the light shielding film has conductivity, it is possible to suppress the conduction between the light shielding film and the first wiring and the conduction between the first wirings via the light shielding film. Therefore, the potential or signal characteristics of the first wiring can be maintained, and the circuit operation of the imaging device can be stabilized.
  • the pixel portion includes a photoelectric conversion film positioned above the intermediate layer and an upper electrode positioned above the photoelectric conversion film, and the peripheral circuit portion applies a potential to the upper electrode.
  • a pad may be included for feeding.
  • the pad and the at least one first wiring may be located in the same layer and formed using the same material.
  • the pad and the first wiring can be formed in the same process. Since the number of processes can be reduced, manufacturing variations can be reduced, and the reliability of the imaging device can be improved.
  • the surface roughness Ra of each of the pad and the at least one first wiring may be 150 nm or more.
  • the contact with the wire can be strengthened by roughening the surface of the pad. Therefore, it is possible to suppress disconnection of the wire due to environmental changes, impacts, etc., and it is possible to realize a stable supply of power.
  • the at least one blocking layer may contain a metal that is harder than aluminum and has a higher melting point than aluminum.
  • the at least one blocking layer may have conductivity.
  • metal can be used as the material for the blocking layer, and other electrode terminals and the blocking layer can be formed in the same process.
  • the at least one first wiring may include a plurality of first wirings
  • the at least one blocking layer may include a plurality of blocking layers.
  • the plurality of first wirings may be arranged apart from each other in plan view.
  • the plurality of blocking layers may be spaced apart from each other in plan view.
  • Each of the plurality of blocking layers may be aligned with a corresponding first wiring of the plurality of first wirings.
  • the at least one blocking layer may have insulating properties.
  • the film density of the at least one blocking layer may be higher than the film density of the intermediate layer.
  • the intermediate layer may include a tetraethyl orthosilicate film
  • the at least one blocking layer may include an aluminum oxide film
  • a dense aluminum oxide film using an atomic layer deposition method can be used as a blocking layer. Since the passivation film and the blocking layer of the pixel portion can be formed of the same aluminum oxide film, the number of processes can be reduced.
  • the width of the at least one blocking layer may be the same as the width of the at least one first wiring in plan view, or may be larger than the width of the at least one first wiring.
  • the first wiring can be completely covered with the blocking layer, so that the growth of irregularities on the surface of the first wiring can be blocked.
  • the imaging device may further include a second wiring containing copper.
  • a thickness of the at least one first wire may be greater than a thickness of the second wire.
  • the imaging device may further include a substrate positioned below the intermediate layer.
  • a distance between the light shielding film and the surface of the substrate may be smaller than 5 ⁇ m.
  • the distance between the substrate and the light-shielding film can be shortened, so that the light-shielding film can prevent ambient light from entering the impurity region provided on the substrate. Therefore, it is possible to suppress the generation of leakage current and the fluctuation of the potential in the substrate, and stabilize the circuit operation.
  • the at least one blocking layer may overlap the at least one first wiring in plan view.
  • the shielding layer blocks the growth of the unevenness on the surface of the first wiring, so that the possibility of contact between the unevenness on the surface of the first wiring and the light shielding film can be further reduced.
  • the peripheral circuit section may include a sample and hold circuit, and the light shielding film may overlap the sample and hold circuit in a plan view.
  • the light-shielding film can suppress the incidence of light on the sample-and-hold circuit, thereby suppressing fluctuations in the amount of charge held in the sample-and-hold circuit. Therefore, it is possible to suppress the deterioration of the image quality of the image generated by the imaging device.
  • each figure is a schematic diagram and is not necessarily strictly illustrated. Therefore, for example, scales and the like do not necessarily match in each drawing. Moreover, in each figure, substantially the same configurations are denoted by the same reference numerals, and overlapping descriptions are omitted or simplified.
  • the terms “upper” and “lower” do not refer to the upward direction (vertically upward) and the downward direction (vertically downward) in absolute spatial recognition, but are based on the stacking order in the stacking structure. It is used as a term defined by a relative positional relationship. Also, the terms “above” and “below” are used not only when two components are spaced apart from each other and there is another component between the two components, but also when two components are spaced apart from each other. It also applies when two components are in contact with each other and are placed in close contact with each other.
  • FIG. 1 is a schematic diagram showing the circuit configuration of an imaging device 100 according to this embodiment. As shown in FIG. 1, the imaging device 100 includes multiple pixels 110 and a peripheral circuit 120 .
  • a plurality of pixels 110 are arranged two-dimensionally, that is, in row and column directions on a semiconductor substrate to form a pixel region.
  • the plurality of pixels 110 may be arranged in a line. That is, the imaging device 100 may be a line image sensor.
  • the terms row direction and column direction refer to directions in which rows and columns extend, respectively. Specifically, the vertical direction is the column direction, and the horizontal direction is the row direction.
  • Each pixel 110 includes a photodetection section 10 and a charge detection circuit 25 .
  • the photodetector 10 includes a pixel electrode 50 , a photoelectric conversion film 51 and a transparent electrode 52 . A specific configuration of the photodetector 10 will be described later.
  • Charge detection circuit 25 includes amplification transistor 11 , reset transistor 12 , and address transistor 13 .
  • the imaging device 100 has a voltage control element for applying a predetermined voltage to the transparent electrode 52 .
  • Voltage control elements include, for example, a voltage control circuit, a voltage generation circuit such as a constant voltage source, and a voltage reference line such as a ground line.
  • the voltage applied by the voltage control element is called the control voltage.
  • the imaging device 100 includes a voltage control circuit 30 as a voltage control element.
  • the voltage control circuit 30 may generate a constant control voltage, or may generate a plurality of control voltages with different values. For example, the voltage control circuit 30 may generate control voltages having two or more different values, or may generate control voltages that vary continuously within a predetermined range.
  • the voltage control circuit 30 determines the value of the control voltage to be generated based on the command of the operator who operates the image capturing device 100 or the command of another control unit provided in the image capturing device 100, and determines the control voltage of the determined value. to generate
  • the voltage control circuit 30 is provided outside the photosensitive area as part of the peripheral circuit 120 . Note that the photosensitive area is substantially the same as the pixel area.
  • the voltage control circuit 30 applies a control voltage to the transparent electrodes 52 of the pixels 110 arranged in the row direction through the counter electrode signal line 16. Thereby, the voltage control circuit 30 changes the voltage between the pixel electrode 50 and the transparent electrode 52 to switch the spectral sensitivity characteristics of the photodetector 10 .
  • the pixel electrode 50 is set to a potential higher than that of the transparent electrode 52 so that the photodetector 10 is irradiated with light and electrons are accumulated in the pixel electrode 50 as signal charges. At this time, since the moving direction of electrons is opposite to the moving direction of holes, a current flows from the pixel electrode 50 toward the transparent electrode 52 . Further, the pixel electrode 50 is set to a potential lower than that of the transparent electrode 52 so that the photodetector 10 is irradiated with light and holes are accumulated in the pixel electrode 50 as signal charges. At this time, current flows from the transparent electrode 52 toward the pixel electrode 50 .
  • the pixel electrode 50 is connected to the gate electrode of the amplification transistor 11, and the signal charge collected by the pixel electrode 50 is stored in the charge storage node 24 located between the pixel electrode 50 and the gate electrode of the amplification transistor 11. .
  • the signal charges are holes.
  • the signal charges may be electrons.
  • the signal charge accumulated in the charge accumulation node 24 is applied to the gate electrode of the amplification transistor 11 as a voltage corresponding to the amount of signal charge.
  • the amplification transistor 11 is included in the charge detection circuit 25 and amplifies the voltage applied to the gate electrode.
  • the address transistor 13 selectively reads out the amplified voltage as the signal voltage. Address transistor 13 is also referred to as a row select transistor.
  • the reset transistor 12 has one of its source and drain connected to the pixel electrode 50 and resets the signal charge accumulated in the charge accumulation node 24 . In other words, the reset transistor 12 resets the potentials of the gate electrode of the amplification transistor 11 and the pixel electrode 50 .
  • the imaging device 100 includes a power supply line 21 , a vertical signal line 17 , an address signal line 26 and a reset signal line 27 in order to selectively perform the above-described operations in the plurality of pixels 110 .
  • These wirings and signal lines are connected to the pixels 110 respectively.
  • the power supply wiring 21 is connected to one of the source and the drain of the amplification transistor 11 .
  • the vertical signal line 17 is connected to the other of the source and drain of the address transistor 13 , that is, the side not connected to the amplification transistor 11 .
  • the address signal line 26 is connected to the gate electrode of the address transistor 13 .
  • the reset signal line 27 is connected to the gate electrode of the reset transistor 12 .
  • the peripheral circuit 120 includes a vertical scanning circuit 15, a horizontal signal readout circuit 20, a plurality of column signal processing circuits 19, a plurality of load circuits 18, a plurality of differential amplifiers 22, and a voltage control circuit 30.
  • the vertical scanning circuit 15 is also called a row scanning circuit.
  • the horizontal signal readout circuit 20 is also called a column scanning circuit.
  • the column signal processing circuit 19 is also called a row signal storage circuit.
  • Differential amplifier 22 is also called a feedback amplifier.
  • the vertical scanning circuit 15 is connected to the address signal line 26 and the reset signal line 27 , selects a plurality of pixels 110 arranged in each row by row, and performs readout of the signal voltage and resetting of the potential of the pixel electrode 50 . conduct.
  • the power wiring 21 supplies a predetermined power voltage to each pixel 110 .
  • the horizontal signal readout circuit 20 is electrically connected to a plurality of column signal processing circuits 19 .
  • the column signal processing circuit 19 is electrically connected to the pixels 110 arranged in each column via vertical signal lines 17 corresponding to each column.
  • a load circuit 18 is electrically connected to each vertical signal line 17 .
  • the load circuit 18 and the amplification transistor 11 form a source follower circuit.
  • a plurality of differential amplifiers 22 are provided corresponding to each column.
  • a negative input terminal of the differential amplifier 22 is connected to the corresponding vertical signal line 17 .
  • the output terminal of the differential amplifier 22 is connected to the pixels 110 via the feedback line 23 corresponding to each column.
  • the vertical scanning circuit 15 applies a row selection signal for controlling ON/OFF of the address transistor 13 to the gate electrode of the address transistor 13 through the address signal line 26 . This scans and selects the row to be read. A signal voltage is read out to the vertical signal line 17 from the pixels 110 in the selected row. Also, the vertical scanning circuit 15 applies a reset signal for controlling ON/OFF of the reset transistor 12 to the gate electrode of the reset transistor 12 via the reset signal line 27 . This selects a row of pixels 110 to be reset. The vertical signal line 17 transmits the signal voltage read from the pixel 110 selected by the vertical scanning circuit 15 to the column signal processing circuit 19 .
  • the column signal processing circuit 19 performs noise suppression signal processing typified by correlated double sampling and analog-digital conversion (AD conversion). Specifically, the column signal processing circuit 19 includes a sample hold circuit.
  • the sample-and-hold circuit includes capacitors, transistors, and the like. The sample hold circuit samples the signal voltage read out via the vertical signal line 17 and temporarily holds it. A digital value corresponding to the held voltage value is read out to the horizontal signal readout circuit 20 .
  • the horizontal signal readout circuit 20 sequentially reads signals from the plurality of column signal processing circuits 19 to the horizontal common signal line 28 .
  • the differential amplifier 22 is connected via a feedback line 23 to the other of the drain and source of the reset transistor 12 , which is not connected to the pixel electrode 50 . Therefore, differential amplifier 22 receives the output value of address transistor 13 at its negative input terminal when address transistor 13 and reset transistor 12 are in a conductive state.
  • the differential amplifier 22 performs a feedback operation so that the gate potential of the amplification transistor 11 becomes a predetermined feedback voltage. At this time, the output voltage value of the differential amplifier 22 is 0V or a positive voltage near 0V. Feedback voltage means the output voltage of the differential amplifier 22 .
  • FIG. 2 is a cross-sectional view schematically showing the cross section of the device structure of the pixel 110 of the imaging device 100 according to this embodiment.
  • the pixel 110 includes a semiconductor substrate 31, a charge detection circuit 25 (not shown), and a photodetector 10.
  • the semiconductor substrate 31 is, for example, a p-type silicon substrate.
  • the charge detection circuit 25 detects the signal charge captured by the pixel electrode 50 and outputs a signal voltage.
  • the charge detection circuit 25 includes an amplification transistor 11 , a reset transistor 12 and an address transistor 13 and is formed on a semiconductor substrate 31 .
  • Each of the amplification transistor 11 , reset transistor 12 and address transistor 13 is an example of an electric element formed on the semiconductor substrate 31 .
  • Each of the amplification transistor 11, reset transistor 12 and address transistor 13 is, for example, a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • each of the amplification transistor 11, the reset transistor 12 and the address transistor 13 is an n-channel MOSFET, but may be a p-channel MOSFET.
  • the amplification transistor 11 has n-type impurity regions 41C and 41D, a gate insulating layer 38B, and a gate electrode 39B.
  • N-type impurity regions 41C and 41D are formed in semiconductor substrate 31 and function as drains and sources, respectively.
  • a gate insulating layer 38B is located on the semiconductor substrate 31 .
  • Gate electrode 39B is located on gate insulating layer 38B.
  • the reset transistor 12 has n-type impurity regions 41A and 41B, a gate insulating layer 38A, and a gate electrode 39A.
  • N-type impurity regions 41A and 41B are formed in semiconductor substrate 31 and function as drains and sources, respectively.
  • a gate insulating layer 38A is located on the semiconductor substrate 31 .
  • Gate electrode 39A is located on gate insulating layer 38A.
  • the address transistor 13 has n-type impurity regions 41D and 41E, a gate insulating layer 38C, and a gate electrode 39C.
  • N-type impurity regions 41D and 41E are formed in semiconductor substrate 31 and function as drains and sources, respectively.
  • a gate insulating layer 38C is located on the semiconductor substrate 31 .
  • a gate electrode 39C is located on the gate insulating layer 38C.
  • the gate insulating layers 38A, 38B and 38C are formed using an insulating material.
  • the gate insulating layers 38A, 38B and 38C have a single layer structure of silicon oxide film or silicon nitride film, or a laminated structure of these.
  • the gate electrodes 39A, 39B and 39C are each formed using a conductive material.
  • the gate electrodes 39A, 39B and 39C are formed using polysilicon to which conductivity is imparted by adding impurities.
  • gate electrodes 39A, 39B and 39C may be formed using a metal material such as copper.
  • the n-type impurity regions 41A, 41B, 41C, 41D and 41E are formed by doping the semiconductor substrate 31 with n-type impurities such as phosphorus (P) by ion implantation or the like.
  • n-type impurities such as phosphorus (P) by ion implantation or the like.
  • the n-type impurity region 41D is shared by the amplifying transistor 11 and the address transistor 13.
  • the amplification transistor 11 and the address transistor 13 are connected in series.
  • the n-type impurity region 41D may be separated into two n-type impurity regions. These two n-type impurity regions may be electrically connected via a wiring layer.
  • element isolation regions 42 are provided between the adjacent pixels 110 and between the amplification transistor 11 and the reset transistor 12 .
  • the element isolation region 42 provides electrical isolation between adjacent pixels 110 .
  • the provision of the element isolation region 42 suppresses leakage of the signal charges accumulated in the charge accumulation node 24 .
  • the element isolation region 42 is formed by, for example, doping the semiconductor substrate 31 with a p-type impurity at a high concentration.
  • a multilayer wiring structure is provided on the upper surface of the semiconductor substrate 31 .
  • a multilayer wiring structure includes a plurality of interlayer insulating layers, one or more wiring layers, one or more plugs and one or more contact plugs.
  • an interlayer insulating layer 43 is laminated on the upper surface of the semiconductor substrate 31 .
  • the interlayer insulating layer 43 is an example of an intermediate layer.
  • the interlayer insulating layer 43 is, for example, a silicon oxide film, a silicon nitride film, or a tetraethyl orthosilicate (TEOS) film. Buried in interlayer insulating layer 43 are contact plugs 45A and 45B, interconnections 46A and 46B, and conductive plugs 47A and 47B. Note that the interlayer insulating layer 43 is formed by laminating a plurality of insulating layers in order.
  • the upper surface of the interlayer insulating layer 43 is, for example, flat and parallel to the upper surface of the semiconductor substrate 31 .
  • the contact plug 45A is connected to the n-type impurity region 41B of the reset transistor 12.
  • Contact plug 45B is connected to gate electrode 39B of amplifying transistor 11 .
  • the wiring 46A connects the contact plug 45A and the contact plug 45B.
  • the n-type impurity region 41B of the reset transistor 12 is electrically connected to the gate electrode 39B of the amplification transistor 11 .
  • n-type impurity region 41B, gate electrode 39B, contact plugs 45A and 45B, interconnections 46A and 46B, conductive plugs 47A and 47B, and pixel electrode 50 form charge storage node 24.
  • FIG. 1 n-type impurity region 41B, gate electrode 39B, contact plugs 45A and 45B, interconnections 46A and 46B, conductive plugs 47A and 47B, and pixel electrode 50 form charge storage node 24.
  • the photodetector 10 is provided on the interlayer insulating layer 43 .
  • the photodetector 10 includes a transparent electrode 52 , a photoelectric conversion film 51 , and a pixel electrode 50 positioned closer to the semiconductor substrate 31 than the transparent electrode 52 .
  • the photoelectric conversion film 51 converts light incident from the transparent electrode 52 side to generate signal charges corresponding to the intensity of the incident light.
  • the photoelectric conversion film 51 is made of, for example, an organic semiconductor.
  • the photoelectric conversion film 51 may contain one or more organic semiconductor layers.
  • the photoelectric conversion film 51 may include a photoelectric conversion layer that generates hole-electron pairs, a carrier transport layer that transports electrons or holes, a blocking layer that blocks carriers, and the like.
  • Organic p-type semiconductors and organic n-type semiconductors of known materials can be used for these organic semiconductor layers.
  • the photoelectric conversion film 51 may be, for example, a mixed film of organic donor molecules and acceptor molecules, a mixed film of semiconducting carbon nanotubes and acceptor molecules, or a film containing quantum dots.
  • the photoelectric conversion film 51 may be formed using an inorganic material such as amorphous silicon.
  • the photoelectric conversion film 51 is sandwiched between the transparent electrode 52 and the pixel electrode 50 .
  • the photoelectric conversion film 51 is continuously formed over the plurality of pixels 110 .
  • the photoelectric conversion film 51 is formed in a single flat plate shape so as to cover most of the imaging region in plan view. Note that the photoelectric conversion film 51 may be provided separately for each pixel 110 .
  • the transparent electrode 52 is an example of an upper electrode positioned above the photoelectric conversion film 51 .
  • the transparent electrode 52 is made of a conductive material that is transparent to the light to be detected.
  • the transparent electrode 52 is formed using a transparent conductive semiconductor oxide film such as indium tin oxide (ITO), aluminum-added zinc oxide (AZO), or gallium-added zinc oxide (GZO).
  • ITO indium tin oxide
  • AZO aluminum-added zinc oxide
  • GZO gallium-added zinc oxide
  • the transparent electrode 52 may be formed using other transparent conductive semiconductors, or may be formed using a metal thin film thin enough to transmit light.
  • the transparent electrode 52 is formed continuously over a plurality of pixels 110 like the photoelectric conversion film 51 . Specifically, the transparent electrode 52 is formed in a single flat plate shape so as to cover most of the imaging region in plan view. The transparent electrode 52 continuously covers the entire top surface of the photoelectric conversion film 51 .
  • the pixel electrode 50 is an example of a lower electrode facing the upper electrode with the photoelectric conversion film 51 interposed therebetween.
  • a pixel electrode 50 is provided for each pixel 110 .
  • the pixel electrode 50 is formed using, for example, a metal such as aluminum or copper, a metal nitride such as titanium nitride or tantalum nitride, or a conductive material such as polysilicon doped with impurities to impart conductivity. ing.
  • the photodetector 10 also includes an insulating layer 53 formed on at least part of the upper surface of the transparent electrode 52 .
  • the photodetector 10 further includes a protective film 54 .
  • the insulating layer 53 is formed to cover at least part of the upper surface of the transparent electrode 52 .
  • a protective film 54 is provided above the insulating layer 53 .
  • the insulating layer 53 and the protective film 54 are formed using an insulating material.
  • the insulating layer 53 is made of silicon oxide, silicon nitride, silicon oxynitride, organic or inorganic polymer materials, or the like.
  • the insulating layer 53 and the protective film 54 are, for example, transparent to light of wavelengths to be detected by the imaging device 100 .
  • the pixel 110 has a color filter 55 above the transparent electrode 52 of the photodetector 10. As shown in FIG., pixel 110 comprises microlens 56 above color filter 55 . Note that the pixel 110 does not have to include the insulating layer 53 , the protective film 54 , the color filter 55 and the microlens 56 .
  • FIG. 3 is a plan view of imaging device 100 according to the present embodiment.
  • FIG. 4 is a cross-sectional view of imaging device 100 according to the present embodiment taken along line IV-IV in FIG.
  • the imaging device 100 includes a pixel section 101 and a peripheral circuit section 102 provided around the pixel section 101 .
  • the imaging device 100 also includes a separation unit 103 that separates the pixel unit 101 and the peripheral circuit unit 102 from each other.
  • the protective film 54 is provided so as to cover the insulating layer 53 , the first light shielding film 81 , the second light shielding film 82 and the insulating layer 70 , for example.
  • the color filters 55 and the microlenses 56 are provided directly above the pixels 110 respectively.
  • the color filter 55 and the microlens 56 are not provided in the direction directly above the first light shielding film 81 and in the separation section 103 and the peripheral circuit section 102, respectively.
  • the pixel unit 101 is located in the center of the imaging device 100 in plan view and corresponds to a pixel area in which a plurality of pixels 110 are arranged.
  • the peripheral circuit portion 102 is provided in a ring so as to surround the pixel portion 101 . Therefore, the separating portion 103 is also provided in a ring shape so as to surround the pixel portion 101 .
  • the separation portion 103 is an annular region positioned between the pixel portion 101 and the peripheral circuit portion 102 .
  • the peripheral circuit portion 102 may be provided only partially around the pixel portion 101 .
  • the peripheral circuit portion 102 may be provided along only one side of the outline of the pixel portion 101 .
  • the peripheral circuit portion 102 may be provided along two opposing sides or two adjacent sides of the outline of the pixel portion 101 .
  • the separation section 103 is also the same.
  • the pixel section 101 includes a first light shielding film 81. As shown in FIGS. The first light shielding film 81 realizes two functions of supplying power to the transparent electrode 52 and shielding the pixel 110BM.
  • the first light shielding film 81 has conductivity and is electrically connected to the transparent electrode 52 .
  • the first light shielding film 81 is in contact with the end surface of the transparent electrode 52 .
  • the first light shielding film 81 is electrically connected to an electrode terminal 60 provided so as to be exposed on the upper surface of the interlayer insulating layer 43 .
  • the electrode terminal 60 is electrically connected to the counter electrode signal line 16 (see FIG. 1) within the interlayer insulating layer 43 .
  • the transparent electrode 52 is electrically connected to the voltage control circuit 30 (see FIG. 1) through the first light shielding film 81, the electrode terminal 60 and the counter electrode signal line 16.
  • the first light shielding film 81 constitutes a part of electric wiring for applying a predetermined voltage to the transparent electrode 52 .
  • a predetermined voltage is applied to the first light shielding film 81 , and the value of the voltage may vary depending on the operating state of the imaging device 100 .
  • the variable voltage includes, for example, a first voltage applied during exposure and a second voltage applied during pixel readout.
  • a first voltage and a second voltage are selectively applied to the transparent electrode 52 through the first light shielding film 81 according to the operating state of the imaging device 100 .
  • the first light shielding film 81 covers the pixels 110BM that are part of the plurality of pixels 110 included in the pixel section 101 .
  • the pixel 110BM is a pixel for black correction processing of the imaging device 100, and is covered with the first light shielding film 81 so as to prevent light from entering.
  • the first light shielding film 81 partially overlaps the upper surface of the photoelectric conversion film 51 in plan view.
  • the first light shielding film 81 is, for example, annularly provided along the outer circumference of the pixel section 101 in plan view.
  • the area inside the inner circumference of the first light shielding film 81 is the photosensitive area. That is, in plan view, photoelectric conversion is performed by the plurality of pixels 110 arranged inside the inner periphery of the first light shielding film 81, and imaging is performed based on the generated signal charges.
  • the peripheral circuit section 102 includes a second light shielding film 82.
  • the second light shielding film 82 overlaps at least a portion of the peripheral circuit 120 in plan view.
  • the second light shielding film 82 overlaps a sample-and-hold circuit (not shown in FIG. 4) included in the peripheral circuit 120 in plan view.
  • the second light shielding film 82 may overlap a transistor or a diode included in a circuit other than the sample-and-hold circuit included in the peripheral circuit 120 in plan view.
  • a transistor included in a sample hold circuit or the like has an impurity region formed in the semiconductor substrate 31 as a source or drain. Since the impurity regions are n-type impurity regions formed in the p-type semiconductor substrate 31, pn junctions are formed at the boundaries of the impurity regions. Diodes included in the sample-and-hold circuits also have pn junctions.
  • the sample-and-hold circuit temporarily holds the signal charge generated by the pixel 110, the image quality of the image generated by the imaging device 100 deteriorates due to the generation of charge other than the signal charge in the sample-and-hold circuit. can deteriorate.
  • the transistor and the diode by covering the transistor and the diode with the second light shielding film 82, light can be suppressed from entering the pn junction. This allows the peripheral circuit 120 to operate stably. In addition, since it is possible to suppress the generation of charges other than signal charges by light in the sample-and-hold circuit, it is possible to suppress deterioration of image quality.
  • the second light shielding film 82 is annularly provided along the inner periphery of the peripheral circuit section 102 in plan view.
  • the planar shape of the second light shielding film 82 may not be annular, but may be a long rectangle along one side of the inner periphery of the peripheral circuit section 102 or an L shape along two sides. good too.
  • the first light shielding film 81 and the second light shielding film 82 are formed using, for example, the same material. Therefore, the second light shielding film 82 has conductivity like the first light shielding film 81 .
  • the first light shielding film 81 and the second light shielding film 82 are, for example, metal films such as titanium (Ti) or molybdenum (Mo), or metal nitride films such as titanium nitride (TiN) or tantalum nitride (TaN).
  • the peripheral circuit section 102 further includes an insulating layer 70, as shown in FIG.
  • the second light shielding film 82 is provided above the insulating layer 70 .
  • the second light shielding film 82 is positioned above the top surface of the interlayer insulating layer 43 and at least above the bottom surface of the photoelectric conversion film 51 .
  • the second light shielding film 82 is provided in contact with the upper surface of the insulating layer 70 .
  • the insulating layer 70 is an insulating layer located between the second light shielding film 82 and the interlayer insulating layer 43 .
  • the insulating layer 70 overlaps the upper surface of the interlayer insulating layer 43 in plan view. As a result, even when a part of the wiring structure is exposed on the upper surface of the interlayer insulating layer 43, the exposed part of the wiring structure is prevented from contacting the second light shielding film 82 and being electrically connected. can be suppressed.
  • the insulating layer 70 is formed using the same material as the insulating layer 53, for example. Therefore, the insulating layer 70 has translucency like the insulating layer 53 .
  • the insulating layer 70 is a silicon oxide film, a silicon nitride film, a tetraethyl orthosilicate (TEOS) film, or the like.
  • the insulating layer 70 can be formed in the same process as the insulating layer 53 . For example, after patterning the photoelectric conversion film 51 and the transparent electrode 52 into a predetermined shape, an insulating film is formed on the entire surface including the upper surface of the transparent electrode 52, and patterning is performed by photolithography and etching to form an insulating layer 53 and an insulating layer. 70 can be formed simultaneously. Thereby, the thickness of the insulating layer 70 becomes the same as the thickness of the insulating layer 53 .
  • the insulating layer 70 may be formed using a material that does not transmit light.
  • the first light shielding film 81 and the second light shielding film 82 can be formed in the same process.
  • a conductive light-shielding film is formed so as to cover the upper surfaces of the insulating layer 53 and the insulating layer 70, and patterning is performed by photolithography and etching to obtain the first light-shielding film.
  • the film 81 and the second light shielding film 82 can be formed simultaneously. Thereby, the thickness of the first light shielding film 81 becomes the same as the thickness of the second light shielding film 82 .
  • the first light shielding film 81 and the second light shielding film 82 are separated. That is, the first light shielding film 81 and the second light shielding film 82 are not physically connected.
  • a separating portion 103 is included between the first light shielding film 81 and the second light shielding film 82 in plan view.
  • the separating portion 103 is, for example, a region between the outer peripheral edge of the first light shielding film 81 and the insulating layer 70 .
  • FIG. 3 shows an example in which the inner peripheral side edge of the insulating layer 70 and the inner peripheral side edge of the second light shielding film 82 are aligned.
  • the second light shielding film 82 is provided outside the end portion of the insulating layer 70 on the inner peripheral side so that the second light shielding film 82 is formed.
  • the inner peripheral side end of the second light shielding film 82 and the inner peripheral side end of the insulating layer 70 may coincide.
  • the separating portion 103 may be a region between the outer peripheral edge of the first light shielding film 81 and the inner peripheral edge of the second light shielding film 82 .
  • the separation portion 103 corresponds to a region between the outer peripheral edge of the first light shielding film 81 and the inner peripheral edge of the second light shielding film 82 . do.
  • the peripheral circuit 120 can be stably operated regardless of the potential fluctuation of the first light shielding film 81 .
  • the peripheral circuit section 102 has one or more pads 90 .
  • the plurality of pads 90 are arranged in a ring along the outer circumference of the imaging device 100 .
  • the imaging device 100 is a chip component having a rectangular planar shape.
  • the pad 90 contains aluminum (Al).
  • the pad 90 is an electrode portion to which wire bonding is connected.
  • a thin metal wire 93 is crimped to the pad 90 and ultrasonic vibration is applied to bond them.
  • the pad 90 can be electrically connected to the electrode of the package or the electrode of the printed circuit board.
  • a signal is extracted to the outside of the imaging device 100 through the pad 90 or a power supply potential is supplied to the imaging device 100 .
  • the pad 90 is provided for supplying potential to the transparent electrode 52 .
  • the pad 90 is connected to the electrode terminal 60 via the wiring 91 or 92 and connected to the transparent electrode 52 via the first light shielding film 81 .
  • the fine metal wires 93 can be gold wires of several tens of microns.
  • the bonding between the pad 90 and the thin metal wire 93 is insufficient, and there is a risk that the pad 90 and the thin metal wire 93 may come off due to deterioration over time.
  • a problem may arise in that stable current supply cannot be performed due to failure in adhesion during the wedge bonding process. It is effective to increase the contact area between the pad 90 and the thin metal wire 93 in order to suppress the occurrence of these.
  • the surface of the pad 90 is formed with fine unevenness 90a.
  • the irregularities 90a are minute irregularities called hillocks.
  • minute irregularities called hillocks When the aluminum contained in the pad 90 is heated to near its melting point and crystal growth is accelerated, minute irregularities called hillocks appear.
  • hillocks By positively generating hillocks, irregularities 90a are formed on the surface of the pad 90, and the bonding strength of the fine metal wires 93 can be increased.
  • an annealing process is introduced to positively promote the growth of hillocks. An annealing process is performed, for example, before forming the photoelectric conversion film 51 .
  • the adhesive strength can be experimentally measured. Since this adhesive strength is strong to some extent, it can withstand the stress applied in subsequent processes and the tensile strength caused by the difference in linear expansion coefficient caused by various environmental temperature changes.
  • the surface roughness Ra of the pad 90 is 150 nm or more.
  • Arithmetic mean roughness Ra which represents surface roughness, can be measured by, for example, a contact roughness meter.
  • the film thickness of the pad 90 is formed thicker than, for example, other wirings. Also, a large amount of energy is supplied to the pad 90 when the pad 90 and the thin metal wire 93 are ultrasonically bonded.
  • the pad 90 is formed thick so that the pad 90 does not change its shape such as peeling, degeneration, bending or chipping due to this energy.
  • the film thickness of the pad 90 is 500 nm or more.
  • the peripheral circuit section 102 includes wirings 91 and 92 .
  • the peripheral circuit section 102 includes a plurality of wirings 91 and a plurality of wirings 92 .
  • the wiring 91 is an example of the first wiring.
  • Wiring 91 is located in interlayer insulating layer 43 and contains aluminum (Al).
  • Al aluminum
  • the wiring 91 is located in the same layer as the pad 90 and is formed using the same material. That is, the wiring 91 and the pad 90 can be formed by the same process. Therefore, the thickness of the wiring 91 is the same as the thickness of the pad 90 .
  • the thickness of the wiring 91 is 500 nm or more.
  • the plurality of wirings 91 are set to different potentials or used to transmit different signals. Therefore, the plurality of wirings 91 are spaced apart from each other in plan view so as not to short-circuit each other.
  • the wiring 92 is an example of the second wiring.
  • the wiring 92 contains copper (Cu).
  • the wiring 92 is located inside the interlayer insulating layer 43 . Specifically, the wiring 92 is located in the same layer as the wiring 46A or 46B provided in the pixel portion 101, and is formed using the same material. That is, the wiring 92 and the wiring 46A or 46B can be formed by the same process. Therefore, the thickness of the wiring 92 is the same as the thickness of the wiring 46A or 46B.
  • the wiring width of the wirings 46A and 46B is generally about 20 nm to 50 nm in order to allow a plurality of different potential wirings to pass through each pixel.
  • the wiring width of the wiring 92 is about the same as the wiring width of the wirings 46 A and 46 B in the pixel section 101 .
  • the process of forming the wirings 46A, 46B and 92 uses a method called dual damascene, which uses both plating and planarization processes. However, this method cannot form wiring with a large aspect ratio.
  • the aspect ratio is the ratio of the wiring thickness to the wiring width in a cross section perpendicular to the direction in which the wiring extends.
  • the peripheral circuit section 102 includes a blocking layer 94, as shown in FIG.
  • the shielding layer 94 is provided to avoid contact between the wiring 91 and the second light shielding film 82 .
  • the peripheral circuit section 102 includes the second light shielding film 82 for shielding the peripheral circuit 120 from light.
  • the peripheral circuit section 102 is usually not provided with an optical lens or a microlens to collect light. Therefore, disturbance light, which should be suppressed from entering the peripheral circuit 120, may enter from random directions.
  • the second light shielding film 82 may be provided with a large margin with respect to the transistor portion including the pn junction.
  • the distance between the surface of the semiconductor substrate 31 on which the pn junction is provided and the second light shielding film 82 may be, for example, 5 ⁇ m or less.
  • the second light shielding film 82 covers the pn junction with a margin of, for example, 50 ⁇ m or more. As a result, the second light shielding film 82 can block disturbance light and suppress disturbance light entering the pn junction.
  • FIG. 5 is a cross-sectional view of an imaging device 100x according to a comparative example.
  • the blocking layer 94 is not provided in the imaging device 100x according to the comparative example.
  • the wiring 91 is formed in the same process as the pad 90. For this reason, the surface of the wiring 91 is formed with unevenness 91 a like the surface of the pad 90 . If the shielding layer 94 is not provided, as shown in FIG. 5, the growth of hillocks may be accelerated and the irregularities 91a may come into contact with the second shielding film . The closer the second light shielding film 82 is to the semiconductor substrate 31, the higher the possibility of contact between the unevenness 91a and the second light shielding film .
  • the growth of hillocks is performed by the annealing process before the photoelectric conversion film 51 and the second light shielding film 82 are formed. Therefore, the second light shielding film 82 is not yet formed when the unevenness 91a is formed.
  • the insulating layer 70 before forming the second light shielding film 82, contact between the irregularities 91a and the second light shielding film 82 can be avoided.
  • the unevenness 91a may be formed due to the occurrence of a migration phenomenon even in a room temperature environment in addition to the growth of hillocks due to the annealing process. That is, even after the insulating layer 70 and the second light shielding film 82 are formed, the unevenness 91a may be formed so as to penetrate the insulating layer 70, and the unevenness 91a and the second light shielding film 82 may come into contact with each other. Thus, just providing the insulating layer 70 is not sufficient.
  • a material with a low dielectric constant called low-k is often used as an insulating film material in order to reduce the parasitic capacitance between wirings and suppress noise as much as possible.
  • Candidates for the insulating film material include Spin On Glass materials and organic insulating materials.
  • TEOS material is often used as a material that satisfies the reliability test of adhesion and dielectric strength that can withstand the subsequent CMP (Chemical Mechanical Polishing) process.
  • insulating films formed using these low-k materials have a low elastic modulus and a rough film quality. Therefore, the wiring 91 does not have hardness enough to suppress hillocks of aluminum contained in the wiring 91 . Therefore, there is a possibility that electrical continuity may occur due to contact between the plurality of wirings 91 and the second light shielding film 82 . In this case, the plurality of wirings 91 that should normally be supplied with different potentials are short-circuited, resulting in a problem that desired signal characteristics cannot be maintained.
  • a shielding layer 94 is provided between the wiring 91 and the second shielding film 82 .
  • An insulating layer 70 is arranged between the shielding layer 94 and the second light shielding film 82 . That is, the shielding layer 94 is not in contact with the second light shielding film 82 .
  • the blocking layer 94 blocks the growth of the unevenness 91 a on the surface of the wiring 91 .
  • the blocking layer 94 contains a metal that is harder than aluminum and has a higher melting point than aluminum. Specifically, the blocking layer 94 contains a metal with a higher modulus of elasticity than aluminum. More specifically, blocking layer 94 includes a refractory material such as titanium (Ti), molybdenum (Mo), tantalum (Ta), or tungsten (W). For example, blocking layer 94 is a metal layer including at least one of Ti, Mo, Ta and W. These materials are often used as metal barrier layers or contact via layers for wiring, and are highly compatible with semiconductor processes.
  • the blocking layer 94 made of metal has conductivity.
  • the blocking layer 94 is provided for each wiring 91 .
  • the peripheral circuit section 102 includes a plurality of blocking layers 94 .
  • a plurality of blocking layers 94 are spaced apart from each other.
  • Each of the plurality of blocking layers 94 is arranged in accordance with the corresponding wiring 91 of the plurality of wirings 91 in plan view.
  • the width of the blocking layer 94 is, for example, the same as the width of the wiring 91 in plan view.
  • the “width” is the length in the direction parallel to the main surface of the semiconductor substrate 31 in the cross section orthogonal to the extending direction of the wiring 91 .
  • FIG. 6 is a cross-sectional view of imaging device 200 according to a modification of the present embodiment. As shown in FIG. 6, imaging device 200 includes blocking layer 294 instead of blocking layer 94 compared to imaging device 100 shown in FIG.
  • the width of the blocking layer 294 is larger than the width of the wiring 91 in plan view.
  • the blocking layer 294 completely covers the wiring 91 in plan view.
  • the shielding layer 94 is provided between the wiring 91 and the second shielding film 82 in the imaging device 100 according to the present embodiment.
  • the blocking layer 94 can block the growth of the unevenness 91 a on the surface of the wiring 91 and suppress the contact between the wiring 91 and the second light shielding film 82 . Conduction between the second light shielding film 82 and the wiring 91 and conduction between the wirings 91 via the second light shielding film 82 can be suppressed. Therefore, the potential or signal characteristics of the wiring 91 can be maintained, and the circuit operation of the imaging device 100 can be stabilized.
  • the imaging device according to Embodiment 2 differs from the imaging device according to Embodiment 1 in the position of the blocking layer.
  • the following description focuses on the differences from the first embodiment, and omits or simplifies the description of the common points.
  • FIG. 7 is a cross-sectional view of an imaging device 300 according to Embodiment 2.
  • imaging device 300 includes blocking layer 394 instead of blocking layer 94 compared to imaging device 100 shown in FIG.
  • the blocking layer 394 is arranged on the upper surface of the interlayer insulating layer 43 .
  • the upper surface of interlayer insulating layer 43 is flat in pixel section 101 and peripheral circuit section 102 . Therefore, the lower surface of the blocking layer 394 has the same height from the semiconductor substrate 31 as the lower surface of the photoelectric conversion film 51 .
  • the blocking layer 394 is formed by a process different from that of the pixel electrode 50 . Therefore, the blocking layer 394 can be formed with a different thickness using a material different from that of the pixel electrode 50 . In this case, the blocking layer 394 is not required to have electrical and optical properties. That is, the blocking layer 394 may have insulating properties or may have translucency.
  • blocking layer 394 may be an oxide or nitride such as Ti, Ta or W.
  • the blocking layer 394 when the blocking layer 394 has insulating properties, the blocking layer 394 does not have to be separated for each wiring 91 . That is, one blocking layer 394 may be provided to collectively cover the plurality of wirings 91 .
  • the imaging device according to Embodiment 3 differs from the imaging device according to Embodiment 1 in that the blocking layer has insulating properties.
  • the following description focuses on the differences from the first embodiment, and omits or simplifies the description of the common points.
  • FIG. 8 is a cross-sectional view of an imaging device 400 according to Embodiment 3.
  • imaging device 400 includes insulating layer 470 and blocking layer 494 instead of insulating layer 70 and blocking layer 94 compared to imaging device 100 shown in FIG.
  • the blocking layer 494 can suppress hillocks as long as it is a film having a dense film quality, even if it is not a film formed using a special high-melting-point material.
  • the film density of blocking layer 494 is higher than the film density of interlayer insulating layer 43 .
  • An atomic layer deposition (ALD) method can be used as a method for forming the blocking layer 494 having a dense film quality.
  • ALD atomic layer deposition
  • the blocking layer 494 is an insulating film formed using a material different from that of the interlayer insulating layer 43 and the insulating layer 470 .
  • the blocking layer 494 is an aluminum oxide film formed by ALD.
  • the aluminum oxide film has insulating properties and is used as a passivation film for the organic semiconductor material contained in the photoelectric conversion film 51 . Therefore, the blocking layer 494 is provided not only in the peripheral circuit section 102 but also in the pixel section 101 and the isolation section 103 .
  • the blocking layer 494 is provided over substantially the entire area of the imaging device 400 (eg, the entire area excluding the pad 90 and its vicinity).
  • the insulating layer 470 is also provided over substantially the entire area of the imaging device 400, like the blocking layer 494.
  • the insulating layer 470 is, for example, a protective insulating layer such as a silicon oxide film or a silicon nitride film.
  • the insulating layer 470 may not be provided. That is, the second light shielding film 82 may be provided in contact with the upper surface of the blocking layer 494 . Since the shielding layer 494 has insulating properties, even if the shielding layer 494 and the second light shielding film 82 are in contact with each other, the conduction between the wiring 91 and the second light shielding film 82 can be suppressed.
  • the blocking layer 494 is used not only for suppressing the growth of aluminum but also as a passivation film for improving the reliability of the photoelectric conversion film 51. can be done. Specifically, since the shielding function and the protection function can be realized by one shielding layer 494, the process can be simplified compared to forming each film separately.
  • the second light shielding film 82 is formed after the blocking layer 494 and the insulating layer 470 are formed. Therefore, the second light shielding film 82 is formed by a process different from that of the first light shielding film 81 . Therefore, the second light shielding film 82 can be formed with a different thickness using a material different from that of the first light shielding film 81 .
  • the blocking layer 494 is not limited to an aluminum oxide film as long as it is a dense film.
  • the blocking layer 494 may be silicon oxide, zirconium oxide, or hafnium oxide.
  • the blocking layer 494 may have a multi-layer structure consisting of a plurality of insulating layers.
  • the width of the blocking layer 94 may be shorter than the width of the wiring 91 . If the distance between the wirings 91 is short, there is a risk that the adjacent blocking layers 94 will come into contact with each other. By making the width of the blocking layer 94 shorter than the width of the wiring 91 , contact between the blocking layers 94 can be suppressed, and conduction of the wiring 91 via the blocking layer 94 can be suppressed.
  • a plurality of blocking layers 94 may be arranged per wiring 91 . Although a part of the surface of the wiring 91 is not covered with the blocking layer 94 in plan view, the growth of the irregularities 91a can be suppressed as compared with the case where the blocking layer 94 is not provided.
  • the present disclosure can be used as an imaging device capable of stabilizing circuit operation, and can be used, for example, as a camera or a distance measuring device.
  • Photodetector 11 Amplifier transistor 12 Reset transistor 13 Address transistor 15 Vertical scanning circuit 16 Counter electrode signal line 17 Vertical signal line 18 Load circuit 19 Column signal processing circuit 20 Horizontal signal readout circuit 21 Power supply wiring 22 Differential amplifier 23 Feedback line 24 charge storage node 25 charge detection circuit 26 address signal line 27 reset signal line 28 horizontal common signal line 30 voltage control circuit 31 semiconductor substrates 38A, 38B, 38C gate insulating layers 39A, 39B, 39C gate electrodes 41A, 41B, 41C, 41D; 41E n-type impurity region 42 element isolation region 43 interlayer insulating layers 45A, 45B contact plugs 46A, 46B wiring 47A, 47B conductive plug 50 pixel electrode 51 photoelectric conversion film 52 transparent electrode 53, 70, 470 insulating layer 54 protective film 55 color filter 56 Microlens 60 Electrode terminal 81 First light shielding film 82 Second light shielding film 90 Pads 90a, 91a Unevenness 91, 92 Wiring 93 Fine metal wires 94, 294, 394, 4

Landscapes

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Abstract

撮像装置は、画素を含む画素部と、画素部の周囲に設けられ、周辺回路を含む周辺回路部と、画素部と周辺回路部とにまたがって延びる中間層と、を備える。周辺回路部は、中間層の上方に位置する遮光膜と、中間層内に位置し、アルミニウムを含有する少なくとも１つの第１配線と、少なくとも１つの第１配線と遮光膜との間に位置する少なくとも１つの遮断層と、を含む。

Description

撮像装置
　本開示は、撮像装置に関する。
　イメージセンサは、入射した光量に応じた電気信号を発生させる光検出素子を含み、一次元または二次元に配置された複数の画素を備える。積層型イメージセンサは、イメージセンサのうち、基板上に光電変換膜が積層された構造の光検出素子を画素として持つものを言う。その一例は、特許文献１から５に開示されている。
特許第４７２９２７５号公報 特開２０１９－０１６６６７号公報 特開２００５－３２８０６８号公報 特許第５７３５３１８号公報 国際公開第２０２１／０８４９７１号
　特許文献５に開示されたイメージセンサでは、周辺回路部に形成されたトランジスタが安定に動作するように、遮光する機能と電気的にシールドする機能とを保有した遮光層が形成されている。遮光層は、広範囲にわたって配線層を被覆している。この場合、配線層がヒロックまたはエレクトロマイグレーションなどにより遮光層に接触するおそれがある。配線層と遮光層とが接触によるショートを起こした場合、遮光層の電位が変動し、あるいは、遮光層を介して２つの配線層間でのショートが引き起こされる場合があり、撮像装置の動作が不安定になる。
　そこで、本開示は、回路動作を安定させることができる撮像装置を提供する。
　本開示の一態様に係る撮像装置は、画素を含む画素部と、前記画素部の周囲に設けられ、周辺回路を含む周辺回路部と、前記画素部と前記周辺回路部とにまたがって延びる中間層と、を備える。前記周辺回路部は、前記中間層の上方に位置する遮光膜と、前記中間層内に位置し、アルミニウムを含有する少なくとも１つの第１配線と、前記少なくとも１つの第１配線と前記遮光膜の間に位置する少なくとも１つの遮断層と、を含む。
　本開示によれば、撮像装置の回路動作を安定させることができる。
図１は、実施の形態１に係る撮像装置の回路構成を示す図である。 図２は、実施の形態１に係る撮像装置の画素のデバイス構造の断面図である。 図３は、実施の形態１に係る撮像装置の平面図である。 図４は、図３のＩＶ－ＩＶ線における実施の形態１に係る撮像装置の断面図である。 図５は、比較例に係る撮像装置の断面図である。 図６は、実施の形態１の変形例に係る撮像装置の断面図である。 図７は、実施の形態２に係る撮像装置の断面図である。 図８は、実施の形態３に係る撮像装置の断面図である。
　（本開示の概要）
　本開示の一態様に係る撮像装置は、画素を含む画素部と、前記画素部の周囲に設けられ、周辺回路を含む周辺回路部と、前記画素部と前記周辺回路部とにまたがって延びる中間層と、を備える。前記周辺回路部は、前記中間層の上方に位置する遮光膜と、前記中間層内に位置し、アルミニウムを含有する少なくとも１つの第１配線と、前記少なくとも１つの第１配線と前記遮光膜の間に位置する少なくとも１つの遮断層と、を含む。
　これにより、アルミニウムを含有する第１配線は、抵抗が低いので、周辺回路部の回路への電源供給を安定化させることができる。また、例えば、第１配線の表面の凹凸の成長を遮断層が遮断するので、第１配線の表面の凹凸と遮光膜との接触の可能性を低くすることができる。このため、遮光膜が導電性を有する場合であっても、遮光膜と第１配線との導通、および、遮光膜を介した第１配線間の導通を抑制することができる。よって、第１配線の電位または信号特性を維持することができ、撮像装置の回路動作を安定させることができる。
　また、例えば、前記画素部は、前記中間層の上方に位置する光電変換膜と、前記光電変換膜の上方に位置する上部電極と、を含み、前記周辺回路部は、前記上部電極へ電位を供給するためのパッドを含んでもよい。
　これにより、パッドを利用して上部電極への電源供給を行うことができる。
　また、例えば、前記パッドと前記少なくとも１つの第１配線とは、同層に位置し、かつ、同一材料を用いて形成されていてもよい。
　これにより、パッドと第１配線とを同一のプロセスで形成することができる。プロセス数を減らすことが可能になるので、製造ばらつきなどを減らすことができ、撮像装置の信頼性を高めることができる。
　また、例えば、前記パッドおよび前記少なくとも１つの第１配線の各々の表面粗さＲａは、１５０ｎｍ以上であってもよい。
　これにより、パッドの表面が荒れていることによって、ワイヤとの接触を強固にすることができる。このため、環境変化および衝撃などによってワイヤが外れるのを抑制することができ、電源の安定供給を実現することができる。
　また、例えば、前記少なくとも１つの遮断層は、アルミニウムより硬く、かつ、アルミニウムより融点が高い金属を含有してもよい。
　これにより、ヒロックまたはマイグレーションによるアルミニウムの成長を効果的に遮断することができる。
　また、例えば、前記少なくとも１つの遮断層は、導電性を有してもよい。
　これにより、遮断層の材料に金属を利用することができ、他の電極端子などと遮断層とを同一のプロセスで形成することができる。
　また、例えば、前記少なくとも１つの第１配線は、複数の第１配線を含み、前記少なくとも１つの遮断層は、複数の遮断層を含んでもよい。前記複数の第１配線は、平面視において、互いに離間して配置されていてもよい。前記複数の遮断層は、平面視において、互いに離間して配置されていてもよい。前記複数の遮断層の各々は、前記複数の第１配線のうちの対応する第１配線に合わせて配置されていてもよい。
　これにより、遮断層を介した第１配線間の導通を抑制することができる。よって、第１配線の電位または信号特性を維持することができ、撮像装置の回路動作を安定させることができる。
　また、例えば、前記少なくとも１つの遮断層は、絶縁性を有してもよい。
　これにより、遮断層を介した複数の第１配線の導通を抑制することができる。
　また、例えば、前記少なくとも１つの遮断層の膜密度は、前記中間層の膜密度より高くてもよい。
　これにより、第１配線の表面の凹凸の成長を効果的に遮断することができる。
　また、例えば、前記中間層は、オルトケイ酸テトラエチル膜を含み、前記少なくとも１つの遮断層は、酸化アルミニウム膜を含んでもよい。
　これにより、例えば、原子層堆積法を利用した緻密な酸化アルミニウム膜を遮断層として利用することができる。画素部のパッシベーション膜と遮断層とを同一の酸化アルミニウム膜で形成することができるので、プロセス数を減らすことができる。
　また、例えば、前記少なくとも１つの遮断層の幅は、平面視において、前記少なくとも１つの第１配線の幅と同じであり、または、前記少なくとも１つの第１配線の幅より大きくてもよい。
　これにより、例えば、第１配線を遮断層によって完全に覆うことができるので、第１配線の表面の凹凸の成長を遮断することができる。
　また、例えば、本開示の一態様に係る撮像装置は、銅を含有する第２配線をさらに備えてもよい。前記少なくとも１つの第１配線の厚さは、前記第２配線の厚さより大きくてもよい。
　これにより、第１配線およびパッドの厚膜化が可能になる。例えば、パッドの厚みが厚い場合には、ワイヤボンディングの衝撃による破損を抑制することができ、パッドとワイヤとの接続を強固にすることができる。
　また、例えば、本開示の一態様に係る撮像装置は、前記中間層の下方に位置する基板をさらに備えてもよい。前記遮光膜と前記基板の表面との距離は、５μｍより小さくてもよい。
　これにより、基板と遮光膜との距離を短くすることができるので、基板に設けられた不純物領域に外乱光が入射するのを遮光膜によって抑制することができる。このため、基板内でリーク電流の発生および電位の変動を抑制することができ、回路動作を安定させることができる。
　また、例えば、前記少なくとも１つの遮断層は、平面視において、前記少なくとも１つの第１配線と重なってもよい。
　これにより、第１配線の表面の凹凸の成長を遮断層が遮断するので、第１配線の表面の凹凸と遮光膜との接触の可能性をより低くすることができる。
　また、例えば、前記周辺回路部は、サンプルホールド回路を含み、前記遮光膜は、平面視において、前記サンプルホールド回路と重なってもよい。
　これにより、遮光膜によってサンプルホールド回路に光が入射するのを抑制することができるので、サンプルホールド回路に保持される電荷量の変動を抑制することができる。したがって、撮像装置が生成する画像の画質の劣化を抑制することができる。
　以下では、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略または簡略化する。
　また、本明細書において、同一などの要素間の関係性を示す用語、および、矩形などの要素の形状を示す用語、並びに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
　また、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
　（実施の形態１）
　［撮像装置の回路構成］
　まず、本実施の形態に係る撮像装置の回路構成について、図１を用いて概括的に説明する。
　図１は、本実施の形態に係る撮像装置１００の回路構成を示す模式図である。図１に示されるように、撮像装置１００は、複数の画素１１０と、周辺回路１２０とを備えている。
　複数の画素１１０は、半導体基板に二次元、すなわち行方向および列方向に配列されて、画素領域を形成している。なお、複数の画素１１０は、一列に配列されていてもよい。つまり、撮像装置１００は、ラインイメージセンサであってもよい。本明細書では、行方向および列方向とは、行および列がそれぞれ延びる方向をいう。具体的には、垂直方向が列方向であり、水平方向が行方向である。
　各画素１１０は、光検出部１０と、電荷検出回路２５とを含む。光検出部１０は、画素電極５０、光電変換膜５１および透明電極５２を含む。光検出部１０の具体的な構成は、後で説明する。電荷検出回路２５は、増幅トランジスタ１１と、リセットトランジスタ１２と、アドレストランジスタ１３とを含む。
　撮像装置１００は、透明電極５２に所定の電圧を印加するための電圧制御要素を備える。電圧制御要素は、例えば、電圧制御回路、定電圧源などの電圧発生回路、および、接地線などの電圧基準線を含む。電圧制御要素が印加する電圧を制御電圧と呼ぶ。本実施の形態では、撮像装置１００は、電圧制御要素として電圧制御回路３０を備えている。
　電圧制御回路３０は、一定の制御電圧を発生させてもよく、値の異なる複数の制御電圧を発生させてもよい。例えば、電圧制御回路３０は、２以上の異なる値の制御電圧を発生させてもよく、所定の範囲で連続的に変化する制御電圧を発生させてもよい。電圧制御回路３０は、撮像装置１００を操作する操作者の指令、または、撮像装置１００が備える他の制御部などの指令に基づき、発生させる制御電圧の値を決定し、決定した値の制御電圧を生成する。電圧制御回路３０は、周辺回路１２０の一部として、感光領域外に設けられる。なお、感光領域は、画素領域と実質的に同一である。
　本実施の形態では、図１に示されるように、電圧制御回路３０は、行方向に配列された画素１１０の透明電極５２に、対向電極信号線１６を介して制御電圧を印加する。これにより、電圧制御回路３０は、画素電極５０と透明電極５２との間の電圧を変化させ、光検出部１０における分光感度特性を切り替える。
　光が光検出部１０に照射され、画素電極５０に電子を信号電荷として蓄積するためには、画素電極５０は、透明電極５２よりも高い電位に設定される。このとき、電子の移動方向が正孔の移動方向とは逆であるため、画素電極５０から透明電極５２に向かって電流が流れる。また、光が光検出部１０に照射され、画素電極５０に正孔を信号電荷として蓄積するためには、画素電極５０は、透明電極５２よりも低い電位に設定される。このとき、透明電極５２から画素電極５０に向かって電流が流れる。
　画素電極５０は、増幅トランジスタ１１のゲート電極に接続され、画素電極５０によって集められた信号電荷は、画素電極５０と増幅トランジスタ１１のゲート電極との間に位置する電荷蓄積ノード２４に蓄積される。本実施の形態では、信号電荷は正孔である。あるいは、信号電荷は電子であってもよい。
　電荷蓄積ノード２４に蓄積された信号電荷は、信号電荷の量に応じた電圧として増幅トランジスタ１１のゲート電極に印加される。増幅トランジスタ１１は、電荷検出回路２５に含まれており、ゲート電極に印加された電圧を増幅する。アドレストランジスタ１３は、信号電圧として、増幅された電圧を選択的に読み出す。アドレストランジスタ１３は、行選択トランジスタとも称される。リセットトランジスタ１２は、そのソースおよびドレインの一方が、画素電極５０に接続されており、電荷蓄積ノード２４に蓄積された信号電荷をリセットする。換言すると、リセットトランジスタ１２は、増幅トランジスタ１１のゲート電極および画素電極５０の電位をリセットする。
　複数の画素１１０において上述した動作を選択的に行うため、撮像装置１００は、電源配線２１と、垂直信号線１７と、アドレス信号線２６と、リセット信号線２７とを含む。これらの配線および信号線は、画素１１０にそれぞれ接続されている。具体的には、電源配線２１は、増幅トランジスタ１１のソースおよびドレインの一方に接続される。垂直信号線１７は、アドレストランジスタ１３のソースおよびドレインの他方、すなわち、増幅トランジスタ１１に接続されていない方に接続される。アドレス信号線２６は、アドレストランジスタ１３のゲート電極に接続される。また、リセット信号線２７は、リセットトランジスタ１２のゲート電極に接続される。
　周辺回路１２０は、垂直走査回路１５と、水平信号読出し回路２０と、複数のカラム信号処理回路１９と、複数の負荷回路１８と、複数の差動増幅器２２と、電圧制御回路３０とを含む。垂直走査回路１５は行走査回路とも称される。水平信号読出し回路２０は列走査回路とも称される。カラム信号処理回路１９は行信号蓄積回路とも称される。差動増幅器２２はフィードバックアンプとも称される。
　垂直走査回路１５は、アドレス信号線２６およびリセット信号線２７に接続されており、各行に配置された複数の画素１１０を行単位で選択し、信号電圧の読出しおよび画素電極５０の電位のリセットを行う。電源配線２１は、各画素１１０に所定の電源電圧を供給する。水平信号読出し回路２０は、複数のカラム信号処理回路１９に電気的に接続されている。カラム信号処理回路１９は、各列に対応した垂直信号線１７を介して、各列に配置された画素１１０に電気的に接続されている。負荷回路１８は、各垂直信号線１７に電気的に接続されている。負荷回路１８と増幅トランジスタ１１とは、ソースフォロア回路を形成する。
　複数の差動増幅器２２は、各列に対応して設けられている。差動増幅器２２の負側の入力端子は、対応した垂直信号線１７に接続されている。また、差動増幅器２２の出力端子は、各列に対応したフィードバック線２３を介して画素１１０に接続されている。
　垂直走査回路１５は、アドレス信号線２６によって、アドレストランジスタ１３のオンおよびオフを制御する行選択信号をアドレストランジスタ１３のゲート電極に印加する。これにより、読出し対象の行が走査され、選択される。選択された行の画素１１０から垂直信号線１７に信号電圧が読み出される。また、垂直走査回路１５は、リセット信号線２７を介して、リセットトランジスタ１２のオンおよびオフを制御するリセット信号をリセットトランジスタ１２のゲート電極に印加する。これにより、リセット動作の対象となる画素１１０の行が選択される。垂直信号線１７は、垂直走査回路１５によって選択された画素１１０から読み出された信号電圧をカラム信号処理回路１９へ伝達する。
　カラム信号処理回路１９は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ－デジタル変換（ＡＤ変換）などを行う。具体的には、カラム信号処理回路１９は、サンプルホールド回路を含んでいる。サンプルホールド回路は、コンデンサおよびトランジスタなどを含んでいる。サンプルホールド回路は、垂直信号線１７を介して読み出された信号電圧をサンプリングし、一時的に保持する。保持された電圧値に応じたデジタル値が水平信号読出し回路２０に読み出される。
　水平信号読出し回路２０は、複数のカラム信号処理回路１９から水平共通信号線２８に信号を順次読み出す。
　差動増幅器２２は、フィードバック線２３を介してリセットトランジスタ１２のドレインおよびソースの他方であって、画素電極５０に接続されていない方に接続されている。したがって、差動増幅器２２は、アドレストランジスタ１３とリセットトランジスタ１２とが導通状態にあるときに、アドレストランジスタ１３の出力値を負側の入力端子に受ける。増幅トランジスタ１１のゲート電位が所定のフィードバック電圧となるように、差動増幅器２２はフィードバック動作を行う。このとき、差動増幅器２２の出力電圧値は、０Ｖまたは０Ｖ近傍の正電圧である。フィードバック電圧とは、差動増幅器２２の出力電圧を意味する。
　［画素の構成］
　以下では、撮像装置１００の画素１１０の詳細なデバイス構造について、図２を用いて説明する。図２は、本実施の形態に係る撮像装置１００の画素１１０のデバイス構造の断面を模式的に示す断面図である。
　図２に示されるように、画素１１０は、半導体基板３１と、電荷検出回路２５（図示せず）と、光検出部１０とを含む。半導体基板３１は、例えば、ｐ型シリコン基板である。電荷検出回路２５は、画素電極５０によって捕捉された信号電荷を検出し、信号電圧を出力する。電荷検出回路２５は、増幅トランジスタ１１と、リセットトランジスタ１２と、アドレストランジスタ１３とを含み、半導体基板３１に形成されている。
　増幅トランジスタ１１、リセットトランジスタ１２およびアドレストランジスタ１３の各々は、半導体基板３１に形成された電気素子の一例である。増幅トランジスタ１１、リセットトランジスタ１２およびアドレストランジスタ１３の各々は、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。具体的には、増幅トランジスタ１１、リセットトランジスタ１２およびアドレストランジスタ１３の各々は、ｎチャネルＭＯＳＦＥＴであるが、ｐチャネルＭＯＳＦＥＴであってもよい。
　増幅トランジスタ１１は、ｎ型不純物領域４１Ｃおよび４１Ｄと、ゲート絶縁層３８Ｂと、ゲート電極３９Ｂとを有する。ｎ型不純物領域４１Ｃおよび４１Ｄは、半導体基板３１内に形成され、それぞれがドレインまたはソースとして機能する。ゲート絶縁層３８Ｂは、半導体基板３１上に位置する。ゲート電極３９Ｂは、ゲート絶縁層３８Ｂ上に位置する。
　リセットトランジスタ１２は、ｎ型不純物領域４１Ａおよび４１Ｂと、ゲート絶縁層３８Ａと、ゲート電極３９Ａとを有する。ｎ型不純物領域４１Ａおよび４１Ｂは、半導体基板３１内に形成され、それぞれがドレインまたはソースとして機能する。ゲート絶縁層３８Ａは、半導体基板３１上に位置する。ゲート電極３９Ａは、ゲート絶縁層３８Ａ上に位置する。
　アドレストランジスタ１３は、ｎ型不純物領域４１Ｄおよび４１Ｅと、ゲート絶縁層３８Ｃと、ゲート電極３９Ｃとを有する。ｎ型不純物領域４１Ｄおよび４１Ｅは、半導体基板３１内に形成され、それぞれがドレインまたはソースとして機能する。ゲート絶縁層３８Ｃは、半導体基板３１上に位置する。ゲート電極３９Ｃは、ゲート絶縁層３８Ｃ上に位置する。
　ゲート絶縁層３８Ａ、３８Ｂおよび３８Ｃは、絶縁性の材料を用いて形成されている。例えば、ゲート絶縁層３８Ａ、３８Ｂおよび３８Ｃは、シリコン酸化膜もしくはシリコン窒化膜の単層構造、または、これらの積層構造を有する。
　ゲート電極３９Ａ、３９Ｂおよび３９Ｃはそれぞれ、導電性の材料を用いて形成されている。例えば、ゲート電極３９Ａ、３９Ｂおよび３９Ｃは、不純物が添加されることで導電性を付与されたポリシリコンを用いて形成されている。あるいは、ゲート電極３９Ａ、３９Ｂおよび３９Ｃは、銅などの金属材料を用いて形成されていてもよい。
　ｎ型不純物領域４１Ａ、４１Ｂ、４１Ｃ、４１Ｄおよび４１Ｅは、例えばリン（Ｐ）などのｎ型不純物が、イオン注入などにより半導体基板３１にドープされることにより形成される。図２に示される例では、ｎ型不純物領域４１Ｄは、増幅トランジスタ１１とアドレストランジスタ１３とで共用されている。これにより、増幅トランジスタ１１とアドレストランジスタ１３とが直列に接続される。なお、ｎ型不純物領域４１Ｄは、２つのｎ型不純物領域に分離されていてもよい。この２つのｎ型不純物領域は、配線層を介して電気的に接続されていてもよい。
　半導体基板３１において、隣接する画素１１０との間および増幅トランジスタ１１とリセットトランジスタ１２との間には素子分離領域４２が設けられている。素子分離領域４２によって隣接する画素１１０間の電気的な分離が行われる。また、素子分離領域４２が設けられることによって、電荷蓄積ノード２４で蓄積される信号電荷のリークが抑制される。素子分離領域４２は、例えば、ｐ型不純物が半導体基板３１に高濃度でドープされることにより形成される。
　半導体基板３１の上面には、多層配線構造が設けられている。多層配線構造は、複数の層間絶縁層、１つ以上の配線層、１つ以上のプラグおよび１つ以上のコンタクトプラグを含んでいる。具体的には、半導体基板３１の上面には、層間絶縁層４３が積層されている。層間絶縁層４３は、中間層の一例である。層間絶縁層４３は、例えば、シリコン酸化膜、シリコン窒化膜またはオルトケイ酸テトラエチル（ＴＥＯＳ）膜などである。層間絶縁層４３の中には、コンタクトプラグ４５Ａおよび４５Ｂ、配線４６Ａおよび４６Ｂ、ならびに、導電プラグ４７Ａおよび４７Ｂが埋設されている。なお、層間絶縁層４３は、複数の絶縁層が順に積層されることで形成されている。層間絶縁層４３の上面は、例えば、平坦であり、半導体基板３１の上面に平行である。
　コンタクトプラグ４５Ａは、リセットトランジスタ１２のｎ型不純物領域４１Ｂと接続されている。コンタクトプラグ４５Ｂは、増幅トランジスタ１１のゲート電極３９Ｂと接続されている。配線４６Ａは、コンタクトプラグ４５Ａとコンタクトプラグ４５Ｂとを接続している。これにより、リセットトランジスタ１２のｎ型不純物領域４１Ｂが増幅トランジスタ１１のゲート電極３９Ｂと電気的に接続されている。
　また、配線４６Ａは、導電プラグ４７Ａおよび４７Ｂ、ならびに、配線４６Ｂを介して画素電極５０に接続されている。これにより、ｎ型不純物領域４１Ｂ、ゲート電極３９Ｂ、コンタクトプラグ４５Ａおよび４５Ｂ、配線４６Ａおよび４６Ｂ、導電プラグ４７Ａおよび４７Ｂ、ならびに、画素電極５０が電荷蓄積ノード２４を構成する。
　光検出部１０は、層間絶縁層４３上に設けられている。光検出部１０は、透明電極５２と、光電変換膜５１と、透明電極５２よりも半導体基板３１の近くに位置する画素電極５０とを含む。
　光電変換膜５１は、透明電極５２側から入射した光を変換することで、入射した光の強度に応じた信号電荷を生成する。光電変換膜５１は、例えば、有機半導体によって構成されている。光電変換膜５１は、１または複数の有機半導体層を含んでいてもよい。例えば、光電変換膜５１は、正孔－電子対を生成する光電変換層に加えて、電子または正孔を輸送するキャリア輸送層、および、キャリアをブロックするブロッキング層などを含んでいてもよい。これらの有機半導体層には、公知の材料の有機ｐ型半導体および有機ｎ型半導体を用いることができる。なお、光電変換膜５１は、例えば、有機ドナー分子とアクセプター分子との混合膜、半導体型カーボンナノチューブとアクセプター分子との混合膜、または、量子ドット含有膜などであってもよい。光電変換膜５１は、アモルファスシリコンなどの無機材料を用いて形成されていてもよい。
　光電変換膜５１は、透明電極５２と画素電極５０とによって挟まれている。本実施の形態では、光電変換膜５１は、複数の画素１１０に亘って連続的に形成されている。具体的には、光電変換膜５１は、平面視において、撮像領域の大部分を覆うように一枚の平板状に形成されている。なお、光電変換膜５１は、画素１１０ごとに分離して設けられていてもよい。
　透明電極５２は、光電変換膜５１の上方に位置する上部電極の一例である。透明電極５２は、検出すべき光に対して透明であり、かつ、導電性を有する材料を用いて形成されている。例えば、透明電極５２は、酸化インジウム錫（ＩＴＯ）、アルミニウム添加酸化亜鉛（ＡＺＯ）、ガリウム添加酸化亜鉛（ＧＺＯ）などの透明導電性半導体酸化膜を用いて形成されている。なお、透明電極５２は、他の透明導電性半導体を用いて形成されてもよく、光を透過できる程度に薄い金属薄膜を用いて形成されてもよい。
　透明電極５２は、光電変換膜５１と同様に、複数の画素１１０に亘って連続的に形成されている。具体的には、透明電極５２は、平面視において、撮像領域の大部分を覆うように一枚の平板状に形成されている。透明電極５２は、光電変換膜５１の上面全体を連続的に覆っている。
　画素電極５０は、光電変換膜５１を間に挟んで上部電極に対向する下部電極の一例である。画素電極５０は、画素１１０ごとに設けられている。画素電極５０は、例えば、アルミニウム、銅などの金属、窒化チタンもしくは窒化タンタルなどの金属窒化物、または、不純物がドープされて導電性が付与されたポリシリコンなどの導電性材料を用いて形成されている。
　また、光検出部１０は、透明電極５２の上面の少なくとも一部に形成された絶縁層５３を備える。光検出部１０は、さらに保護膜５４を備える。絶縁層５３は、透明電極５２の上面の少なくとも一部を覆って形成されている。保護膜５４は、絶縁層５３の上方に設けられている。
　絶縁層５３および保護膜５４は、絶縁性を有する材料を用いて形成されている。例えば、絶縁層５３は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または、有機もしくは無機高分子材料などによって形成される。絶縁層５３および保護膜５４は、例えば、撮像装置１００が検出すべき波長の光に対して透明である。
　図２に示されるように、画素１１０は、光検出部１０の透明電極５２の上方にカラーフィルター５５を備える。さらに、画素１１０は、カラーフィルター５５上にマイクロレンズ５６を備える。なお、画素１１０は、絶縁層５３、保護膜５４、カラーフィルター５５およびマイクロレンズ５６を備えなくてもよい。
　［撮像装置の端部の構造］
　続いて、本実施の形態に係る撮像装置１００の端部の構造について、図３および図４を用いて説明する。
　図３は、本実施の形態に係る撮像装置１００の平面図である。図４は、図３のＩＶ－ＩＶ線における本実施の形態に係る撮像装置１００の断面図である。
　図３および図４に示されるように、撮像装置１００は、画素部１０１と、画素部１０１の周囲に設けられた周辺回路部１０２とを備える。また、撮像装置１００は、画素部１０１と周辺回路部１０２とを分離する分離部１０３とを備える。
　なお、図３および図４では、図２に示される保護膜５４、カラーフィルター５５およびマイクロレンズ５６の図示が省略されている。保護膜５４は、例えば、絶縁層５３、第１遮光膜８１、第２遮光膜８２および絶縁層７０を覆うように設けられている。カラーフィルター５５およびマイクロレンズ５６はそれぞれ、画素１１０の直上方向に設けられている。カラーフィルター５５およびマイクロレンズ５６はそれぞれ、第１遮光膜８１の直上方向、ならびに、分離部１０３および周辺回路部１０２には設けられていない。
　画素部１０１は、平面視において、撮像装置１００の中央に位置し、複数の画素１１０が配置された画素領域に対応している。周辺回路部１０２は、画素部１０１の周囲を囲むように環状に設けられている。このため、分離部１０３も画素部１０１の周囲を囲むように環状に設けられている。分離部１０３は、画素部１０１と周辺回路部１０２との間に位置する環状の領域である。
　なお、周辺回路部１０２は、画素部１０１の周囲の一部のみに設けられていてもよい。例えば、図３に示されるように平面視形状が矩形の画素部１０１の場合、画素部１０１の輪郭の少なくとも一辺に沿った部分には周辺回路部１０２が設けられていなくてもよい。例えば、周辺回路部１０２は、画素部１０１の輪郭の一辺のみに沿った部分に設けられていてもよい。あるいは、周辺回路部１０２は、画素部１０１の輪郭の対向する二辺または隣り合う二辺に沿って設けられていてもよい。分離部１０３についても同様である。
　［遮光膜］
　図３および図４に示されるように、画素部１０１は、第１遮光膜８１を含んでいる。第１遮光膜８１は、透明電極５２に対する給電と、画素１１０ＢＭの遮光との２つの機能を実現している。
　具体的には、第１遮光膜８１は、導電性を有し、透明電極５２と電気的に接続されている。本実施の形態では、図４に示されるように、第１遮光膜８１は、透明電極５２の端面に接触している。
　第１遮光膜８１は、層間絶縁層４３の上面に露出するように設けられた電極端子６０に電気的に接続されている。電極端子６０は、対向電極信号線１６（図１参照）に層間絶縁層４３内で電気的に接続されている。これにより、透明電極５２は、第１遮光膜８１、電極端子６０および対向電極信号線１６を介して電圧制御回路３０（図１参照）に電気的に接続されている。つまり、第１遮光膜８１は、透明電極５２に対して所定の電圧を印加するための電気配線の一部を構成している。第１遮光膜８１には、所定の電圧が印加され、撮像装置１００の動作状態に応じて当該電圧の値が変動しうる。つまり、第１遮光膜８１には、変動電圧が印加される。変動電圧は、例えば、露光時に印加される第１電圧と、画素読出し時に印加される第２電圧とを含んでいる。撮像装置１００の動作状態に応じて、第１電圧および第２電圧が選択的に第１遮光膜８１を介して透明電極５２に印加される。
　また、第１遮光膜８１は、画素部１０１に含まれる複数の画素１１０の一部である画素１１０ＢＭを覆っている。画素１１０ＢＭは、撮像装置１００の黒補正処理用の画素であり、光が入射しないように第１遮光膜８１によって覆われている。具体的には、第１遮光膜８１は、平面視において、光電変換膜５１の上面の一部に重なっている。
　図３に示されるように、第１遮光膜８１は、例えば、平面視において、画素部１０１の外周に沿って環状に設けられている。第１遮光膜８１の内周より内側の領域が感光領域である。すなわち、平面視において、第１遮光膜８１の内周より内側に配置された複数の画素１１０によって光電変換が行われ、生成された信号電荷に基づいて撮像が行われる。
　図３および図４に示されるように、周辺回路部１０２は、第２遮光膜８２を含んでいる。第２遮光膜８２は、平面視において、周辺回路１２０の少なくとも一部に重なっている。具体的には、第２遮光膜８２は、平面視において、周辺回路１２０に含まれるサンプルホールド回路（図４には示されていない）に重なっている。また、第２遮光膜８２は、平面視において、周辺回路１２０に含まれるサンプルホールド回路以外の回路に含まれるトランジスタまたはダイオードに重なっていてもよい。
　サンプルホールド回路などに含まれるトランジスタは、半導体基板３１に形成された不純物領域をソースまたはドレインとして有する。不純物領域は、ｐ型の半導体基板３１に形成されたｎ型の不純物領域であるので、不純物領域の境界にはｐｎ接合が形成されている。また、サンプルホールド回路に含まれるダイオードも同様に、ｐｎ接合を有する。
　仮に、これらのｐｎ接合に光が入射した場合には、入射した光によって電荷が生成され、生成された電荷がリーク電流または電位の変動の原因となりうる。特に、サンプルホールド回路は、画素１１０で生成された信号電荷を一時的に保持するので、サンプルホールド回路内で信号電荷以外の電荷が生成されることにより撮像装置１００で生成される画像の画質が劣化しうる。
　本実施の形態によれば、トランジスタおよびダイオードが第２遮光膜８２によって覆われることにより、ｐｎ接合に光が入射するのを抑制することができる。これにより、周辺回路１２０を安定して動作させることができる。また、サンプルホールド回路内で信号電荷以外の電荷が光によって生成されるのを抑制することができるので、画質の劣化を抑制することができる。
　図３に示されるように、第２遮光膜８２は、平面視において、周辺回路部１０２の内周に沿って環状に設けられている。なお、第２遮光膜８２の平面視形状は、環状でなくてもよく、周辺回路部１０２の内周の一辺に沿った長尺な矩形、または、二辺に沿ったＬ字状であってもよい。
　第１遮光膜８１および第２遮光膜８２は、例えば、同一の材料を用いて形成されている。このため、第２遮光膜８２は、第１遮光膜８１と同様に導電性を有する。第１遮光膜８１および第２遮光膜８２は、例えば、チタン（Ｔｉ）もしくはモリブデン（Ｍｏ）などの金属膜、または、窒化チタン（ＴｉＮ）もしくは窒化タンタル（ＴａＮ）などの金属窒化膜である。
　本実施の形態では、図４に示されるように、周辺回路部１０２は、さらに、絶縁層７０を備える。第２遮光膜８２は、絶縁層７０の上方に設けられている。具体的には、第２遮光膜８２は、層間絶縁層４３の上面より上方であって、少なくとも光電変換膜５１の下面より高い位置に位置している。本実施の形態では、第２遮光膜８２は、絶縁層７０の上面に接触して設けられている。
　絶縁層７０は、第２遮光膜８２と層間絶縁層４３との間に位置する絶縁層である。絶縁層７０は、平面視において、層間絶縁層４３の上面に重なっている。これにより、層間絶縁層４３の上面に配線構造の一部が露出している場合であっても、露出した配線構造の一部が第２遮光膜８２に接触し、電気的に導通するのを抑制することができる。
　絶縁層７０は、例えば、絶縁層５３と同じ材料を用いて形成されている。このため、絶縁層７０は、絶縁層５３と同様に透光性を有する。具体的には、絶縁層７０は、シリコン酸化膜、シリコン窒化膜またはオルトケイ酸テトラエチル（ＴＥＯＳ）膜などである。絶縁層７０は、絶縁層５３と同じ工程で形成することができる。例えば、光電変換膜５１および透明電極５２を所定形状にパターニングした後、透明電極５２の上面を含む全面に絶縁膜を形成し、フォトリソグラフィーおよびエッチングによってパターニングを行うことで、絶縁層５３および絶縁層７０を同時に形成することができる。これにより、絶縁層７０の厚さは、絶縁層５３の厚さと同じになる。もちろん、絶縁層７０は、透光性を有しない材料を用いて形成されてもよい。
　また、本実施の形態では、第１遮光膜８１および第２遮光膜８２は、同じ工程で形成することができる。例えば、絶縁層５３および絶縁層７０を形成した後、絶縁層５３および絶縁層７０の上面を覆うように導電性の遮光膜を形成し、フォトリソグラフィーおよびエッチングによってパターニングを行うことで、第１遮光膜８１および第２遮光膜８２を同時に形成することができる。これにより、第１遮光膜８１の厚さは、第２遮光膜８２の厚さと同じになる。
　図３および図４に示されるように、第１遮光膜８１と第２遮光膜８２とは、分離している。つまり、第１遮光膜８１と第２遮光膜８２とは、物理的に接続されていない。平面視における第１遮光膜８１と第２遮光膜８２との間に、分離部１０３が含まれている。分離部１０３は、例えば、第１遮光膜８１の外周側の端部と絶縁層７０との間の領域である。なお、図３では図示の都合上、絶縁層７０の内周側の端部と第２遮光膜８２の内周側の端部とが一致している例を示しているが、図４に示されるように、第２遮光膜８２は、絶縁層７０の内周側の端部よりも外側に設けられている。
　あるいは、図３に示されるように、第２遮光膜８２の内周側の端部と絶縁層７０の内周側の端部とは、一致していてもよい。すなわち、分離部１０３は、第１遮光膜８１の外周側の端部と第２遮光膜８２の内周側の端部との間の領域であってもよい。例えば、絶縁層７０が設けられていない場合には、分離部１０３は、第１遮光膜８１の外周側の端部と第２遮光膜８２の内周側の端部との間の領域に相当する。
　第１遮光膜８１と第２遮光膜８２とが分離していることにより、第１遮光膜８１の電位の変動は、第２遮光膜８２には影響をほとんど与えない。言い換えると、第１遮光膜８１の電位が変動したとしても、第２遮光膜８２の電位は一定に保たれているので、第２遮光膜８２に覆われた周辺回路１２０に与える影響も十分に抑制される。したがって、本実施の形態によれば、第１遮光膜８１の電位の変動によらず、周辺回路１２０を安定して動作させることができる。
　［パッド］
　図３および図４に示されるように、周辺回路部１０２は、１以上のパッド９０を備える。具体的には、複数のパッド９０は、撮像装置１００の外周に沿って環状に並んで配置されている。なお、撮像装置１００は、平面視形状が矩形のチップ部品である。
　パッド９０は、アルミニウム（Ａｌ）を含有する。パッド９０は、ワイヤボンディングが接続される電極部である。パッド９０に金属細線９３を圧着させて超音波振動を与えて接合する。これにより、パッド９０と、パッケージの電極またはプリント基板の電極とを電気的に接続することができる。パッド９０を介して撮像装置１００の外部への信号の取り出し、または、撮像装置１００への電源電位の供給を行う。例えば、パッド９０は、透明電極５２への電位を供給するために設けられている。図４には示されていないが、パッド９０は、配線９１または９２を介して電極端子６０に接続され、第１遮光膜８１を介して透明電極５２に接続されている。
　パッド９０が小さくなることにより、撮像装置１００を含む機器セットの小型化および薄膜化を実現することができる。パッド９０の小面積化には、超音波接合技術を用いてワイヤと電極とを接合させる方法が用いられている。例えば、金属細線９３には、金の数十ミクロンのワイヤを使用することができる。
　しかしながら、一般的な半導体デバイスでは、パッド９０と金属細線９３との接合が不十分で経年劣化により外れてしまうおそれがある。あるいは、ウエッジボンディング加工時に接着できずに、安定した電流供給ができないという不具合が発生するおそれがある。これらの発生を抑制するためには、パッド９０と金属細線９３との接触面積を増加させることが有効である。本実施の形態に係る撮像装置１００では、図４に示されるように、パッド９０の表面に微細な凹凸９０ａが形成されている。
　凹凸９０ａは、ヒロックと呼ばれる微小な凹凸である。パッド９０に含まれるアルミニウムは、融点近くまで熱することで結晶成長が促進された場合に、ヒロックと呼ばれる微小な凹凸が発現する。ヒロックを積極的に発生させることでパッド９０の表面に凹凸９０ａを形成し、上記の金属細線９３の接合力を増加させることができる。具体的には、パッド９０の材料にアルミニウムを用いて成膜した後、アニールプロセスを導入することによって、積極的にヒロックの成長を促進させる。アニールプロセスは、例えば、光電変換膜５１を形成する前に実行される。
　金属細線９３を引っ張ってパッド９０から剥がすことにより、試験的に接着強度を測定することができる。この接着強度がある程度強いことにより、その後の工程で加わる応力、および、種々の環境温度の変化で引き起こされる線膨張係数の差によって生じる引張強度に耐えることができる。例えば、パッド９０の表面粗さＲａは、１５０ｎｍ以上である。表面粗さを表す算術平均粗さＲａは、例えば、接触式粗さ計により測定することができる。
　なお、ヒロックの成長は、アルミニウムの体積が大きい程、結晶成長が大きく、表面凹凸が大きくなる。このため、パッド９０の膜厚は、例えば、他の配線よりも厚く形成される。また、パッド９０と金属細線９３との超音波接合時には大きなエネルギーがパッド９０に供給される。このエネルギーによって、パッド９０が剥離、変質、湾曲、欠落などの形状変化を起こさないためにも、パッド９０は厚く形成される。例えば、パッド９０の膜厚は、５００ｎｍ以上である。
　［配線］
　本実施の形態では、図４に示されるように、周辺回路部１０２は、配線９１と、配線９２と、を含んでいる。周辺回路部１０２は、複数の配線９１および複数の配線９２を含んでいる。
　配線９１は、第１配線の一例である。配線９１は、層間絶縁層４３内に位置し、アルミニウム（Ａｌ）を含有している。具体的には、配線９１は、パッド９０と同層に位置しており、かつ、同一材料を用いて形成されている。つまり、配線９１とパッド９０とは、同一のプロセスによって形成することができる。このため、配線９１の厚みは、パッド９０の厚みと同じになる。例えば、配線９１の厚みは、５００ｎｍ以上である。
　複数の配線９１は、例えば、互いに異なる電位に設定され、または、互いに異なる信号の伝送に利用される。このため、複数の配線９１は、互いに短絡しないように、平面視において、離間して配置されている。
　配線９２は、第２配線の一例である。配線９２は、銅（Ｃｕ）を含有している。配線９２は、層間絶縁層４３内に位置している。具体的には、配線９２は、画素部１０１に設けられた配線４６Ａまたは４６Ｂと同層に位置し、かつ、同一材料を用いて形成されている。つまり、配線９２と配線４６Ａまたは４６Ｂとは、同一のプロセスによって形成することができる。このため、配線９２の厚みは、配線４６Ａまたは４６Ｂの厚みと同じになる。
　撮像装置１００のようなイメージセンサでは、小型化のために、画素サイズの縮小化、周辺回路部１０２の小面積化、および、配線の微細化が進んでいる。例えば、スマートフォンに搭載されるイメージセンサでは、画素サイズがサブミクロンオーダである。この場合、各画素内に複数の異電位配線を通すためには、配線４６Ａおよび４６Ｂの配線幅が２０ｎｍから５０ｎｍ程度になることが一般的である。周辺回路部１０２においても同様に、配線９２の配線幅は、画素部１０１内の配線４６Ａおよび４６Ｂの配線幅と同等程度になる。
　配線４６Ａ、４６Ｂおよび９２の形成プロセスには、デュアルダマシンと呼ばれる、メッキと平坦化プロセスとを併用した工法が用いられている。しかしながら、この工法では、アスペクト比の大きい配線を形成することはできない。なお、アスペクト比とは、配線が延びる方向に直交する断面における配線の厚みと配線幅との比である。この工法で形成される配線のアスペクト比は、大きくても３程度である。このため、配線４６Ａ、４６Ｂおよび９２の厚みは３×５０ｎｍ＝１５０ｎｍが最大となる。つまり、配線９２は、配線９１に比べると厚みが１／３以下にならざるを得ないことが分かる。これは、配線９２の抵抗が配線９１の抵抗の３倍になることを意味している。
　パッド９０から周辺回路部１０２を通じて画素部１０１に電源を供給する、あるいは、各画素からの信号を読み出すためには、できるだけ抵抗の低い配線を用いることが有利である。このため、周辺回路部１０２では、信号配線および電位の供給用の配線として、アルミニウムを含有する配線９１を用いることで、消費電力の低減などの効果を得ることができる。
　［遮断層］
　本実施の形態では、図４に示されるように、周辺回路部１０２は、遮断層９４を含んでいる。遮断層９４は、配線９１と第２遮光膜８２との接触を避けるために設けられている。
　上述したように、周辺回路部１０２は、周辺回路１２０を遮光するための第２遮光膜８２を含んでいる。周辺回路部１０２には、通常、光学レンズまたはマイクロレンズなどを設けて集光されることがない。このため、周辺回路１２０への入射を抑えるべき対象となる外乱光は、ランダムな方向から入射される可能性がある。なお、この斜め入射光を抑制するためには、ｐｎ接合部を含めたトランジスタ部分に対して、余裕を持って第２遮光膜８２を大きく設けてもよい。
　一方で、第２遮光膜８２の面積を小さくすることにより、撮像装置１００の小型化のニーズに応えることができる。この場合には、ｐｎ接合部が設けられている半導体基板３１の表面と第２遮光膜８２との距離は、例えば５μｍ以下であればよい。平面視において、第２遮光膜８２は、ｐｎ接合部に対して、例えば５０μｍ以上のマージンを持って被覆している。これにより、第２遮光膜８２が外乱光を遮光し、ｐｎ接合部へ入射する外乱光を抑制することができる。
　このように、周辺回路部１０２に設けられる第２遮光膜８２は、半導体基板３１の表面からそう遠くない位置に設けられる。この場合、図５に示されるように、配線９１と第２遮光膜８２とが接触し、導通するリスクが発生する。ここで、図５は、比較例に係る撮像装置１００ｘの断面図である。比較例に係る撮像装置１００ｘでは、遮断層９４が設けられていない。
　配線９１は、パッド９０と同じプロセスで形成される。このため、配線９１の表面には、パッド９０の表面と同様に、凹凸９１ａが形成される。遮断層９４が設けられていない場合、図５に示されるように、ヒロックの成長が促進されて凹凸９１ａが第２遮光膜８２に接触するおそれがある。第２遮光膜８２が半導体基板３１に近い程、凹凸９１ａと第２遮光膜８２との接触の可能性が高くなる。
　上述したように、ヒロックの成長は、光電変換膜５１および第２遮光膜８２を形成する前の、アニールプロセスによって行われる。このため、凹凸９１ａが形成される時点では第２遮光膜８２がまだ形成されていない。第２遮光膜８２を形成する前に絶縁層７０を形成することによって凹凸９１ａと第２遮光膜８２との接触を避けることができる。
　しかしながら、凹凸９１ａは、アニールプロセスによるヒロックの成長以外にも、室温環境下においてもマイグレーション現象の発生により形成される場合がある。つまり、絶縁層７０および第２遮光膜８２を形成した後においても、絶縁層７０を貫通するように凹凸９１ａが形成されて、凹凸９１ａと第２遮光膜８２とが接触するおそれがある。このように、絶縁層７０を設けるだけでは不十分である。
　また、接触するか否かは、配線９１上に設けられた絶縁膜の厚みにも依存する。一般的には、イメージセンサでは配線間の寄生容量を減じて、少しでもノイズを抑えようとするために、絶縁膜材料にはｌｏｗ－ｋと呼ばれる誘電率の低い材料が使われることが多い。絶縁膜材料の候補としては、Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ材料または有機絶縁材料などが挙げられる。また、その後のＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）工程に耐えうる密着性および絶縁耐圧の信頼性試験を満足する材料としては、ＴＥＯＳ材料が使用されることが多い。
　一般的に、これらのｌｏｗ－ｋ材料を用いて形成された絶縁膜は、弾性率が低く、疎な膜質である。このため、配線９１に含まれるアルミニウムのヒロックを抑制できるための硬さを有していない。そのため、複数の配線９１と第２遮光膜８２との接触による導通が発生するおそれがある。この場合、本来であれば、異電位を供給するべき複数の配線９１同士がショートしてしまい、所望の信号特性を維持できないという不具合が発生することになる。
　これに対して、本実施の形態に係る撮像装置１００では、図４に示されるように、配線９１と第２遮光膜８２との間に位置する遮断層９４が設けられている。遮断層９４と第２遮光膜８２との間には絶縁層７０が配置されている。つまり、遮断層９４は、第２遮光膜８２には接触していない。遮断層９４は、配線９１の表面の凹凸９１ａの成長を遮断する。
　遮断層９４は、アルミニウムよりも硬く、かつ、アルミニウムより融点が高い金属を含有する。具体的には、遮断層９４は、アルミニウムよりも弾性率が高い金属を含有する。より具体的には、遮断層９４は、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）またはタングステン（Ｗ）などの高融点材料を含んでいる。例えば、遮断層９４は、Ｔｉ、Ｍｏ、Ｔａ及びＷの少なくとも１つを含む金属層である。これらの材料は、配線のメタルバリヤ層またはコンタクトビア層としても用いられることが多く、半導体プロセスとの適合性に優れている。
　金属からなる遮断層９４は、導電性を有する。この場合、遮断層９４は、配線９１毎に設けられている。つまり、周辺回路部１０２は、複数の遮断層９４を含んでいる。複数の遮断層９４は互いに離間して配置されている。複数の遮断層９４の各々は、平面視において、複数の配線９１のうちの対応する配線９１に合わせて配置されている。遮断層９４の幅は、例えば、平面視において、配線９１の幅と同じである。ここで「幅」とは、配線９１が延びる方向に直交する断面における、半導体基板３１の主面に平行な方向の長さである。これにより、隣り合う遮断層９４間の間隔を確保しながら、配線９１の凹凸９１ａと第２遮光膜８２との接触を抑制することができる。
　なお、遮断層９４の幅は、配線９１の幅より大きくてもよい。図６は、本実施の形態の変形例に係る撮像装置２００の断面図である。図６に示されるように、撮像装置２００は、図４に示される撮像装置１００と比較して、遮断層９４の代わりに遮断層２９４を備える。
　遮断層２９４の幅は、平面視において、配線９１の幅より大きい。例えば、平面視した場合に、遮断層２９４は、配線９１を完全に覆っている。これにより、配線９１の表面の凹凸９１ａの成長を抑制し、第２遮光膜８２と配線９１との接触をより強く抑制することができる。
　以上のように、本実施の形態に係る撮像装置１００では、配線９１と第２遮光膜８２との間に遮断層９４が設けられている。遮断層９４によって、配線９１の表面の凹凸９１ａの成長を遮断し、配線９１と第２遮光膜８２との接触を抑制することができる。第２遮光膜８２と配線９１との導通、および、第２遮光膜８２を介した配線９１間の導通を抑制することができる。よって、配線９１の電位または信号特性を維持することができ、撮像装置１００の回路動作を安定させることができる。
　（実施の形態２）
　続いて、実施の形態２について説明する。
　実施の形態２に係る撮像装置は、実施の形態１に係る撮像装置と比較して、遮断層の位置が相違する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
　図７は、実施の形態２に係る撮像装置３００の断面図である。図７に示されるように、撮像装置３００は、図４に示される撮像装置１００と比較して、遮断層９４の代わりに遮断層３９４を備える。
　遮断層３９４は、層間絶縁層４３の上面に配置されている。層間絶縁層４３の上面は、画素部１０１および周辺回路部１０２において平坦である。このため、遮断層３９４の下面は、半導体基板３１からの高さが、光電変換膜５１の下面と同じになる。
　実施の形態２では、遮断層３９４は、画素電極５０とは異なるプロセスで形成される。このため、遮断層３９４は、画素電極５０とは異なる材料を用いて異なる厚みで形成することができる。この場合において、遮断層３９４には、電気的な特性、および、光学的な特性は求められない。つまり、遮断層３９４は、絶縁性を有してもよく、透光性を有してもよい。例えば、遮断層３９４は、Ｔｉ、ＴａまたはＷなどの酸化物または窒化物であってもよい。
　なお、遮断層３９４が絶縁性を有する場合、遮断層３９４は、配線９１毎に分離していなくてもよい。つまり、複数の配線９１をまとめて覆う１つの遮断層３９４が設けられてもよい。
　（実施の形態３）
　続いて、実施の形態３について説明する。
　実施の形態３に係る撮像装置は、実施の形態１に係る撮像装置と比較して、遮断層が絶縁性を有する点が相違する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
　図８は、実施の形態３に係る撮像装置４００の断面図である。図８に示されるように、撮像装置４００は、図４に示される撮像装置１００と比較して、絶縁層７０および遮断層９４の代わりに、絶縁層４７０および遮断層４９４を備える。
　遮断層４９４は、緻密な膜質を有する膜であれば、特別な高融点材料を用いて形成された膜でなくとも、ヒロックを抑制することができる。実施の形態３では、遮断層４９４の膜密度は、層間絶縁層４３の膜密度よりも大きい。
　緻密な膜質を有する遮断層４９４を形成する手法として、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いることができる。このＡＬＤ法では、数原子層ごとに膜を堆積していくために、成膜レートは遅いが、結晶性が高く、ガス透過率の低い緻密な膜が形成される。
　遮断層４９４は、層間絶縁層４３および絶縁層４７０とは異なる材料を用いて形成された絶縁膜である。例えば、遮断層４９４は、ＡＬＤ法で形成された酸化アルミニウム膜である。酸化アルミニウム膜は、絶縁性を有し、光電変換膜５１に含まれる有機半導体材料のパッシベーション膜として利用されている。このため、遮断層４９４は、周辺回路部１０２だけでなく、画素部１０１および分離部１０３にも設けられている。例えば、遮断層４９４は、撮像装置４００のほぼ全域（例えば、パッド９０およびその近傍を除く全域）に設けられている。
　実施の形態３では、遮断層４９４と同様に、絶縁層４７０も撮像装置４００のほぼ全域に設けられている。絶縁層４７０は、例えば、シリコン酸化膜、シリコン窒化膜などの保護絶縁層である。
　なお、絶縁層４７０は設けられていなくてもよい。つまり、第２遮光膜８２は、遮断層４９４の上面に接触して設けられていてもよい。遮断層４９４が絶縁性を有するので、遮断層４９４と第２遮光膜８２とが接触しても配線９１と第２遮光膜８２との導通を抑制することができる。
　以上のように、実施の形態３に係る撮像装置４００によれば、遮断層４９４をアルミニウムの成長の抑制のためだけでなく、光電変換膜５１の信頼性を向上させるパッシベーション膜としても兼用させることができる。具体的には、遮断機能および保護機能を１つの遮断層４９４で実現することができるので、個別に各膜を形成する場合に比べてプロセスを簡略化することができる。
　なお、第２遮光膜８２は、遮断層４９４および絶縁層４７０を形成した後に形成される。このため、第２遮光膜８２は、第１遮光膜８１とは異なるプロセスで形成される。よって、第２遮光膜８２は、第１遮光膜８１とは異なる材料を用いて異なる厚みで形成することができる。
　また、遮断層４９４は、緻密な膜であればよく、酸化アルミニウム膜には限定されない。遮断層４９４は、シリコン酸化膜、酸化ジルコニウム膜または酸化ハフニウム膜であってもよい。また、遮断層４９４は、複数の絶縁層からなる多層構造を有してもよい。
　（他の実施の形態）
　以上、１つまたは複数の態様に係る撮像装置について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を各実施の形態に施したもの、および、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
　例えば、遮断層９４の幅は、配線９１の幅より短くてもよい。配線９１の間隔が短い場合には、隣り合う遮断層９４同士が接触するおそれがある。遮断層９４の幅を配線９１の幅より短くすることにより、遮断層９４同士の接触を抑制し、遮断層９４を介した配線９１の導通を抑制することができる。例えば、１つの配線９１あたり、複数の遮断層９４が配置されていてもよい。平面視において、配線９１の表面の一部が遮断層９４に覆われていないことになるが、遮断層９４がない場合に比べて凹凸９１ａの成長を抑制することができる。
　また、上記の各実施の形態は、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　本開示は、回路動作を安定させることができる撮像装置として利用でき、例えば、カメラまたは測距装置などに利用することができる。
１０　光検出部
１１　増幅トランジスタ
１２　リセットトランジスタ
１３　アドレストランジスタ
１５　垂直走査回路
１６　対向電極信号線
１７　垂直信号線
１８　負荷回路
１９　カラム信号処理回路
２０　水平信号読出し回路
２１　電源配線
２２　差動増幅器
２３　フィードバック線
２４　電荷蓄積ノード
２５　電荷検出回路
２６　アドレス信号線
２７　リセット信号線
２８　水平共通信号線
３０　電圧制御回路
３１　半導体基板
３８Ａ、３８Ｂ、３８Ｃ　ゲート絶縁層
３９Ａ、３９Ｂ、３９Ｃ　ゲート電極
４１Ａ、４１Ｂ、４１Ｃ、４１Ｄ、４１Ｅ　ｎ型不純物領域
４２　素子分離領域
４３　層間絶縁層
４５Ａ、４５Ｂ　コンタクトプラグ
４６Ａ、４６Ｂ　配線
４７Ａ、４７Ｂ　導電プラグ
５０　画素電極
５１　光電変換膜
５２　透明電極
５３、７０、４７０　絶縁層
５４　保護膜
５５　カラーフィルター
５６　マイクロレンズ
６０　電極端子
８１　第１遮光膜
８２　第２遮光膜
９０　パッド
９０ａ、９１ａ　凹凸
９１、９２　配線
９３　金属細線
９４、２９４、３９４、４９４　遮断層
１００、２００、３００、４００　撮像装置
１０１　画素部
１０２　周辺回路部
１０３　分離部
１１０、１１０ＢＭ　画素
１２０　周辺回路

Claims (15)

  1. 　画素を含む画素部と、
    　前記画素部の周囲に設けられ、周辺回路を含む周辺回路部と、
    　前記画素部と前記周辺回路部とにまたがって延びる中間層と、を備え、
    　前記周辺回路部は、
    　　前記中間層の上方に位置する遮光膜と、
    　　前記中間層内に位置し、アルミニウムを含有する少なくとも１つの第１配線と、
    　　前記少なくとも１つの第１配線と前記遮光膜との間に位置する少なくとも１つの遮断層と、を含む、
    　撮像装置。
  2. 　前記画素部は、
    　　前記中間層の上方に位置する光電変換膜と、
    　　前記光電変換膜の上方に位置する上部電極と、を含み、
    　前記周辺回路部は、前記上部電極へ電位を供給するためのパッドを含む、
    　請求項１に記載の撮像装置。
  3. 　前記パッドと前記少なくとも１つの第１配線とは、同層に位置し、かつ、同一材料を用いて形成されている、
    　請求項２に記載の撮像装置。
  4. 　前記パッドおよび前記少なくとも１つの第１配線の各々の表面粗さは、１５０ｎｍ以上である、
    　請求項２または３に記載の撮像装置。
  5. 　前記少なくとも１つの遮断層は、アルミニウムより硬く、かつ、アルミニウムより融点が高い金属を含有する、
    　請求項１から４のいずれか１項に記載の撮像装置。
  6. 　前記少なくとも１つの遮断層は、導電性を有する、
    　請求項１から５のいずれか１項に記載の撮像装置。
  7. 　前記少なくとも１つの第１配線は、複数の第１配線を含み、
    　前記少なくとも１つの遮断層は、複数の遮断層を含み、
    　前記複数の第１配線は、平面視において、互いに離間して配置されており、
    　前記複数の遮断層は、平面視において、互いに離間して配置されており、
    　前記複数の遮断層の各々は、前記複数の第１配線のうちの対応する第１配線に合わせて配置されている、
    　請求項６に記載の撮像装置。
  8. 　前記少なくとも１つの遮断層は、絶縁性を有する、
    　請求項１から５のいずれか１項に記載の撮像装置。
  9. 　前記少なくとも１つの遮断層の膜密度は、前記中間層の膜密度より高い、
    　請求項８に記載の撮像装置。
  10. 　前記中間層は、オルトケイ酸テトラエチル膜を含み、
    　前記少なくとも１つの遮断層は、酸化アルミニウム膜を含む、
    　請求項８または９に記載の撮像装置。
  11. 　前記少なくとも１つの遮断層の幅は、平面視において、前記少なくとも１つの第１配線の幅と同じであり、または、前記少なくとも１つの第１配線の幅より大きい、
    　請求項１から１０のいずれか１項に記載の撮像装置。
  12. 　銅を含有する第２配線をさらに備え、
    　前記少なくとも１つの第１配線の厚さは、前記第２配線の厚さより大きい、
    　請求項１から１１のいずれか１項に記載の撮像装置。
  13. 　前記中間層の下方に位置する基板をさらに備え、
    　前記遮光膜と前記基板の表面との距離は、５μｍより小さい、
    　請求項１から１２のいずれか１項に記載の撮像装置。
  14. 　前記少なくとも１つの遮断層は、平面視において、前記少なくとも１つの第１配線と重なる、
    　請求項１から１３のいずれか１項に記載の撮像装置。
  15. 　前記周辺回路部は、サンプルホールド回路を含み、
    　前記遮光膜は、平面視において、前記サンプルホールド回路と重なる、
    　請求項１から１４のいずれか１項に記載の撮像装置。
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