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Definitions
- the present invention relates to a display device.
- an organic EL display device including a pixel circuit including an organic electroluminescence (hereinafter referred to as EL) element (light emitting element)
- the pixel circuit of the organic EL display device includes a drive transistor, a write control transistor, and the like in addition to the organic EL element.
- Thin film transistors (hereinafter referred to as TFTs) are used for these transistors.
- the organic EL element is a kind of electro-optical element, and emits light with brightness according to the amount of flowing current.
- the drive transistor is provided in series with the organic EL element and controls the amount of current flowing through the organic EL element.
- the characteristics of the organic EL element and the drive transistor vary and fluctuate. Therefore, in order to display high image quality in an organic EL display device, it is necessary to compensate for variations and fluctuations in the characteristics of these elements.
- a method of compensating for the characteristics of the element inside the pixel circuit and a method of performing compensation outside the pixel circuit are known.
- a process of initializing the gate terminal of the drive transistor may be performed before writing the voltage corresponding to the video signal (hereinafter referred to as data voltage) to the pixel circuit.
- the initialization of the gate terminal of the drive transistor may be insufficient due to this parasitic capacitance, and the image quality of the displayed image may be deteriorated.
- a main object of the present disclosure is to provide a display device capable of suppressing deterioration of the image quality of a displayed image.
- the display device includes a plurality of pixel circuits, a scanning line, an initialization control line, a light emission control line, an initialization voltage line, a first connection line, and a second connection line.
- the scanning line, the initialization control line, the emission control line, and the initialization voltage line are connected to each of the plurality of pixel circuits.
- the first connection line and the second connection line include the scanning line and the initialization control line connected to a pixel circuit different from the pixel circuit to which the scanning line is connected among the plurality of pixel circuits. Connecting.
- Each of the plurality of pixel circuits includes a light emitting element, a drive transistor for driving the light emitting element, a light emitting control transistor for controlling light emission of the light emitting element, and a writing control transistor for controlling writing of data to the pixel circuit.
- an initialization transistor connected between the gate of the drive transistor and the initialization voltage line.
- the scanning line is connected to the gate of the write control transistor.
- the initialization control line is connected to the gate of the initialization transistor.
- the light emission control line is connected to the gate of the light emission control transistor.
- the first connecting line and the second connecting line are formed in different layers from each other.
- the display device includes a plurality of pixel circuits, a scanning line, an initialization control line, a light emission control line, an initialization voltage line, and a connection line.
- the scanning line, the initialization control line, the emission control line, and the initialization voltage line are connected to each of the plurality of pixel circuits.
- the connection line connects the scanning line and the initialization control line connected to a pixel circuit different from the pixel circuit to which the scanning line is connected among the plurality of pixel circuits.
- Each of the plurality of pixel circuits includes a light emitting element, a drive transistor for driving the light emitting element, a light emitting control transistor for controlling light emission of the light emitting element, and a writing control transistor for controlling writing of data to the pixel circuit.
- an initialization transistor connected between the gate of the drive transistor and the initialization voltage line.
- the scanning line is connected to the gate of the write control transistor.
- the initialization control line is connected to the gate of the initialization transistor.
- the light emission control line is connected to the gate of the light emission control transistor.
- the initialization voltage line does not intersect the connection line and intersects the initialization control line.
- FIG. 1 is a schematic plan view of a display device according to an embodiment.
- FIG. 2 is a block diagram of the same display device.
- FIG. 3 is a circuit diagram of a pixel circuit included in the display device of the same.
- FIG. 4 is an operation waveform diagram of the same pixel circuit.
- FIG. 5 is a schematic view showing a wiring pattern in the vicinity of the straight line portion of the display area in the same display device.
- FIG. 6 is a schematic view showing a wiring pattern in the vicinity of a corner portion of the display area in the same display device.
- the display device 10 according to the present embodiment will be described with reference to FIGS. 1 to 6.
- the display device 10 of the present embodiment has a rectangular display area DA having curved four corners, and a frame area NA which is a non-display area and is formed around the display area DA.
- the display device 10 is an organic EL display device 10, and a pixel circuit 20 (see FIGS. 2 and 3) including an organic EL element as a light emitting element L1 is provided in the display area DA.
- the organic EL element is a kind of electro-optical element, and is also called an organic light emitting diode or an OLED (Organic Light Emitting Diode).
- OLED Organic Light Emitting Diode
- X direction row direction
- Y direction vertical direction in FIG. 2
- m and n used in the following description indicate integers of 2 or more
- i indicates an integer of 1 or more and m or less
- j indicates an integer of 1 or more and n or less. Is shown.
- the level of the voltage applied to the gate terminal of the transistor the level of the voltage at which the transistor is turned on is called the on level
- the level of the voltage at which the transistor is turned off is called the off level.
- a high level is an off level and a low level is an on level.
- FIG. 2 is a block diagram showing the configuration of the display device 10 according to the present embodiment.
- the display device 10 includes a display unit 11, a display control circuit 12, a scanning line / control line drive circuit 13, and a data line drive circuit 14.
- the display unit 11 has m scanning lines G1 to Gm, n data lines S1 to Sn, m light emitting control lines E1 to Em, m initialization control lines D0 to Dm-1, and (m ⁇ ).
- n) Includes 20 pixel circuits 20.
- the scanning lines G1 to Gm extend in the row direction and are arranged in parallel with each other.
- the data lines S1 to Sn extend in the column direction and are arranged in parallel with each other.
- the scanning lines G1 to Gm and the data lines S1 to Sn are orthogonal to each other.
- the light emission control lines E1 to Em and the initialization control lines D0 to Dm-1 extend in the row direction and are arranged in parallel with the scanning lines G1 to Gm.
- the scanning lines G1 to Gm and the data lines S1 to Sn intersect at (m ⁇ n) points.
- the (m ⁇ n) pixel circuits 20 are arranged two-dimensionally corresponding to the intersections of the scanning lines G1 to Gm and the data lines S1 to Sn.
- the pixel circuit 20 in the i-th row and j-th column is connected to the scanning line Gi, the data line Sj, the light emission control line Ei, and the initialization control line Di-1.
- the display control circuit 12 is provided in the frame area NA (see FIG. 1).
- the display control circuit 12 outputs the control signals CS1 and CS3 to the scanning line / control line drive circuit 13, and outputs the control signal CS2 and the video signal VS to the data line drive circuit 14.
- the scanning line / control line drive circuit 13 is provided in the frame region NA (see FIG. 1).
- the scanning line / control line driving circuit 13 drives the scanning lines G1 to Gm and the initialization control lines D0 to Dm-1 based on the control signal CS1. Further, the scanning line / control line drive circuit 13 drives the light emission control lines E1 to Em based on the control signal CS3.
- the data line drive circuit 14 is provided in the frame area NA (see FIG. 1).
- the data line drive circuit 14 drives the data lines S1 to Sn based on the control signal CS2 and the video signal VS.
- a pair of scanning line / control line drive circuits 13 are provided on both sides of the display unit 11. Both of the pair of scan line / control line drive circuits 13 drive the scan lines G1 to Gm, the light emission control lines E1 to Em, and the initialization control lines D0 to Dm-1.
- the scanning line / control line driving circuit 13 sequentially selects one scanning line from the scanning lines G1 to Gm based on the control signal CS1, and determines the level of voltage applied to the selected scanning line. Set to on-level (low level). As a result, the n pixel circuits 20 connected to the selected scanning line are collectively selected.
- the initialization control lines D1 to Dm-1 are connected to the scanning lines G1 to Gm-1, respectively. Further, the initialization control line D0 is also used as the scanning line G0. The connection between the initialization control lines D1 to Dm-1 and the scanning lines G1 to Gm-1 will be described later.
- the data line drive circuit 14 applies n data voltages corresponding to the video signal VS to the data lines S1 to Sn based on the control signal CS2. As a result, n data voltages are written to each of the selected n pixel circuits 20.
- the scanning line / control line drive circuit 13 sets the level of the voltage applied to the light emission control line Ei to the on level (low level) during the light emission period of the pixel circuit 20 in the i-th row.
- the scanning line / control line drive circuit 13 sets the level of the voltage applied to the light emission control line Ei to an off level (high level) during the non-light emission period of the pixel circuit 20 on the i-th line.
- the organic EL element in the pixel circuit 20 on the i-th row emits light with a brightness corresponding to the data voltage written in the pixel circuit 20.
- m + 1 horizontal periods are set in order to select m + 1 scanning lines within one frame period for displaying one image.
- FIG. 3 is a circuit diagram of the pixel circuit 20.
- FIG. 3 shows the pixel circuit 20 in the i-th row and the j-th column.
- the pixel circuit 20 is provided in the display area DA (see FIG. 1), and has seven transistors M1 to M7, a light emitting element L1, and a capacitor C1. Further, a first power supply line 21, a second power supply line 22, and an initialization voltage line 23 are connected to the pixel circuit 20.
- the first power supply line 21 is connected to a power supply circuit, and a high level power supply voltage EL VDD is applied.
- the second power supply line 22 is connected to a power supply circuit, and a low level power supply voltage ELVSS is applied.
- the initialization voltage line 23 is connected to a power supply circuit, and an initialization voltage Vini is applied.
- a scanning line Gi, an initialization control line Di-1, a light emission control line Ei, and a data line Sj are connected to the pixel circuit 20.
- the scanning line Gi, the initialization control line Di-1, and the light emission control line Ei are signal lines for transmitting a signal for controlling on / off of the transistor.
- a data voltage Vd corresponding to the data to be written in the pixel circuit 20 is applied to the data line Sj.
- Transistors M1 to M7 are P-channel type thin film transistors (TFTs: Thin Film Transistors), and have a gate, a source, and a drain.
- the transistors M1 and M2 are double-gate transistors having two gates, and the transistors M3 to M7 are single-gate transistors having one gate.
- the light emitting element L1 is an organic EL element (EL: Electroluminescence) and has an anode and a cathode.
- the capacitor C1 is a capacitive element and has a first electrode and a second electrode.
- the transistor M1 is an initialization transistor and controls the initialization of the gate voltage of the transistor M4.
- the gate is connected to the initialization control line Di-1
- the source is connected to the gate of the transistor M4
- the drain is connected to the initialization voltage line 23 (initialization voltage Vini).
- the transistor M2 is a threshold compensation transistor and compensates the threshold voltage of the transistor M4.
- the gate is connected to the scanning line Gi
- the source is connected to the drain of the transistor M4
- the drain is connected to the gate of the transistor M4.
- the transistor M3 is a write control transistor and controls the data voltage applied to the gate of the transistor M4.
- the gate is connected to the scanning line Gi
- the source is connected to the data line Sj
- the drain is connected to the source of the transistor M4.
- the transistor M4 is a drive transistor and controls the current flowing through the light emitting element L1.
- the gate is connected to the source of the transistor M1, the drain of the transistor M2, and the first terminal of the transistor C1, the source is connected to the drain of the transistor M3, and the drain of the transistor M5, and the drain is connected to the source of the transistor M6. It is connected.
- the transistor M5 is a light emission control transistor and controls the light emission of the light emitting element L1.
- the gate is connected to the light emission control line Ei
- the source is connected to the first power supply line 21 (high level power supply voltage EL VDD)
- the second terminal of the capacitor C1 is connected
- the drain is connected to the source of the transistor M4. It is connected.
- the transistor M6 is a light emission control transistor and controls the light emission of the light emitting element L1.
- the gate is connected to the light emission control line Ei
- the source is connected to the drain of the transistor M4, and the source is connected to the anode of the light emitting element L1.
- the transistor M7 is a light emitting initialization transistor and controls the initialization of the light emitting element L1.
- the gate is connected to the scanning line Gi
- the source is connected to the anode of the light emitting element L1
- the drain is connected to the initialization voltage line 23.
- the first terminal of the capacitor C1 is connected to the gate of the transistor M4, and the second terminal is connected to the source of the transistor M4 via the transistor M5. Further, the second terminal of the capacitor C1 is connected to the first power supply line 21 (high level power supply voltage EL VDD). Therefore, the voltage across the capacitor C1 is the difference voltage between the high level power supply voltage EL VDD and the gate voltage of the transistor M4. The voltage across the capacitor C1 is applied between the gate and the source of the transistor M4 when the transistor M5 is in the ON state.
- the anode is connected to the drain of the transistor M6 and the source of the transistor M7, and the cathode is connected to the second power supply line 22 (low level power supply voltage ELVSS).
- the transistors M1 and M2 are not limited to the double gate transistor, and may be a single gate transistor like the transistors M3 to M7.
- the transistor (TFT) included in the pixel circuit 20 may be an amorphous silicon transistor having a channel layer formed of amorphous silicon, or a low temperature polysilicon transistor having a channel layer formed of low temperature polysilicon.
- An oxide semiconductor transistor having a channel layer formed of an oxide semiconductor may be used.
- the oxide semiconductor for example, indium-gallium-zinc oxide (IGZO: Indium Gallium Zinc Oxide) may be used.
- the transistor (TFT) included in the pixel circuit 20 may be a top gate type or a bottom gate type.
- an N-channel type transistor may be used instead of the P-channel type transistor. When an N-channel type transistor is used, the polarity is inverted with respect to the signal and voltage supplied to the P-channel type transistor.
- the scanning line Gi connected to the pixel circuit 20 (i) on the i-th row and the pixel circuit 20 (i + 1) on the i + 1 row are connected.
- the initialization control line Di is connected to the first connection line 31 and the second connection line 32.
- FIG. 4 is a timing chart for writing the data voltage to the pixel circuit 20 in the i-th row and j-th column, and shows the voltages of the initialization control line Di-1, the scanning line Gi, the light emission control line Ei, and the data line Sj from the top. It shows a change.
- the transistors M1 to M3 and M7 are turned off, and the transistors M5 and M6 are turned on.
- the gate-source voltage of the transistor M4 is equal to or less than the threshold voltage, a current is supplied from the first power supply line 21 to the light emitting element L1 via the transistors M5, M4, and M6.
- the light emitting element L1 is issued with a brightness corresponding to the amount of flowing current.
- the voltage of the light emission control line Ei changes from low level (on level) to high level (off level).
- the transistors M5 and M6 change from the on state to the off state.
- the current supplied to the light emitting element L1 is cut off, and the light emitting element L1 is put into a non-light emitting state.
- the period in which the voltage of the light emission control line Ei is at a high level (off level) is referred to as a non-light emission period.
- the voltage of the initialization control line Di-1 changes from high level (off level) to low level (on level).
- the transistor M1 changes from the off state to the on state.
- the gate of the transistor M4 conducts with the initialization voltage line 23 via the transistor M1.
- the initialization voltage Vini applied to the initialization voltage line 23 is such that when the transistor M3 is turned on and a voltage is applied to the source of the transistor M4, the gate-source voltage of the transistor M4 is equal to or less than the threshold voltage.
- the voltage value is set to a relatively low value (for example, -4V) so that the transistor M4 is turned on.
- the transistor M1 when the transistor M1 is turned on, a current flows from the gate of the transistor M4 toward the initialization voltage line 23 via the transistor M1. That is, in the transistor M4, the gate is discharged and the gate voltage drops toward the initialization voltage Vini.
- initialization of the transistor M4 drive transistor
- the period during which the voltage of the initialization control line Di-1 is at a low level (on level) is referred to as an initialization period.
- the voltage of the initialization control line Di-1 changes from low level (on level) to high level (off level). That is, the initialization period ends.
- the transistor M1 changes from the on state to the off state.
- the gate of the transistor M4 and the first terminal of the capacitor C1 are electrically cut off from the initialization voltage line 23.
- the voltage of the scanning line Gi changes from high level (off level) to low level (on level).
- the transistors M2, M3, and M7 change from the off state to the on state.
- the data voltage Vd of the data line Sj is applied to the source of the transistor M4 via the transistor M3.
- the gate voltage of the transistor M4 becomes the initialization voltage Vini due to the initialization of the transistor M4. Therefore, when the source voltage of the transistor M4 becomes the data voltage Vd, the gate-source voltage of the transistor M4 (the difference voltage between the data voltage Vd and the initialization voltage Vini) becomes equal to or less than the threshold voltage Vth, and the transistor M4 is turned on. ..
- the transistor M2 since the transistor M2 is in the ON state, the drain-gate of the transistor M4 conducts through the transistor M2. Therefore, a current flows from the data line Sj to the gate of the transistor M4 via the transistors M3, M4, and M2. As a result, the gate voltage of the transistor M4 rises from the initialization voltage Vini. Then, when the gate-source voltage of the transistor M4 reaches the threshold voltage Vth, the transistor M4 is turned off. When the transistor M4 is turned off, the path of the current flowing from the data line Sj to the transistor M4 is cut off, so that the increase in the data voltage of the transistor M4 is stopped.
- the gate voltage of the transistor M4 when the transistor M4 is off is the difference voltage (Vd ⁇
- ) of the transistor M4 is held by the capacitor C1.
- the value of the gate voltage of the transistor M4 becomes a value corresponding to the data voltage Vd of the data line Sj.
- setting the gate voltage of the transistor M4 (drive transistor) to a voltage corresponding to the data voltage Vd of the data line Sj is referred to as writing data to the pixel circuit 20.
- the period in which the voltage of the scanning line Gi is low level (on level) is referred to as a writing period.
- the initialization control line Di-1 is connected to the pixel circuit 20 (i-1) on the i-1th line next to the pixel circuit 20 (i) to which the initialization control line Di-1 is connected.
- the scanning line Gi-1 is connected to the first connecting line 31 and the second connecting line 32. Therefore, the initialization control line Di-1 and the scanning line Gi-1 have the same voltage.
- the voltage of the initialization control line Di-1 that is, the voltage of the scanning line Gi-1 connected to the pixel circuit 20 (i-1) on the i-1 line changes to a low level
- the period until the voltage of the scanning line Gi connected to the pixel circuit 20 (i) on the i-th row changes to a low level is called a horizontal period. That is, in the plurality of pixel circuits 20 arranged in the row direction, the start points of the writing period are sequentially shifted by the horizontal period.
- the anode of the light emitting element L1 conducts to the initialization voltage line 23 via the transistor M7. Therefore, a current flows from the anode of the light emitting element L1 toward the initialization voltage line 23 via the transistor M7, and the anode voltage of the light emitting element L1 drops toward the initialization voltage Vini.
- matching the anode voltage of the light emitting element L1 with the initialization voltage Vini is referred to as initialization of the light emitting element L1.
- the voltage of the scanning line Gi changes from low level (on level) to high level (off level). That is, the writing period ends.
- the transistors M2, M3, and M7 change from the on state to the off state.
- the voltage between both ends of the capacitor C1 is the difference voltage (EL Local—Vd +
- the voltage of the light emission control line Ei changes from high level (off level) to low level (on level). That is, the non-light emitting period ends.
- the transistors M5 and M6 change from the off state to the on state.
- the transistor M5 When the transistor M5 is turned on, the voltage across the capacitor C1 is applied between the gate and the source of the transistor M4. That is, in the transistor M4, the gate-source voltage becomes the voltage across the capacitor C1 (EL VDD—Vd +
- Id K (Vgs-
- ) 2 K (EL VDD-Vd +
- ) 2 K (EL VDD-Vd) 2 ... (1)
- the light emitting element L1 emits light with a brightness corresponding to the data (data voltage Vd) written in the pixel circuit 20 regardless of the threshold voltage Vth of the transistor M4. As a result, it is possible to suppress the variation in the brightness of the light emitting element L1 due to the variation in the threshold voltage Vth of the transistor M4 in each pixel circuit 20.
- FIGS. 5 and 6 for the wiring patterns of the scanning line Gi, the initialization control line Di, the light emission control line Ei, the initialization voltage line 23, the first connection line 31, and the second connection line 32. I will explain.
- FIGS. 5 and 6 are enlarged plan views showing wiring patterns in the first connection line 31, the second connection line 32, and the periphery thereof. Note that FIGS. 5 and 6 are schematic views of the wiring pattern and may differ from the actual wiring pattern. Further, in FIGS. 5 and 6, wiring patterns other than the scanning line Gi, the initialization control line Di, the light emission control line Ei, the initialization voltage line 23, the first connection line 31, and the second connection line 32 are appropriately used. It is omitted. Further, in the following description, the direction along the lateral direction (horizontal direction in FIG. 1) of the rectangular display area DA is the X direction, and the direction along the longitudinal direction of the display area DA (vertical direction in FIG. 1) is defined as the X direction. It is in the Y direction. The X direction is the row direction of the plurality of pixel circuits 20, and the Y direction is the column direction of the plurality of pixel circuits 20.
- FIG. 5 is a schematic diagram of a wiring pattern in the vicinity of the straight line portion SA of the display area DA.
- FIG. 6 is a schematic diagram of a wiring pattern in the vicinity of the corner portion CA of the display area DA.
- the straight line portion SA of the display region DA is a portion of a rectangular display region DA along the longitudinal direction (Y direction).
- the corner portion CA of the display area DA is a corner portion connecting a side along the longitudinal direction (Y direction) and a side along the lateral direction (X direction) in the rectangular display area DA.
- the wiring is formed over a plurality of layers arranged in the thickness direction of the display device 10.
- the plurality of layers include an upper layer (second layer), a lower layer (first layer), and an intermediate layer (third layer).
- the upper layer (SE layer) is the layer closest to the surface of the display region DA in the display device 10 among the upper layer, the lower layer, and the intermediate layer.
- the lower layer (GE layer) is the layer farthest from the surface of the display region DA in the display device 10 among the upper layer, the lower layer, and the intermediate layer.
- the intermediate layer (M3 layer) is a layer formed between the upper layer and the lower layer.
- the wiring formed in the upper layer is outlined, and the wiring formed in the intermediate layer is thin dot hatched and the lower layer is used.
- the wiring formed in is described with dark dot hatching.
- the interlayer connection portion connecting the layers among the upper layer, the lower layer, and the intermediate layer is described with diagonal hatching.
- the upper layer, the intermediate layer, and the lower layer may not be continuous, and the plurality of layers may include layers other than the upper layer, the intermediate layer, and the lower layer.
- the scanning line / control line drive circuit 13 is provided on both sides of the display unit 11 in the X direction in the frame region NA. Therefore, the scanning line Gi and the light emitting control line Ei connecting the scanning line / control line driving circuit 13 and the pixel circuit 20 (i) are arranged in the Y direction and formed along the X direction. Further, the initialization voltage line 23 has a trunk line 230 and a branch line 231 branched from the trunk line 230. The trunk line 230 is formed along the Y direction in the frame region NA. The branch line 231 is aligned in the Y direction together with the scanning line Gi and the light emission control line Ei, and is formed along the X direction, and connects the trunk line 230 and the pixel circuit 20 (i).
- the scanning line Gi connected to the pixel circuit 20 (i) on the i-th line is first connected to the initialization control line Di connected to the pixel circuit 20 (i + 1) on the i + 1 line. It is connected via the wire 31 and the second connecting wire 32.
- the initialization control line Di is arranged in the Y direction together with the scanning line Gi, the emission control line Ei, and the branch line 231 of the initialization voltage line 23, and is formed along the X direction.
- the scanning line Gi, the light emission control line Ei, the branch line 231 of the initialization voltage line 23, and the initialization control line Di are arranged in this order in the Y direction. Further, the first connecting line 31 and the second connecting line 32 are formed along the Y direction.
- first connecting line 31 and the second connecting line 32 are formed so as to extend in the Y direction orthogonal to the X direction in which the scanning line Gi extends. Further, the first connecting line 31 and the second connecting line 32 are formed side by side in the X direction in which the scanning line Gi extends.
- the trunk line 230 of the initialization voltage line 23 is formed in the upper layer.
- the scanning line / control line drive circuit 13 is provided on the side opposite to the display area DA with respect to the trunk line 230 in the X direction.
- the scanning line Gi connected to the scanning line / control line drive circuit 13 intersects the trunk line 230 formed in the upper layer in the lower layer.
- the light emission control line Ei connected to the scanning line / control line drive circuit 13 intersects with the trunk line 230 formed in the upper layer in the intermediate layer.
- the scanning line Gi is formed with a pair of interlayer connection portions connecting the upper layer and the lower layer between the trunk line 230 and the display area DA.
- the scanning line Gi is formed in an upper layer between the pair of interlayer connections.
- the scanning line Gi is formed in the lower layer between the interlayer connection portion on the display region DA side (right side in FIG. 5) and the pixel circuit 20 (i) in the pair of interlayer connection portions. It is connected to the first connection line 31. That is, the first connection line 31 is connected to a portion closer to the display region DA (plural pixel circuits 20) than a portion (between the pair of interlayer connection portions) formed in the upper layer of the scanning line Gi.
- the interlayer connection portion on the trunk line 230 side (left side in FIG. 5) of the pair of interlayer connection portions is connected to the second connection line 32 formed in the upper layer.
- the initialization control line Di is formed on the display area DA side (right side in FIG. 5) with respect to the trunk line 230 in the X direction.
- the initialization control line Di is formed in the lower layer.
- the initialization control line Di is formed along the X direction apart from the Y direction.
- the first connecting line 31 is formed in the lower layer in the frame area NA.
- the first connection line 31 is formed at the interlayer connection portion on the display area DA side (right side in FIG. 5) of the pair of interlayer connection portions in the scanning line Gi and the end portion on the trunk line 230 side in the initialization control line Di. It is connected to the interlayer connection part. That is, the first connection line 31 is formed on the display area DA side with respect to the trunk line 230 in the X direction. Further, the first connecting line 31 is formed along the Y direction.
- the second connecting line 32 is formed in the upper layer in the frame area NA.
- the second connection line 32 connects the interlayer connection portion on the trunk line 230 side of the pair of interlayer connection portions in the scanning line Gi and the interlayer connection portion formed at the end portion on the trunk line 230 side in the initialization control line Di. ing. That is, the second connecting line 32 is formed between the main line 230 and the first connecting line 31 in the X direction. In other words, the first connection line 31 is provided at a position closer to the display area DA (plurality of pixel circuits 20) than the second connection line 32.
- first connection line 31 and the second connection line 32 intersect at least the light emission control line Ei among the light emission control line Ei and the initialization voltage line 23.
- the light emission control line Ei intersects the first connection line 31 and the second connection line 32.
- the light emission control line Ei intersects the second connecting line 32 formed in the upper layer in the intermediate layer.
- an interlayer connection portion for connecting the intermediate layer and the upper layer is formed between the first connection line 31 and the second connection line 32.
- the light emission control line Ei intersects the first connecting line 31 formed in the lower layer in the upper layer.
- an interlayer connection portion for connecting the upper layer and the lower layer is formed between the first connection line 31 and the display area DA.
- the light emission control line Ei is connected to the pixel circuit 20 (i) in the lower layer.
- the trunk line 230 of the initialization voltage line 23 is formed in the upper layer.
- the trunk line 230 is formed with an interlayer connection portion that connects the upper layer and the intermediate layer.
- the branch line 231 branches from the interlayer connection portion of the trunk line 230 and is formed in an intermediate layer.
- the interlayer connection portion formed on the trunk line 230 is formed on the side opposite to the scanning line Gi with respect to the initialization control line Di in the Y direction.
- the branch line 231 branches from the trunk line 230 in the intermediate layer.
- the branch line 231 is formed with a pair of interlayer connection portions connecting the intermediate layer and the upper layer.
- the pair of interlayer connection portions in the branch line 231 are formed on the display area DA side (right side in FIG. 5) with respect to the first connection line 31 and the second connection line 32.
- the pair of interlayer connection portions in the branch line 231 are formed side by side in the Y direction, and are formed on both sides of the initialization control line Di in the Y direction.
- the branch line 231 is formed in an upper layer between the pair of interlayer connection portions.
- the branch line 231 intersects the initialization control line Di formed in the lower layer in the upper layer.
- a part of the branch line 231 is formed in an intermediate layer along the X direction between the initialization control line Di and the light emission control line Ei in the Y direction.
- the initialization voltage line 23 bypasses the first connection line 31 and the second connection line 32 and intersects with the initialization control line Di.
- the first connection line 31 and the second connection line 32 intersect only the light emission control line Ei among the light emission control line Ei and the initialization control line Di. Further, the initialization voltage line 23 intersects with the initialization control line Di.
- the initialization control line Di is formed in the lower layer (first layer), and the initialization voltage line 23 intersects with the initialization control line Di in the upper layer (second layer) different from the lower layer.
- An intermediate layer (third layer) is formed between the upper layer and the lower layer. That is, the initialization control line Di and the initialization voltage line 23 intersect at a distant layer.
- FIG. 5 shows only the wiring pattern in the vicinity of the straight line portion SA on one side of the display area DA (left side in FIG. 1) in the X direction, but the other side of the display area DA (right side in FIG. 1).
- the scanning line Gi and the initialization control line Di are connected by the first connection line 31 and the second connection line 32 on both sides of the display area DA. Therefore, in the display device 10 of the present embodiment, a loop wiring is formed by the scanning line Gi, the initialization control line Di, the pair of first connection lines 31, and the pair of second connection lines 32.
- a loop wiring including a pair of first connection lines 31 and a loop wiring including a pair of second connection lines 32 are formed. Further, the loop wiring including the scanning line Gi, the initialization control line Di, and the pair of first connection lines 31 is formed in the same layer (lower layer).
- Di is connected by two connection lines (first connection line 31 and second connection line 32). Therefore, the wiring resistance between the scanning line Gi and the initialization control line Di is reduced as compared with the case where the scanning line Gi and the initialization control line Di are connected by one connection line.
- the initialization control line Di is connected to the transistor M1 (initialization transistor) in the pixel circuit 20 (i + 1) on the i + 1 line (see FIG. 2).
- the transistor M1 is turned on by changing the voltage of the initialization control line Di from a high level to a low level during the initialization period (see FIG. 3).
- a parasitic capacitance is generated between the initialization control line Di and the initialization voltage line 23, even if the voltage of the initialization control line Di changes from a high level to a low level, the residual charge due to the parasitic capacitance is generated.
- the transistor M1 may not be in the saturated region but in the active region.
- the current flowing from the gate of the transistor M4 (drive transistor) to the initialization voltage line 23 via the transistor M1 is reduced, and the gate voltage of the transistor M4 does not match the initialization voltage Vini during the initialization period, that is, initialization. May not be completed. As a result, the image quality of the display image displayed in the display area DA may deteriorate.
- the initialization control line Di and the scanning line Gi are reduced by the two connection lines (first connection line 31 and second connection line 32), the initialization control line Di and Even when a parasitic capacitance is generated between the initialization voltage line 23 and the initialization voltage line 23, the residual charge applied to the gate of the transistor M1 is likely to be discharged during the initialization period.
- the transistor M1 can be easily operated in the saturation region, so that the initialization of the transistor M4 cannot be completed, and the deterioration of the image quality of the displayed image can be suppressed.
- the initialization voltage line 23 is detoured so as not to intersect with the first connection line 31 and the second connection line 32.
- the parasitic capacitance between the initialization voltage line 23 and the first connection line 31 and the parasitic capacitance between the initialization voltage line 23 and the second connection line 32 can be reduced. Therefore, since the parasitic capacitance between the initialization control line Di connected to the first connection line 31 and the second connection line 32 and the initialization voltage line 23 is reduced, deterioration of the image quality of the displayed image can be suppressed. Can be done.
- the initialization voltage line 23 bypasses the first connection line 31 and the second connection line 32 and intersects with the initialization control line Di.
- the initialization voltage line 23 intersects the initialization control line Di formed in the lower layer in the upper layer. There is at least an intermediate layer between the upper and lower layers. Therefore, the initialization voltage line 23 and the initialization control line Di intersect at a distant layer. As a result, the parasitic capacitance between the initialization voltage line 23 and the initialization control line Di can be further reduced, and deterioration of the image quality of the displayed image can be suppressed.
- a loop wiring is formed by the scanning line Gi, the initialization control line Di, the pair of first connection lines 31, and the pair of second connection lines 32. Further, in this loop wiring, the scanning line Gi, the initialization control line Di, and the pair of first connection lines 31 are formed in the same layer (lower layer).
- the scanning line Gi there may be an effect such as a delay in the shift time of the voltage level.
- the scanning line Gi and the initialization control line Di are also connected by a pair of second connecting lines 32, so that even if at least one of the first connecting lines 31 is cut, the scanning line The electrical connection between Gi and the initialization control line Di is maintained.
- the wiring pattern can be changed while maintaining the connection state between the scanning line Gi and the initialization control line Di.
- a first power supply line 21 and a plurality of data lines S1 to Sj are provided between the main line 230 of the initialization voltage line 23 and the display area DA.
- the first power supply line 21 is formed along the Y direction.
- the first power supply line 21 is formed in an upper layer.
- the scanning line Gi intersects the first power supply line 21 formed in the upper layer in the lower layer.
- the light emission control line Ei intersects the first power supply line 21 formed in the upper layer in the intermediate layer.
- the branch line 231 branched from the main line 230 of the initialization voltage line 23 intersects the first power supply line 21 formed in the upper layer in the intermediate layer.
- a plurality of data lines S1 to Sj are formed side by side in the X direction. Specifically, the plurality of data lines S1 to Sj are formed so that the data lines formed in the lower layer and the data lines formed in the intermediate layer are alternately arranged in the X direction.
- the scanning line Gi is formed with a pair of interlayer connection portions connecting the upper layer and the lower layer.
- the scanning line Gi intersects a plurality of data lines S1 to Sj in the upper layer between the pair of interlayer connections.
- an interlayer connection portion connecting the intermediate layer and the upper layer is formed between the first power supply line 21 and the plurality of data lines S1 to Sj, and the interlayer connection portion connecting the upper layer and the lower layer is formed. It is formed between the plurality of data lines S1 to Sj and the display area DA.
- the positions of the first connecting line 31 and the second connecting line 32 in the X direction are opposite to those of the straight portion SA (see FIG. 5). That is, in the corner portion CA, the first connecting line 31 is formed between the main line 230 and the second connecting line 32 in the X direction.
- the light emission control line Ei intersects the plurality of data lines S1 to Sj and the first connection line 31 formed in the lower layer in the upper layer between the pair of interlayer connection portions. Further, among the pair of interlayer connection portions formed on the light emission control line Ei, the interlayer connection portion connecting the upper layer and the lower layer is formed between the first connection line 31 and the second connection line 32 in the X direction. Has been done.
- the light emission control line Ei intersects the second connecting line 32 formed in the upper layer in the lower layer.
- a pair of interlayer connection portions connecting the intermediate layer and the upper layer are formed side by side in the X direction on the branch line 231 of the initialization voltage line 23.
- the interlayer connection portion formed on the display region DA side is formed between the first connection line 31 and the second connection line 32 in the X direction.
- the branch line 231 intersects the plurality of data lines S1 to Sj and the first connection line 31 formed in the lower layer in the upper layer between the pair of interlayer connection portions. Further, the branch line 231 intersects with the second connecting line 32 formed in the upper layer in the intermediate layer.
- a part of the branch line 231 is formed in an intermediate layer along the X direction between the initialization control line Di and the light emission control line Ei in the Y direction.
- the scanning line Gi and the initialization control line Di are connected to the first connection line 31 and the second connection line 31 and the second connection line 31 as in the straight portion SA (see FIG. 5). It is connected by the connection line 32. Therefore, since the wiring resistance between the initialization control line Di and the scanning line Gi is reduced by the two connection lines (first connection line 31 and second connection line 32), the initialization control line Di and the initialization voltage Even when a parasitic capacitance is generated between the wire 23 and the wire 23, the residual charge applied to the gate of the transistor M1 is likely to be discharged during the initialization period. As a result, the transistor M1 can be easily operated in the saturation region, so that the initialization of the transistor M4 cannot be completed, and the deterioration of the image quality of the display image displayed in the display region DA can be suppressed.
- the scanning line Gi and the initialization control line Di are connected by two connection lines (first connection line 31 and second connection line 32), but one connection line (first connection line). It may be connected by the connection line 31 or the second connection line 32).
- the initialization voltage line 23 does not intersect the connection line connecting the scanning line Gi and the initialization control line Di, but intersects with the initialization control line Di. Further, it is preferable that the initialization voltage line 23 intersects the initialization control line Di formed in the lower layer in the upper layer. As a result, the parasitic capacitance between the initialization control line Di and the initialization voltage line 23 is reduced, so that deterioration of the image quality of the displayed image can be suppressed.
- the lower layer is the first layer and the upper layer is the second layer, but the lower layer may be the second layer and the upper layer may be the first layer.
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Abstract
表示画像の画質の低下を抑制することができる表示装置を提供する。表示装置は、複数の画素回路と、走査線と、初期化制御線と、発光制御線と、初期化電圧線と、第1接続線と、第2接続線と、を備える。前記第1接続線、及び前記第2接続線は、前記走査線と、前記複数の画素回路のうち前記走査線が接続された画素回路と異なる画素回路に接続された前記初期化制御線とを接続する。前記複数の画素回路の各々は、発光素子と、駆動トランジスタと、発光制御トランジスタと、書込み制御トランジスタと、初期化トランジスタと、を含む。前記走査線は、前記書込み制御トランジスタのゲートに接続されている。前記初期化制御線は、前記初期化トランジスタのゲートに接続されている。前記発光制御線は、前記発光制御トランジスタのゲートに接続されている。前記第1接続線と前記第2接続線とは、互いに異なる層に形成されている。
Description
本発明は、表示装置に関する。
近年、有機エレクトロルミネッセンス(Electro Luminescence:以下、ELという)素子(発光素子)を含む画素回路を備えた有機EL表示装置(表示装置)が開示されている(例えば、特許文献1参照)。有機EL表示装置の画素回路は、有機EL素子に加えて、駆動トランジスタや書き込み制御トランジスタなどを含んでいる。これらのトランジスタには、薄膜トランジスタ(Thin Film Transistor:以下、TFTという)が使用される。有機EL素子は、電気光学素子の一種であり、流れる電流の量に応じた輝度で発光する。駆動トランジスタは、有機EL素子と直列に設けられ、有機EL素子に流れる電流の量を制御する。
有機EL素子と駆動トランジスタの特性には、ばらつきや変動が発生する。このため、有機EL表示装置において高画質表示を行うためには、これらの素子の特性のばらつきや変動を補償する必要がある。有機EL表示装置については、素子の特性の補償を画素回路の内部で行う方法と、画素回路の外部で行う方法とが知られている。有機EL表示装置では、画素回路に映像信号に応じた電圧(以下、データ電圧という)を書き込む前に、駆動トランジスタのゲート端子を初期化する処理を行うことがある。
画素回路に接続される信号線に寄生容量が生じた場合、この寄生容量により駆動トランジスタのゲート端子の初期化が不十分となり、表示画像の画質が低下するおそれがあった。
本開示の主な目的は、表示画像の画質の低下を抑制することができる表示装置を提供することにある。
本開示の一態様に係る表示装置は、複数の画素回路と、走査線と、初期化制御線と、発光制御線と、初期化電圧線と、第1接続線と、第2接続線と、を備える。前記走査線、前記初期化制御線、前記発光制御線、及び前記初期化電圧線は、前記複数の画素回路の各々に接続される。前記第1接続線、及び前記第2接続線は、前記走査線と、前記複数の画素回路のうち前記走査線が接続された画素回路と異なる画素回路に接続された前記初期化制御線とを接続する。前記複数の画素回路の各々は、発光素子と、前記発光素子を駆動する駆動トランジスタと、前記発光素子の発光を制御する発光制御トランジスタと、前記画素回路へのデータの書き込みを制御する書込み制御トランジスタと、前記駆動トランジスタのゲートと前記初期化電圧線との間に接続される初期化トランジスタと、を含む。前記走査線は、前記書込み制御トランジスタのゲートに接続されている。前記初期化制御線は、前記初期化トランジスタのゲートに接続されている。前記発光制御線は、前記発光制御トランジスタのゲートに接続されている。前記第1接続線と前記第2接続線とは、互いに異なる層に形成されている。
本開示の一態様に係る表示装置は、複数の画素回路と、走査線と、初期化制御線と、発光制御線と、初期化電圧線と、接続線と、を備える。前記走査線、前記初期化制御線、前記発光制御線、及び前記初期化電圧線は、前記複数の画素回路の各々に接続される。前記接続線は、前記走査線と、前記複数の画素回路のうち前記走査線が接続された画素回路と異なる画素回路に接続された前記初期化制御線とを接続する。前記複数の画素回路の各々は、発光素子と、前記発光素子を駆動する駆動トランジスタと、前記発光素子の発光を制御する発光制御トランジスタと、前記画素回路へのデータの書き込みを制御する書込み制御トランジスタと、前記駆動トランジスタのゲートと前記初期化電圧線との間に接続される初期化トランジスタと、を含む。前記走査線は、前記書込み制御トランジスタのゲートに接続されている。前記初期化制御線は、前記初期化トランジスタのゲートに接続されている。前記発光制御線は、前記発光制御トランジスタのゲートに接続されている。前記初期化電圧線は、前記接続線と交差せず、かつ、前記初期化制御線と交差している。
以下、本発明を実施した好ましい形態の一例について説明する。但し、下記の実施形態は、単なる例示である。本発明は、下記の実施形態に何ら限定されない。
また、実施形態等において参照する各図面において、実質的に同一の機能を有する部材は同一の符号で参照することとする。また、実施形態等において参照する図面は、模式的に記載されたものである。図面に描画された物体の寸法の比率などは、現実の物体の寸法の比率などとは異なる場合がある。図面相互間においても、物体の寸法比率等が異なる場合がある。具体的な物体の寸法比率等は、以下の説明を参酌して判断されるべきである。
(実施形態)
本実施形態に係る表示装置10について、図1~図6を参照して説明する。本実施形態の表示装置10は、四隅が湾曲した矩形状の表示領域DAと、非表示領域であって表示領域DAの周囲に形成された額縁領域NAと、を有している。表示装置10は、有機EL表示装置10であって、表示領域DAには、発光素子L1として有機EL素子を含む画素回路20(図2、図3参照)が設けられている。有機EL素子は、電気光学素子の一種であり、有機発光ダイオード、または、OLED(Organic Light Emitting Diode)とも呼ばれる。以下の説明では、図2における横方向を行方向(X方向)、図2における縦方向を列方向(Y方向)という。また、以下の説明で用いる“m”及び“n”は、2以上の整数を示し、“i”は、1以上、m以下の整数を示し、“j”は、1以上、n以下の整数を示す。また、トランジスタのゲート端子に印加される電圧のレベルにおいて、トランジスタがオンする電圧のレベルをオンレベル、トランジスタがオフする電圧のレベルをオフレベルという。例えば、Pチャネル型のトランジスタでは、ハイレベルがオフレベル、ローレベルがオンレベルである。
本実施形態に係る表示装置10について、図1~図6を参照して説明する。本実施形態の表示装置10は、四隅が湾曲した矩形状の表示領域DAと、非表示領域であって表示領域DAの周囲に形成された額縁領域NAと、を有している。表示装置10は、有機EL表示装置10であって、表示領域DAには、発光素子L1として有機EL素子を含む画素回路20(図2、図3参照)が設けられている。有機EL素子は、電気光学素子の一種であり、有機発光ダイオード、または、OLED(Organic Light Emitting Diode)とも呼ばれる。以下の説明では、図2における横方向を行方向(X方向)、図2における縦方向を列方向(Y方向)という。また、以下の説明で用いる“m”及び“n”は、2以上の整数を示し、“i”は、1以上、m以下の整数を示し、“j”は、1以上、n以下の整数を示す。また、トランジスタのゲート端子に印加される電圧のレベルにおいて、トランジスタがオンする電圧のレベルをオンレベル、トランジスタがオフする電圧のレベルをオフレベルという。例えば、Pチャネル型のトランジスタでは、ハイレベルがオフレベル、ローレベルがオンレベルである。
図2は、本実施形態に係る表示装置10の構成を示すブロック図である。
表示装置10は、表示部11、表示制御回路12、走査線/制御線駆動回路13、及びデータ線駆動回路14を備えている。
表示部11は、m本の走査線G1~Gm、n本のデータ線S1~Sn、m本の発光制御線E1~Em、m本の初期化制御線D0~Dm-1、及び(m×n)個の画素回路20を含んでいる。
走査線G1~Gmは、行方向に延伸し、互いに平行に配置されている。データ線S1~Snは、列方向に延伸し、互いに平行に配置されている。走査線G1~Gmとデータ線S1~Snとは、互いに直交している。発光制御線E1~Em及び初期化制御線D0~Dm-1は、行方向に延伸し、走査線G1~Gmと平行に配置されている。走査線G1~Gmとデータ線S1~Snとは、(m×n)箇所で交差している。(m×n)個の画素回路20は、走査線G1~Gmとデータ線S1~Snとの交点に対応して2次元状に配置されている。i行j列目の画素回路20は、走査線Gi、データ線Sj、発光制御線Ei、及び初期化制御線Di-1に接続されている。
また、各画素回路20には、図示しない導電性部材(配線または電極)を用いて3種類の電圧(ハイレベル電源電圧ELVDD、ローレベル電源電圧ELVSS、及び初期化電圧Vini)が固定的に供給される。
表示制御回路12は、額縁領域NA(図1参照)に設けられている。表示制御回路12は、走査線/制御線駆動回路13に対して制御信号CS1,CS3を出力し、データ線駆動回路14に対して制御信号CS2と映像信号VSを出力する。
走査線/制御線駆動回路13は、額縁領域NA(図1参照)に設けられている。走査線/制御線駆動回路13は、制御信号CS1に基づき、走査線G1~Gmと初期化制御線D0~Dm-1を駆動する。また、走査線/制御線駆動回路13は、制御信号CS3に基づき、発光制御線E1~Emを駆動する。
データ線駆動回路14は、額縁領域NA(図1参照)に設けられている。データ線駆動回路14は、制御信号CS2と映像信号VSに基づき、データ線S1~Snを駆動する。なお、本実施形態では、表示部11の両側に一対の走査線/制御線駆動回路13が設けられている。一対の走査線/制御線駆動回路13の両方が、走査線G1~Gm、発光制御線E1~Em、及び初期化制御線D0~Dm-1を駆動する。
より詳細には、走査線/制御線駆動回路13は、制御信号CS1に基づき、走査線G1~Gmの中から1本の走査線を順に選択し、選択した走査線に印加する電圧のレベルをオンレベル(ローレベル)とする。これにより、選択された走査線に接続されたn個の画素回路20が一括して選択される。
本実施形態では、初期化制御線D1~Dm-1は、それぞれ走査線G1~Gm-1と接続されている。また、初期化制御線D0は、走査線G0と兼用されている。初期化制御線D1~Dm-1と走査線G1~Gm-1との接続については、後述する。
データ線駆動回路14は、制御信号CS2に基づき、データ線S1~Snに対して、映像信号VSに応じたn個のデータ電圧を印加する。これにより、選択されたn個の画素回路20にn個のデータ電圧がそれぞれ書き込まれる。
また、走査線/制御線駆動回路13は、i行目の画素回路20の発光期間において、発光制御線Eiに印加する電圧のレベルをオンレベル(ローレベル)にする。走査線/制御線駆動回路13は、i行目の画素回路20の非発光期間において、発光制御線Eiに印加する電圧のレベルをオフレベル(ハイレベル)にする。i行目の画素回路20内の有機EL素子は、発光制御線Eiに印加される電圧のレベルがオンレベルである場合、画素回路20に書き込まれたデータ電圧に応じた輝度で発光する。
表示装置10では、1枚の画像を表示する1レーム期間内に、m+1本の走査線を選択するためにm+1個の水平期間(図4参照)が設定される。
図3は、画素回路20の回路図である。図3は、i行j列目の画素回路20を示している。
画素回路20は、表示領域DA(図1参照)に設けられており、に7個のトランジスタM1~M7と、発光素子L1と、コンデンサC1と、を有する。また、画素回路20には、第1電源線21、第2電源線22、及び初期化電圧線23が接続されている。第1電源線21は、電源回路に接続されており、ハイレベル電源電圧ELVDDが印加されている。第2電源線22は、電源回路に接続されており、ローレベル電源電圧ELVSSが印加されている。初期化電圧線23は、電源回路に接続されており、初期化電圧Viniが印加されている。また、画素回路20には、走査線Gi、初期化制御線Di-1、発光制御線Ei、及びデータ線Sjが接続されている。走査線Gi、初期化制御線Di-1、及び発光制御線Eiは、トランジスタのオン/オフを制御する信号を伝達する信号線である。データ線Sjは、画素回路20に書き込むデータに対応するデータ電圧Vdが印加されている。
トランジスタM1~M7は、Pチャネル型の薄膜トランジスタ(TFT:Thin Film Transistor)であり、ゲート、ソース、及びドレインを有している。トランジスタM1,M2は、2つのゲートを有するダブルゲートトランジスタであり、トランジスタM3~M7は、1つのゲートを有するシングルゲートトランジスタである。発光素子L1は、有機EL素子(EL:Electro Luminescence)であり、アノード及びカソードを有している。コンデンサC1は、容量素子であり、第1電極及び第2電極を有している。
トランジスタM1は、初期化トランジスタであり、トランジスタM4のゲート電圧の初期化を制御する。トランジスタM1は、ゲートが初期化制御線Di-1に接続され、ソースがトランジスタM4のゲートに接続され、ドレインが初期化電圧線23(初期化電圧Vini)に接続されている。
トランジスタM2は、閾値補償トランジスタであり、トランジスタM4の閾値電圧を補償する。トランジスタM2は、ゲートが走査線Giに接続され、ソースがトランジスタM4のドレインに接続され、ドレインがトランジスタM4のゲートに接続されている。
トランジスタM3は、書込み制御トランジスタであり、トランジスタM4のゲートに印加されるデータ電圧を制御する。トランジスタM3は、ゲートが走査線Giに接続され、ソースがデータ線Sjに接続され、ドレインがトランジスタM4のソースに接続されている。
トランジスタM4は、駆動トランジスタであり、発光素子L1に流れる電流を制御する。トランジスタM4は、ゲートがトランジスタM1のソース、トランジスタM2のドレイン、及びコンデンサC1の第1端子に接続され、ソースがトランジスタM3のドレイン、及びトランジスタM5のドレインに接続され、ドレインがトランジスタM6のソースに接続されている。
トランジスタM5は、発光制御トランジスタであり、発光素子L1の発光を制御する。トランジスタM5は、ゲートが発光制御線Eiに接続され、ソースが第1電源線21(ハイレベル電源電圧ELVDD)に接続され、及びコンデンサC1の第2端子に接続され、ドレインがトランジスタM4のソースに接続されている。
トランジスタM6は、発光制御トランジスタであり、発光素子L1の発光を制御する。トランジスタM6は、ゲートが発光制御線Eiに接続され、ソースがトランジスタM4のドレインに接続され、発光素子L1のアノードに接続されている。
トランジスタM7は、発光初期化トランジスタであり、発光素子L1の初期化を制御する。トランジスタM7は、ゲートが走査線Giに接続され、ソースが発光素子L1のアノードに接続され、ドレインが初期化電圧線23に接続されている。
コンデンサC1は、第1端子がトランジスタM4のゲートに接続され、第2端子がトランジスタM5を介してトランジスタM4のソースに接続されている。また、コンデンサC1は、第2端子が第1電源線21(ハイレベル電源電圧ELVDD)に接続されている。したがって、コンデンサC1の両端間電圧は、ハイレベル電源電圧ELVDDと、トランジスタM4のゲート電圧との差電圧となる。コンデンサC1の両端間電圧は、トランジスタM5がオン状態である場合、トランジスタM4のゲート-ソース間に印加される。
発光素子L1は、アノードがトランジスタM6のドレイン、及びトランジスタM7のソースに接続され、カソードが第2電源線22(ローレベル電源電圧ELVSS)に接続されている。
なお、トランジスタM1,M2は、ダブルゲートトランジスタに限らず、トランジスタM3~M7と同様に、シングルゲートトランジスタであってもよい。
また、画素回路20に含まれるトランジスタ(TFT)は、アモルファスシリコンで形成されたチャネル層を有するアモルファスシリコントランジスタでもよいし、低温ポリシリコンで形成されたチャネル層を有する低温ポリシリコントランジスタでもよいし、酸化物半導体で形成されたチャネル層を有する酸化物半導体トランジスタでもよい。酸化物半導体には、例えば、インジウム-ガリウム-亜鉛酸化物(IGZO:Indium Gallium Zinc Oxide)を用いてもよい。また、画素回路20に含まれるトランジスタ(TFT)は、トップゲート型でもよいし、ボトムゲート型でもよい。また、Pチャネル型のトランジスタの代わりに、Nチャネル型のトランジスタを用いてもよい。Nチャネル型のトランジスタを用いる場合、Pチャネル型のトランジスタに供給する信号及び電圧に対して極性が反転される。
また、図5、及び図6に示すように、本実施形態では、i行目の画素回路20(i)に接続される走査線Giと、i+1行目の画素回路20(i+1)に接続される初期化制御線Diとは、第1接続線31、及び第2接続線32を介して接続されている。言い換えれば、i行目の画素回路20(i)に接続される初期化制御線Di-1と、i-1行目の画素回路20(i-1)に接続される走査線Gi-1とは、第1接続線31、及び第2接続線32を介して接続されている。したがって、i行目の画素回路20(i)に接続される初期化制御線Di-1の電圧と、i-1行目の画素回路20(i-1)に接続される走査線Gi-1の電圧とは、互いに同じである。これにより、走査線と初期化制御線との駆動を一部共用できるので、回路構成の簡略化を図ることができる。
次に、画素回路20の動作について図4を参照して簡単に説明する。図4は、i行j列目の画素回路20にデータ電圧を書き込む際のタイミングチャートであり、上から初期化制御線Di-1、走査線Gi、発光制御線Ei、データ線Sjの電圧の変化を示している。
まず、初期化制御線Di-1、及び走査線Giの電圧がハイレベル(オフレベル)、発光制御線Eiの電圧がローレベル(オンレベル)であるとする。この場合、トランジスタM1~M3,M7がオフ状態となり、トランジスタM5,M6がオン状態となる。このとき、トランジスタM4のゲート-ソース間電圧が閾値電圧以下である場合、第1電源線21からトランジスタM5,M4,M6を介して発光素子L1に電流が供給される。発光素子L1は、流れる電流の量に応じた輝度で発行する。
次に、発光制御線Eiの電圧がローレベル(オンレベル)からハイレベル(オフレベル)に変化する。これにより、トランジスタM5,M6がオン状態からオフ状態に変化する。トランジスタM5,M6がオフすることによって、発光素子L1に供給される電流が遮断され、発光素子L1が非発光状態となる。本実施形態では、発光制御線Eiの電圧がハイレベル(オフレベル)である期間を非発光期間という。
次に、初期化制御線Di-1の電圧がハイレベル(オフレベル)からローレベル(オンレベル)に変化する。これにより、トランジスタM1がオフ状態からオン状態に変化する。トランジスタM1がオンすることによって、トランジスタM4のゲートがトランジスタM1を介して初期化電圧線23と導通する。初期化電圧線23に印加されている初期化電圧Viniは、トランジスタM3がオン状態となってトランジスタM4のソースに電圧が印加された場合に、トランジスタM4のゲート-ソース間電圧が閾値電圧以下となってトランジスタM4がオンするように、比較的低い電圧値(例えば-4V)に設定されている。したがって、トランジスタM1がオンすることによって、トランジスタM4のゲートから、トランジスタM1を介して初期化電圧線23に向かって電流が流れる。つまり、トランジスタM4は、ゲートが放電されてゲート電圧が初期化電圧Viniに向かって低下する。本実施形態では、トランジスタM4のゲート電圧を、初期化電圧Viniに一致させることを、トランジスタM4(駆動トランジスタ)の初期化という。また、初期化制御線Di-1の電圧がローレベル(オンレベル)である期間を初期化期間という。
次に、初期化制御線Di-1の電圧がローレベル(オンレベル)からハイレベル(オフレベル)に変化する。つまり、初期化期間が終了する。これにより、トランジスタM1がオン状態からオフ状態に変化する。トランジスタM1がオフすることによって、トランジスタM4のゲート、及びコンデンサC1の第1端子が、初期化電圧線23と電気的に遮断される。
次に、走査線Giの電圧がハイレベル(オフレベル)からローレベル(オンレベル)に変化する。これにより、トランジスタM2,M3,M7がオフ状態からオン状態に変化する。
トランジスタM3がオンすることによって、トランジスタM3を介して、データ線Sjのデータ電圧VdがトランジスタM4のソースに印加される。上述したように、トランジスタM4の初期化により、トランジスタM4のゲート電圧が初期化電圧Viniとなっている。したがって、トランジスタM4のソース電圧がデータ電圧Vdとなることによって、トランジスタM4のゲート-ソース間電圧(データ電圧Vdと初期化電圧Viniとの差電圧)が閾値電圧Vth以下となり、トランジスタM4がオンする。
また、トランジスタM2がオン状態であるため、トランジスタM2を介してトランジスタM4のドレイン-ゲート間が導通する。したがって、データ線Sjから、トランジスタM3,M4,M2を介して、トランジスタM4のゲートに電流が流れる。これにより、トランジスタM4のゲート電圧が、初期化電圧Viniから上昇する。そして、トランジスタM4のゲート-ソース間電圧が、閾値電圧Vthに達すると、トランジスタM4がオフする。トランジスタM4がオフすることによって、データ線SjからトランジスタM4に流れる電流の経路が遮断されるため、トランジスタM4のデータ電圧の上昇が停止する。トランジスタM4のオフ時におけるトランジスタM4のゲート電圧は、トランジスタM4のソース電圧(データ電圧Vd)と閾値電圧Vthとの差電圧(Vd-|Vth|)となる。トランジスタM4のゲート電圧(Vd-|Vth|)は、コンデンサC1によって保持される。このように、トランジスタM4のゲート電圧の値は、データ線Sjのデータ電圧Vdに応じた値となる。本実施形態では、トランジスタM4(駆動トランジスタ)のゲート電圧を、データ線Sjのデータ電圧Vdに応じた電圧にすることを、画素回路20へのデータの書き込みという。また、走査線Giの電圧がローレベル(オンレベル)である期間を書き込み期間という。
上述したように、初期化制御線Di-1は、初期化制御線Di-1が接続された画素回路20(i)の隣のi-1行目の画素回路20(i-1)に接続された走査線Gi-1と、第1接続線31及び第2接続線32と接続されている。したがって、初期化制御線Di-1と走査線Gi-1とは、同じ電圧である。本実施形態では、初期化制御線Di-1の電圧、つまりi-1行目の画素回路20(i-1)に接続された走査線Gi-1の電圧がローレベルに変化してから、i行目の画素回路20(i)に接続された走査線Giの電圧がローレベルに変化するまでの期間を水平期間という。つまり、行方向に並ぶ複数の画素回路20において、書き込み期間の始点が水平期間ずつ順にずれている。
また、書き込み期間では、トランジスタM7がオン状態であるため、発光素子L1のアノードが、トランジスタM7を介して初期化電圧線23に導通する。したがて、発光素子L1のアノードからトランジスタM7を介して初期化電圧線23に向かって電流が流れ、発光素子L1のアノード電圧が初期化電圧Viniに向けて低下する。本実施形態では、発光素子L1のアノード電圧を、初期化電圧Viniに一致させることを、発光素子L1の初期化という。
次に、走査線Giの電圧がローレベル(オンレベル)からハイレベル(オフレベル)に変化する。つまり、書き込み期間が終了する。これにより、トランジスタM2,M3,M7がオン状態からオフ状態に変化する。
このとき、コンデンサC1の両端間電圧は、第1電源線21のハイレベル電源電圧ELVDDと、トランジスタM4のゲート電圧(Vd-|Vth|)と、の差電圧(ELVDD-Vd+|Vth|)となる。
次に、発光制御線Eiの電圧がハイレベル(オフレベル)からローレベル(オンレベル)に変化する。つまり、非発光期間が終了する。これにより、トランジスタM5,M6がオフ状態からオン状態に変化する。
トランジスタM5がオンすることによって、コンデンサC1の両端間電圧がトランジスタM4のゲート-ソース間に印加される。つまり、トランジスタM4は、ゲート-ソース間電圧が、コンデンサC1の両端間電圧(ELVDD-Vd+|Vth|)となり、オン状態となる。これにより、第1電源線21から、トランジスタM5,M4,M6を介して、トランジスタM4のゲート-ソース間電圧Vgsに応じた電流Idが発光素子L1に流れる。具体的には、電流Idは、定数Kを用いて次式(1)で表される。
Id=K(Vgs-|Vth|)2
=K(ELVDD-Vd+|Vth|-|Vth|)2
=K(ELVDD-Vd)2 ・・・(1)
=K(ELVDD-Vd+|Vth|-|Vth|)2
=K(ELVDD-Vd)2 ・・・(1)
このように、発光素子L1は、トランジスタM4の閾値電圧Vthにかかわらず、画素回路20に書き込まれたデータ(データ電圧Vd)に応じた輝度で発光する。これにより、各画素回路20におけるトランジスタM4の閾値電圧Vthのばらつきによる、発光素子L1の輝度のばらつきを抑制することができる。
次に、走査線Gi、初期化制御線Di、発光制御線Ei、初期化電圧線23、第1接続線31、及び第2接続線32の配線パターンについて、図5、及び図6を参照して説明する。
図5及び図6は、第1接続線31、第2接続線32、及びその周辺における配線パターンを示す拡大平面図である。なお、図5及び図6は、配線パターンの概略図であって、実際の配線パターンと異なる場合がある。また、図5及び図6では、走査線Gi、初期化制御線Di、発光制御線Ei、初期化電圧線23、第1接続線31、及び第2接続線32以外の配線パターンについては、適宜省略している。また、以下の説明では、矩形状の表示領域DAの短手方向(図1では左右方向)に沿った方向をX方向、表示領域DAの長手方向(図1では上下方向)に沿った方向をY方向とする。X方向は、複数の画素回路20の行方向であり、Y方向は、複数の画素回路20の列方向である。
図5は、表示領域DAの直線部SA近傍における配線パターンの概略図である。図6は、表示領域DAのコーナー部CA近傍における配線パターンの概略図である。図1に示すように、表示領域DAの直線部SAとは、矩形状の表示領域DAにおける長手方向(Y方向)に沿った辺の部分である。表示領域DAのコーナー部CAとは、矩形状の表示領域DAにおける長手方向(Y方向)に沿った辺と短手方向(X方向)に沿った辺とを繋ぐ角(コーナー)部分である。
本実施形態では、配線は、表示装置10の厚さ方向に並ぶ複数の層にわたって形成されている。複数の層は、上層(第2層)、下層(第1層)、及び中間層(第3層)を含む。上層(SE層)とは、上層、下層、及び中間層のうち、表示装置10における表示領域DAの表面に最も近い層である。下層(GE層)とは、上層、下層、及び中間層のうち、表示装置10における表示領域DAの表面から最も遠い層である。中間層(M3層)とは、上層と下層との間に形成された層である。図5及び図6では、上層、下層、及び中間層のそれぞれに形成された配線を区別するために、上層に形成された配線を白抜き、中間層に形成された配線を薄いドットハッチング、下層に形成された配線を濃いドットハッチングを付して記載している。また、上層、下層、及び中間層のうち層間を接続する層間接続部を、斜線ハッチングを付して記載している。なお、上層、中間層、下層は、連続していなくてもよいし、複数の層は、上層、中間層、及び下層以外の層を含んでいてもよい。
まず、直線部SA近傍における配線パターンについて、図5を参照して説明する。
図2に示すように、走査線/制御線駆動回路13は、額縁領域NAにおいて、表示部11のX方向の両側に設けられている。したがって、走査線/制御線駆動回路13と画素回路20(i)とを接続する走査線Gi、発光制御線Eiは、Y方向に並び、X方向に沿って形成されている。また、初期化電圧線23は、幹線230と、幹線230から分岐した分岐線231と、を有している。幹線230は、額縁領域NAにおいて、Y方向に沿って形成されている。分岐線231は、走査線Gi及び発光制御線Eiと共にY方向に並び、X方向に沿って形成されており、幹線230と画素回路20(i)とを接続する。
また、本実施形態では、i行目の画素回路20(i)に接続される走査線Giは、i+1行目の画素回路20(i+1)に接続される初期化制御線Diと、第1接続線31及び第2接続線32を介して接続されている。初期化制御線Diは、走査線Gi、発光制御線Ei、及び初期化電圧線23の分岐線231と共にY方向に並び、X方向に沿って形成されている。本実施形態では、Y方向において、走査線Gi、発光制御線Ei、初期化電圧線23の分岐線231、初期化制御線Diの順に並んでいる。また、第1接続線31及び第2接続線32は、Y方向に沿って形成されている。つまり、第1接続線31及び第2接続線32は、走査線Giが延びるX方向と直交するY方向に延びるように形成されている。また、第1接続線31と第2接続線32とは、走査線Giが延びるX方向に並んで形成されている。
具体的には、初期化電圧線23の幹線230は、上層に形成されている。走査線/制御線駆動回路13は、X方向において、幹線230に対して表示領域DAと反対側に設けられている。走査線/制御線駆動回路13に接続された走査線Giは、下層において、上層に形成された幹線230と交差している。また、走査線/制御線駆動回路13に接続された発光制御線Eiは、中間層において、上層に形成された幹線230と交差している。
走査線Giには、幹線230と表示領域DAとの間において、上層と下層とを接続する一対の層間接続部が形成されている。走査線Giは、一対の層間接続部の間が上層に形成されている。また、走査線Giは、一対の層間接続部のうち表示領域DA側(図5では右側)の層間接続部と画素回路20(i)との間が下層に形成されており、下層に形成された第1接続線31と接続している。つまり、第1接続線31は、走査線Giにおける上層に形成された一部(一対の層間接続部間)よりも表示領域DA(複数の画素回路20)に近い部分に接続されている。また、走査線Giは、一対の層間接続部のうち幹線230側(図5では左側)の層間接続部が、上層に形成された第2接続線32と接続している。
初期化制御線Diは、X方向において、幹線230よりも表示領域DA側(図5では右側)に形成されている。初期化制御線Diは、下層に形成されている。初期化制御線Diは、Y方向に離れて、X方向に沿って形成されている。
第1接続線31は、額縁領域NAにおける下層に形成されている。第1接続線31は、走査線Giにおける一対の層間接続部のうち表示領域DA側(図5では右側)の層間接続部と、初期化制御線Diにおける幹線230側の端部に形成された層間接続部とを接続している。つまり、第1接続線31は、X方向における幹線230よりも表示領域DA側に形成されている。また、第1接続線31は、Y方向に沿うように形成されている。
第2接続線32は、額縁領域NAにおける上層に形成されている。第2接続線32は、走査線Giにおける一対の層間接続部のうち幹線230側の層間接続部と、初期化制御線Diにおける幹線230側の端部に形成された層間接続部とを接続している。つまり、第2接続線32は、X方向において、幹線230と第1接続線31との間に形成されている。言い換えれば、第1接続線31は、第2接続線32よりも表示領域DA(複数の画素回路20)に近い位置に設けられている。
また、第1接続線31及び第2接続線32は、発光制御線Eiと初期化電圧線23とのうち、少なくとも発光制御線Eiと交差している。言い換えれば、発光制御線Eiは、第1接続線31及び第2接続線32と交差している。具体的には、発光制御線Eiは、中間層において、上層に形成された第2接続線32と交差している。また、発光制御線Eiは、第1接続線31と第2接続線32との間に、中間層と上層とを接続する層間接続部が形成されている。発光制御線Eiは、上層において、下層に形成された第1接続線31と交差している。また、発光制御線Eiは、第1接続線31と表示領域DAとの間に、上層と下層とを接続する層間接続部が形成されている。発光制御線Eiは、下層において、画素回路20(i)と接続されている。
初期化電圧線23の幹線230は、上層に形成されている。幹線230には、上層と中間層とを接続する層間接続部が形成されている。分岐線231は、幹線230における層間接続部から分岐しており、中間層に形成されている。幹線230に形成された層間接続部は、Y方向において、初期化制御線Diに対して走査線Giと反対側に形成されている。
また、分岐線231は、中間層において幹線230から分岐している。分岐線231には、中間層と上層とを接続する一対の層間接続部が形成されている。分岐線231における一対の層間接続部は、第1接続線31及び第2接続線32よりも表示領域DA側(図5では右側)に形成されている。また、分岐線231における一対の層間接続部は、Y方向に並んで形成されており、Y方向において初期化制御線Diの両側に形成されている。分岐線231は、一対の層間接続部の間が上層に形成されている。分岐線231は、上層において、下層に形成された初期化制御線Diと交差している。分岐線231の一部は、Y方向における初期化制御線Diと発光制御線Eiとの間において、X方向に沿って中間層に形成されている。
つまり、初期化電圧線23は、第1接続線31及び第2接続線32を迂回し、初期化制御線Diと交差している。言い換えれば、第1接続線31及び第2接続線32は、発光制御線Eiと初期化制御線Diとのうち、発光制御線Eiのみと交差している。また、初期化電圧線23は、初期化制御線Diと交差している。
また、初期化制御線Diは、下層(第1層)に形成されており、初期化電圧線23は、下層と異なる上層(第2層)において初期化制御線Diと交差している。上層と下層との間には、中間層(第3層)が形成されている。つまり、初期化制御線Diと初期化電圧線23とは、より離れた層で交差している。
なお、図5では、X方向における、表示領域DAの一方側(図1では左側)の直線部SA近傍の配線パターンのみを記載しているが、表示領域DAの他方側(図1では右側)の直線部SA近傍の配線パターンも同様である。つまり、本実施形態の表示装置10では、表示領域DAの両側において、走査線Giと初期化制御線Diとが第1接続線31及び第2接続線32で接続されている。したがって、本実施形態の表示装置10では、走査線Giと、初期化制御線Diと、一対の第1接続線31と、一対の第2接続線32とで、ループ配線が形成されている。具体的には、一対の第1接続線31が含まれるループ配線と、一対の第2接続線32が含まれるループ配線とが形成される。また、走査線Giと、初期化制御線Diと、一対の第1接続線31とが含まれるループ配線は、同層(下層)に形成されている。
このように、本実施形態の表示装置10では、i行目の画素回路20(i)に接続される走査線Giと、i+1行目の画素回路20(i+1)に接続される初期化制御線Diとが、2つの接続線(第1接続線31及び第2接続線32)で接続されている。したがって、走査線Giと初期化制御線Diとを1つの接続線で接続する場合に比べて、走査線Giと初期化制御線Diとの間の配線抵抗が低減する。
初期化制御線Diは、i+1行目の画素回路20(i+1)におけるトランジスタM1(初期化トランジスタ)に接続されている(図2参照)。トランジスタM1は、初期化期間(図3参照)において、初期化制御線Diの電圧がハイレベルからローレベルに変化することによって、オン状態となる。ここで、初期化制御線Diと初期化電圧線23との間に寄生容量が生じている場合、初期化制御線Diの電圧がハイレベルからローレベルに変化したとしても、寄生容量による残留電荷によってトランジスタM1が飽和領域とならず能動領域となるおそれがある。この場合、トランジスタM1を介してトランジスタM4(駆動トランジスタ)のゲートから初期化電圧線23に流れる電流が低減し、初期化期間においてトランジスタM4のゲート電圧が初期化電圧Viniに一致しない、つまり初期化が完了しないおそれがある。これにより、表示領域DAに表示する表示画像の画質が低下するおそれがあった。
本実施形態では、2本の接続線(第1接続線31及び第2接続線32)によって初期化制御線Diと走査線Giとの間の配線抵抗が低減するので、初期化制御線Diと初期化電圧線23との間に寄生容量が生じた場合であっても、初期化期間において、トランジスタM1のゲートにかかる残留電荷を放電しやすくなる。これにより、トランジスタM1を飽和領域で動作しやすくなるので、トランジスタM4の初期化が完了しないことが抑制され、表示画像の画質の低下を抑制することができる。
さらに、本実施形態では、初期化電圧線23は、第1接続線31及び第2接続線32と交差しないように迂回している。これにより、初期化電圧線23と第1接続線31との間の寄生容量、及び初期化電圧線23と第2接続線32との間の寄生容量を低減することができる。したがって、第1接続線31及び第2接続線32に接続されている初期化制御線Diと初期化電圧線23との間の寄生容量が低減するので、表示画像の画質の低下を抑制することができる。
また、初期化電圧線23は、第1接続線31及び第2接続線32を迂回して、初期化制御線Diと交差している。初期化電圧線23は、上層において、下層に形成された初期化制御線Diと交差している。上層と下層との間には、少なくとも中間層が存在する。したがって、初期化電圧線23と初期化制御線Diとは、より離れた層で交差している。これにより、初期化電圧線23と初期化制御線Diとの間の寄生容量をより低減することができ、表示画像の画質の低下を抑制することができる。
また、本実施形態では、走査線Giと、初期化制御線Diと、一対の第1接続線31と、一対の第2接続線32とで、ループ配線が形成されている。また、このループ配線のうち、走査線Giと、初期化制御線Diと、一対の第1接続線31とは、同層(下層)に形成されている。ここで、走査線Giと初期化制御線Diと一対の第1接続線31とのループ配線が同層(下層)に形成されていることによる下層配線の面積の増大によって、例えば走査線Giの電圧レベルのシフト時間の遅延等の影響が発生する可能性がある。この場合、一対の第1接続線31のうち、少なくとも一方の第1接続線31を切断することにより、同層でのループ配線が解消され、上記影響が抑制される。本実施形態では、走査線Giと初期化制御線Diとは、一対の第2接続線32でも接続されているため、少なくとも一方の第1接続線31を切断した場合であっても、走査線Giと初期化制御線Diとの電気的な接続状態が維持される。このように本実施形態では、走査線Giと初期化制御線Diとの接続状態を維持したまま、配線パターンの変更を行うことができる。
次に、コーナー部CA近傍における配線パターンについて、図6を参照して説明する。なお、直線部SA近傍の配線パターン(図5参照)と同様の配線パターンについては、説明を適宜省略する。
コーナー部CAでは、初期化電圧線23の幹線230と表示領域DAとの間に第1電源線21、及び複数のデータ線S1~Sjが設けられている。
第1電源線21は、Y方向に沿って形成されている。第1電源線21は、上層に形成されている。走査線Giは、下層において、上層に形成された第1電源線21と交差している。発光制御線Eiは、中間層において、上層に形成された第1電源線21と交差している。初期化電圧線23の幹線230から分岐した分岐線231は、中間層において、上層に形成された第1電源線21と交差している。
複数のデータ線S1~Sjは、X方向に並んで形成されている。具体的には、複数のデータ線S1~Sjは、X方向において、下層に形成されたデータ線と、中間層に形成されたデータ線とが交互に並ぶように形成されている。
走査線Giには、上層と下層とを接続する一対の層間接続部が形成されている。走査線Giは、一対の層間接続部の間の上層において、複数のデータ線S1~Sjと交差している。
発光制御線Eiには、中間層と上層とを接続する層間接続部が第1電源線21と複数のデータ線S1~Sjとの間に形成され、上層と下層とを接続する層間接続部が複数のデータ線S1~Sjと表示領域DAとの間に形成されている。コーナー部CAでは、X方向における第1接続線31と第2接続線32の位置が直線部SA(図5参照)と逆である。つまり、コーナー部CAでは、第1接続線31は、X方向において、幹線230と第2接続線32との間に形成されている。発光制御線Eiは、一対の層間接続部の間の上層において、複数のデータ線S1~Sj、及び下層に形成された第1接続線31と交差している。また、発光制御線Eiに形成された一対の層間接続部のうち、上層と下層とを接続する層間接続部は、X方向において、第1接続線31と第2接続線32との間に形成されている。発光制御線Eiは、下層において、上層に形成された第2接続線32と交差している。
初期化電圧線23の分岐線231には、中間層と上層とを接続する一対の層間接続部がX方向に並んで形成されている。分岐線231における一対の層間接続部のうち、表示領域DA側に形成された層間接続部は、X方向において、第1接続線31と第2接続線32との間に形成されている。分岐線231は、一対の層間接続部の間の上層において、複数のデータ線S1~Sj、及び下層に形成された第1接続線31と交差している。また、分岐線231は、中間層において、上層に形成された第2接続線32と交差している。分岐線231の一部は、Y方向における初期化制御線Diと発光制御線Eiとの間において、X方向に沿って中間層に形成されている。
このように、本実施形態では、コーナー部CA(図6参照)においても直線部SA(図5参照)と同様に、走査線Giと初期化制御線Diとが第1接続線31及び第2接続線32で接続されている。したがって、2本の接続線(第1接続線31及び第2接続線32)によって初期化制御線Diと走査線Giとの間の配線抵抗が低減するので、初期化制御線Diと初期化電圧線23との間に寄生容量が生じた場合であっても、初期化期間において、トランジスタM1のゲートにかかる残留電荷を放電しやすくなる。これにより、トランジスタM1を飽和領域で動作しやすくなるので、トランジスタM4の初期化が完了しないことが抑制され、表示領域DAに表示する表示画像の画質の低下を抑制することができる。
なお、上述した例では、走査線Giと初期化制御線Diとが、2つの接続線(第1接続線31及び第2接続線32)で接続されているが、1つの接続線(第1接続線31又は第2接続線32)で接続されていてもよい。この場合、初期化電圧線23は、走査線Giと初期化制御線Diとを接続する接続線と交差せず、かつ、初期化制御線Diと交差することが好ましい。さらに、初期化電圧線23は、上層において、下層に形成された初期化制御線Diと交差することが好ましい。これにより、初期化制御線Diと初期化電圧線23との間の寄生容量が低減するので、表示画像の画質の低下を抑制することができる。
また、上述した例では、下層を第1層とし、上層を第2層としていたが、下層が第2層、上層が第1層であってもよい。
Claims (12)
- 複数の画素回路と、
前記複数の画素回路の各々に接続される走査線、初期化制御線、発光制御線、及び初期化電圧線と、
前記走査線と、前記複数の画素回路のうち前記走査線が接続された画素回路と異なる画素回路に接続された前記初期化制御線とを接続する第1接続線、及び第2接続線と、を備え、
前記複数の画素回路の各々は、
発光素子と、
前記発光素子を駆動する駆動トランジスタと、
前記発光素子の発光を制御する発光制御トランジスタと、
前記画素回路へのデータの書き込みを制御する書込み制御トランジスタと、
前記駆動トランジスタのゲートと前記初期化電圧線との間に接続される初期化トランジスタと、を含み、
前記走査線は、前記書込み制御トランジスタのゲートに接続され、
前記初期化制御線は、前記初期化トランジスタのゲートに接続され、
前記発光制御線は、前記発光制御トランジスタのゲートに接続され、
前記第1接続線と前記第2接続線とは、互いに異なる層に形成されている、
表示装置。 - 前記第1接続線及び前記第2接続線は、前記発光制御線と前記初期化電圧線とのうち、少なくとも前記発光制御線と交差している、
請求項1に記載の表示装置。 - 前記第1接続線及び前記第2接続線は、前記発光制御線と前記初期化電圧線とのうち、前記発光制御線のみと交差し、
前記初期化電圧線は、前記初期化制御線と交差している、
請求項1又は2に記載の表示装置。 - 前記初期化制御線は、第1層に形成され、
前記初期化電圧線は、前記第1層と異なる第2層において前記初期化制御線と交差し、
前記第1層と前記第2層との間には、第3層が形成されている、
請求項3に記載の表示装置。 - 前記複数の画素回路が設けられた表示領域と、
前記表示領域の周囲に設けられた額縁領域と、を更に備え、
前記第1接続線及び前記第2接続線は、前記額縁領域に設けられている、
請求項1~4のいずれか1項に記載の表示装置。 - 前記第1接続線及び前記第2接続線は、前記走査線が延びる方向と直交する方向に延びるように形成されている、
請求項1~5のいずれか1項に記載の表示装置。 - 前記第1接続線と前記第2接続線とは、前記走査線が延びる方向に並んで形成されている、
請求項1~6のいずれか1項に記載の表示装置。 - 前記第1接続線は、前記走査線、及び前記初期化制御線と同じ層において、前記走査線と前記初期化制御線とを接続している、
請求項1~7のいずれか1項に記載の表示装置。 - 前記第1接続線は、前記第2接続線よりも前記複数の画素回路に近い位置に設けられている、
請求項1~8のいずれか1項に記載の表示装置。 - 前記走査線は、一部が前記第2接続線と同じ層に形成されており、
前記第1接続線は、前記走査線における前記一部よりも前記複数の画素回路に近い部分に接続されている、
請求項9に記載の表示装置。 - 複数の画素回路と、
前記複数の画素回路の各々に接続される走査線、初期化制御線、発光制御線、及び初期化電圧線と、
前記走査線と、前記複数の画素回路のうち前記走査線が接続された画素回路と異なる画素回路に接続された前記初期化制御線とを接続する接続線と、を備え、
前記複数の画素回路の各々は、
発光素子と、
前記発光素子を駆動する駆動トランジスタと、
前記発光素子の発光を制御する発光制御トランジスタと、
前記画素回路へのデータの書き込みを制御する書込み制御トランジスタと、
前記駆動トランジスタのゲートと前記初期化電圧線との間に接続される初期化トランジスタと、を含み、
前記走査線は、前記書込み制御トランジスタのゲートに接続され、
前記初期化制御線は、前記初期化トランジスタのゲートに接続され、
前記発光制御線は、前記発光制御トランジスタのゲートに接続され、
前記初期化電圧線は、前記接続線と交差せず、かつ、前記初期化制御線と交差している、
表示装置。 - 前記初期化制御線は、第1層に形成され、
前記初期化電圧線は、前記第1層と異なる第2層において前記初期化制御線と交差し、
前記第1層と前記第2層との間には、第3層が形成されている、
請求項11に記載の表示装置。
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