WO2022086295A1 - 회로 기판 - Google Patents

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WO2022086295A1
WO2022086295A1 PCT/KR2021/014971 KR2021014971W WO2022086295A1 WO 2022086295 A1 WO2022086295 A1 WO 2022086295A1 KR 2021014971 W KR2021014971 W KR 2021014971W WO 2022086295 A1 WO2022086295 A1 WO 2022086295A1
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layer
circuit pattern
thickness
pattern layer
outermost
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PCT/KR2021/014971
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임성환
구선모
권기태
김창제
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엘지이노텍 주식회사
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Priority to US18/033,168 priority Critical patent/US20230403787A1/en
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    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern

Definitions

  • the embodiment relates to a circuit board, and more particularly, to a circuit board capable of improving warpage characteristics of the circuit board.
  • a printed circuit board is a circuit board that electrically connects or mechanically fixes predetermined electronic components. It is composed of a copper foil layer.
  • Such a circuit board is broadly classified into a single-sided circuit board in which wiring is formed on only one side of an insulating layer, a double-sided circuit board in which wiring is formed on both sides of an insulating layer, and a multi-layer circuit board in which wiring is formed in multiple layers according to the number of layers.
  • warpage may occur while the circuit board is subjected to a heat treatment process.
  • CTE coefficient of thermal expansion
  • circuit board strip In addition, in recent years, in order to improve productivity in the manufacturing process of the substrate package, a plurality of circuit board units are manufactured in a single strip structure, which is commonly referred to as a circuit board strip.
  • circuit board units are disposed in a central area, and alignment holes for automating the strip inspection process or assembly process are formed in the outer area.
  • An embodiment is to provide a circuit board capable of improving reliability by minimizing the occurrence of warpage of the circuit board and a method of manufacturing the same.
  • an object of the present invention is to provide a circuit board capable of improving the overall bending characteristics of the circuit board by adjusting the thickness of at least one of the circuit pattern layer and the protective layer of the circuit board.
  • a circuit board includes a first substrate layer; a second substrate layer disposed on the first substrate layer; and a third substrate layer disposed under the first substrate layer, wherein the second substrate layer includes a first inner circuit pattern layer disposed on the first substrate layer and a first inner circuit pattern layer disposed on the first inner circuit pattern layer. and a first outermost circuit pattern layer that is and an outer circuit pattern layer, wherein the first outermost circuit pattern layer has a thickness greater than each of the first inner circuit pattern layer and the second inner circuit pattern layer.
  • the thickness of the said 1st outermost circuit pattern layer is larger than the thickness of the said 2nd outermost circuit pattern layer.
  • the thickness of the second outermost circuit pattern layer is larger than each of the first inner circuit pattern layer and the second inner circuit pattern layer.
  • first inner circuit pattern layers are spaced apart from each other in the thickness direction and include a plurality of layers, and the thickness of the first outermost circuit pattern layer is greater than an average value of the thicknesses of the plurality of first inner circuit pattern layers.
  • the average value of the planar area of the first inner circuit pattern layer and the planar area of the first outermost circuit pattern layer is larger than the planar area of the second inner circuit pattern layer and the planar area of the second outermost circuit pattern layer.
  • the second substrate layer includes a first inner insulating layer and a first outermost insulating layer
  • the third substrate layer includes a second inner insulating layer and a second outermost insulating layer
  • One inner circuit pattern layer is disposed on the first inner insulating layer
  • the first outermost circuit pattern layer is disposed on the first outermost insulating layer
  • the second inner circuit pattern layer is disposed on the second inner insulating layer.
  • the second outermost circuit pattern layer is disposed under the second outermost insulating layer.
  • the average value of the thickness of the first inner insulating layer and the thickness of the first outermost insulating layer is smaller than the average value of the thickness of the second inner insulating layer and the second outermost insulating layer.
  • the average value of the thermal expansion coefficient of the first inner insulating layer and the thermal expansion coefficient of the first outermost insulating layer is smaller than the average value of the thermal expansion coefficient of the second inner insulating layer and the thermal expansion coefficient of the second outermost insulating layer.
  • the average value of the dielectric constant of the first inner insulating layer and the dielectric constant of the first outermost insulating layer is smaller than the average value of the dielectric constant of the second inner insulating layer and the dielectric constant of the second outermost insulating layer.
  • first protective layer disposed on the first outermost insulating layer; and a second passivation layer disposed under the second outermost insulating layer, wherein a thickness of the first passivation layer is greater than a thickness of the second passivation layer.
  • the thickness of the first passivation layer has a range of 130% to 200% of the thickness of the second passivation layer.
  • the thickness of the first passivation layer satisfies the range of 16 ⁇ m to 20 ⁇ m, and the thickness of the first passivation layer satisfies the range of 10 ⁇ m to 15 ⁇ m.
  • the thickness of the first outermost circuit pattern layer satisfies the range of 16 ⁇ m to 20 ⁇ m.
  • the circuit board according to the embodiment is an antenna substrate including a first area and a second area under the first area
  • the first region of the antenna substrate is a driving unit for driving the antenna unit constituting the second region
  • the second region of the antenna substrate operates by the driving unit, transmits a transmission signal to the outside, or receives a signal transmitted from the outside;
  • the first region includes a first circuit pattern layer including a first inner circuit pattern layer and a first outermost circuit pattern layer,
  • the second region includes a plurality of second circuit pattern layers spaced apart from each other in a thickness direction,
  • a thickness of the first outermost circuit pattern layer is greater than a thickness of the first inner circuit pattern layer.
  • the first inner circuit pattern layer includes a plurality that are spaced apart from each other in a thickness direction, and the thickness of the first outermost circuit pattern layer is greater than an average value of the respective thicknesses of the plurality of first inner circuit pattern layers.
  • the circuit board according to the embodiment is an antenna substrate including a first area and a second area under the first area, and the first area of the antenna substrate is a driving unit for driving the antenna unit included in the second area. and the second region of the antenna substrate operates by driving the driver, transmits a transmission signal to the outside, or receives a signal transmitted from the outside, and the first region includes a first protective layer, The second region includes a second passivation layer, and a thickness of the first passivation layer is greater than a thickness of the second passivation layer.
  • the circuit board in the embodiment may be an antenna board.
  • the circuit board may include a first substrate layer, a second substrate layer, and a third substrate layer.
  • the second substrate layer may be a region corresponding to the driver connected to the transmitting element and the receiving element in the antenna substrate.
  • the third substrate layer may be a region corresponding to the antenna unit corresponding to the antenna pattern layer for signal transmission and signal reception.
  • the second substrate layer in the embodiment may include a first inner circuit pattern layer and a first outermost circuit pattern layer.
  • the third substrate layer may include a second inner circuit pattern layer and a second outermost circuit pattern layer.
  • the thickness of the first outermost circuit pattern layer in the embodiment may be greater than that of the first inner circuit pattern layer and the second inner circuit pattern layer.
  • a plurality of first inner circuit pattern layers may be included, and an average value of their thicknesses may be smaller than a thickness of the first outermost circuit pattern layer.
  • the second inner circuit pattern layer may include a plurality of layers, and the average value of their thicknesses may be smaller than the thickness of the second outermost circuit pattern layer.
  • the thickness of the first outermost circuit pattern layer in the embodiment may be greater than the thickness of the second outermost circuit pattern layer.
  • the thickness of the first outermost circuit pattern layer may be thicker than that of the second outermost circuit pattern layer, thereby improving the overall bending characteristics of the circuit board. Furthermore, in an embodiment, the thickness of the second outermost circuit pattern layer may be greater than that of the other inner circuit pattern layers, thereby further improving the bending characteristics of the circuit board.
  • the circuit board according to the embodiment includes a first protective layer disposed on the second substrate layer, and a second protective layer disposed under the third substrate layer.
  • the thickness of the first protective layer and the second protective layer is changed to change the overall thickness of the circuit board. To improve the bending properties.
  • the thickness of the first passivation layer may range from 130% to 200% of the thickness of the second passivation layer.
  • the thickness of the first passivation layer may be increased while the thickness of the second passivation layer is fixed.
  • the thickness of the second passivation layer is decreased while the thickness of the first passivation layer is increased.
  • the overall degree of warpage of the circuit board can be remarkably reduced through a change in the thickness of the first protective layer and the second protective layer, and thus reliability can be improved.
  • the thickness change of the first outermost circuit pattern layer and the second outermost circuit pattern layer and the thickness change of the first protective layer and the second protective layer are carried out together, and accordingly, the circuit board The bending characteristics can be maintained in the best state.
  • flatness may be maintained in the manufacturing process of the circuit board, and thus the physical reliability and electrical reliability of the circuit board may be improved.
  • FIG. 1 is a view showing a circuit board according to a comparative example.
  • FIG. 2 is a diagram schematically showing a circuit board panel according to an embodiment.
  • FIG. 3 is a diagram schematically showing a layer structure of a circuit board according to the first embodiment.
  • FIG. 4 is a view showing a detailed configuration of the circuit board according to the first embodiment.
  • FIG. 5 is a view showing a modified example of the circuit board of FIG.
  • FIG. 6 is a diagram schematically showing a layer structure of a circuit board according to a second embodiment.
  • FIG. 7 is a diagram schematically showing a layer structure of a circuit board according to a third embodiment.
  • FIG. 8 is a diagram illustrating a layer structure of a circuit board according to a fourth embodiment.
  • FIG. 9 is a diagram illustrating a layer structure of a circuit board according to a fifth embodiment.
  • FIG. 1 is a view showing a circuit board according to a comparative example.
  • FIG. 1 may be a circuit board including one unit, and may be a partial region of a circuit board strip including a plurality of units.
  • the circuit board according to the comparative example includes a first substrate layer 10 , a second substrate layer 20 , and a third substrate layer 30 .
  • the circuit board according to the comparative example has a structure in which the second substrate layer 20 and the third substrate layer 30 are respectively disposed on the upper and lower sides thereof with the first substrate layer 10 interposed therebetween.
  • the circuit board according to the comparative example may have a three-layer structure based on the circuit pattern layer. Accordingly, the first substrate layer 10 includes the first circuit pattern layer.
  • the second substrate layer 20 includes a first insulating layer 21 , a second circuit pattern layer 22 , and a first protective layer 23 disposed above the first substrate layer 10 . .
  • the third substrate layer 30 includes a second insulating layer 31 , a third circuit pattern layer 32 , and a second protective layer 33 disposed below the first substrate layer 10 .
  • the second substrate layer 20 and the third substrate layer 30 were formed without considering the coefficients of thermal expansion of the second substrate layer 20 and the third substrate layer 30 .
  • Each of the insulating layers, circuit pattern layers and protective layers constituting it is laminated.
  • the second substrate layer 20 and the third substrate layer 30 have a mutually symmetric structure with respect to the first substrate layer 10 , the second substrate layer 20 has a
  • the first coefficient of thermal expansion CTE1 ′ and the second coefficient of thermal expansion CTE2 ′ of the third substrate layer 30 may be equal to each other.
  • the second substrate layer 20 and the third substrate layer 30 do not have a symmetric structure with respect to the first substrate layer 10 .
  • the design of the second circuit pattern layer 22 of the second substrate layer 20 and the third circuit pattern layer 32 of the third substrate layer 30 are different from each other. Accordingly, in the circuit board, the volume occupied by the second circuit pattern layer 22 is different from the volume occupied by the third circuit pattern layer 32 . Also, as the volumes of the second circuit pattern layer 22 and the third circuit pattern layer 32 are different from each other, the volumes of the first insulating layer 21 and the volumes of the second insulating layer 31 are also different from each other.
  • the volume of the first protective layer 23 disposed on the second circuit pattern layer 22 is The volume of the second passivation layer 33 disposed on the silver and the third circuit pattern layer 32 may be different from that of the second passivation layer 33 .
  • the second substrate layer 20 including the first insulating layer 21 , the second circuit pattern layer 22 , and the first protective layer 23 on the first substrate layer 10 is It may have a first coefficient of thermal expansion CTE1'.
  • the third substrate layer 30 including the second insulating layer 31 , the third circuit pattern layer 32 , and the second protective layer 33 under the first substrate layer 10 is subjected to first thermal expansion.
  • the second coefficient of thermal expansion CTE2' may be different from the coefficient CTE1'.
  • the volume of each layer constituting the second substrate layer 20 and the volume of each layer constituting the third substrate layer 30 are different from each other, and the second substrate The layer 20 and the third substrate layer 30 have different coefficients of thermal expansion.
  • the second substrate layer 20 and the third substrate layer 30 have different coefficients of thermal expansion, there is a problem in that the bending characteristic of the circuit board is deteriorated.
  • the design of the circuit board is performed in a state where the difference between the coefficients of thermal expansion of the second substrate layer 20 and the third substrate layer 30 is not considered. Accordingly, as shown in (b) of FIG. 1 , in the circuit board in the comparative example, the height of the other end is higher than the height of the one end by the first height h1 .
  • warpage may occur due to a difference in the coefficient of thermal expansion between the second substrate layer 20 and the third substrate layer 30 .
  • the first coefficient of thermal expansion CTE1 ′ of the second substrate layer 20 may be greater than the second coefficient of thermal expansion CTE2 ′ of the third substrate layer 30 .
  • the circuit board in the comparative example may be warped in an upward direction having a high coefficient of thermal expansion.
  • the design of the circuit board is usually determined by the material determined by the customer, the dimensional specification of each layer, the error range, the customer-specified design drawing, etc., and accordingly, the items to be changed to improve warpage among the various variables are relatively limited.
  • the warpage occurrence problem is solved by changing the design of the insulating layer or the circuit pattern layer disposed on the inside of the circuit board.
  • this solution not only complicates the manufacturing process of the circuit board, but also acts as a factor to increase the manufacturing process time, and furthermore, it may act as a problem that makes the automated process of the circuit board impossible.
  • FIG. 2 is a diagram schematically showing a circuit board panel according to an embodiment.
  • the circuit board may be manufactured in a panel (PNL) unit in the form of a copper clad laminate (CCL).
  • PNL panel
  • CCL copper clad laminate
  • a width in the horizontal direction of the panel PNL may range from 415 mm to 430 mm. Also, the width in the vertical direction of the panel PNL may be in a range of 510 mm to 550 mm. Here, the width in the horizontal direction of the panel PNL may be the width in the minor axis direction, and the width in the vertical direction may be the width in the major axis direction.
  • the panel PNL may be divided into a plurality of strips 100 .
  • the plurality of strips 100 may be spaced apart from each other in the horizontal and vertical directions in the panel PNL.
  • one panel PNL may be divided into 16 strips 100 . That is, one panel PNL may be divided into two strip areas in a horizontal direction and may be divided into eight strip areas in a vertical direction.
  • the panel PNL may include a first area in which the plurality of strips 100 are disposed and a second area other than the first area.
  • the second area may be a peripheral area or an outer area of the first area.
  • each of the plurality of strips 100 may include a plurality of units 200 .
  • one strip 100 may include about 1,275 units 200 .
  • each unit 200 may have a width in the horizontal axis direction of 3 mm and a width in the vertical direction of 2 mm.
  • each of the units 200 may constitute one circuit board.
  • one panel PNL may be divided into 16 strips 100 and 20,400 units 200 .
  • one unit 200 may include a plurality of circuit pattern layers, a plurality of insulating layers, and a plurality of via holes VH.
  • one unit 200 may include a plurality of via holes VH having a trapezoidal shape having an upper width of 80 ⁇ m and a lower width of 60 ⁇ m.
  • one unit 200 includes about 150 via holes VH.
  • the panel PNL may include 20,400 units 200 . Accordingly, one panel PNL includes 3 million or more via holes VH.
  • recent circuit boards are required to have high integration, and accordingly, circuit patterns are miniaturized, and the number of via holes (VH) is also increasing.
  • a process of forming at least 3 million via holes VH should be performed in the panel PNL. Accordingly, in the forming process of the via hole VH, it is important to maintain the flatness of the panel PNL or the strip 200 in order to increase the positioning accuracy of the via hole VH. That is, during laser processing for forming via holes, heat is applied to the panel PNL, and accordingly, the surface temperature of the panel PNL increases to a maximum of 700°C. At this time, the expansion and contraction phenomena repeatedly occur in the panel PNL. And, due to the expansion and contraction phenomenon, the panel PNL is warped, such as a wrinkle.
  • the layer in which the thickness change proceeds may include at least one of an outermost circuit pattern layer and a protective layer.
  • the bending characteristic of the circuit board may be improved by changing the thickness of at least one of the plurality of outermost circuit pattern layers.
  • the warpage characteristic of the circuit board may be improved by changing the thickness of at least one passivation layer among the plurality of passivation layers.
  • the bending characteristics of the circuit board may be improved by changing the thickness of at least one outermost circuit pattern layer among the plurality of outermost circuit pattern layers and at least one protective layer among the plurality of protective layers.
  • FIG. 3 is a diagram schematically showing a layer structure of a circuit board according to the first embodiment.
  • FIG. 3 may be a circuit board including one unit, and differently, may show a partial region of a strip of a circuit board including a plurality of units.
  • the circuit board may have a plurality of layer structures.
  • the circuit board may include a first substrate layer, a second substrate layer, and a third substrate layer.
  • the first substrate layer may be a layer disposed inside the circuit board.
  • the first substrate layer may refer to a substrate layer disposed in the center of a plurality of substrate layers disposed in the thickness direction of the circuit board.
  • the first substrate layer may include a first insulating layer 110 , a first circuit pattern layer 112 , and a second circuit pattern layer 114 .
  • the first insulating layer 110 may mean a core layer disposed in the center in a laminate structure of a circuit board having a plurality of layer structures, but is not limited thereto.
  • the first insulating layer 110 may include a prepreg, but is not limited thereto. However, when the first insulating layer 110 is a core layer, the first insulating layer 110 may include a resin and glass fibers dispersed in the resin.
  • the first circuit pattern layer 112 is disposed on the upper surface of the first insulating layer 110
  • the second circuit pattern layer 114 is disposed on the lower surface of the first insulating layer 110
  • the first circuit pattern layer 112 and the second circuit pattern layer 114 may include a plurality of circuit patterns (or wirings, not shown) that transmit electrical signals.
  • the first circuit pattern layer 112 and the second circuit pattern layer 114 may be formed of a metal material having high electrical conductivity.
  • the first circuit pattern layer 112 and the second circuit pattern layer 114 are formed of gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), and copper (Cu). ) and at least one metal material selected from zinc (Zn).
  • the first circuit pattern layer 112 and the second circuit pattern layer 114 may include gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), and excellent bonding strength; It may be formed of a paste or solder paste including at least one metal material selected from copper (Cu) and zinc (Zn).
  • the first circuit pattern layer 112 and the second circuit pattern layer 114 may be formed of copper (Cu), which has high electrical conductivity and is relatively inexpensive.
  • the first circuit pattern layer 112 and the second circuit pattern layer 114 are formed by an additive process, a subtractive process, and a modified semi additive process (MSAP), which are typical circuit board manufacturing processes. ) and SAP (Semi Additive Process) method, and the detailed description is omitted here.
  • the second substrate layer may be disposed over the first substrate layer.
  • the second substrate layer may be disposed on the first circuit pattern layer 112 of the first substrate layer.
  • the second substrate layer may include a plurality of insulating layers and a plurality of circuit pattern layers.
  • the second substrate layer may include a second insulating layer 120 and a third insulating layer 130 .
  • the second substrate layer includes a third circuit pattern layer 122 disposed on the upper surface of the second insulating layer 120 and a fourth circuit pattern layer 132 disposed on the upper surface of the third insulating layer 130 . ) may be included.
  • the second insulating layer 120 may be disposed on the first insulating layer 110 and the first circuit pattern layer 112 .
  • the second insulating layer 120 may be disposed on the first insulating layer 110 while covering the first circuit pattern layer 112 .
  • the third circuit pattern layer 122 may be disposed on the second insulating layer 120 .
  • the third circuit pattern layer 122 may protrude on the upper surface of the second insulating layer 120 .
  • the third insulating layer 130 may be disposed on the second insulating layer 120 and the third circuit pattern layer 122 .
  • the third insulating layer 130 may be disposed on the second insulating layer 120 while covering the third circuit pattern layer 122 .
  • the third insulating layer 130 may be a first outermost insulating layer disposed on the uppermost side in the laminate structure of the circuit board.
  • the fourth circuit pattern layer 132 may be disposed on the third insulating layer 130 .
  • the fourth circuit pattern layer 132 may protrude above the top surface of the third insulating layer 130 .
  • the fourth circuit pattern layer 132 may be a first outermost circuit pattern layer disposed on the uppermost side in the laminate structure of the circuit board.
  • the second insulating layer 120 of one layer is disposed between the first insulating layer 110 and the third insulating layer 130 of the first outermost insulating layer, but the present invention is not limited thereto.
  • a plurality of second insulating layers between the first insulating layer 110 and the third insulating layer 130 and a plurality of second insulating layers on the plurality of second insulating layers are provided.
  • a third circuit pattern layer may be disposed.
  • the third substrate layer may be disposed below the first substrate layer.
  • the third substrate layer may be disposed under lower surfaces of the first insulating layer 110 and the second circuit pattern layer 114 of the first substrate layer.
  • the third substrate layer may include a plurality of insulating layers and a plurality of circuit pattern layers.
  • the third substrate layer may include a fourth insulating layer 140 and a fifth insulating layer 150 .
  • the third substrate layer may include a fifth circuit pattern layer 142 disposed on a lower surface of the fourth insulating layer 140 and a sixth circuit pattern layer 142 disposed on a lower surface of the fifth insulating layer 150 ( 152) may be included.
  • the fourth insulating layer 140 may be disposed under the first insulating layer 110 and the second circuit pattern layer 114 .
  • the fourth insulating layer 140 may be disposed under the first insulating layer 110 while covering the second circuit pattern layer 114 .
  • the fifth circuit pattern layer 142 may be disposed under the fourth insulating layer 140 .
  • the fifth circuit pattern layer 142 may protrude below the lower surface of the fourth insulating layer 140 .
  • the fifth insulating layer 150 may be disposed under the fourth insulating layer 140 and the fifth circuit pattern layer 142 .
  • the fifth insulating layer 150 may be disposed under the fourth insulating layer 140 while covering the fifth circuit pattern layer 142 .
  • the fifth insulating layer 150 may be a second outermost insulating layer disposed on the lowermost side in the laminate structure of the circuit board.
  • the sixth circuit pattern layer 152 may be disposed under the fifth insulating layer 150 .
  • the sixth circuit pattern layer 152 may protrude below the lower surface of the fifth insulating layer 150 .
  • the sixth circuit pattern layer 152 may be a second outermost circuit pattern layer disposed on the lowermost side in the laminate structure of the circuit board.
  • the fourth insulating layer 140 of one layer is disposed between the first insulating layer 110 and the fifth insulating layer 150 of the second outermost insulating layer, but the present invention is not limited thereto.
  • a plurality of fourth insulating layers between the first insulating layer 110 and the fifth insulating layer 150 and a plurality of fourth insulating layers on the plurality of fourth insulating layers are provided.
  • a fifth circuit pattern layer may be disposed.
  • the circuit board according to the embodiment may include a first protective layer 160 and a second protective layer 170 .
  • the first passivation layer 160 may be disposed on the second substrate layer. Specifically, the first passivation layer 160 may be disposed on the third insulating layer 130 that is the first outermost insulating layer. For example, the first protective layer 160 may be disposed on the third insulating layer 130 while covering at least a portion of the upper surface of the fourth circuit pattern layer 132 , which is the first outermost circuit pattern layer. there is.
  • the first protective layer 160 serves to protect the upper surface of the third insulating layer 130 which is the first outermost insulating layer and the upper surface of the fourth circuit pattern layer 132 which is the first outermost circuit pattern layer. can do.
  • the second passivation layer 170 may be disposed under the third substrate layer. Specifically, the second passivation layer 170 may be disposed under the fifth insulating layer 150 which is the second outermost insulating layer. For example, the second protective layer 170 may be disposed under the fifth insulating layer 150 while covering at least a portion of the lower surface of the sixth circuit pattern layer 152 , which is the second outermost circuit pattern layer. there is.
  • the second protective layer 170 serves to protect the lower surface of the fifth insulating layer 150 which is the second outermost insulating layer and the lower surface of the sixth circuit pattern layer 152 which is the second outermost circuit pattern layer. can do.
  • the first passivation layer 160 and the second passivation layer 170 may be a solder resist, but is not limited thereto.
  • the circuit board of the above embodiment may be an antenna substrate including an antenna pattern layer. To this end, the circuit board may be provided for feeding and supporting the antenna pattern layer.
  • the circuit board may include a first area in which a driver for processing a signal to be transmitted through the antenna pattern layer or a signal received through the antenna pattern layer is disposed, and a second area in which the antenna pattern layer is disposed.
  • the first substrate layer may be a reference layer for distinguishing a first region in which the driver is disposed and a second region in which the antenna pattern layer is disposed.
  • the second substrate layer may correspond to the first region in which the driving unit is disposed.
  • the third substrate layer may correspond to a second region in which the antenna pattern layer is disposed.
  • a transmitting element (not shown) for processing a signal to be transmitted through the antenna pattern layer and/or a receiving element (not shown) for processing a signal received through the antenna pattern layer are provided on the second substrate layer may include
  • the third circuit pattern layer 142 disposed on the uppermost side of the second substrate layer may include a mounting pad (not shown) on which the transmitting element or the receiving element is mounted.
  • the second insulating layer 120 , the third insulating layer 130 , the third circuit pattern layer 122 , and the fourth circuit pattern layer 132 of the second substrate layer include the antenna pattern layer and the transmission. It is disposed between the element/receiver element, and may have a communication function for transmitting a transmit signal or a receive signal.
  • the third substrate layer may include an antenna pattern layer.
  • the antenna pattern layer of the third substrate layer may refer to the fifth circuit pattern layer 142 and the sixth circuit pattern layer 152 constituting the third substrate layer.
  • the antenna pattern layer including the fifth circuit pattern layer 142 and the sixth circuit pattern layer 152 as described above may be an antenna that resonates in a plurality of resonant frequency bands.
  • the antenna pattern layer may be a dual resonant antenna resonating in different resonant frequency bands.
  • the antenna pattern layer may be a dual resonance antenna resonating in a first frequency band of 24.03 GHz to 25.81 GHz and a second frequency band of 27.07 GHz to 28.80 GHz, respectively.
  • the antenna pattern layer including the fifth circuit pattern layer 142 and the sixth circuit pattern layer 152 may resonate in a resonant frequency band corresponding to a predetermined target frequency.
  • the third substrate layer including the fifth circuit pattern layer 142 and the sixth circuit pattern layer 152 may be designed to resonate in the resonant frequency band.
  • the resonant frequency band of may vary. Accordingly, the fourth insulating layer 140 and the fifth insulating layer 150 are within a range such that resonance of the fifth circuit pattern layer 142 and the sixth circuit pattern layer 152 is achieved in the target frequency band. ) can be determined.
  • the second substrate layer and the third substrate layer in the embodiment may have an asymmetric structure.
  • the second substrate layer and the third substrate layer may have an asymmetric structure with respect to the first substrate layer.
  • the asymmetric structure may mean that a thickness and a dielectric constant of the second substrate layer are different from a thickness and a dielectric constant of the third substrate layer.
  • the dielectric constants of the fourth insulating layer 140 and the fifth insulating layer 150 constituting the third substrate layer are those of the second insulating layer 120 and the third insulating layer 130 constituting the second substrate layer. It may be greater than the permittivity.
  • the thickness of the fourth insulating layer 140 and the fifth insulating layer 150 constituting the third substrate layer is that of the second insulating layer 120 and the third insulating layer 130 constituting the second substrate layer. It may be larger than the thickness.
  • the circuit board in the embodiment may cause warpage in the manufacturing process.
  • each layer of the first substrate layer, the second substrate layer, and the third substrate layer in the circuit board of the comparative example is shown in Table 1 below.
  • the first insulating layer of the circuit board of the comparative example may have a first thickness T1.
  • the first insulating layer 110 is a core layer, and thus may have a relatively larger thickness than other insulating layers.
  • the first insulating layer of the comparative example may be 100 ⁇ m.
  • the second insulating layer and the third insulating layer of the circuit board of the comparative example may be formed on the first insulating layer to have a second thickness T2 and a third thickness T3, respectively.
  • each of the second thickness T2 and the third thickness T3 may be 20 ⁇ m.
  • the fourth insulating layer and the fifth insulating layer of the circuit board of the comparative example may be formed under the first insulating layer to have a fourth thickness T4 and a fifth thickness T5, respectively.
  • each of the fourth thickness T4 and the fifth thickness T5 may be 100 ⁇ m.
  • first circuit pattern layer and the second circuit pattern layer of the circuit board of the comparative example may be formed on the upper surface and the lower surface of the first insulating layer to have a sixth thickness T6, respectively.
  • the sixth thickness T6 may be 25 ⁇ m.
  • each of the third circuit pattern layer, the fourth circuit pattern layer, the fifth circuit pattern layer, and the sixth circuit pattern layer of the circuit board of the comparative example may have a seventh thickness T7.
  • the seventh thickness T7 may be 15 ⁇ m.
  • the first passivation layer and the second passivation layer of the circuit board of the comparative example may have a ninth thickness T9.
  • the ninth thickness T9 may be 15 ⁇ m.
  • the thickness or dielectric constant of each insulating layer of the second substrate layer is different from the thickness or dielectric constant of each insulating layer of the third substrate layer.
  • the copper foil ratio (or volume) of each circuit pattern layer of the second substrate layer is different from the copper foil ratio (or volume) of each circuit pattern layer of the third substrate layer .
  • the copper foil ratio may mean a ratio of a planar area in which the circuit pattern layer is disposed to the total surface area of the insulating layer.
  • the circuit board is warped due to the mutually asymmetric structure of the second substrate layer and the third substrate layer.
  • warpage may occur in a direction in which the third substrate layer is disposed in the second substrate layer.
  • a smiley shape ( ⁇ ) in which the edge regions of the first substrate layer, the second substrate layer, and the third substrate layer are curved downward occurs.
  • the occurrence of warpage of the circuit board can be minimized by changing the thickness of the outermost circuit pattern layer.
  • the thickness of the circuit pattern layer in the embodiment should have a value between 10 ⁇ m and 20 ⁇ m.
  • Table 2 shows the bending characteristics according to the thickness change of the second outermost circuit pattern layer in a state where the thickness of the first outermost circuit pattern layer is fixed to 15 ⁇ m.
  • the degree of warpage of the circuit board should have a value of less than 0.4 mm.
  • Table 3 below shows the degree of warpage according to a change in the thickness of the first outermost circuit pattern layer in a state where the thickness of the second outermost circuit pattern layer is fixed.
  • the thickness of the circuit pattern layer in the embodiment should have a value between 10 ⁇ m and 20 ⁇ m.
  • Table 3 shows the degree of warpage according to the change in the thickness of the first outermost circuit pattern layer in a state where the thickness of the second outermost circuit pattern layer is fixed to 15 ⁇ m.
  • the first outermost circuit pattern layer is formed with a minimum thickness within a thickness range that the first outermost circuit pattern layer can have, it was confirmed that the degree of warpage of the circuit board is greatest.
  • the thickness of the first outermost circuit pattern layer is increased within a possible range, and thus the degree of warpage of the circuit board can be minimized.
  • the first outermost circuit pattern layer in the embodiment may have an eighth thickness T8.
  • the eighth thickness T8 may be greater than a thickness of other circuit pattern layers on the circuit board.
  • the eighth thickness T8 may be greater than a seventh thickness T7 of the third circuit pattern layer 122 , the fifth circuit pattern layer 142 , and the sixth circuit pattern layer 152 . .
  • the eighth thickness T8 may have a value between 16 ⁇ m and 20 ⁇ m.
  • the eighth thickness T8 may have a value between 107% and 135% of the seventh thickness T7 .
  • the first outermost circuit pattern disposed on the uppermost side of the circuit pattern layers corresponding to the driving unit By increasing the thickness of the layer compared to other layers, it is possible to lower the overall degree of warpage of the circuit board.
  • FIG. 4 is a view showing a detailed configuration of the circuit board according to the first embodiment.
  • the circuit board may include an insulating layer, a circuit pattern layer, and a protective layer corresponding to FIG. 3 .
  • the circuit board includes a first substrate layer including a first insulating layer 210 , a first circuit pattern layer 212 , and a second circuit pattern layer 214 .
  • the circuit board includes a second insulating layer 220 , a third circuit pattern layer 222 , a third insulating layer 230 , and a fourth circuit pattern layer 232 disposed on the first substrate layer. It may include a substrate layer. Such a second substrate layer may correspond to the driver in the antenna substrate.
  • the driving unit may function to drive the antenna unit corresponding to the third substrate layer.
  • the circuit board is a third substrate including a fourth insulating layer 240 , a fifth circuit pattern layer 242 , a fifth insulating layer 250 , and a sixth insulating layer 252 under the first substrate layer. layers may be included.
  • the third substrate layer may constitute an antenna unit in the antenna substrate.
  • the circuit pattern layers constituting the third substrate layer may mean an antenna pattern layer driven by the driver.
  • circuit board may include vias disposed within each insulating layer.
  • a first via V1 may be disposed in the first insulating layer 210 .
  • the first via V1 may electrically connect between the first circuit pattern layer 212 and the second circuit pattern layer 214 .
  • a first via V2 may be disposed in the second insulating layer 220 .
  • the second via V2 may electrically connect between the first circuit pattern layer 212 and the third circuit pattern layer 222 .
  • a third via V3 may be disposed in the third insulating layer 230 .
  • the third via V3 may electrically connect between the third circuit pattern layer 222 and the fourth circuit pattern layer 232 .
  • a fourth via V4 may be disposed in the fourth insulating layer 240 .
  • the fourth via V4 may electrically connect between the second circuit pattern layer 214 and the fifth circuit pattern layer 242 .
  • a fifth via V5 may be disposed in the fifth insulating layer 250 .
  • the fifth via V5 may electrically connect between the fifth circuit pattern layer 242 and the sixth circuit pattern layer 252 .
  • the first to fifth vias V1 , V2 , V3 , V4 , and V5 may be formed by filling an inside of a via hole passing through each insulating layer with a metal material.
  • the via hole may be formed by a laser processing method. That is, the via hole may be formed by a via hole processing apparatus using a CO 2 laser method.
  • first vias to fifth vias V1, V2, V3, V4, and V5 form the inside of the via hole with copper (Cu), silver (Ag), tin (Sn), gold (Au), and nickel (Ni).
  • it may be formed by filling any one metal material selected from palladium (Pd).
  • the filling of the metal material may use any one or a combination of electroless plating, electrolytic plating, screen printing, sputtering, evaporation, inkjetting and dispensing. there is.
  • FIG. 5 is a view showing a modified example of the circuit board of FIG.
  • the circuit board has a difference in the thickness of the second outermost circuit pattern layer compared to the circuit board of FIG. 3 .
  • the thickness of the first outermost circuit pattern layer is defined as the third circuit pattern layer 122 (eg, the first inner circuit pattern layer) and the fifth circuit pattern layer 142 (eg, the thickness of the first inner circuit pattern layer).
  • the second inner circuit pattern layer) and the second outermost circuit pattern layer were thicker than the thickness of the circuit pattern layer, thereby minimizing the occurrence of warpage of the circuit board.
  • the thickness of the first outermost circuit pattern layer is increased and the thickness of the second outermost circuit pattern layer is increased correspondingly, the occurrence of warpage of the circuit board can be further improved.
  • Table 4 shows the degree of warpage according to the change in thickness of the first outermost circuit pattern layer and the second outermost circuit pattern layer according to FIG. 5 .
  • the curvature improvement effect in the first condition that the thickness of the second outermost circuit pattern layer increases while the thickness of the first outermost circuit pattern layer increases is the first outermost circuit pattern layer. It can be seen that it is superior to the effect of improving the warpage under the second condition in which the thickness of the second outermost circuit pattern layer is decreased as the thickness of is increased.
  • the thickness of the first outermost circuit pattern layer is set to have an eighth thickness (T8), and correspondingly, the thickness of the second outermost circuit pattern layer also has a corresponding eighth thickness (T8). let it have
  • the thickness of the first outermost circuit pattern layer is thicker than the thickness of the first inner circuit pattern layer.
  • the thickness of the second outermost circuit pattern layer is also thicker than the thickness of the second inner circuit pattern layer.
  • the thickness of the first outermost circuit pattern layer is set to have a value between 16 ⁇ m and 20 ⁇ m.
  • the thickness of the second outermost circuit pattern layer is set to have a value of 16 ⁇ m to 20 ⁇ m.
  • the best warpage improvement effect may appear, and within the above range, the first outermost circuit pattern layer
  • the thickness of the pattern layer is made thicker than the thickness of the second outermost circuit pattern layer.
  • FIG. 6 is a diagram schematically showing a layer structure of a circuit board according to a second embodiment.
  • the circuit board may have a stacked structure of 15 layers based on the number of insulating layers.
  • the circuit board may have a stacked structure of 16 layers based on the number of circuit pattern layers.
  • the circuit board may include a first substrate layer, a second substrate layer, and a third substrate layer.
  • the first substrate layer may include an insulating layer 310 and a circuit pattern layer 340 .
  • the circuit pattern layer 340 may include a first circuit pattern layer 341 disposed on an upper surface of the insulating layer 310 and a second circuit pattern layer 342 disposed on a lower surface of the insulating layer 320 .
  • the second substrate layer may be disposed over the first substrate layer.
  • the second substrate layer may correspond to the first region in which the driver is disposed in the antenna substrate.
  • the second substrate layer may include an insulating layer 320 and a circuit pattern layer 350 .
  • the insulating layer 320 of the second substrate layer may include a first inner insulating layer 320A and a first outermost insulating layer 320B.
  • the first inner insulating layer 320A includes the 1-1 inner insulating layer 321, the 1-2 inner insulating layer 322, the 1-3 inner insulating layer 323, and the 1-4 inner layer. It may include an insulating layer 324 , a 1-5 th inner insulating layer 325 , and a 1-6 th inner insulating layer 326 .
  • the first outermost insulating layer 320B may be disposed on the 1-6th inner insulating layer 326 disposed on the uppermost side of the first inner insulating layer 320A.
  • the circuit pattern layer 350 of the second substrate layer may include a first inner circuit pattern layer 350A and a first outermost circuit pattern layer 350B.
  • the first inner circuit pattern layer 350A includes the 1-1 inner circuit pattern layer 351 , the 1-2 inner circuit pattern layer 352 , the 1-3 inner circuit pattern layer 353 , and the second inner circuit pattern layer 351 . It may include a 1-4 inner circuit pattern layer 354 , a 1-5th inner circuit pattern layer 355 , and a 1-6th inner circuit pattern layer 356 .
  • the third substrate layer may be disposed below the first substrate layer.
  • the third substrate layer may be a second region of the antenna substrate in which the antenna unit corresponding to the antenna pattern layer is disposed.
  • the third substrate layer may include an insulating layer 330 and a circuit pattern layer 360 .
  • the insulating layer 330 of the third substrate layer may include a second inner insulating layer 330A and a second outermost insulating layer 330B.
  • the second inner insulating layer 330A includes a 2-1 inner insulating layer 331 , a 2-2 inner insulating layer 332 , a 2-3 inner insulating layer 333 , and a 2-4 inner layer insulating layer 331 . It may include an insulating layer 334 , a 2-5th inner insulating layer 335 , and a 2-6th inner insulating layer 336 .
  • the second outermost insulating layer 330B may be disposed under the 2-6th inner insulating layer 336 disposed on the lowermost side among the second inner insulating layers 330A.
  • circuit pattern layer 360 of the third substrate layer may include a second inner circuit pattern layer 360A and a second outermost circuit pattern layer 360B.
  • the second inner circuit pattern layer 360A includes a 2-1 inner circuit pattern layer 361 , a 2-2 inner circuit pattern layer 362 , a 2-3 inner circuit pattern layer 363 , and a second inner circuit pattern layer 363 , It may include a 2-4 inner circuit pattern layer 364 , a 2-5th inner circuit pattern layer 365 , and a 2-6th inner circuit pattern layer 366 .
  • the second outermost circuit pattern layer 360B may be disposed under the second outermost insulating layer 330B.
  • the circuit board may include a first passivation layer 370 disposed on the second substrate layer and a second passivation layer 380 disposed under the third substrate layer.
  • the thickness, copper foil rate, and coefficient of thermal expansion (CTE) of each layer may be as shown in Table 5 below.
  • first protective layer 15 80 first outermost layer circuit pattern layer A 61 first outermost layer insulating layer 20 2 1.55 1-6 inner layer circuit pattern layer 15 76 1-6 inner layer insulating layer 20 2 1.55 1-5 inner layer circuit pattern layer 15 78 1-5 inner layer insulating layer 20 One 1.55 1-4 inner layer circuit pattern layer 20 76 1-4 inner layer insulating layer 20 One 1.55 1-3 inner layer circuit pattern layer 15 85 1-3 inner layer insulating layer 70 8 1.41 1-2 inner layer circuit pattern layer 15 75 1-2 inner layer insulating layer 70 8 1.73 1-1 inner layer circuit pattern layer 15 86 1-1 inner layer insulating layer 70 6 1.41 first circuit pattern layer 25 76 first insulating layer 100 4 second circuit pattern layer 25 72 2-1 inner layer insulating layer 70 2 1.73 2-1 inner layer circuit pattern layer 15 35 2-2 inner layer insulating layer 100 2 1.57 2-2 inner layer circuit pattern layer 15 36 2-3 inner layer insulating layer 100 2 1.57 2-3 inner layer circuit pattern
  • the second substrate layer and the third substrate layer may have an asymmetric structure with respect to the first substrate layer.
  • the asymmetric structure may include at least one of a thickness of an insulating layer constituting the second substrate layer and the third substrate layer, a coefficient of thermal expansion of the insulating layer, and a copper foil rate of the circuit pattern layer.
  • the average value of the thicknesses of the plurality of insulating layers (the first inner insulating layer and the first outermost insulating layer) constituting the second substrate layer is the plurality of insulating layers (the second inner insulating layer) constituting the third substrate layer. layer and the second outermost insulating layer) may be smaller than the average value of the thicknesses.
  • the plurality of insulating layers constituting the third substrate layer constitute the antenna unit, and the antenna unit may have a dielectric constant greater than or equal to a certain level to enable resonance in a specific resonant frequency band.
  • the average dielectric constant of the plurality of insulating layers constituting the second substrate layer may be smaller than the average value of the dielectric constants of the plurality of insulating layers constituting the third substrate layer.
  • the average value of the copper foil ratios of the plurality of circuit pattern layers (the first inner circuit pattern layer and the first outermost circuit pattern layer) constituting the second substrate layer is equal to the average value of the copper foil ratios of the plurality of circuit pattern layers constituting the third substrate layer (the first circuit pattern layer). 2
  • the inner circuit pattern layer and the second outermost circuit pattern layer) may be larger than the average value of the copper foil ratio.
  • the average value of the coefficient of thermal expansion of the plurality of insulating layers (the first inner insulating layer and the first outermost insulating layer) constituting the second substrate layer is determined by the average value of the thermal expansion coefficients of the plurality of insulating layers (the second inner insulating layer) constituting the third substrate layer. layer and the second outermost insulating layer) may be smaller than the average value of the coefficients of thermal expansion.
  • the thickness of the outermost circuit pattern layer was formed to be the same as that of the other circuit pattern layers (eg, the first inner circuit pattern layer or the second inner circuit pattern layer).
  • the thickness of the outermost circuit pattern layer 350B is formed to be thicker than that of other circuit pattern layers (eg, the first inner circuit pattern layer or the second inner circuit pattern layer). Accordingly, in the embodiment, the overall degree of warpage of the circuit board can be improved, and thus reliability can be improved.
  • Such a circuit board may be manufactured by the following manufacturing method.
  • a process of forming the first substrate layer may be performed.
  • a process of forming a second substrate layer and a third substrate layer on both sides of the first substrate layer may be performed, respectively.
  • the forming process of the second substrate layer and the third substrate layer may include forming a thickness of the outermost circuit pattern layer of the second substrate to be thicker than that of other circuit pattern layers.
  • the process of forming a first protective layer on the second substrate layer and forming a second protective layer under the third substrate layer may be performed. there is.
  • the circuit board in the first embodiment as described above may include a first substrate layer, a second substrate layer, and a third substrate layer.
  • the second substrate layer may be a region corresponding to the driver connected to the transmitting element and the receiving element in the antenna substrate.
  • the third substrate layer may be a region corresponding to the antenna unit for signal transmission and signal reception.
  • the second substrate layer in the embodiment may include a first inner circuit pattern layer and a first outermost circuit pattern layer.
  • the third substrate layer may include a second inner circuit pattern layer and a second outermost circuit pattern layer.
  • the thickness of the first outermost circuit pattern layer in the embodiment may be greater than that of the first inner circuit pattern layer and the second inner circuit pattern layer.
  • a plurality of first inner circuit pattern layers may be included, and an average value of their thicknesses may be smaller than a thickness of the first outermost circuit pattern layer.
  • the second inner circuit pattern layer may include a plurality of layers, and the average value of their thicknesses may be smaller than the thickness of the second outermost circuit pattern layer.
  • the thickness of the first outermost circuit pattern layer may be greater than the thickness of the second outermost circuit pattern layer. Accordingly, in the embodiment, the overall degree of warpage of the circuit board may be reduced, and thus reliability may be improved.
  • the thickness of the first outermost circuit pattern layer was increased compared to the thickness of the other circuit pattern layers to improve the overall bending characteristics of the circuit board.
  • the thicknesses of the first and second protective layers are changed to improve the bending characteristics.
  • FIG. 7 is a diagram schematically showing a layer structure of a circuit board according to a third embodiment.
  • the overall layer structure of the circuit board of the third embodiment may correspond to the layer structure of the circuit board of FIG. 3 .
  • the circuit board of the third embodiment may include a first substrate layer, a second substrate layer, and a third substrate layer.
  • the circuit board according to the third embodiment may include a first passivation layer 460 and a second passivation layer 470 .
  • the first substrate layer may include a first insulating layer 410 , a first circuit pattern layer 412 , and a second circuit pattern layer 414 .
  • the second substrate layer includes a second insulating layer 420 , a third circuit pattern layer 422 , a third insulating layer 430 serving as the first outermost insulating layer, and a fourth insulating layer serving as the first outermost circuit pattern layer.
  • a circuit pattern layer 432 may be included.
  • the third substrate layer includes a fourth insulating layer 440 , a fifth circuit pattern layer 442 , a fifth insulating layer 450 that is a second outermost insulating layer, and a sixth circuit that is a second outermost circuit pattern layer.
  • a patterned layer 452 may be included.
  • the overall thickness of each layer in the third embodiment may correspond to the thickness of each layer of the circuit board according to the first embodiment described with reference to FIG. 3 .
  • the thickness of the first outermost circuit pattern layer and the thickness of the first protective layer 460 are the thickness of the first outermost circuit pattern layer of the circuit board in the first embodiment. and a thickness of the first passivation layer.
  • the thickness T7 of the first outermost circuit pattern layer may correspond to the thickness T7 of the second outermost circuit pattern layer differently from the circuit board of the first embodiment.
  • the thickness of the first outermost circuit pattern layer may correspond to the thickness of the inner circuit pattern layer.
  • the first protective layer and the second protective layer in the circuit board of the comparative example have the same thickness.
  • the overall bending characteristic of the circuit board is improved through only a change in the thickness of the protective layers substantially disposed on the outermost side of the circuit board.
  • the degree of warpage according to a change in the thickness of the second passivation layer 470 is shown in Table 6 below.
  • the thickness of the general protective layer should have a value between 10 ⁇ m and 20 ⁇ m.
  • Table 6 shows the degree of warpage according to the change in the thickness of the second protective layer 470 in a state where the thickness of the first protective layer 460 is fixed to 15 ⁇ m.
  • Thickness of the second passivation layer 470 degree of warpage 10 ⁇ m 0.35241mm 12 ⁇ m 0.37547mm 14 ⁇ m 0.38942mm 16 ⁇ m 0.4095mm 18 ⁇ m 0.4154mm 20 ⁇ m 0.4352mm
  • the degree of occurrence of warpage when the thickness of the first passivation layer 460 is changed was checked. That is, in a state in which the thickness of the second passivation layer 470 is fixed, the degree of warpage according to a change in the thickness of the first passivation layer 460 is shown in Table 7 below. Table 7 shows the degree of warpage according to the change in the thickness of the first passivation layer 460 in a state where the thickness of the second passivation layer 470 is fixed to 15 ⁇ m.
  • Thickness of the first passivation layer 460 degree of warpage 10 ⁇ m 0.4924mm 12 ⁇ m 0.4752mm 14 ⁇ m 0.4254mm 16 ⁇ m 0.3652mm 18 ⁇ m 0.2592mm 20 ⁇ m 0.2339mm
  • the thickness of the first protective layer 460 is increased to minimize the degree of warpage of the circuit board.
  • the thickness of the second passivation layer 470 is decreased while increasing the thickness of the first passivation layer 460 within a preset thickness range, the degree of warpage of the circuit board is minimized. was able to confirm that
  • the thickness of the first passivation layer 460 is greater than the thickness of the second passivation layer 470 , there is a gap between the thickness of the first passivation layer 460 and the thickness of the second passivation layer 470 . As the difference increased, it was confirmed that the degree of warpage occurrence decreased.
  • the thickness of the first passivation layer 460 is greater than the thickness of the second passivation layer 470 to reduce the degree of warpage of the circuit board.
  • the first passivation layer 460 of the embodiment may have a tenth thickness T10.
  • the tenth thickness T10 may have a value between 16 ⁇ m and 20 ⁇ m.
  • the second passivation layer 470 may have a ninth thickness T9.
  • the ninth thickness T9 may be smaller than the tenth thickness T10.
  • the ninth thickness T9 may have a value between 10 ⁇ m and 15 ⁇ m.
  • the tenth thickness T10 of the first passivation layer 460 has a value between 130% and 200% of the ninth thickness T9 of the second passivation layer 470 .
  • the tenth thickness T10 is less than 130% of the ninth thickness T9, the reduction level of the degree of warpage may be insignificant.
  • the overall thickness of the circuit board may increase according to an increase in the thickness of the first passivation layer 460 .
  • the thickness of the first protective layer 460 disposed on the driving unit is the thickness of the antenna unit.
  • FIG. 8 is a diagram illustrating a layer structure of a circuit board according to a fourth embodiment
  • FIG. 9 is a diagram illustrating a layer structure of a circuit board according to a fifth embodiment.
  • the fourth embodiment may be a combination of the characteristics of the circuit board of the first embodiment shown in FIG. 3 and the characteristics of the circuit board of the third embodiment shown in FIG. 7 .
  • the fifth embodiment may combine the features of the circuit board of the modified example of the first embodiment shown in FIG. 5 and the features of the circuit board of the third embodiment shown in FIG. 7 .
  • the thickness of the fourth circuit pattern layer 432A and/or the sixth circuit pattern layer 452A is compared to the third embodiment of FIG. 7 . is different
  • the fourth circuit pattern layer 432A may be a first outermost circuit pattern layer
  • the sixth circuit pattern layer 452A may be a second outermost circuit pattern layer.
  • first outermost layer circuit pattern layer Thickness ( ⁇ m) second outermost layer circuit pattern layer Thickness ( ⁇ m) of the first protective layer Thickness ( ⁇ m) of the second protective layer Thickness ( ⁇ m) warpage (mm) 14 16 15 15 0.4095 20 10 0.2339 20 15 10 0.2438 20 15 0.3590 20 16 15 10 0.2198 20 15 0.3388 20 15 15 0.3701 20 10 0.1951
  • the thickness of the first protective layer 460 is greater than the thickness of the second protective layer 470 to primarily improve the occurrence of warpage of the circuit board.
  • the thickness of the first protective layer 460 and the thickness of the second protective layer 470 By changing the thickness of the second outermost circuit pattern layer, it is possible to further improve the degree of warpage according to this.
  • the thickness of the second outermost circuit pattern layer increases together with the thickness of the first outermost circuit pattern layer in a state in which the thickness of the first protective layer 460 and the second protective layer 470 is changed, Accordingly, it was confirmed that the bending characteristics of the circuit board were further improved.
  • the thickness of the first passivation layer and the thickness of the second passivation layer are the thickness of the first passivation layer of the third embodiment shown in FIG. 7 . and the thickness of the second protective layer.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

실시 예에 따른 회로 기판은 제1 기판층; 상기 제1 기판층 위에 배치되는 제2 기판층; 및 상기 제1 기판층 아래에 배치되는 제3 기판층을 포함하고, 상기 제2 기판층은, 상기 제1 기판층 위에 배치되는 제1 내층 회로 패턴층과, 상기 제1 내층 회로 패턴층 위에 배치되는 제1 최외층 회로 패턴층을 포함하고, 상기 제3 기판층은, 상기 제1 기판층 아래에 배치되는 제2 내층 회로 패턴층과, 상기 제2 내층 회로 패턴층 아래에 배치되는 제2 최외층 회로 패턴층을 포함하고, 상기 제1 최외층 회로 패턴층의 두께는, 상기 제1 내층 회로 패턴층 및 상기 제2 내층 회로 패턴층의 각각의 두께보다 크다.

Description

회로 기판
실시 예는 회로기판에 관한 것으로, 특히 회로기판의 휨(warpage) 특성을 향상시킬 수 있는 회로기판에 관한 것이다.
회로기판(Printed Circuit Board; PCB)은 소정의 전자부품을 전기적으로 연결하거나 또는 기계적으로 고정해주는 회로기판으로서, 페놀 수지 또는 에폭시 수지 등의 절연층과 절연층에 부착되어 소정의 배선패턴이 형성되는 동박층으로 구성되어 있다.
이러한, 회로기판은 층수에 따라 절연층의 한쪽 면에만 배선이 형성된 단면 회로기판, 절연층의 양면에 배선이 형성된 양면 회로기판 및 다층으로 배선이 형성된 다층 회로기판으로 크게 분류된다.
이러한 회로기판의 제조 과정에서, 회로기판이 열처리 되는 공정을 거치면서 휨(warpage)이 발생할 수 있다. 전자제품의 소형, 박형화에 따라 회로기판도 박판화 되고 있고, 박판화가 진행될수록 휨에 따른 불량률이 문제가 될 수 있다. 휨 발생 원인은 절연재와 금속 회로 간의 열팽창계수(CTE) 차이, 탄성계수의 차이 등 다양하다.
또한, 최근에는 기판 패키지 제조 시에 공정상의 생산성 향상시키기 위해 다수 개의 회로기판의 유닛들이 하나로 형성된 스트립 구조로 제조되고, 이를 통상 회로기판 스트립이라 한다.
이때, 상기 회로기판 스트립은 중앙 영역에 회로기판 유닛들이 배치되고, 외곽 영역에는 스트립 검사 공정이나 어셈블리 공정의 자동화를 위한 정렬 홀이 형성되어 있다.
이때, 상기와 같은 회로기판 스트립의 제조시의 스트립 휨 현상이 발생하게 되면, 스트립 검사 공정 및 어셈블리 공정 등의 자동화 공정 진행이 불가한 상태가 발생하는 문제점이 있다.
실시 예에서는 회로기판의 휨(warpage) 발생을 최소화하여 신뢰성을 개선할 수 있는 회로기판 및 이의 제조 방법을 제공하고자 한다.
또한, 실시 예에서는 회로기판의 회로 패턴층 및 보호층 중 적어도 하나의 층의 두께 조절을 통해 회로 기판의 전체적인 휨 특성을 향상시킬 수 있는 회로 기판을 제공하고자 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 제1 기판층; 상기 제1 기판층 위에 배치되는 제2 기판층; 및 상기 제1 기판층 아래에 배치되는 제3 기판층을 포함하고, 상기 제2 기판층은, 상기 제1 기판층 위에 배치되는 제1 내층 회로 패턴층과, 상기 제1 내층 회로 패턴층 위에 배치되는 제1 최외층 회로 패턴층을 포함하고, 상기 제3 기판층은, 상기 제1 기판층 아래에 배치되는 제2 내층 회로 패턴층과, 상기 제2 내층 회로 패턴층 아래에 배치되는 제2 최외층 회로 패턴층을 포함하고, 상기 제1 최외층 회로 패턴층의 두께는, 상기 제1 내층 회로 패턴층 및 상기 제2 내층 회로 패턴층의 각각의 두께보다 크다.
또한, 상기 제1 최외층 회로 패턴층의 두께는, 상기 제2 최외층 회로 패턴층의 두께보다 크다.
또한, 상기 제2 최외층 회로 패턴층의 두께는, 상기 제1 내층 회로 패턴층 및 상기 제2 내층 회로 패턴층의 각각의 두께보다 크다.
또한, 상기 제1 내층 회로 패턴층은 두께 방향으로 상호 이격되며 복수 개 포함되고, 상기 제1 최외층 회로 패턴층의 두께는, 상기 복수의 제1 내층 회로 패턴층의 두께의 평균값보다 크다.
또한, 상기 제1 내층 회로 패턴층의 평면적과 상기 제1 최외층 회로 패턴층의 평면적의 평균값은, 상기 제2 내층 회로 패턴층의 평면적과 상기 제2 최외층 회로 패턴층의 평면적보다 크다.
또한, 상기 제2 기판층은, 제1 내층 절연층 및 제1 최외층 절연층을 포함하고, 상기 제3 기판층은, 제2 내층 절연층 및 제2 최외층 절연층을 포함하고, 상기 제1 내층 회로 패턴층은 상기 제1 내층 절연층 위에 배치되고, 상기 제1 최외층 회로 패턴층은 상기 제1 최외층 절연층 위에 배치되고, 상기 제2 내층 회로 패턴층은 상기 제2 내층 절연층 아래에 배치되고, 상기 제2 최외층 회로 패턴층은 상기 제2 최외층 절연층 아래에 배치된다.
또한, 상기 제1 내층 절연층의 두께 및 제1 최외층 절연층의 두께의 평균값은, 상기 제2 내층 절연층의 두께 및 제2 최외층 절연층의 두께의 평균값보다 작다.
또한, 상기 제1 내층 절연층의 열팽창계수 및 제1 최외층 절연층의 열팽창계수의 평균값은, 상기 제2 내층 절연층의 열팽창계수 및 제2 최외층 절연층의 열팽창계수의 평균값보다 작다.
또한, 상기 제1 내층 절연층의 유전율 및 제1 최외층 절연층의 유전율의 평균값은, 상기 제2 내층 절연층의 유전율 및 제2 최외층 절연층의 유전율의 평균값보다 작다.
또한, 상기 제1 최외층 절연층 위에 배치되는 제1 보호층; 및 상기 제2 최외층 절연층 아래에 배치되는 제2 보호층을 포함하고, 상기 제1 보호층의 두께는, 상기 제2 보호층의 두께보다 크다.
또한, 상기 제1 보호층의 두께는 상기 제2 보호층의 두께의 130% 내지 200% 사이의 범위를 가진다.
또한, 상기 제1 보호층의 두께는 16㎛ 내지 20㎛ 범위를 만족하고, 상기 제1 보호층의 두께는 10㎛ 내지 15㎛ 범위를 만족한다.
또한, 상기 제1 최외층 회로 패턴층의 두께는 16㎛ 내지 20㎛의 범위를 만족한다.
한편, 실시 예에 따른 회로 기판은 제1 영역 및 상기 제1 영역 아래의 제2 영역을 포함하는 안테나 기판이고,
상기 안테나 기판의 제1 영역은, 상기 제2 영역을 구성하는 안테나부를 구동하는 구동부이고,
상기 안테나 기판의 제2 영역은 상기 구동부에 의해 동작하고, 송신 신호를 외부로 송신하거나, 외부로부터 송신되는 신호를 수신하고,
상기 제1 영역은, 제1 내층 회로 패턴층 및 제1 최외층 회로 패턴층을 포함하는 제1 회로 패턴층을 포함하고,
상기 제2 영역은 두께 방향으로 상호 이격되는 복수의 제2 회로 패턴층을 포함하고,
상기 제1 최외층 회로 패턴층의 두께는, 상기 제1 내층 회로 패턴층의 두께보다 크다.
또한, 상기 제1 내층 회로 패턴층은 두께 방향으로 상호 이격되는 복수 개를 포함하고, 상기 제1 최외층 회로 패턴층의 두께는 상기 복수의 제1 내층 회로 패턴층의 각각의 두께의 평균값보다 크다.
한편, 실시 예에 따른 회로 기판은 제1 영역 및 상기 제1 영역 아래의 제2 영역을 포함하는 안테나 기판이고, 상기 안테나 기판의 제1 영역은, 상기 제2 영역이 구성하는 안테나부를 구동하는 구동부이고, 상기 안테나 기판의 제2 영역은 상기 구동부의 구동에 의해 동작하고, 송신 신호를 외부로 송신하거나, 외부로부터 송신되는 신호를 수신하고, 상기 제1 영역은, 제1 보호층을 포함하고, 상기 제2 영역은 제2 보호층을 포함하며, 상기 제1 보호층의 두께는 상기 제2 보호층의 두께보다 크다.
실시 예에서의 회로기판은 안테나 기판일 수 있다. 상기 회로기판은 제1 기판층, 제2 기판층 및 제3 기판층을 포함할 수 있다. 상기 제2 기판층은 안테나 기판에서, 송신 소자 및 수신 소자와 연결되는 구동부에 대응하는 영역일 수 있다. 그리고, 제3 기판층은 신호 송신 및 신호 수신을 위한 안테나 패턴층에 대응하는 안테나부에 대응하는 영역일 수 있다.
이때, 실시 예에서의 제2 기판층은 제1 내층 회로 패턴층과 제1 최외층 회로 패턴층을 포함할 수 있다. 그리고, 제3 기판층은 제2 내층 회로 패턴층과 제2 최외층 회로 패턴층을 포함할 수 있다. 여기에서, 실시 예에서의 제1 최외층 회로 패턴층의 두께는 제1 내층 회로 패턴층 및 제2 내층 회로 패턴층보다 클 수 있다. 구체적으로, 제1 내층 회로 패턴층은 복수 개 포함할 수 있고, 이들의 두께의 평균값은 제1 최외층 회로 패턴층의 두께보다 작을 수 있다. 또한, 제2 내층 회로 패턴층은 복수 개 포함할 수 있고, 이들의 두께의 평균값은 제2 최외층 회로 패턴층의 두께보다 작을 수 있다. 나아가, 실시 예에서의 제1 최외층 회로 패턴층의 두께는 제2 최외층 회로 패턴층의 두께보다 클 수 있다.
이와 같은 실시 예에서는 상기 제1 최외층 회로 패턴층의 두께를 상기 제2 최외층 회로 패턴층의 두께보다 두껍게 하여 회로 기판의 전체적인 휨 특성을 향상시킬 수 있다. 나아가, 실시 예에서는 상기 제2 최외층 회로 패턴층의 두께가 다른 내층 회로 패턴층의 두께보다 크게 하여, 상기 회로 기판의 휨 특성을 더욱 향상시킬 수 있다.
한편, 실시 예에서의 회로 기판은 제2 기판층 상에 배치되는 제1 보호층과, 제3 기판층 아래에 배치되는 제2 보호층을 포함한다. 이때, 실시 예에서는 상기 제1 최외층 회로 패턴층의 두께와 제2 최외층 회로 패턴층의 두께를 변화시키는 것 대신에, 제1 보호층과 제2 보호층의 두께를 변화시켜 회로 기판의 전체적인 휨 특성을 향상시키도록 한다.
예를 들어, 상기 제1 보호층의 두께는 상기 제2 보호층의 두께의 130% 내지 200% 사이의 범위를 가질 수 있다. 예를 들어, 실시 예에서는 제2 보호층의 두께를 고정한 상태에서 제1 보호층의 두께를 증가시킬 수 있다. 예를 들어, 실시 예에서는 제1 보호층의 두께를 증가시키면서, 제2 보호층의 두께를 감소시킨다. 그리고, 실시 예에서는 상기 제1 보호층과 제2 보호층의 두께 변화를 통해 회로기판의 전체적인 휨 발생 정도를 획기적으로 줄일 수 있으며, 이에 따른 신뢰성을 향상시킬 수 있다.
나아가, 실시 예에서는 상기 제1 최외층 회로 패턴층 및 제2 최외층 회로 패턴층의 두께 변화와 함께, 상기 제1 보호층 및 제2 보호층의 두께 변화를 함께 진행하여, 이에 따른 회로 기판의 휨 특성을 최상의 상태로 유지할 수 있다. 이를 통해 실시 예에서는 회로 기판의 제조 공정에서 평탄도를 유지할 수 있으며, 이에 따른 회로 기판의 물리적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다.
도 1은 비교 예에 따른 회로기판을 나타낸 도면이다.
도 2는 실시 예에 따른 회로기판 판넬을 개략적으로 나타낸 도면이다.
도 3은 제1 실시 예에 따른 회로기판의 층 구조를 개략적으로 나타낸 도면이다.
도 4는 제1 실시 예에 따른 회로기판의 구체적인 구성을 나타낸 도면이다.
도 5는 도 3의 회로기판의 변형 예를 나타낸 도면이다.
도 6은 제2 실시 예에 따른 회로기판의 층 구조를 개략적으로 나타낸 도면이다.
도 7은 제3 실시 예에 따른 회로기판의 층 구조를 개략적으로 나타낸 도면이다.
도 8은 는 제4 실시 예에 따른 회로기판의 층 구조를 나타낸 도면이다.
도 9는 제5 실시 예에 따른 회로 기판의 층 구조를 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
<비교 예>
도 1은 비교 예에 따른 회로기판을 나타낸 도면이다. 이때, 도 1은 하나의 유닛을 포함하는 회로기판일 수 있으며, 복수의 유닛을 포함하는 회로기판 스트립 중 일부 영역일 수 있다.
도 1의 (a)를 참조하면, 비교 예에 따른 회로기판은 제1 기판층(10), 제2 기판층(20), 제3 기판층(30)을 포함한다.
비교 예에 따른 회로기판은 제1 기판층(10)을 사이에 두고, 이의 상측 및 하측에 각각 제2 기판층(20) 및 제3 기판층(30)이 배치된 구조를 가진다.
이때, 비교 예에 따른 회로기판은 회로패턴층을 기준으로 3층 구조를 가질 수 있다. 이에 따라, 제1 기판층(10)은 제1 회로 패턴층을 포함한다.
또한, 제2 기판층(20)은 상기 제1 기판층(10)의 상측에 배치된 제1 절연층(21), 제2 회로 패턴층(22) 및 제1 보호층(23)을 포함한다.
또한, 제3 기판층(30)은 제1 기판층(10)의 하측에 배치된 제2 절연층(31), 제3 회로 패턴층(32) 및 제2 보호층(33)을 포함한다.
이때, 비교 예에서는 상기 제2 기판층(20) 및 제3 기판층(30)이 가지는 열팽창 계수를 고려하지 않은 상태에서, 상기 제2 기판층(20) 및 상기 제3 기판층(30)을 구성하는 각각의 절연층, 회로 패턴층 및 보호층을 적층하고 있다.
여기에서, 상기 제1 기판층(10)을 중심으로 상기 제2 기판층(20) 및 상기 제3 기판층(30)이 상호 대칭 구조를 가지는 경우, 상기 제2 기판층(20)이 가지는 제1 열팽창 계수(CTE1')와 제3 기판층(30)이 가지는 제2 열팽창 계수(CTE2')는 서로 동일할 수 있다.
그러나, 제2 기판층(20)과 제3 기판층(30)은 제1 기판층(10)을 중심으로 대칭 구조를 가지지 않는다.
즉, 제2 기판층(20)의 제2 회로 패턴층(22)과 제3 기판층(30)의 제3 회로 패 턴층(32)의 디자인은 서로 다르다. 이에 의해, 회로 기판 내에서, 상기 제2 회로 패턴층(22)이 차지하는 체적(volume)은 상기 제3 회로 패턴층(32)이 차지하는 체적이 서로 다르다. 그리고, 상기 제2 회로 패턴층(22) 및 제3 회로 패턴층(32)의 체적이 서로 다름에 따라 상기 제1 절연층(21)의 체적 및 제2 절연층(31)의 체적도 서로 다를 수 있다. 나아가, 상기 제2 회로 패턴층(22) 및 제3 회로 패턴층(32)의 체적이 서로 다름에 따라, 상기 제2 회로 패턴층(22) 상에 배치되는 제1 보호층(23)의 체적은 및 제3 회로 패턴층(32) 상에 배치되는 제2 보호층(33)의 체적과 다를 수 있다.
예를 들어, 상기 제1 기판층(10)의 상부의 제1 절연층(21), 제2 회로 패턴층(22) 및 제1 보호층(23)을 포함하는 제2 기판층(20)은 제1 열팽창 계수(CTE1')를 가질 수 있다. 또한, 제1 기판층(10)의 하부의 제2 절연층(31), 제3 회로 패턴층(32) 및 제2 보호층(33)을 포함하는 제3 기판층(30)은 제1 열팽창 계수(CTE1')와는 다른 제2 열팽창 계수(CTE2')를 가질 수 있다.
다시 말해서, 비교 예에서는 상기 제2 기판층(20)을 구성하는 각 층의 체적과 제3 기판층(30)을 구성하는 각 층의 체적이 서로 다르고, 상기 체적의 차이에 의해 상기 제2 기판층(20)과 제3 기판층(30)은 서로 다른 열팽창 계수를 가진다. 그리고, 상기 제2 기판층(20)과 제3 기판층(30)이 서로 다른 열팽창 계수를 가짐에 따라 회로기판의 휨 특성이 저하되는 문제가 있다.
즉, 비교 예에서는 제2 기판층(20)과 제3 기판층(30)이 가지는 열팽창 계수의 차이를 고려하지 않은 상태에서 회로기판의 디자인 설계를 하고 있다. 이에 의해, 도 1의 (b)에 도시된 바와 같이, 비교 예에서의 회로기판은 일단부의 높이보다 타단부의 높이가 제1 높이(h1)만큼 높은 휨이 발생하게 된다.
구체적으로, 비교 예에서는 제2 기판층(20)과 제3 기판층(30) 사이의 열팽창 계수 차이에 의해 휨이 발생할 수 있다. 이때, 제2 기판층(20)이 가지는 제1 열팽창 계수(CTE1')는 제3 기판층(30)이 가지는 제2 열팽창 계수(CTE2')보다 클 수 있다. 이에 따라, 비교 예에서의 회로기판은 열팽창 계수가 높은 상부 방향으로의 휨이 발생할 수 있다.
이때, 회로기판의 휨 현상이 발생하게 되면, 회로기판의 제조 공정에서 신뢰성 문제가 발생하게 되며, 이에 따른 자동화 공정이 정상적으로 진행될 수 없다.
예를 들어, 회로기판에 휨이 발생하는 경우, 정확한 위치에 회로 패턴을 형헝하지 못하는 문제나, 정확한 위치에 관통 홀을 가공하지 못하는 문제가 발생할 수 있다. 나아가, 상기 회로 기판에 휨이 발생하는 경우, 회로 기판의 제조 공정 중 진공 흡착 공정 및 이송 공정에서의 오류가 발생할 수 있다.
한편, 종래에서는 상기와 같은 회로기판의 휨 문제를 해결하기 위해 다양한 해결 방안을 제시하였다. 이때, 종래에는 각 층의 재료 변경, 회로 패턴층의 디자인 변경, 회로 기판의 전체 층수 변경 등의 다양한 변수를 고려한 해결 방안을 제시하고 있다.
그러나, 회로 기판의 디자인은 통상적으로 고객이 정한 소재, 각 층의 치수 스펙, 오차 범위, 고객 지정 설계 도면 등에 의해 결정되며, 이에 따라 상기 다양한 변수 중에서 휨 개선을 위해 변경해야 할 항목들은 상대적으로 제한적이었다.
또한, 종래에서는 회로기판의 내측에 배치되는 절연층이나 회로 패턴층의 디자인을 변경하는 것으로 휨 발생 문제를 해결하고 있다. 그러나, 이러한 해결책은 회로기판의 제조 공정을 복잡하게 할 뿐 아니라, 제조 공정 시간을 증가시키는 요인으로 작용하며, 더 나아가 회로기판의 자동화 공정을 불가능하게 하는 문제로 작용할 수 있다.
실시 예에서는 회로기판의 제조 공정을 간소화하면서, 회로기판의 휨 특성을 향상(예를 들어, 휨 발생을 최소화)시킬 수 있는 방안을 제시하고자 한다.
<회로기판 판넬 >
도 2는 실시 예에 따른 회로기판 판넬을 개략적으로 나타낸 도면이다.
도 2를 참조하면, 회로 기판은 동박 적층판(CCL) 형태의 판넬(PNL) 단위로 제조될 수 있다.
상기 판넬(PNL)의 가로 방향의 폭은 415mm 내지 430mm의 범위를 가질 수 있다. 또한, 판넬(PNL)의 세로 방향의 폭은 510mm 내지 550mm의 범위를 가질 수 있다. 여기에서, 판넬(PNL)의 가로 방향의 폭은 단축 방향의 폭일 수 있고, 세로 방향의 폭은 장축 방향의 폭일 수 있다.
이때, 판넬(PNL)은 복수의 스트립(100)으로 구분될 수 있다. 복수의 스트립(100)은 판넬(PNL) 내에서 가로 방향 및 세로 방향으로 상호 이격될 수 있다. 예를 들어, 하나의 판넬(PNL)은 16개의 스트립(100)으로 구분될 수 있다. 즉, 하나의 판넬(PNL)은 가로 방향으로 2개의 스트립 영역으로 구분되고, 세로 방향으로 8개의 스트립 영역으로 구분될 수 있다.
이에 따라, 상기 판넬(PNL)은 복수의 스트립(100)이 배치되는 제1 영역 및 상기 제1 영역을 제외한 제2 영역을 포함할 수 있다. 제2 영역은 상기 제1 영역의 주변 영역 또는 외곽 영역일 수 있다.
또한, 복수의 스트립(100) 각각은 복수의 유닛(200)을 포함할 수 있다. 예를 들어, 하나의 스트립(100)은 약 1,275개의 유닛(200)을 포함할 수 있다. 이때, 각각의 유닛(200)은 가로축 방향의 폭이 3mm일 수 있고, 세로 방향의 폭이 2mm일 수 있다. 한편, 상기 각각의 유닛(200)은 하나의 회로기판을 구성할 수 있다. 다시 말해서, 하나의 판넬(PNL)은 16개의 스트립(100) 및 20,400개의 유닛(200)으로 구분될 수 있다.
한편, 하나의 유닛(200)은 복수의 회로 패턴층, 복수의 절연층 및 복수의 비아 홀(VH)을 포함할 수 있다. 예를 들어, 하나의 유닛(200)에는 80㎛의 상부 폭 및 60㎛의 하부 폭을 가지는 사다리꼴 형상의 복수의 비아 홀(VH)을 포함할 수 있다. 예를 들어, 하나의 유닛(200)은 150개 정도의 비아 홀(VH)을 포함한다. 그리고, 판넬(PNL)은 20,400개의 유닛(200)을 포함할 수 있다. 이에 따라, 하나의 판넬(PNL)은 3백만개 이상의 비아 홀(VH)을 포함한다. 또한, 최근의 회로 기판은 고집적도가 요구되고 있으며, 이에 따라 회로 패턴이 미세화되고, 비아 홀(VH)의 개수도 증가하고 있다.
한편, 판넬(PNL) 단위로 회로 기판을 제조하는 공정에서, 상기 판넬(PNL)에는 최소 3백만개 이상의 비아 홀(VH)을 형성하는 공정을 진행해야 한다. 이에 따라, 상기 비아 홀(VH)의 형성 공정에서, 상기 비아 홀(VH)의 위치 정확도를 높이기 위해서 상기 판넬(PNL) 또는 스트립(200)의 평탄도를 유지하는 것이 중요하다. 즉, 비아 홀 형성을 위한 레이저 가공 시에, 상기 판넬(PNL)에 열을 가하게 되며, 이에 따라 상기 판넬(PNL)의 표면 온도는 최대 700℃까지 상승하게 된다. 이때, 상기 판넬(PNL)에는 팽창 현상 및 수축 현상이 반복적으로 발생한다. 그리고, 상기 팽창 및 수축 현상에 의해 상기 판넬(PNL)에는 주름과 같은 휨이 발생한다. 이때, 상기 휨이 발생한 상태에서 비아 홀(VH)의 레이저 가공이 진행되는 경우, 비아 홀(VH)의 위치가 틀어지거나, 형상의 변화가 발생하게 된다. 이에 따라, 상기 비아 홀(VH)의 위치 틀어짐이나 변형을 최소화하기 위해서는 상기 판넬(PNL)의 휨을 최소화하여 평탄도를 유지시켜야 한다.
이에 따라, 실시 예에서는 회로기판을 구성하는 층들 중 적어도 하나의 층의 두께 변화를 통해, 회로 기판의 휨 특성, 나아가 회로 기판 스트립(100)의 휨 특성, 더 나아가 판넬(PNL)의 휨 특성을 향상시킬 수 있도록 한다. 이하에서는, 상기 두께 변화가 적용되는 층에 대해 구체적으로 설명하기로 한다. 상기 두께 변화가 진행되는 층은, 최외층 회로 패턴층 및 보호층 중 적어도 하나를 포함할 수 있다.
예를 들어, 실시 예에서는 복수의 최외층 회로 패턴층 중 적어도 하나의 최외층 회로 패턴층의 두께를 변화시켜 회로 기판의 휨 특성을 향상시킬 수 있다.
예를 들어, 실시 예에서는 복수의 보호층 중 적어도 하나의 보호층의 두께를 변화시켜 회로 기판의 휨 특성을 향상시킬 수 있다.
예를 들어, 실시 예에서는 복수의 최외층 회로 패턴층 중 적어도 하나의 최외층 회로 패턴층과, 복수의 보호층 중 적어도 하나의 보호층의 두께를 변화시켜 회로 기판의 휨 특성을 향상시킬 수 있다.
이하에서는 실시 예별 회로 기판의 구조에 대해 설명하기로 한다.
<제1 실시 예>
도 3은 제1 실시 예에 따른 회로기판의 층 구조를 개략적으로 나타낸 도면이다. 이때, 도 3은 하나의 유닛을 포함하는 회로기판일 수 있으며, 이와 다르게 복수의 유닛을 포함하는 회로기판의 스트립 중 일부 영역을 나타낸 것일 수 있다.
도 3을 참조하면, 회로기판은 복수의 층 구조를 가질 수 있다.
구체적으로, 회로기판은 제1 기판층, 제2 기판층 및 제3 기판층을 포함할 수 있다.
제1 기판층은 회로 기판의 내측에 배치된 층일 수 있다. 일 예로, 상기 제1 기판층은 회로 기판의 두께 방향으로 배치된 복수의 기판층 중 중앙에 배치된 기판층을 의미할 수 있다.
제1 기판층은 제1 절연층(110), 제1 회로 패턴층(112) 및 제2 회로 패턴층(114)을 포함할 수 있다.
제1 절연층(110)은 복수의 층 구조를 가지는 회로기판의 적층 구조에서, 중앙에 배치된 코어층을 의미할 수 있으나, 이에 한정되는 것은 아니다.
제1 절연층(110)은 프리프레그를 포함할 수 있으나, 이에 한정되는 것은 아니다. 다만, 제1 절연층(110)이 코어층인 경우, 상기 제1 절연층(110)은 수지 및 상기 수지 내에 분산 배치된 유리 섬유를 포함할 수 있다.
상기 제1 회로 패턴층(112)은 제1 절연층(110)의 상면에 배치되고, 제2 회로 패턴층(114)은 제1 절연층(110)의 하면에 배치된다. 상기 제1 회로 패턴층(112) 및 제2 회로 패턴층(114)은 전기적 신호를 전달하는 복수의 회로 패턴(또는 배선, 미도시)을 포함할 수 있다. 상기 제1 회로 패턴층(112) 및 제2 회로 패턴층(114)은 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 상기 제1 회로 패턴층(112) 및 제2 회로 패턴층(114)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 상기 제1 회로 패턴층(112) 및 제2 회로 패턴층(114)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴층(112) 및 제2 회로 패턴층(114)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로 패턴층(112) 및 제2 회로 패턴층(114)은 통상적인 회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
제2 기판층은 제1 기판층 위에 배치될 수 있다. 예를 들어, 상기 제2 기판층은 상기 제1 기판층의 상기 제1 회로 패턴층(112) 위에 배치될 수 있다. 상기 제2 기판층은 복수의 절연층 및 복수의 회로 패턴층을 포함할 수 있다.
예를 들어, 제2 기판층은 제2 절연층(120) 및 제3 절연층(130)을 포함할 수 있다. 예를 들어, 제2 기판층은 제2 절연층(120)의 상면에 배치된 제3 회로 패턴층(122)과, 제3 절연층(130)의 상면에 배치된 제4 회로 패턴층(132)을 포함할 수 있다.
상기 제2 절연층(120)은 상기 제1 절연층(110) 및 상기 제1 회로 패턴층(112) 위에 배치될 수 있다. 예를 들어, 상기 제2 절연층(120)은 상기 제1 회로 패턴층(112)을 덮으면서 상기 제1 절연층(110) 위에 배치될 수 있다.
그리고, 상기 제3 회로 패턴층(122)은 상기 제2 절연층(120) 위에 배치될 수 있다. 바람직하게, 상기 제3 회로 패턴층(122)은 상기 제2 절연층(120)의 상면 위에 돌출될 수 있다.
또한, 상기 제3 절연층(130)은 상기 제2 절연층(120) 및 상기 제3 회로 패턴층(122) 위에 배치될 수 있다. 바람직하게, 상기 제3 절연층(130)은 상기 제3 회로 패턴층(122)을 덮으면서 상기 제2 절연층(120) 위에 배치될 수 있다. 상기 제3 절연층(130)은 회로기판의 적층 구조에서, 최상측에 배치된 제1 최외층 절연층일 수 있다.
상기 제4 회로 패턴층(132)은 상기 제3 절연층(130) 위에 배치될 수 있다. 예를 들어, 상기 제4 회로 패턴층(132)은 상기 제3 절연층(130)의 상면 위로 돌출될 수 있다. 상기 제4 회로 패턴층(132)은 회로기판의 적층 구조에서, 최상측에 배치된 제1 최외층 회로 패턴층일 수 있다.
이때, 도면에서는 상기 제1 절연층(110)과 제1 최외층 절연층의 제3 절연층(130) 사이에 1층의 제2 절연층(120)만이 배치되는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 실시 예에서의 회로 기판의 층수에 따라, 상기 제1 절연층(110)과 제3 절연층(130) 사이에는 복수의 제2 절연층 및 상기 복수의 제2 절연층 상의 복수의 제3 회로 패턴층이 배치될 수 있다.
제3 기판층은 제1 기판층 아래에 배치될 수 있다. 예를 들어, 상기 제3 기판층은 상기 제1 기판층의 상기 제1 절연층(110) 및 제2 회로 패턴층(114)의 하면 아래에 배치될 수 있다. 상기 제3 기판층은 복수의 절연층 및 복수의 회로 패턴층을 포함할 수 있다.
예를 들어, 제3 기판층은 제4 절연층(140) 및 제5 절연층(150)을 포함할 수 있다. 예를 들어, 상기 제3 기판층은 제4 절연층(140)의 하면에 배치된 제5 회로 패턴층(142)과, 제5 절연층(150)의 하면에 배치된 제6 회로 패턴층(152)을 포함할 수 있다.
상기 제4 절연층(140)은 상기 제1 절연층(110) 및 제2 회로 패턴층(114) 아래에 배치될 수 있다. 바람직하게, 상기 제4 절연층(140)은 상기 제2 회로 패턴층(114)을 덮으면서 상기 제1 절연층(110) 아래에 배치될 수 있다.
그리고, 상기 제5 회로 패턴층(142)은 상기 제4 절연층(140) 아래에 배치될 수 있다. 바람직하게, 상기 제5 회로 패턴층(142)은 상기 제4 절연층(140)의 하면 아래로 돌출될 수 있다.
또한, 상기 제5 절연층(150)은 상기 제4 절연층(140) 및 제5 회로 패턴층(142) 아래에 배치될 수 있다. 바람직하게, 제5 절연층(150)은 상기 제5 회로 패턴층(142)을 덮으면서 상기 제4 절연층(140) 아래에 배치될 수 있다. 상기 제5 절연층(150)은 회로기판의 적층 구조에서, 최하측에 배치된 제2 최외층 절연층일 수 있다.
예를 들어, 상기 제6 회로 패턴층(152)은 상기 제5 절연층(150) 아래에 배치될 수 있다. 예를 들어, 상기 제6 회로 패턴층(152)은 상기 제5 절연층(150)의 하면 아래로 돌출될 수 있다. 상기 제6 회로 패턴층(152)은 회로기판의 적층 구조에서, 최하측에 배치된 제2 최외층 회로 패턴층일 수 있다.
이때, 도면에서는 상기 제1 절연층(110)과 제2 최외층 절연층의 제5 절연층(150) 사이에 1층의 제4 절연층(140)만이 배치되는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 실시 예에서의 회로 기판의 층수에 따라, 상기 제1 절연층(110)과 제5 절연층(150) 사이에는 복수의 제4 절연층 및 상기 복수의 제4 절연층 상의 복수의 제5 회로 패턴층이 배치될 수 있다.
한편, 실시 예에서의 회로기판은 제1 보호층(160) 및 제2 보호층(170)을 포함할 수 있다.
상기 제1 보호층(160)은 제2 기판층 위에 배치될 수 있다. 구체적으로, 제1 보호층(160)은 제1 최외층 절연층인 제3 절연층(130) 위에 배치될 수 있다. 예를 들어, 상기 제1 보호층(160)은 제1 최외층 회로 패턴층인 제4 회로 패턴층(132)의 상면의 적어도 일부를 덮으면서, 상기 제3 절연층(130) 위에 배치될 수 있다.
상기 제1 보호층(160)은 상기 제1 최외층 절연층인 제3 절연층(130)의 상면과 제1 최외층 회로 패턴층인 제4 회로 패턴층(132)의 상면을 보호하는 기능을 할 수 있다.
상기 제2 보호층(170)은 제3 기판층 아래에 배치될 수 있다. 구체적으로, 제2 보호층(170)은 제2 최외층 절연층인 제5 절연층(150) 아래에 배치될 수 있다. 예를 들어, 상기 제2 보호층(170)은 제2 최외층 회로 패턴층인 제6 회로 패턴층(152)의 하면의 적어도 일부를 덮으면서 상기 제5 절연층(150) 아래에 배치될 수 있다.
상기 제2 보호층(170)은 상기 제2 최외층 절연층인 제5 절연층(150)의 하면 및 제2 최외층 회로 패턴층인 제6 회로 패턴층(152)의 하면을 보호하는 기능을 할 수 있다.
상기 제1 보호층(160) 및 제2 보호층(170)은 솔더 레지스트일 수 있으나, 이에 한정되는 것은 아니다.
상기와 같은 실시 예의 회로기판은 안테나 패턴층을 포함하는 안테나 기판일 수 있다. 이를 위해, 회로기판은 안테나 패턴층의 급전 및 지지를 위해 제공될 수 있다. 회로기판은 안테나 패턴층을 통해 송신될 신호 또는 안테나 패턴층을 통해 수신된 신호를 처리하는 구동부가 배치되는 제1 영역과, 안테나 패턴층이 배치되는 제2 영역을 포함할 수 있다.
일 예로, 상기 회로기판에서, 제1 기판층은 상기 구동부가 배치되는 제1 영역 및 상기 안테나 패턴층가 배치되는 제2 영역을 구분하기 위한 기준층일 수 있다.
그리고, 상기 제2 기판층은 상기 구동부가 배치되는 제1 영역에 대응할 수 있다. 또한, 상기 제3 기판층은 상기 안테나 패턴층이 배치되는 제2 영역에 대응할 수 있다.
예를 들어, 상기 제2 기판층에는 상기 안테나 패턴층을 통해 송신될 신호를 처리하는 송신 소자(미도시) 및/또는 상기 안테나 패턴층을 통해 수신된 신호를 처리하는 수신 소자(미도시)를 포함할 수 있다. 일 예로, 제2 기판층의 최상측에 배치된 제3 회로 패턴층(142)은 상기 송신 소자 또는 수신 소자가 실장되는 실장 패드(미도시)를 포함할 수 있다. 그리고, 상기 제2 기판층의 제2 절연층(120), 제3 절연층(130), 제3 회로 패턴층(122) 및 제4 회로 패턴층(132)은, 상기 안테나 패턴층과 상기 송신 소자/수신 소자 사이에 배치되어, 송신 신호 또는 수신 신호를 전달하는 통신 기능을 할 수 있다.
또한, 상기 제3 기판층은 안테나 패턴층을 포함할 수 있다. 상기 제3 기판층의 안테나 패턴층은 상기 제3 기판층을 구성하는 제5 회로 패턴층(142) 및 제6 회로 패턴층(152)을 의미할 수 있다. 상기와 같은 제5 회로 패턴층(142) 및 제6 회로 패턴층(152)을 포함하는 안테나 패턴층은 복수의 공진 주파수 대역에서 공진하는 안테나일 수 있다. 예를 들어, 안테나 패턴층은 서로 다른 공진 주파수 대역에서 공진하는 듀얼 공진 안테나일 수 있다. 예를 들어, 상기 안테나 패턴층은 24.03GHz 내지 25.81GHz의 제1 주파수 대역 및 27.07GHz 내지 28.80GHz의 제2 주파수 대역에서 각각 공진하는 듀얼 공진 안테나일 수 있다.
이때, 제5 회로 패턴층(142) 및 제6 회로 패턴층(152)을 포함하는 안테나 패턴층은 정해진 목표 주파수에 대응하는 공진 주파수 대역에서 공진할 수 있다. 이를 위해, 제5 회로 패턴층(142) 및 제6 회로 패턴층(152)을 포함하는 제3 기판층은 상기 공진 주파수 대역에서 공진하도록 설계될 수 있다. 예를 들어, 제3 기판층을 구성하는 제4 절연층(140) 및 제5 절연층(150)의 유전율 또는 두께에 따라 상기 제5 회로 패턴층(142) 및 제6 회로 패턴층(152)의 공진 주파수 대역은 변화할 수 있다. 따라서, 상기 목표 주파수 대역에서 상기 제5 회로 패턴층(142) 및 제6 회로 패턴층(152)의 공진이 이루어지도록 하는 범위 내에서, 상기 제4 절연층(140) 및 제5 절연층(150)의 유전율 또는 두께가 결정될 수 있다.
이에 따라, 실시 예에서의 제2 기판층과 제3 기판층은 비대칭 구조를 가질 수 있다. 예를 들어, 상기 제1 기판층을 중심으로 제2 기판층과 제3 기판층은 상호 비대칭 구조를 가질 수 있다. 여기에서, 상기 비대칭 구조는, 상기 제2 기판층이 가지는 두께 및 유전율이, 상기 제3 기판층이 가지는 두께 및 유전율과 다름을 의미할 수 있다.
상기 제3 기판층을 구성하는 제4 절연층(140) 및 제5 절연층(150)의 유전율은 상기 제2 기판층을 구성하는 제2 절연층(120) 및 제3 절연층(130)의 유전율보다 클 수 있다. 상기 제3 기판층을 구성하는 제4 절연층(140) 및 제5 절연층(150)의 두께는 상기 제2 기판층을 구성하는 제2 절연층(120) 및 제3 절연층(130)의 두께보다 클 수 있다.
그리고, 상기와 같이, 제1 기판층을 중심으로, 상기 제2 기판층과 상기 제3 기판층이 상호 비대칭 구조를 가짐에 따라, 실시 예에서의 회로기판은 제조 공정에서 휨(warpage)이 발생할 수 있다.
이때, 비교 예의 회로 기판에서의 제1 기판층, 제2 기판층 및 제3 기판층의 각 층의 두께를 보면 다음의 표 1과 같다.
두께 동박율 CTE
제1 보호층 15㎛ 80%
제4 회로 패턴층 15㎛ 61%
제3 절연층 20㎛ 2% 1.55ppm/℃
제3 회로 패턴층 15㎛ 78%
제2 절연층 20㎛ 8% 1.41ppm/℃
제1 회로 패턴층 25㎛ 76%
제1 절연층 100㎛ 4%
제2 회로 패턴층 25㎛ 72%
제4 절연층 100㎛ 2% 1.57ppm/℃
제5 회로 패턴층 15㎛ 54%
제5 절연층 100㎛ 2% 1.57ppm/℃
제6 회로 패턴층 15㎛ 50%
제2 보호층 15㎛ 96%
표 1을 참조하면, 비교 예의 회로 기판의 제1 절연층은 제1 두께(T1)를 가질 수 있다. 상기 제1 절연층(110)은 코어층이며, 이에 따라 다른 절연층들보다 상대적으로 두꺼운 두께를 가질 수 있다. 예를 들어, 비교 예의 상기 제1 절연층은 100㎛일 수 있다.
비교 예의 회로 기판의 제2 절연층 및 제3 절연층은 상기 제1 절연층 위에 각각 제2 두께(T2) 및 제3 두께(T3)를 가지며 형성될 수 있다. 예를 들어, 상기 제2 두께(T2) 및 제3 두께(T3) 각각은 20㎛일 수 있다.
비교 예의 회로 기판의 제4 절연층 및 제5 절연층은 상기 제1 절연층 아래에 각각 제4 두께(T4) 및 제5 두께(T5)를 가지며 형성될 수 있다. 예를 들어, 상기 제4 두께(T4) 및 제5 두께(T5) 각각은 100㎛일 수 있다.
또한, 비교 예의 회로 기판의 제1 회로 패턴층 및 제2 회로 패턴층은 상기 제1 절연층의 상면 및 하면에 각각 제6 두께(T6)을 가지며 형성될 수 있다. 예를 들어, 상기 제6 두께(T6)는 25㎛일 수 있다.
또한, 비교 예의 회로 기판의 상기 제3 회로 패턴층, 제4 회로 패턴층, 제5 회로 패턴층 및 제6 회로 패턴층 각각은 제7 두께(T7)를 가질 수 있다. 상기 제7 두께(T7)는 15㎛일 수 있다.
또한, 비교 예의 회로 기판의 제1 보호층 및 제2 보호층은 제9 두께(T9)를 가질 수 있다. 예를 들어, 상기 제9 두께(T9)는 15㎛일 수 있다.
이때, 상기 표 1에서와 같은 비교 예의 회로 기판에서는, 제2 기판층의 각각의 절연층이 가지는 두께나 유전율은 제3 기판층의 각각의 절연층이 가지는 두께나 유전율과 상이하다. 나아가, 표 1에서와 같은 비교 예의 회로 기판에서는 제2 기판층의 각각의 회로 패턴층의 동박율(또는 체적)은 제3 기판층의 각각의 회로 패턴층의 동박율(또는 체적)과 상이하다. 여기에서 동박율은, 절연층의 전체 표면 면적에서, 회로 패턴층이 배치되는 평면적의 비율을 의미할 수 있다.
이에 따라, 상기 표 1에서와 같은 비교 예의 구조의 경우, 제2 기판층과 제3 기판층의 상호 비대칭 구조에 의해, 회로기판의 휨이 발생하게 된다. 예를 들어, 표 1과 같은 비교 예의 회로 기판의 경우, 상기 제2 기판층에서 제3 기판층이 배치된 방향으로의 휨이 발생할 수 있다. 예를 들어, 비교 예의 회로 기판의 경우, 제1 기판층, 제2 기판층 및 제3 기판층의 가장자리 영역이 하측 방향으로 휘어지는 스마일 형상(^)의 휨이 발생하게 된다.
이때, 제1 실시 예에서는 회로기판의 구조에서, 최외층 회로 패턴층의 두께 변화를 통해 회로기판의 휨 발생을 최소화할 수 있도록 한다.
이때, 실시 예에서는 제1 최외층 회로 패턴층의 두께를 고정한 상태에서, 상기 제2 최외층 회로 패턴층의 두께 변화에 따른 휨 특성을 관찰해보았다.
즉, 제1 최외층 회로 패턴층의 두께가 고정된 상태에서의 제2 최외층 회로 패턴층의 두께 변화에 따른 휨 발생 정도는 아래의 표 2와 같다. 이때, 실시 예에서의 회로 패턴층의 두께는 10㎛ 내지 20㎛ 사이의 값을 가져야 한다. 표 2는 제1 최외층 회로 패턴층의 두께를 15㎛로 고정한 상태에서의 제2 최외층 회로 패턴층의 두께 변화에 따른 휨 특성을 보여준다.
제2 최외층
회로 패턴층의 두께 		휨 발생 정도
10㎛ 0.40978mm
12㎛ 0.40969mm
14㎛ 0.40961mm
16㎛ 0.4095mm
18㎛ 0.4078mm
20㎛ 0.4064mm
이때, 회로 기판의 제조 공정에서, 비아 홀의 위치 정확도를 향상시키거나 형상 변화를 최소화하기 위해서는, 회로 기판의 휨 발생 정도가 0.4mm 미만의 값을 가져야 한다.
표 2에서와 같이, 제1 최외층 회로 패턴층의 두께를 고정한 상태에서, 제2 최외층 회로 패턴층의 두께가 변화하여도, 이에 따른 회로기판의 휨 발생 정도의 변화는 크지 않는 것을 확인할 수 있었다.
다음으로, 실시 예에서는 제2 최외층 회로 패턴층의 두께를 고정한 상태에서, 상기 제1 최외층 회로 패턴층의 두께 변화에 따른 휨 특성을 관찰해보았다.
제2 최외층 회로 패턴층의 두께가 고정된 상태에서의 제1 최외층 회로 패턴층의 두께 변화에 따른 휨 발생 정도는 아래의 표 3과 같다. 이때, 실시 예에서의 회로 패턴층의 두께는 10㎛ 내지 20㎛ 사이의 값을 가져야 한다. 표 3은 제2 최외층 회로 패턴층의 두께를 15㎛로 고정한 상태에서의 제1 최외층 회로 패턴층의 두께 변화에 따른 휨 발생 정도를 보여준다.
제1 최외층
회로 패턴층의 두께 		휨 발생 정도
10㎛ 0.4351mm
12㎛ 0.4242mm
14㎛ 0.4095mm
16㎛ 0.3901mm
18㎛ 0.3782mm
20㎛ 0.3677mm
표 3에서와 같이, 제2 최외층 회로 패턴층의 두께를 고정한 상태에서, 제1 최외층 회로 패턴층의 두께가 변화하는 경우, 표 2에 대비하여 회로기판의 휨 발생 정도의 변화가 크게 나타나는 것을 확인할 수 있었다.
구체적으로, 제2 최외층 회로 패턴층의 두께가 고정된 상태에서, 상기 제1 최외층 회로 패턴층의 두께가 감소하는 경우, 이에 따른 휨 발생 정도는 증가하는 것을 확인할 수 있었다.
또한, 상기 제2 최외층 회로 패턴층의 두께가 고정된 상태에서, 상기 제1 최외층 회로 패턴층의 두께가 증가하는 경우, 이에 따른 휨 발생 정도는 감소하는 것을 확인할 수 있었다.
예를 들어, 표 3에서와 같이, 제1 최외층 회로 패턴층이 가질 수 있는 두께 범위 내에서 최대값의 두께를 가지고 제1 최외층 회로 패턴층이 형성되는 경우, 회로 기판의 휨 발생 정도가 가장 낮게 나타나는 것을 확인할 수 있었다.
그리고, 제1 최외층 회로 패턴층이 가질 수 있는 두께 범위 내에서 최소값의 두께를 가지고 제1 최외층 회로 패턴층이 형성되는 경우, 회로 기판의 휨 발생 정도가 가장 크게 나타나는 것을 확인할 수 있었다.
따라서, 실시 예에서는 상기 제1 최외층 회로 패턴층의 두께를 가능한 범위 내에서 증가시키고, 이에 따른 회로기판의 휨 발생 정도를 최소화할 수 있도록 한다.
다시 말해서, 실시 예에서의 제1 최외층 회로 패턴층은 제8 두께(T8)를 가질 수 있다. 상기 제8 두께(T8)는 회로기판에서의 다른 회로패턴층이 가지는 두께보다 클 수 있다. 예를 들어, 상기 제8 두께(T8)는 제3 회로 패턴층(122), 제5 회로 패턴층(142) 및 제6 회로 패턴층(152)이 가지는 제7 두께(T7)보다 클 수 있다.
예를 들어, 상기 제8 두께(T8)는 16㎛ 내지 20㎛ 사이의 값을 가질 수 있다. 예를 들어, 상기 제8 두께(T8)는 상기 제7 두께(T7)의 107% 내지 135% 사이의 값을 가질 수 있다.
즉, 구동부에 대응하는 제2 기판층 및 안테나부에 대응하는 제3 기판층을 포함하는 실시 예의 안테나 기판에 있어서, 상기 구동부에 대응하는 회로 패턴층 중 최상측에 배치되는 제1 최외층 회로 패턴층의 두께를 다른 층 대비 두껍게 함으로써, 회로기판의 전체적인 휨 발생 정도를 낮출 수 있도록 한다.
도 4는 제1 실시 예에 따른 회로기판의 구체적인 구성을 나타낸 도면이다.
도 4를 참조하면, 회로기판은 도 3에 대응하게, 절연층, 회로 패턴층 및 보호층을 포함할 수 있다.
예를 들어, 회로기판은 제1 절연층(210), 제1 회로 패턴층(212) 및 제2 회로 패턴층(214)을 포함하는 제1 기판층을 포함한다.
또한, 회로기판은 제1 기판층 위에 배치되는 제2 절연층(220), 제3 회로 패턴층(222), 제3 절연층(230) 및 제4 회로 패턴층(232)을 포함하는 제2 기판층을 포함할 수 있다. 이와 같은 제2 기판층은 안테나 기판에서, 구동부에 대응할 수 있다. 예를 들어, 상기 구동부는 상기 제3 기판층에 대응하는 안테나부를 구동시키는 기능을 할 수 있다.
또한, 회로기판은 제1 기판층 아래에, 제4 절연층(240), 제5 회로 패턴층(242), 제5 절연층(250) 및 제6 절연층(252)을 포함하는 제3 기판층을 포함할 수 있다. 상기 제3 기판층은 안테나 기판에서, 안테나부를 구성할 수 있다. 예를 들어, 상기 제3 기판층을 구성하는 회로 패턴층들은 상기 구동부에 의해 구동되는 안테나 패턴층을 의미할 수 있다.
또한, 회로기판은 각각의 절연층 내에 배치되는 비아를 포함할 수 있다.
예를 들어, 제1 절연층(210) 내에는 제1 비아(V1)가 배치될 수 있다. 상기 제1 비아(V1)는 제1 회로 패턴층(212)과 제2 회로 패턴층(214) 사이를 전기적으로 연결할 수 있다.
예를 들어, 제2 절연층(220) 내에는 제1 비아(V2)가 배치될 수 있다. 상기 제2 비아(V2)는 제1 회로 패턴층(212)과 제3 회로 패턴층(222) 사이를 전기적으로 연결할 수 있다.
예를 들어, 제3 절연층(230) 내에는 제3 비아(V3)가 배치될 수 있다. 상기 제3 비아(V3)는 제3 회로 패턴층(222)과 제4 회로 패턴층(232) 사이를 전기적으로 연결할 수 있다.
예를 들어, 제4 절연층(240) 내에는 제4 비아(V4)가 배치될 수 있다. 상기 제4 비아(V4)는 제2 회로 패턴층(214)과 제5 회로 패턴층(242) 사이를 전기적으로 연결할 수 있다.
예를 들어, 제5 절연층(250) 내에는 제5 비아(V5)가 배치될 수 있다. 상기 제5 비아(V5)는 제5 회로 패턴층(242)과 제6 회로 패턴층(252) 사이를 전기적으로 연결할 수 있다.
상기 제1 비아 내지 제5 비아(V1, V2, V3, V4, V5)는 각각의 절연층을 관통하는 비아 홀 내부를 금속 물질로 충진하여 형성할 수 있다.
상기 비아 홀은 레이저 가공 방식에 의해 형성될 수 있다. 즉, 비아 홀은 CO2 레이저 방식을 사용하는 비아 홀 가공 장치에 의해 형성될 수 있다.
그리고, 상기 제1 비아 내지 제5 비아(V1, V2, V3, V4, V5)는 비아 홀의 내부를 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 금속 물질을 충진하여 형성할 수 있다. 이때, 상기 금속 물질의 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
도 5는 도 3의 회로기판의 변형 예를 나타낸 도면이다.
도 5를 참조하면, 회로기판은 도 3의 회로기판 대비, 제2 최외층 회로 패턴층의 두께에 있어 차이가 있다.
즉, 도 3의 실시 예에서는 상기 제1 최외층 회로 패턴층의 두께를 제3 회로 패턴층(122, 예를 들어, 제1 내층 회로 패턴층), 제5 회로 패턴층(142, 예를 들어, 제2 내층 회로 패턴층) 및 제2 최외층 회로 패턴층의 두께보다 두껍게 하여, 이에 따른 회로기판의 휨 발생을 최소화하였다.
여기에서, 상기 제1 최외층 회로 패턴층의 두께를 증가시키는 것만으로도, 상기 회로기판의 휨 발생을 개선할 수 있다.
이와 다르게, 상기 제1 최외층 회로 패턴층의 두께를 증가시킴과 동시에, 이에 대응하게 상기 제2 최외층 회로 패턴층의 두께를 증가시키는 경우, 회로기판의 휨 발생을 더욱 개선할 수 있다.
도 5에 따른 제1 최외층 회로 패턴층과 제2 최외층 회로 패턴층의 두께 변화에 따른 휨 발생 정도를 살펴보면 표 4와 같다.
제1 최외층 회로 패턴층의 두께(㎛)
제2
최외층
회로
패턴층의 두께
(㎛) 		0 10 12 14 16 18 20
10 0.5075mm 0.4582mm 0.40978mm 0.4012mm 0.3921mm 0.3733mm
12 0.4871mm 0.4614mm 0.4321mm 0.4001mm 0.3910mm 0.3720mm
14 0.4591mm 0.4354mm 0.4210mm 0.4012mm 0.3901mm 0.3702mm
16 0.4351mm 0.4192mm 0.4095mm 0.3915mm 0.3810mm 0.3677mm
18 0.4331mm 0.4201mm 0.4075mm 0.3810mm 0.3781mm 0.3691mm
20 0.4315mm 0.4194mm 0.4064mm 0.3851mm 0.3751mm 0.3701mm
표 4의 설명에 앞서, 표 2에서와 같이, 제1 최외층 회로 패턴층의 두께가 고정된 상태에서, 상기 제2 최외층 회로 패턴층의 두께가 변화하는 경우, 휨 발생 정도는 0.4mm 이상의 값을 가졌다.
그리고, 표 3에서와 같이 제2 최외층 회로 패턴층의 두께가 고정된 상태에서, 제1 최외층 회로 패턴층의 두께가 증가하는 경우, 휨 발생 개선 효과가 있음을 확인할 수 있었다.
나아가, 표 4에서와 같이, 제1 최외층 회로 패턴층의 두께가 증가하면서 제2 최외층 회로 패턴층의 두께가 증가하는 제1 조건에서의 휨 개선 효과가, 상기 제1 최외층 회로 패턴층의 두께가 증가하면서 상기 제2 최외층 회로 패턴층의 두께가 감소하는 제2 조건에서의 휨 개선 효과보다 우수한 것을 확인할 수 있다.
이에 따라, 실시 예에서는 제1 최외층 회로 패턴층의 두께를 제8 두께(T8)를 가지도록 하면서, 이에 대응하게 제2 최외층 회로 패턴층의 두께도 이에 대응하는 제8 두께(T8)를 가지도록 한다.
예를 들어, 변형 예에서는, 제1 최외층 회로 패턴층의 두께는 제1 내층 회로 패턴층의 두께보다 두껍다. 그리고, 제2 최외층 회로 패턴층의 두께도 제2 내층 회로 패턴층의 두께보다 두껍다. 이때, 제1 최외층 회로 패턴층의 두께는 16㎛ 내지 20㎛ 사이의 값을 가지도록 한다. 그리고, 이에 대응하게 제2 최외층 회로 패턴층의 두께가 16㎛ 내지 20㎛의 값을 가지도록 한다. 다만, 실시 예에서는 상기 제2 최외층 회로 패턴층의 두께가 상기 제1 최외층 회로 패턴층의 두께보다 얇을 경우, 최상의 휨 개선 효과가 나타날 수 있으며, 상기 범위 내에서, 상기 제1 최외층 회로 패턴층의 두께가 제2 최외층 회로 패턴층의 두께보다 두껍도록 한다.
<제2 실시 예>
도 6은 제2 실시 예에 따른 회로기판의 층 구조를 개략적으로 나타낸 도면이다.
도 6을 참조하면, 회로기판은 절연층의 수를 기준으로 15층의 적층 구조를 가질 수 있다. 예를 들어, 회로기판은 회로 패턴층의 수를 기준으로 16층의 적층 구조를 가질 수 있다.
도 6에서와 같이, 회로기판은 제1 기판층, 제2 기판층 및 제3 기판층을 포함할 수 있다.
제1 기판층은 절연층(310), 및 회로 패턴층(340)을 포함할 수 있다. 상기 회로 패턴층(340)은 절연층(310)의 상면에 배치되는 제1 회로 패턴층(341)과, 상기 절연층(320)의 하면에 배치되는 제2 회로 패턴층(342)을 포함할 수 있다.
제2 기판층은 제1 기판층 위에 배치될 수 있다. 제2 기판층은 안테나 기판에서, 구동부가 배치되는 제1 영역에 대응할 수 있다. 제2 기판층은, 절연층(320) 및 회로 패턴층(350)을 포함할 수 있다. 상기 제2 기판층의 절연층(320)은 제1 내층 절연층(320A) 및 제1 최외층 절연층(320B)을 포함할 수 있다. 구체적으로, 제1 내층 절연층(320A)은 제1-1 내층 절연층(321), 제1-2 내층 절연층(322), 제1-3 내층 절연층(323), 제1-4 내층 절연층(324), 제1-5 내층 절연층(325) 및 제1-6 내층 절연층(326)을 포함할 수 있다. 그리고, 상기 제1 최외층 절연층(320B)은 제1 내층 절연층(320A) 중 최상측에 배치된 제1-6 내층 절연층(326) 위에 배치될 수 있다.
또한, 제2 기판층의 회로 패턴층(350)은 제1 내층 회로 패턴층(350A) 및 제1 최외층 회로 패턴층(350B)을 포함할 수 있다.
구체적으로, 제1 내층 회로 패턴층(350A)은 제1-1 내층 회로 패턴층(351), 제1-2 내층 회로 패턴층(352), 제1-3 내층 회로 패턴층(353), 제1-4 내층 회로 패턴층(354), 제1-5 내층 회로 패턴층(355) 및 제1-6 내층 회로 패턴층(356)을 포함할 수 있다.
제3 기판층은 제1 기판층 아래에 배치될 수 있다. 제3 기판층은 안테나 기판에서, 안테나 패턴층에 대응하는 안테나부가 배치되는 제2 영역일 수 있다.
제3 기판층은, 절연층(330) 및 회로 패턴층(360)을 포함할 수 있다. 상기 제3 기판층의 절연층(330)은 제2 내층 절연층(330A) 및 제2 최외층 절연층(330B)을 포함할 수 있다.
구체적으로, 제2 내층 절연층(330A)은 제2-1 내층 절연층(331), 제2-2 내층 절연층(332), 제2-3 내층 절연층(333), 제2-4 내층 절연층(334), 제2-5 내층 절연층(335) 및 제2-6 내층 절연층(336)을 포함할 수 있다. 그리고, 제2 최외층 절연층(330B)은 제2 내층 절연층(330A) 중 최하측에 배치된 제2-6 내층 절연층(336) 아래에 배치될 수 있다.
또한, 제3 기판층의 회로 패턴층(360)은 제2 내층 회로 패턴층(360A) 및 제2 최외층 회로 패턴층(360B)을 포함할 수 있다.
구체적으로, 제2 내층 회로 패턴층(360A)은 제2-1 내층 회로 패턴층(361), 제2-2 내층 회로 패턴층(362), 제2-3 내층 회로 패턴층(363), 제2-4 내층 회로 패턴층(364), 제2-5 내층 회로 패턴층(365) 및 제2-6 내층 회로 패턴층(366)을 포함할 수 있다. 그리고, 상기 제2 최외층 회로 패턴층(360B)은 제2 최외층 절연층(330B) 아래에 배치될 수 있다.
또한, 회로기판은 제2 기판층 위에 배치되는 제1 보호층(370) 및 제3 기판층 아래에 배치되는 제2 보호층(380)을 포함할 수 있다.
이때, 도 6의 구조에서, 각 층의 두께, 동박율 및 열팽창계수(CTE)는 아래의 표 5와 같을 수 있다.
두께(㎛) 동박율(%) CTE(ppm/℃)
제1 보호층 15 80
제1 최외층
회로 패턴층		 A 61
제1 최외층
절연층		 20 2 1.55
제1-6 내층
회로 패턴층		 15 76
제1-6 내층
절연층		 20 2 1.55
제1-5 내층
회로 패턴층		 15 78
제1-5 내층
절연층		 20 1 1.55
제1-4 내층
회로 패턴층		 20 76
제1-4 내층
절연층		 20 1 1.55
제1-3 내층
회로 패턴층		 15 85
제1-3 내층
절연층		 70 8 1.41
제1-2 내층
회로 패턴층		 15 75
제1-2 내층
절연층		 70 8 1.73
제1-1 내층
회로 패턴층		 15 86
제1-1 내층
절연층		 70 6 1.41
제1 회로 패턴층 25 76
제1 절연층 100 4
제2 회로 패턴층 25 72
제2-1 내층
절연층		 70 2 1.73
제2-1 내층
회로 패턴층		 15 35
제2-2 내층
절연층		 100 2 1.57
제2-2 내층
회로 패턴층		 15 36
제2-3 내층
절연층		 100 2 1.57
제2-3 내층
회로 패턴층		 15 54
제2-4 내층
절연층		 100 2 1.57
제2-4 내층
회로 패턴층		 15 52
제2-5 내층
절연층		 70 1 1.41
제2-5 내층
회로 패턴층		 15 36
제2-6 내층
절연층		 100 2 1.57
제2-6 내층
회로 패턴층		 15 45
제2 최외층
절연층		 100 2 1.57
제2 최외층
회로 패턴층		 15 50
제2 보호층 15 96
표 5의 특징을 정리하면, 회로기판에서, 제1 기판층을 중심으로 제2 기판층과 제3 기판층은 상호 비대칭 구조를 가질 수 있다. 이때, 상기 비대칭 구조는 제2 기판층 및 제3 기판층을 구성하는 절연층의 두께, 절연층의 열팽창계수 및 회로 패턴층의 동박율 중 적어도 하나 이상을 포함할 수 있다.
구체적으로, 제2 기판층을 구성하는 복수의 절연층(제1 내층 절연층 및 제1 최외층 절연층)의 두께의 평균값은, 제3 기판층을 구성하는 복수의 절연층(제2 내층 절연층 및 제2 최외층 절연층)의 두께의 평균값보다 작을 수 있다. 이는, 상기 제3 기판층을 구성하는 복수의 절연층은 안테나부를 구성하며, 상기 안테나부가 특정 공진 주파수 대역에서 공진이 가능하도록, 일정 수준 이상의 유전율을 가지도록 하기 위함이다. 구체적으로, 제2 기판층을 구성하는 복수의 절연층의 평균 유전율은, 제3 기판층을 구성하는 복수의 절연층의 유전율의 평균값보다 작을 수 있다.
또한, 제2 기판층을 구성하는 복수의 회로 패턴층(제1 내층 회로 패턴층 및 제1 최외층 회로 패턴층)의 동박율의 평균값은 제3 기판층을 구성하는 복수의 회로 패턴층(제2 내층 회로 패턴층 및 제2 최외층 회로 패턴층)의 동박율의 평균값보다 클 수 있다.
또한, 제2 기판층을 구성하는 복수의 절연층(제1 내층 절연층 및 제1 최외층 절연층)의 열팽창계수의 평균값은, 제3 기판층을 구성하는 복수의 절연층(제2 내층 절연층 및 제2 최외층 절연층)의 열팽창계수의 평균값보다 작을 수 있다.
상기와 같은 구조에서, 제2 기판층을 구성하는 최외층 회로 패턴층(350B)의 두께를 증가시키는 경우, 회로기판의 전체적인 휨 발생 정도를 개선할 수 있다.
예를 들어, 비교 예에서는 상기 최외층 회로 패턴층의 두께를 다른 회로 패턴층(예를 들어, 제1 내층 회로 패턴층 또는 제2 내층 회로 패턴층)의 두께와 동일하게 형성하였다.
이와 다르게, 실시 예에서는 상기 최외층 회로 패턴층(350B)의 두께를 다른 회로 패턴층(예를 들어, 제1 내층 회로 패턴층 또는 제2 내층 회로 패턴층)의 두께보다 두껍게 형성한다. 이에 따라, 실시 예에서는 회로기판의 전체적인 휨 발생 정도를 개선할 수 있으며, 이에 따른 신뢰성을 향상시킬 수 있다.
이와 같은 회로기판은 다음과 같은 제조 방법에 의해 제조될 수 있다.
우선, 실시 예에서는 제1 기판층을 형성하는 공정을 진행할 수 있다.
실시 예에서는, 상기 제1 기판층이 형성되면, 상기 제1 기판층의 양측에 각각 제2 기판층과 제3 기판층을 형성하는 공정을 진행할 수 있다.
이때, 상기 제2 기판층과 상기 제3 기판층의 형성 공정은, 상기 제2 기판츠의 최외층 회로 패턴층의 두께를 다른 회로 패턴층의 두께보다 두껍게 형성하는 공정을 포함할 수 있다.
실시 예에서는, 상기 제2 기판층과 제3 기판층이 형성되면, 상기 제2 기판층 위에 제1 보호층을 형성하고, 상기 제3 기판층 아래에 제2 보호층을 형성하는 공정을 진행할 수 있다.
상기와 같은 제1 실시 예에서의 회로기판은 제1 기판층, 제2 기판층 및 제3 기판층을 포함할 수 있다. 상기 제2 기판층은 안테나 기판에서, 송신 소자 및 수신 소자와 연결되는 구동부에 대응하는 영역일 수 있다. 그리고, 제3 기판층은 신호 송신 및 신호 수신을 위한 안테나부에 대응하는 영역일 수 있다. 이때, 실시 예에서의 제2 기판층은 제1 내층 회로 패턴층과 제1 최외층 회로 패턴층을 포함할 수 있다. 그리고, 제3 기판층은 제2 내층 회로 패턴층과 제2 최외층 회로 패턴층을 포함할 수 있다. 여기에서, 실시 예에서의 제1 최외층 회로 패턴층의 두께는 제1 내층 회로 패턴층 및 제2 내층 회로 패턴층보다 클 수 있다. 구체적으로, 제1 내층 회로 패턴층은 복수 개 포함할 수 있고, 이들의 두께의 평균값은 제1 최외층 회로 패턴층의 두께보다 작을 수 있다. 또한, 제2 내층 회로 패턴층은 복수 개 포함할 수 있고, 이들의 두께의 평균값은 제2 최외층 회로 패턴층의 두께보다 작을 수 있다. 또한, 제1 최외층 회로 패턴층의 두께는 제2 최외층 회로 패턴층의 두께보다 클 수 있다. 이에 따라 실시 예에서는 회로기판의 전체적인 휨 발생 정도를 줄일 수 있으며, 이에 따른 신뢰성을 향상시킬 수 있다.
<제3 실시 예>
이하에서는 제3 실시 예에 따른 회로 기판에 대해 설명하기로 한다.
이에 앞서, 제1 및 제2 실시 예의 회로 기판에서는, 제1 최외층 회로 패턴층의 두께를 다른 회로 패턴층의 두께 대비 두껍게 하여 회로 기판의 전체적인 휨 특성을 향상시켰다.
이와 다르게 제3 실시 예에서의 회로 기판에서는 상기 제1 및 제2 최외층 회로 패턴층 대신에, 제1 보호층 및 제2 보호층의 두께를 변경시켜 휨 특성을 향상시키도록 한다.
도 7은 제3 실시 예에 따른 회로기판의 층 구조를 개략적으로 나타낸 도면이다.
도 7을 참조하면, 제3 실시 예의 회로 기판의 전체적인 층 구조는 도 3의 회로 기판의 층 구조에 대응할 수 있다.
예를 들어, 제3 실시 예의 회로 기판은 제1 기판층, 제2 기판층 및 제3 기판층을 포함할 수 있다. 또한, 제3 실시 예의 회로 기판은 제1 보호층(460) 및 제2 보호층(470)을 포함할 수 있다.
그리고, 제1 기판층은 제1 절연층(410), 제1 회로 패턴층(412) 및 제2 회로 패턴층(414)을 포함할 수 있다.
또한, 제2 기판층은 제2 절연층(420), 제3 회로 패턴층(422), 제1 최외층 절연층인 제3 절연층(430), 및 제1 최외층 회로 패턴층인 제4 회로 패턴층(432)을 포함할 수 있다.
또한, 제3 기판층은 제4 절연층(440), 제5 회로 패턴층(442), 제2 최외층 절연층인 제5 절연층(450) 및 제2 최외층 회로 패턴층인 제6 회로 패턴층(452)을 포함할 수 있다.
이때, 제3 실시 예에서의 각 층의 전반적인 두께는 도 3을 참조하여 설명한 제1 실시 예의 회로 기판의 각 층의 두께에 대응할 수 있다.
다만, 제3 실시 예에서의 회로 기판에서, 제1 최외층 회로 패턴층의 두께 및 제1 보호층(460)의 두께는 제1 실시 예에서의 회로 기판의 제1 최외층 회로 패턴층의 두께 및 제1 보호층의 두께와 상이할 수 있다.
예를 들어, 제1 최외층 회로 패턴층의 두께(T7)는 제1 실시 예의 회로 기판과 상이하게, 제2 최외층 회로 패턴층의 두께(T7)에 대응할 수 있다. 예를 들어, 상기 제1 최외층 회로 패턴층의 두께는 내층 회로 패턴층의 두께에 대응할 수 있다.
이하에서는 제3 실시 예에 따른 제1 보호층(460)의 두께 및 제2 보호층(470)의 두께 변화에 따른 회로 기판의 휨 특성에 대해 설명하기로 한다.
이때, 비교 예의 회로 기판에서의 제1 보호층 및 제2 보호층은 서로 동일한 두께를 가진다. 이와 다르게, 제3 실시 예에서는 회로 기판에서 실질적으로 최외곽에 배치된 보호층들의 두께 변화만을 통해 회로 기판의 전체적인 휨 특성을 향상시키도록 한다.
먼저, 제1 보호층(460)의 두께를 고정한 상태에서, 상기 제2 보호층(470)의 두께를 변화시킬 경우의 휨 발생 정도를 관찰해보았다.
즉, 제1 보호층(460)의 두께가 고정된 상태에서의 제2 보호층(470)의 두께 변화에 따른 휨 발생 정도는 아래의 표 6과 같다. 이때, 일반적인 보호층의 두께는 10㎛ 내지 20㎛ 사이의 값을 가져야 한다. 표 6은 제1 보호층(460)의 두께를 15㎛로 고정한 상태에서의 제2 보호층(470)의 두께 변화에 따른 휨 발생 정도를 보여준다.
제2 보호층(470)의 두께 휨 발생 정도
10㎛ 0.35241mm
12㎛ 0.37547mm
14㎛ 0.38942mm
16㎛ 0.4095mm
18㎛ 0.4154mm
20㎛ 0.4352mm
표 6에서와 같이, 제1 보호층(460)의 두께가 고정된 상태에서, 제2 보호층(470)의 두께가 감소하는 경우, 휨 발생 정도가 4mm 이하로 나타나는 것을 확인할 수 있었다. 다만, 제1 보호층(460)의 두께가 고정된 상태에서, 상기 제2 보호층(470)의 두께가 변화하여도, 휨 발생 정도의 차이는 크게 나타나지 않는 것을 확인할 수 있었다.
다음으로, 제2 보호층(470)의 두께를 고정한 상태에서, 상기 제1 보호층(460)의 두께를 변화시킬 경우의 휨 발생 정도를 확인해보았다. 즉, 제2 보호층(470)의 두께가 고정된 상태에서의 제1 보호층(460)의 두께 변화에 따른 휨 발생 정도는 아래의 표 7과 같다. 표 7은 제2 보호층(470)의 두께를 15㎛로 고정한 상태에서의 제1 보호층(460)의 두께 변화에 따른 휨 발생 정도를 보여준다.
제1 보호층(460)의 두께 휨 발생 정도
10㎛ 0.4924mm
12㎛ 0.4752mm
14㎛ 0.4254mm
16㎛ 0.3652mm
18㎛ 0.2592mm
20㎛ 0.2339mm
상기 표 7에서와 같이, 제2 보호층(470)의 두께가 고정된 상태에서, 상기 제1 보호층(460)의 두께가 감소하는 경우, 이에 따른 회로 기판의 휨 발생 정도가 증가하는 것을 확인할 수 있었다.
그리고, 상기 제2 보호층(470)의 두께가 고정된 상태에서, 상기 제1 보호층(460)의 두께가 증가하는 경우, 이에 따른 회로 기판의 휨 발생 정도가 크게 감소하는 것을 확인할 수 있었다.
예를 들어, 표 7에서와 같이, 제1 보호층(460)이 기설정된 두께 범위 내에서 최대값의 두께를 가지는 경우, 가장 작은 휨 발생 정도가 나타나는 것을 확인할 수 있었다. 그리고, 제1 보호층(460)이 기설정된 두께 범위 내에서 최소값의 두께를 가지는 경우, 가장 큰 휨 발생 정도가 나타나는 것을 확인할 수 있었다.
따라서, 실시 예에서는 상기 제1 보호층(460)의 두께를 증가시켜 이에 따른 회로기판의 휨 발생 정도를 최소화할 수 있도록 한다.
나아가, 실시 예에서는 기설정된 두께 범위 내에서, 상기 제1 보호층(460)의 두께를 증가시키면서, 제2 보호층(470)의 두께를 감소시는 경우, 상기 회로기판의 휨 발생 정도가 최소가 되는 것을 확인할 수 있었다.
다시 말해서, 상기 제1 보호층(460)의 두께가 상기 제2 보호층(470)의 두께보다 크면서, 상기 제1 보호층(460)의 두께와 제2 보호층(470)의 두께 사이의 차이가 클수록 휨 발생 정도는 감소하는 것을 확인할 수 있었다.
이에 따라, 실시 예에서는 상기 제1 보호층(460)의 두께가 제2 보호층(470)의 두께보다 크도록 하여 이에 따른 회로기판의 휨 발생 정도를 줄일 수 있도록 한다.
실시 예의 제1 보호층(460)은 제10 두께(T10)를 가질 수 있다. 상기 제10 두께(T10)는 16㎛ 내지 20㎛ 사이의 값을 가질 수 있다.
또한, 실시 예의 제2 보호층(470)은 제9 두께(T9)를 가질 수 있다. 상기 제9 두께(T9)는 상기 제10 두께(T10)보다 작을 수 있다. 예를 들어, 상기 제9 두께(T9)는 10㎛ 내지 15㎛ 사이의 값을 가질 수 있다.
예를 들어, 실시 예에서의 제1 보호층(460)이 가지는 제10 두께(T10)는 상기 제2 보호층(470)이 가지는 제9 두께(T9)의 130% 내지 200% 사이의 값을 가질 수 있다. 상기 제10 두께(T10)가 제9 두께(T9)의 130%보다 작은 경우, 상기 휨 발생 정도의 감소 수준이 미비할 수 있다. 또한, 상기 제10 두께(T10)가 상기 제9 두께(T9)의 200%보다 큰 경우, 상기 제1 보호층(460)의 두께의 증가에 따른 회로기판의 전체적인 두께가 증가할 수 있다.
즉, 제3 실시 예에서는 구동부를 포함하는 제2 기판층 및 안테나부를 포함하는 제3 기판층을 포함하는 안테나 기판에 있어서, 상기 구동부 위에 배치되는 제1 보호층(460)의 두께가 상기 안테나부 아래에 배치되는 제2 보호층(470)의 두께보다 크도록 하여, 회로기판의 전체적인 휨 발생 정도를 획기적으로 낮출 수 있도록 한다.
< 실시 예 조합 >
도 8은 는 제4 실시 예에 따른 회로기판의 층 구조를 나타낸 도면이고, 도 9는 제5 실시 예에 따른 회로 기판의 층 구조를 나타낸 도면이다.
예를 들어, 제4 실시 예는 도 3에 도시된 제1 실시 예의 회로 기판의 특징과, 도 7에 도시된 제3 실시 예의 회로 기판의 특징을 조합한 것일 수 있다.
예를 들어, 제5 실시 예는 도 5에 도시된 제1 실시 예의 변형 예의 회로 기판의 특징과 도 7에 도시된 제3 실시 예의 회로 기판의 특징을 조합한 것일 수 있다.
도 8을 참조하면, 제4 및 제5 실시 예에 따른 회로 기판은 도 7의 제3 실시 예에 대비하여, 제4 회로 패턴층(432A) 및/또는 제6 회로 패턴층(452A)의 두께가 상이하다.
이때, 상기 제1 보호층(460), 제2 보호층(470), 제4 회로 패턴층(432A) 및 제6 회로 패턴층(452A)의 두께 변화에 따른 휨 발생 정도를 살펴보면 다음의 표 8과 같다. 상기 제4 회로 패턴층(432A)은 제1 최외층 회로 패턴층이고, 상기 제6 회로 패턴층(452A)은 제2 최외층 회로 패턴층이라 할 수 있다.
제1 최외층
회로패턴층의
두께(㎛) 		제2 최외층 회로 패턴층의
두께(㎛) 		제1 보호층의
두께(㎛) 		제2 보호층의
두께(㎛) 		warpage
(mm)
14 16 15 15 0.4095
20 10 0.2339
20 15 10 0.2438
20 15 0.3590
20 16 15 10 0.2198
20 15 0.3388
20 15 15 0.3701
20 10 0.1951
즉, 제3 실시 예에서는 제1 보호층(460)의 두께를 제2 보호층(470)의 두께보다 크도록 하여 회로 기판의 휨 발생을 1차적으로 개선하였다.
나아가, 실시 예에서는 상기 제1 보호층(460)의 두께 및 제2 보호층(470)의 두께를 변화시키면서, 제1 실시 예 및 이의 변형 예에서와 같은 제1 최외층 회로 패턴층의 두께와 제2 최외층 회로 패턴층의 두께를 변화시켜, 이에 따른 휨 발생 정도를 더욱 개선할 수 있도록 한다.
표 8에서와 같이, 상기 제1 보호층(460) 및 제2 보호층(470)의 두께가 변화된 상태에서, 제1 최외층 회로 패턴층의 두께가 증가하는 경우, 이에 따른 회로 기판의 휨 특성이 더욱 향상되는 것을 확인할 수 있었다.
나아가, 상기 제1 보호층(460) 및 제2 보호층(470)의 두께가 변화된 상태에서, 제1 최외층 회로 패턴층의 두께와 함께 제2 최외층 회로 패턴층의 두께가 증가하는 경우, 이에 따른 회로 기판의 휨 특성이 더욱 향상되는 것을 확인할 수 있었다.
한편, 도면에 도시하지는 않았지만, 도 6에 도시된 제2 실시 예의 회로 기판에서, 제1 보호층의 두께와 제2 보호층의 두께를 도 7에 도시된 제3 실시 예의 제1 보호층의 두께와 제2 보호층의 두께로 적용할 수 있을 것이다.

Claims (10)

  1. 제1 기판층;
    상기 제1 기판층 위에 배치되는 제2 기판층; 및
    상기 제1 기판층 아래에 배치되는 제3 기판층을 포함하고,
    상기 제2 기판층은,
    상기 제1 기판층 위에 배치되는 제1 내층 회로 패턴층과,
    상기 제1 내층 회로 패턴층 위에 배치되는 제1 최외층 회로 패턴층을 포함하고,
    상기 제3 기판층은,
    상기 제1 기판층 아래에 배치되는 제2 내층 회로 패턴층과,
    상기 제2 내층 회로 패턴층 아래에 배치되는 제2 최외층 회로 패턴층을 포함하고,
    상기 제1 최외층 회로 패턴층의 두께는,
    상기 제1 내층 회로 패턴층 및 상기 제2 내층 회로 패턴층의 각각의 두께보다 큰,
    회로기판.
  2. 제1항에 있어서,
    상기 제1 최외층 회로 패턴층의 두께는,
    상기 제2 최외층 회로 패턴층의 두께보다 큰,
    회로기판.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 최외층 회로 패턴층의 두께는,
    상기 제1 내층 회로 패턴층 및 상기 제2 내층 회로 패턴층의 각각의 두께보다 큰,
    회로기판.
  4. 제2항에 있어서,
    상기 제1 내층 회로 패턴층은 두께 방향으로 상호 이격되며 복수 개 포함되고,
    상기 제1 최외층 회로 패턴층의 두께는,
    상기 복수의 제1 내층 회로 패턴층의 두께의 평균값보다 큰,
    회로기판.
  5. 제1항에 있어서,
    상기 제1 내층 회로 패턴층의 평면적과 상기 제1 최외층 회로 패턴층의 평면적의 평균값은,
    상기 제2 내층 회로 패턴층의 평면적과 상기 제2 최외층 회로 패턴층의 평면적보다 큰,
    회로기판.
  6. 제1항에 있어서,
    상기 제2 기판층은,
    제1 내층 절연층 및 제1 최외층 절연층을 포함하고,
    상기 제3 기판층은,
    제2 내층 절연층 및 제2 최외층 절연층을 포함하고,
    상기 제1 내층 회로 패턴층은 상기 제1 내층 절연층 위에 배치되고,
    상기 제1 최외층 회로 패턴층은 상기 제1 최외층 절연층 위에 배치되고,
    상기 제2 내층 회로 패턴층은 상기 제2 내층 절연층 아래에 배치되고,
    상기 제2 최외층 회로 패턴층은 상기 제2 최외층 절연층 아래에 배치되는,
    회로기판.
  7. 제6항에 있어서,
    상기 제1 내층 절연층의 두께 및 제1 최외층 절연층의 두께의 평균값은,
    상기 제2 내층 절연층의 두께 및 제2 최외층 절연층의 두께의 평균값보다 작은,
    회로기판.
  8. 제6항에 있어서,
    상기 제1 내층 절연층의 열팽창계수 및 제1 최외층 절연층의 열팽창계수의 평균값은,
    상기 제2 내층 절연층의 열팽창계수 및 제2 최외층 절연층의 열팽창계수의 평균값보다 작은,
    회로기판.
  9. 제6항에 있어서,
    상기 제1 내층 절연층의 유전율 및 제1 최외층 절연층의 유전율의 평균값은,
    상기 제2 내층 절연층의 유전율 및 제2 최외층 절연층의 유전율의 평균값보다 작은,
    회로기판.
  10. 제6항에 있어서,
    상기 제1 최외층 절연층 위에 배치되는 제1 보호층; 및
    상기 제2 최외층 절연층 아래에 배치되는 제2 보호층을 포함하고,
    상기 제1 보호층의 두께는,
    상기 제2 보호층의 두께보다 큰,
    회로 기판.
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