WO2021172364A1 - 固体撮像装置および撮像装置 - Google Patents

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WO2021172364A1
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陽介 東
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Definitions

  • the present disclosure relates to a solid-state image sensor and an image sensor represented by a CCD (Charge Coupled Device) and a CMOS (Complementary Metal Oxide Sensor) image sensor.
  • CCD Charge Coupled Device
  • CMOS Complementary Metal Oxide Sensor
  • a TOF (Time Of Flight) method is known in which distance measurement is performed using the flight time in which light reciprocates to the object (subject) to be measured.
  • the TOF method distance measurement calculation, at least two or more exposure signals are acquired for the reflected light from the target object, and the time difference or phase difference between light emission and light reception (light to the target object) is obtained from the acquired exposure signal amount.
  • the distance measurement calculation is performed by calculating the time required for the vehicle to make a round trip.
  • the solid-state image sensor that measures the distance exposes all pixels at the same time
  • a solid-state image sensor that supports global shutter is used, and all pixels are shuttered at the same time. Since the deviation of the shutter timing for each pixel appears as the deviation of the distance for each pixel, it is necessary to reduce the time deviation of the shutter in order to improve the distance measurement accuracy.
  • Patent Document 1 discloses a technique for reducing the time lag by providing a column skew correction circuit for adjusting the delay time of the drive signal for controlling the shutter for each column.
  • Patent Document 1 since it is necessary to adjust the delay time of the drive signal for each row, calibration is required for each solid-state image sensor. In order to calibrate, it is necessary to actually perform the distance calculation and feed back the result to the delay adjustment unit, which takes time and man-hours. The circuit scale will also increase. When the temperature or voltage changes, the delay time also changes, so calibration is required each time. If calibration is not performed, the delay time will shift for each column, and the distance measurement accuracy will decrease.
  • This disclosure focuses on the above-mentioned problems, and reduces the delay difference for each row of drive signals while eliminating the need for calibration for adjusting the delay time of the drive signal for each row, thereby achieving high distance measurement accuracy. It is an object of the present invention to provide a solid-state image pickup device and an image pickup device to be realized.
  • the solid-state image sensor is provided with a plurality of pixels arranged in a matrix and each pixel row or pixel column, and corresponds to the pixel row or pixel string.
  • a control line connected to the pixel belonging to the above, a drive circuit provided for each control line having at least two stages of buffer elements connected in series and outputting a control signal to the control line, and at least two.
  • the drive circuit includes a first wiring in which the output lines of the corresponding buffer elements in any stage are short-circuited.
  • the image pickup device includes the solid-state image pickup device and a signal processing circuit that generates a distance image or a brightness image based on a signal received by the solid-state image pickup device.
  • FIG. 1 is a block diagram showing a configuration example of the image pickup apparatus according to the first embodiment.
  • FIG. 2 is a block diagram showing a detailed configuration example of the solid-state image sensor according to the first embodiment.
  • FIG. 3 is a diagram showing a configuration example of a pixel and a configuration example of an electrode drive line according to the first embodiment.
  • FIG. 4A is a diagram showing a detailed configuration example of the pixel array and the drive circuit array according to the first embodiment.
  • FIG. 4B is a diagram showing another configuration example of the drive circuit array according to the first embodiment.
  • FIG. 4C is a diagram showing a modified example of the pixel array and the drive circuit array according to the first embodiment.
  • FIG. 5 is a flowchart showing the exposure operation according to the first embodiment.
  • FIG. 5 is a flowchart showing the exposure operation according to the first embodiment.
  • FIG. 6 is a timing chart showing the drive pulse during the exposure operation.
  • FIG. 7 is a diagram showing details of the drive circuit array according to the second embodiment.
  • FIG. 8 is a diagram showing details of the drive circuit array according to the third embodiment.
  • FIG. 9 is a flowchart showing the exposure operation according to the third embodiment.
  • FIG. 1 is a block diagram showing a configuration example of the image pickup apparatus 1000 according to the first embodiment.
  • FIG. 1 also illustrates an object 190 for distance measurement.
  • the image pickup device 1000 includes a light source driver 150, a light source unit 160, an optical lens 170, a signal processing circuit 180, and a solid-state image pickup device 200.
  • the solid-state image sensor 200 includes a pixel array 100, a drive circuit array 110, a timing generation circuit 120, an AD conversion unit 130, and a vertical scanning circuit 140.
  • the light source driver 150 supplies a drive signal to the light source unit 160 according to a signal instructing light emission from the timing generation circuit 120.
  • the light source unit 160 generates pulsed light for distance measurement according to the drive signal of the light source driver 150.
  • the lens 170 is a lens for collecting the reflected pulsed light of the object 190 corresponding to the pulsed light from the light source unit 160.
  • the signal processing circuit 180 calculates the distance to the object 190 based on the signal received from the solid-state image sensor 200.
  • the pixel array 100 includes a plurality of pixels arranged in a matrix on a semiconductor substrate.
  • pixels arranged in the row direction are referred to as pixel rows. Further, the pixels arranged in the row direction are called a pixel row.
  • the drive circuit array 110 includes an array of drive circuits provided for each pixel array, and supplies a control signal for controlling the signal charge generated in each pixel to the pixel array 100.
  • the timing generation circuit 120 generates a light emitting signal instructing light irradiation to the object 190 (here, irradiation of near infrared light is exemplified).
  • the light emission signal drives the light source unit 160 via the light source driver 150.
  • the timing generation circuit 120 generates an exposure signal instructing the pixel array 100 to expose the reflected light from the object 190.
  • the timing generation circuit 120 generates an exposure signal a plurality of times within one frame period, and accumulates a pixel signal corresponding to the sum of the exposure amounts of the plurality of times in each pixel.
  • the AD conversion unit 130 converts the analog pixel signal output from the pixel array 100 in pixel row units into a digital pixel signal.
  • the vertical scanning circuit 140 sequentially scans the pixel rows of the pixel array 100 and outputs the pixel signals to the AD conversion unit 130 in pixel row units.
  • the solid-state image sensor 200 irradiates the object 190 with near-infrared light from the light source unit 160 under background light.
  • the reflected light from the object 190 is incident on the pixel array 100 via the optical lens 170.
  • the reflected light incident on the pixel array 100 is imaged, and the imaged optical image is converted into a pixel signal.
  • the output of the solid-state image sensor 200 is converted into distance data by the signal processing circuit 180, and is also converted into a visible distance image or luminance image depending on the application.
  • the signal processing circuit 180 does not necessarily have to be provided outside the solid-state image sensor 200, and a part or all of the function of calculating the distance may be built in the solid-state image sensor 200.
  • CMOS image sensor As the solid-state image sensor 200, a so-called CMOS image sensor is exemplified.
  • FIG. 2 is a block diagram showing a detailed configuration example of the solid-state image sensor 200 according to the first embodiment.
  • the solid-state image sensor 200 includes a pixel array 100, a drive circuit array 110, a timing generation circuit 120, and an AD conversion unit 130.
  • the pixel 101 is a device structure for reading a signal generated by photoelectric conversion, such as a light-sensitive element such as a photodiode or a photogate, a photoelectric conversion film made of amorphous silicon, or an organic photoelectric conversion film, and initialization. It is a unit element provided with a structure that enables operation as needed.
  • a light-sensitive element such as a photodiode or a photogate
  • a photoelectric conversion film made of amorphous silicon or an organic photoelectric conversion film
  • the drive circuit array 110 includes one or more drive circuits 111 provided for each pixel row and a first wiring 113.
  • the drive circuit array 110 controls charge accumulation and charge discharge of the plurality of pixels 101.
  • the plurality of drive circuits 111 output control signals having the same phase in order to realize a global shutter.
  • Each drive circuit 111 applies a drive pulse as a control signal to the electrodes of the pixel 101 via the electrode drive line 114 as a control line for pixel control.
  • the electrode drive line 114 includes one or more control lines. More specifically, the drive circuit 111 supplies the pixel array 100 with a control signal for controlling the resetting and reading of the signal charge generated in the pixel 101 of the corresponding pixel array. This control signal controls the simultaneous operation of all the pixels 101 in order to realize the global shutter.
  • the wiring for transmitting the control signal or the signal of the drive pulse output from the drive circuit array 110 is referred to as an electrode drive line 114.
  • At least one drive circuit 111 is provided for each pixel sequence.
  • the number of drive circuits 111 corresponding to one pixel sequence depends on the configuration of the pixel 101.
  • the “reading” by the control signal means the transfer of the signal charge in the pixel 101, and means, for example, the transfer (or reading) of the signal charge from the photodiode to the floating diffusion layer.
  • the first wiring 113 is wiring that short-circuits signal lines having control signals having the same phase in two or more drive circuits 111 among a plurality of drive circuits 111.
  • the delay times of the signal lines short-circuited by the first wiring 113 are averaged as compared with the case where they are not short-circuited. That is, the delay time difference between the short-circuited drive circuits 111 can be reduced while the calibration described in the prior art is not required. In addition, since a calibration circuit is not required, the circuit scale can be reduced.
  • the two or more drive circuits 111 are, for example, a set of drive circuits 111 corresponding to an even number of pixel trains, a set of drive circuits 111 corresponding to an odd number of pixel trains, and a drive circuit 111 operating in a thinning operation mode. It may be a set or the like.
  • the timing generation circuit 120 generates the light emission signal and the exposure signal already described based on the instruction from the signal processing circuit 180.
  • the AD conversion unit 130 includes a column ADC 131 provided for each pixel string, a memory array 132, and an output circuit 133.
  • the column ADC 131 is provided for each row or plurality of pixels 101, and converts an analog pixel signal output from the pixel 101 via the vertical signal line 102 into a digital pixel signal.
  • FIG. 2 shows an example in which the column ADC 131 is provided for each column.
  • the converted digital pixel signal is transferred to the memory array 132, passed through the output circuit 133, and sequentially output to the signal processing circuit 180 as a pixel signal.
  • the vertical scanning circuit 140 sequentially scans the pixel rows of the pixel array 100 as a unit, and reads and initializes the pixel signals.
  • the read pixel signal is sent to the column ADC 131 via the vertical signal line 102 provided in each row and converted into a digital signal.
  • FIG. 3 is a diagram showing a configuration example of the pixel 101 and a configuration example of the electrode drive line 114.
  • the pixel 101 includes a photoelectric conversion unit 300, a reset electrode 310, a first read electrode 330, a second read electrode 350, a first charge storage unit 340, a second charge storage unit 360, and a first selection transistor 370.
  • the second-selection transistor 380, the floating diffusion layer 390, the reset transistor 400, and the source follower 410 are provided.
  • the photoelectric conversion unit 300 converts light into electric charges and accumulates the electric charges.
  • the reset electrode 310 is a gate electrode of a reset transistor that connects the charge discharge unit 320 and the photoelectric conversion unit 300.
  • the first read-out electrode 330 is a gate electrode of a first transfer transistor that reads out charges from the photoelectric conversion unit 300 to the first charge storage unit 340.
  • the first charge storage unit 340 is a capacitive element or a diffusion layer that holds the charge read from the photoelectric conversion unit 300.
  • the second charge storage unit 360 is a capacitive element or a diffusion layer that holds the charge read from the photoelectric conversion unit 300.
  • the first-selection transistor 370 connects the first charge storage unit 340 and the gate electrode of the source follower 410 by controlling the first-selection signal.
  • the first-selection signal is supplied from the vertical scanning circuit 140 to the gate electrode of the first-selection transistor 370.
  • the second selection transistor 380 connects the second charge storage unit 360 and the gate electrode of the source follower 410 by controlling the second selection signal.
  • the second selection signal is supplied from the vertical scanning circuit 140 to the gate electrode of the second selection transistor 380.
  • the floating diffusion layer 390 holds the charge transferred from the first charge storage unit 340 via the first selection transistor 370, and holds the charge transferred from the second charge storage unit 360 via the second selection transistor 380. do.
  • the reset transistor 400 resets the floating diffusion layer 390 according to the reset signal.
  • the reset signal is supplied from the vertical scanning circuit 140 to the gate electrode of the reset transistor 400.
  • the source follower 410 converts the electric charge held in the floating diffusion layer 390 into a voltage and outputs it to the vertical signal line 102.
  • the electrode drive line 114 includes a reset control line 114A, a first read control line 114B, and a second read control line 114C.
  • FIG. 4A is a diagram showing a detailed configuration example of the drive circuit array 110.
  • the pixel 101 in the figure is the same as the configuration example shown in FIG. It is assumed that the reset control line 114A, the first read control line 114B, and the second read control line 114C are connected to each pixel 101 as the electrode drive lines 114 from the drive circuit array 110.
  • the drive circuit array 110 includes three drive circuits 111A to 111C for each pixel row.
  • the three drive circuits 111A to 111C correspond to the reset control line 114A, the first read control line 114B, and the second read control line 114C, respectively.
  • the drive circuits 111A to 111C are simply referred to as drive circuits 111.
  • a reset control signal having a drive pulse ⁇ ODG is input from the timing generation circuit 120 to the drive circuit 111A of each pixel train.
  • Each drive circuit 111A outputs a reset control signal to the reset electrode 310 via the reset control line 114A for each pixel 101 in the corresponding pixel sequence.
  • a first read control signal having a drive pulse ⁇ TG1 is input from the timing generation circuit 120 to the drive circuit 111B of each pixel train.
  • Each drive circuit 111B outputs a first read control signal to the first read electrode 330 via the first read control line 114B for each pixel 101 in the corresponding pixel sequence.
  • a second read control signal having a drive pulse ⁇ TG2 is input from the timing generation circuit 120 to the drive circuit 111C of each pixel sequence.
  • Each drive circuit 111C outputs a second read control signal to the second read electrode 350 via the second read control line 114C for each pixel 101 in the corresponding pixel sequence.
  • Each drive circuit 111 includes at least two stages of buffer elements 112.
  • the drive circuit 111 in the figure includes three stages of buffer elements 112a to 112c.
  • the driving capacity of the buffer elements 112a to 112c is configured to increase in the order of the buffer elements 112a, 112b, 112c.
  • the drive capability of the buffer element 112 can be increased by increasing the size of the output transistor in the buffer element 112. Further, the driving ability of the buffer element 112 can be increased by providing a plurality of output transistors in the buffer element 112 in parallel.
  • the buffer elements 112a to 112c are not particularly distinguished, they are simply referred to as the buffer elements 112.
  • the buffer element 112 may be an inverter circuit whose polarity is inverted or a buffer circuit whose polarity does not change.
  • the first wiring 113 is at least one wiring that short-circuits signal lines that transmit signals of the same phase in two or more drive circuits 111.
  • the first wiring 113 includes three types of first wirings 113A, 113B, and 113C corresponding to the reset control line 114A, the first read control line 114B, and the second read control line 114C.
  • the first wiring 113 includes three types of first wirings 113D, 113E, and 113F corresponding to the reset control line 114A, the first read control line 114B, and the second read control line 114C.
  • Any drive circuit 111A drives a reset control signal having the same phase as the drive circuits 111A in other rows, ignoring the delay time difference.
  • the drive circuit 111B corresponding to any row drives the first read control signal having the same phase as the drive circuits 111B in the other rows. The same applies to the drive circuit 111C.
  • the first wiring 113A short-circuits wirings having signals of the same phase in two or more drive circuits 111A.
  • the first wiring 113A short-circuits the output lines of the second-stage buffer element 112b in each drive circuit 111A. Thereby, the delay time difference in the output line of the buffer element 112b of the drive circuit 111A can be averaged.
  • the first wiring 113B short-circuits the output lines of the second-stage buffer element 112b in each drive circuit 111B.
  • the first wiring 113C short-circuits the output lines of the second-stage buffer element 112b in each drive circuit 111C.
  • the first wiring 113D short-circuits the output lines of the first-stage buffer element 112a in each drive circuit 111A. Thereby, the delay time difference in the output line of the buffer element 112a of the drive circuit 111A can be averaged.
  • the first wiring 113E short-circuits the output lines of the first-stage buffer element 112a in each drive circuit 111B.
  • the first wiring 113F short-circuits the output lines of the first-stage buffer element 112a in each drive circuit 111C.
  • the impedance of the first wirings 113A to 113C is configured to be smaller than the impedance of the first wirings 113D to 113D.
  • the line width of the first wirings 113A to 113C may be larger than that of the first wirings 113D to 113D.
  • each of the first wirings 113D to 113F may be composed of one wiring
  • each of the first wirings 113A to 113C may be composed of a plurality of parallel wirings.
  • the load driven by each drive circuit 111 is the same number of gate loads and wiring loads as the number of pixels to be driven, so the load is large. Therefore, the buffer element 112 in the final stage of the drive circuit 111 is required to have a high drive capability. If the buffer element 112 in the final stage is directly driven by the drive pulse generated by the timing generation circuit 120, the load is too large and the voltage rise time and fall time are long. It gets bigger. Therefore, the drive circuit 111 needs to gradually increase the drive capacity from the first stage to the final stage of the buffer element 112 connected in multiple stages. For example, the transistor size constituting the buffer element 112 is also gradually increased from the first stage buffer element 112a to the final stage buffer element 112c.
  • the first wiring 113 short-circuits the outputs of the buffer elements 112 that drive signals of the same phase, and reduces the time lag between the rows of drive pulses.
  • the first wiring 113 is a wiring that averages the delay.
  • the time lag between the rows occurs due to manufacturing variations of the transistors constituting the drive circuit 111, differences in wiring resistance and capacitance due to layout differences, and differences in power supply drops.
  • the first wiring 113 short-circuits the nodes in the drive circuit with low impedance, and the potentials of the nodes fluctuate so as to match. Therefore, even if there is a time lag between the rows of the drive circuits 111, the time lag works to be reduced via the first wiring 113. Further, since the first wiring 113 is wired toward the horizontal direction of the drive circuit array 110, the time lag is reduced in the entire drive circuit array.
  • the time lag between the rows is accumulated each time the number of stages of the buffer elements 112 is overlapped, so that the time lag is smaller in the front stage of the drive circuit 111. Therefore, when the rows are short-circuited by the first wiring 113 from the front stage of the drive circuit 111, the time lag is small, so that the through current flowing through the first wiring 113 can be suppressed to a small value.
  • the first wiring 113 may be wired not only one but also a plurality of wires. Even one first wiring 113 has the effect of reducing the time lag, but as described above, the time lag accumulates as the number of stages of the buffer elements 112 is increased, so that the rows are short-circuited for each buffer element 112. It is possible to reduce the time lag. Further, since the drive capacity becomes higher in the later stage of the drive circuit 111, the impedance of the first wiring 113 is lowered in the latter stage. By lowering the impedance by thickening the first wiring 113 in the subsequent stage where a large amount of through current flows, it is possible to prevent the wiring from being blown.
  • the buffer element 112c in the final stage connected to the electrode drive line 114 has a high drive capability, and if a short circuit is made between rows, a large amount of through current flows, so there is a possibility of wiring breakage or transistor breakage. Therefore, the electrode drive lines 114 are not short-circuited between the rows, but are made independent for each row.
  • FIG. 4B is a diagram showing another configuration example of the drive circuit array 110 according to the first embodiment.
  • each of the plurality of drive circuits 111A to 111C includes M drive circuit groups divided into M (M is an integer of 2 or more), and the first The wirings 113A to 113C are provided for each of the M drive circuit groups, and are different in that the output lines of the buffer elements belonging to the drive circuit group are short-circuited.
  • M is an integer of 2 or more
  • Each of the plurality of drive circuits 111A to 111C includes two drive circuit groups divided into two.
  • M 2.
  • the plurality of drive circuits 111A are divided into a drive circuit group including drive circuits 111 corresponding to odd-numbered rows and a drive circuit group including drive circuits 111 corresponding to even-numbered rows.
  • the plurality of drive circuits 111B are also divided into a drive circuit group corresponding to odd-numbered rows and a drive circuit group corresponding to even-numbered rows. The same applies to the plurality of drive circuits 111C.
  • the first wiring 113A in FIG. 4A corresponds to two first wirings 113Ao and the first wiring 113Ae in FIG. 4B.
  • the first wiring 113Ao short-circuits the output lines of the buffer elements 112b belonging to the drive circuit group corresponding to the odd-numbered rows.
  • the first wiring 113Ae connects the output lines of the buffer elements 112b belonging to the drive circuit group corresponding to the even-numbered rows.
  • the first wiring 113B corresponds to the first wiring 113Bo corresponding to the odd-numbered rows and the first wiring 113Ae corresponding to the even-numbered rows.
  • the first wiring 113C corresponds to the first wiring 113Co and the first wiring 113Ce.
  • the first wiring 113D in FIG. 4A corresponds to the two first wirings 113Do and the first wiring 113De in FIG. 4B.
  • the first wiring 113Do short-circuits the output lines of the buffer elements 112a belonging to the drive circuit group corresponding to the odd-numbered rows.
  • the first wiring 113De connects the output lines of the buffer elements 112a belonging to the drive circuit group corresponding to the even-numbered rows.
  • the first wiring 113E corresponds to the first wiring 113Eo corresponding to the odd-numbered rows and the first wiring 113Ee corresponding to the even-numbered rows.
  • the first wiring 113F corresponds to the first wiring 113Fo and the first wiring 113Fe.
  • FIG. 4B shows an example of dividing the pixel sequence into two equal parts.
  • the load on the first wiring 113 on the drive circuit array 110 can be reduced in the thinning operation mode for generating an image in which the number of pixels in the row direction is halved.
  • M may be 3 or more.
  • the entire pixel sequence may be divided into two at 1: 3, or the entire pixel sequence may be divided into three at 1: 2: 1. You may.
  • FIG. 5 is a flowchart showing the exposure operation in the first embodiment. Further, FIG. 6 is a timing chart showing the drive pulse during the exposure operation according to the first embodiment.
  • the reset step ST00 is performed as the initial operation immediately before the time t1.
  • the drive pulse ⁇ ODG applied to the reset electrode 310 is in the High state, and the photoelectric conversion unit 300 is in the reset state.
  • the drive pulse ⁇ TG1 applied to the first read electrode 330 and the drive pulse ⁇ TG2 applied to the second read electrode 350 are in the Low state, and the photoelectric conversion unit 300, the first charge storage unit 340, and the second charge are in the Low state.
  • the storage unit 360 is electrically cut off. In this state, the signal charge generated by the photoelectric conversion unit 300 is discharged to the charge discharge unit 320 via the reset electrode 310, and is not accumulated in the photoelectric conversion unit 300.
  • the process proceeds to the light emission accumulation start step ST01.
  • the reset electrode 310 is in the Low state, and the charge discharge from the photoelectric conversion unit 300 to the charge discharge unit 320 is stopped.
  • the photoelectric conversion unit 300 is in a state of accumulating the generated signal charge.
  • the timing generation circuit 120 applies a light emission trigger signal to the light source driver 150, and the light source unit 160 irradiates infrared pulsed light. After irradiation with the infrared pulsed light, the reflected light is incident on the pixel array 100 with a time difference according to the distance to the object 190.
  • the process proceeds to the first read step ST03.
  • the first readout electrode 330 is in the High state, and the photoelectric conversion unit 300 and the first charge storage unit 340 are electrically connected.
  • the signal charge accumulated in the photoelectric conversion unit 300 is transferred to the first charge storage unit 340.
  • the first read electrode 330 is in the Low state, the photoelectric conversion unit 300 and the first charge storage unit 340 are electrically cut off, and the reading of the signal charge S0 is completed.
  • a trigger signal is applied from the timing generation circuit 120 to the light source driver 150, and the irradiation of the infrared pulsed light from the light source unit 160 is stopped.
  • the signal charge S0 was proportional to the time (Tp-Tf) obtained by subtracting the arrival time Tf from the irradiation of the infrared pulsed light to the arrival of the reflected light at the pixel array 100 from the irradiation time Tp of the infrared pulsed light. It becomes the amount of electric charge.
  • the process proceeds to the second read step ST03.
  • the second readout electrode 350 is in the High state, and the photoelectric conversion unit 300 and the second charge storage unit 360 are electrically connected.
  • the signal charge accumulated in the photoelectric conversion unit 300 is transferred to the second charge storage unit 360.
  • the second read electrode 350 is in the Low state, the photoelectric conversion unit 300 and the second charge storage unit 360 are electrically cut off, and the reading of the signal charge S1 is completed.
  • the signal charge S1 has an amount of charge proportional to the arrival time Tf.
  • the process proceeds to the reset step ST04.
  • the reset electrode 310 is in the High state, the photoelectric conversion unit 300 and the charge discharge unit 320 are electrically connected, the photoelectric conversion unit 300 is in the reset state, and the electric charge is not accumulated in the photoelectric conversion unit 300.
  • the process proceeds to the light emission accumulation start step ST01 again, and the operations from the light emission accumulation start step ST01 to the reset step ST04 are repeated.
  • the operations from the light emission storage step ST01 to the reset step ST04 are performed a plurality of times within one frame period, and the signal charges S0 and S1 corresponding to the sum of the multiple exposure amounts are the first charge storage unit 340 and the second charge storage unit, respectively. Accumulated in 360.
  • the repetition of exposure is completed, the exposure is completed.
  • the first-select transistor 370 is set to the High state, and the reading of the signal charge S0 is started.
  • the signal charge S0 is transferred to the floating diffusion layer 390 and converted into a voltage by the source follower 410.
  • the signal charge S0 converted into a voltage is converted into a digital signal by the column ADC 131 via the vertical signal line 102.
  • the reset transistor 400 is set to the high state, and the floating diffusion layer 390 is reset to the initial state.
  • the pixel array 100 is sequentially scanned in the vertical direction, and the signal charges S0 of all the pixels 101 are converted into digital signals.
  • the second-selection transistor 380 is set to the High state, and the reading of the signal charge S1 is started.
  • the signal charge S1 is transferred to the floating diffusion layer 390 in the same manner as the signal charge S0, and is converted into a voltage by the source follower 410.
  • the signal charge S1 converted into a voltage is converted into a digital signal by the column ADC 131 via the vertical signal line 102.
  • the reset transistor 400 is set to the high state, and the floating diffusion layer 390 is reset to the initial state.
  • the pixel array 100 is sequentially scanned in the vertical direction, and the signal charges S1 of all the pixels 101 are converted into digital signals.
  • the distance Z from the image pickup device 1000 to the object 190 can be obtained from the arrival time Tf from the following equation (1), where c is the speed of light.
  • the signal charge S0 is the amount of charge proportional to Tp-Tf obtained by subtracting the arrival time Tf from the irradiation time Tp
  • the signal charge S1 is the amount of charge proportional to the arrival time Tf
  • the signal charge ratio S1 / S0 is ,
  • the ratio of arrival time to irradiation time is equal to Tf / (Tp-Tf).
  • the arrival time Tf is as shown in the following equations (2a) and (2b) from the irradiation time Tp and the signal charges S1 and S0.
  • the distance Z to the object 190 is as shown in the following equation (3) from the signal charges S0 and S1 and the irradiation time Tp.
  • the signal charge S1 is proportional to Tf ⁇ t obtained by subtracting the time lag ⁇ t from the arrival time Tf
  • the signal charge S0 is Tp ⁇ Tf obtained by subtracting the arrival time Tf from the irradiation time Tf. Since it is proportional to Tp ⁇ Tf + ⁇ t, which is the sum of the time difference ⁇ t, the signal charge ratio S1 / S0 is given by the following equations (4a) and (4b).
  • the time difference ⁇ t is added to the actual arrival time Tf, and the measurement distance difference ⁇ Z as shown in the following equation (5) occurs in the distance Z to the object 190.
  • the measurement distance difference ⁇ Z is about 15 mm.
  • the time lag ⁇ t between rows can be reduced and the measurement distance difference ⁇ Z can be reduced, and as a result, calibration is not required and the circuit scale is not increased, and the distance measurement is high. Accuracy can be achieved.
  • FIG. 4C is a diagram showing a modified example of the pixel array and the drive circuit array according to the first embodiment.
  • the drive circuit array 110 of FIG. 4C is provided with a reset control line 14A for each pixel row instead of the reset control line 114A for each pixel row, and a pixel instead of the drive circuit 111A for each pixel row.
  • the point that the drive circuit 11A for each line is provided, the point that the first wiring 13A is provided instead of the first wiring 113A, and the point that the first wiring 13D is provided instead of the first wiring 113D are different.
  • the same points will be described mainly on different points, avoiding duplication of explanation.
  • the reset control line 14A is provided for each pixel row, and transmits a reset control signal having a drive bals ⁇ ODG output from the vertical scanning circuit 140 via the drive circuit 11A to the pixel 101 belonging to the corresponding pixel row.
  • the drive circuit 11A is provided for each pixel row and is provided at the final stage in the vertical scanning circuit 140. Each drive circuit 11A outputs a reset control signal to the reset electrode 310 via the reset control line 14A for each pixel 101 belonging to the corresponding pixel row.
  • the drive circuit 11A may be provided between the vertical scanning circuit 140 and the pixel array 100.
  • Each drive circuit 11A includes at least two stages of buffer elements 11.
  • the drive circuit 11A in the figure includes three stages of buffer elements 11a to 11c.
  • the drive capacity of the buffer elements 11a to 11c is configured to increase in the order of the buffer elements 11a, 11b, and 11c.
  • the buffer elements 11a to 11c are not particularly distinguished, they are simply referred to as the buffer element 11.
  • the buffer element 11 may be an inverter circuit whose polarity is inverted or a buffer circuit whose polarity is not inverted.
  • the first wiring 13A is a type of first wiring, and is at least one wiring that short-circuits signal lines that transmit signals of the same phase in two or more drive circuits 11.
  • the first wiring 13D is a type of first wiring, and is at least one wiring that short-circuits signal lines that transmit signals of the same phase in two or more drive circuits 11.
  • first wiring 13A and the first wiring 13D are not particularly distinguished, they are simply referred to as the first wiring 13.
  • Any drive circuit 11A drives a reset control signal having the same phase as the drive circuits 11A in other rows, ignoring the delay time difference.
  • the first wiring 13A short-circuits wirings having signals of the same phase in two or more drive circuits 11A.
  • the first wiring 13A short-circuits the output lines of the second-stage buffer elements 11b in each drive circuit 11A. Thereby, the delay time difference in the output line of the buffer element 11b of the drive circuit 11A can be averaged.
  • the first wiring 13D short-circuits the output lines of the first-stage buffer elements 11a in each drive circuit 11A. Thereby, the delay time difference in the output line of the buffer element 11a of the drive circuit 11A can be averaged.
  • the impedance of the first wiring 13A is configured to be smaller than the impedance of the first wiring 13D.
  • the line width of the first wiring 13A may be larger than that of the first wiring 13D.
  • the first wiring 13D may be composed of one wiring
  • the first wiring 113A may be composed of a plurality of parallel wirings.
  • the load driven by each drive circuit 11A is the same number of gate loads and wiring loads as the number of pixels to be driven, so the load is large. Therefore, the buffer element 11c in the final stage of the drive circuit 11A is required to have a high drive capability. If the buffer element 11c in the final stage is directly driven by the drive pulse generated by the timing generation circuit 120, the load is too large and the voltage rise time and fall time are long. It gets bigger. Therefore, the drive circuit 11A needs to gradually increase the drive capacity from the first stage to the final stage of the buffer element 11 connected in multiple stages. For example, the transistor size constituting the buffer element 11 is gradually increased from the buffer element 11a in the first stage to the buffer element 11c in the final stage.
  • the first wiring 13 short-circuits the outputs of the buffer elements 11 that drive signals of the same phase, and reduces the time lag between the rows of drive pulses.
  • the first wiring 13 is a wiring that averages the delay.
  • the time lag between rows occurs due to manufacturing variations of the transistors constituting the drive circuit 11, differences in wiring resistance and capacitance due to layout differences, and differences in power supply drops.
  • the first wiring 13 short-circuits the nodes in the drive circuit with low impedance, and the potentials of the nodes fluctuate so as to match. Therefore, even if there is a time lag between the rows of the drive circuits 111, the time lag works to be reduced via the first wiring 13A. Further, since the first wiring 13 is wired in the vertical direction of the drive circuit array 110, the time lag is reduced in the entire drive circuit array 110.
  • the solid-state image sensor 200 includes a plurality of pixels 101 arranged in a matrix, and pixels 101 provided for each pixel row or each pixel string and belonging to the corresponding pixel string.
  • a drive circuit 111 provided for each control signal, which has at least two stages of buffer elements 112a to 112c connected in series and outputs a control signal to the control line 114, and at least two.
  • One drive circuit 111 includes a first wiring 113 in which the output lines of the corresponding buffer elements 112 in any stage are short-circuited.
  • the delay difference which is the time lag of the control signal for each control line 114, due to the short circuit of the first wiring 113. Therefore, calibration is not required, the delay difference of the control signal for each column can be reduced, and high distance measurement accuracy can be realized.
  • the first wiring 113 is a wiring that averages the delay of each row or column of the control line 114.
  • the plurality of pixels 101 include an optical black pixel and a normal pixel other than the optical black pixel, and the wiring length of the first wiring is the first of the four sides of the effective region composed of the normal pixels. It may be longer than one side parallel to the wiring.
  • the first wiring can be connected to the output line of the buffer element 112 corresponding to any pixel string among all the pixel strings.
  • the plurality of drive circuits 111 include M drive circuit groups divided into M (M is an integer of 2 or more), and the first wiring 113 is provided for each of the M drive circuit groups, and the drive is said to be provided.
  • the output lines of the buffer elements belonging to the circuit group may be short-circuited.
  • one of the M drive circuits may be composed of a drive circuit 111 driven in the pixel thinning operation mode.
  • the first wiring may be provided in each of at least two stages or more and the total number of stages or less of the two stages of the buffer element 112.
  • the impedance of the first wiring 113 may be smaller than the impedance of the first wiring corresponding to the buffer element 112 on the front stage side.
  • the wiring width of the first wiring 113 may be larger than the wiring width of the corresponding first wiring 113 on the front stage side.
  • the drive capacity of the buffer element 112 may be higher than the drive capacity of the buffer element 112 on the front stage side.
  • the pixel 101 has a photoelectric conversion unit 300 that converts light into an electric charge, and a readout electrode 330/350 for reading out the electric charge from the photoelectric conversion unit 300, and the control line 114 is attached to the readout electrode 330/350. May be connected.
  • the pixel 101 has a reset electrode 310 for resetting the electric charge in the pixel, and the control line may be connected to the reset electrode 310.
  • the pixel 101 includes a photoelectric conversion unit 300 that converts light into an electric charge, a first read electrode 330 for reading the electric charge from the photoelectric conversion unit 300, and a reset electrode 310 for resetting the electric charge in the pixel.
  • the control line 114 has a first read-out control line 114B connected to the first read-out electrode 330 and a reset control line 114A connected to the reset electrode 310 for each pixel row, and the solid-state imaging device 200 has.
  • the drive circuit 111B connected to the first read control line 114B and the drive circuit 111A connected to the reset control line 114A may be provided for each pixel string.
  • the pixel 101 further has a second read electrode 350 for reading the electric charge from the photoelectric conversion unit 300, and the control line 114 is further connected to the second read electrode 350 for each pixel row.
  • the solid-state image sensor 200 may further have a drive circuit 111C connected to the second read-out control line 114C for each pixel row.
  • the image pickup device includes the above-mentioned solid-state image pickup device 200 and a signal processing circuit 180 that generates a distance image or a brightness image based on a signal received by the solid-state image pickup device 200.
  • first wiring in which the output lines of the corresponding buffer elements 112 in any stage are short-circuited is not limited to one, and may include two or more wires connected in parallel.
  • the two or more first wirings 113 connected in parallel may be formed in one wiring layer or may be formed in a plurality of wiring layers.
  • FIG. 7 shows the configuration of the drive circuit array 110 according to the second embodiment.
  • the drive circuit array 110 of the second embodiment is different from the drive circuit array 110 of FIG. 4A in that wiring replacement portions 510a to 510c are added. The differences will be mainly described below.
  • the wiring replacement units 510a to 510c are not particularly distinguished, they are simply referred to as wiring replacement units 510.
  • each of the wiring replacement units 510a to 510c connects the output wiring of the buffer element 112 in the drive circuit 111 to the buffer element 112 in the same stage that is not in the same row, the wiring is replaced with the wiring of the drive circuit 111 in a different row.
  • each of the wiring replacement units 510a to 510c is between the drive circuits 111 so as to substantially replace the buffer element 112 in the drive circuit 111 with the corresponding buffer element 112 in the same stage in the other drive circuit 111. Cross the wiring with.
  • FIG. 7 shows an example in which the wiring replacement portions 510a to 510c are located at three locations, but the wiring replacement portions 510a to 510c may be located at two locations or at four or more locations. Further, although the example in which the wiring is exchanged between the adjacent drive circuits 111 corresponding to the same pixel sequence is shown, the wiring may be exchanged with the drive circuits 111 which are not adjacent to each other.
  • the exposure operation of the second embodiment is performed according to each step of FIG. 5 as in the first embodiment.
  • the solid-state imaging device has different drive signals for each row by exchanging the path through which the drive signal passes with respect to the difference between the rows of the drive circuit 111 due to the layout difference and the manufacturing variation.
  • the delay time is averaged, and the difference between the columns of the delay time can be reduced.
  • it is effective in reducing the difference in delay time between rows when the phases of the drive signals are different and the first wiring 113 cannot short-circuit the rows.
  • the delay difference between the drive signals having different phases can be reduced, and the distance measurement accuracy can be improved.
  • the buffer element 112 in the drive circuit 111 and the corresponding buffer element 112 in the same stage in the other drive circuit 111 are substantially replaced.
  • the wiring replacement unit 510 for crossing the wiring between the drive circuits 111 may be provided.
  • two or more wiring replacement units 510 are provided, and the wiring replacement unit 510 may be inserted into at least two buffer elements 112 input lines or output lines of the plurality of drive circuits 111.
  • FIG. 8 shows the configuration of the drive circuit array 110 according to the third embodiment.
  • the wiring replacement unit 510 of the third embodiment is different from FIG. 7 in that the wiring replacement units 510d and 510e are provided instead of the wiring replacement units 510a to 510c. The differences will be mainly described below. When the wiring replacement units 510d and 510e are not particularly distinguished, they are simply referred to as wiring replacement units 510.
  • the wiring replacement unit 510d includes three selection circuits 530 for each pixel row.
  • Each selection circuit 530 has one input terminal and three output terminals, selects one of the output terminals, and connects the input terminal and the selected output terminal.
  • the three selection circuits 530 corresponding to one pixel sequence replace the input wirings of the buffer elements 112a of the three corresponding drive circuits 111.
  • the selection circuit 530 to which the drive pulse ⁇ ODG is input selects one of the input lines of the buffer element 112a of the three drive circuits 111 corresponding to the pixel trains, and transmits the drive pulse ⁇ ODG to the selected input lines.
  • the selection circuit 530 to which the drive pulse ⁇ TG1 is input selects one of the input lines of the buffer element 112a of the three drive circuits 111 corresponding to the pixel trains, and transmits the drive pulse ⁇ TG1 to the selected input lines.
  • the selection circuit 530 to which the drive pulse ⁇ TG2 is input selects one of the input lines of the buffer element 112a of the three drive circuits 111 corresponding to the pixel trains, and sets the drive pulse ⁇ TG3 to the selected input lines. introduce.
  • the three selection circuits 530 corresponding to one pixel sequence exclusively select the buffer element 112a of the transmission destination.
  • the wiring replacement unit 510e includes three selection circuits 531 for each pixel row.
  • Each selection circuit 531 has three input terminals and one output terminal, selects one of the input terminals, and connects the selected input terminal and the output terminal.
  • the three selection circuits 531 corresponding to one pixel sequence replace the output wirings of the buffer elements 112c of the three corresponding drive circuits 111.
  • each selection circuit 531 performs a selection operation so as to undo the replacement of the wiring by the corresponding selection circuit 530.
  • the three selection circuits 530 and 531 corresponding to the pixel trains function to replace the drive circuit 111 with the drive circuits 111 in different rows according to the selection switching signal 540.
  • the drive circuit 111 is connected to the control line 114 in the same row.
  • the reset control line 114A is connected to the drive circuit 111A
  • the first read control line 114B is connected to the drive circuit 111B
  • the second read control line 114C is connected to the drive circuit 111C.
  • the drive circuit 111 is connected to a control line that is not in the same row.
  • the reset control line 114A is connected to the drive circuit 111B
  • the first read control line 114B is connected to the drive circuit 111C
  • the second read control line 114C is connected to the drive circuit 111A.
  • the drive circuit 111 is connected to another control line that is not in the same row.
  • the reset control line 114A is connected to the drive circuit 111C
  • the first read control line 114B is connected to the drive circuit 111A
  • the second read control line 114C is connected to the drive circuit 111B.
  • the selection switching signal 540 shows an example with three values, but it may be two values or four or more values.
  • the drive circuit switching step ST05 is added to the flowchart of FIG. 5, and the other steps are the same as those of the first embodiment. Normally, when measuring the distance to the object 190, exposure is performed a plurality of times within one frame. In the third embodiment, when the exposure is repeated after the reset step ST04, the process proceeds to the drive circuit switching step ST05. In the drive circuit switching step ST05, the selection switching signal 540 is switched to switch the buffer element 112 through which the drive signal passes. When the drive circuit switching step ST05 is completed, the process proceeds to the light emission accumulation start step ST01 again. Each time the exposure is repeated, the drive circuit 111 through which the drive signal passes is switched.
  • the electrode drive line 114 has three types of control lines: a reset control line 114A, a first read control line 114B, and a second read control line 114C.
  • the wiring replacement unit 510 replaces three types of control lines for each exposure.
  • a total of (l + m + n) exposures are made in one frame, and the drive signal applied to the reset control line 114A is n times, with l exposures passing through the drive circuit 111A and m exposures passing through the drive circuit 111B. It is assumed that the exposure of is via the drive circuit 111C.
  • the drive signal applied to the first readout control line 114B is that the l-exposure passes through the drive circuit 111B, the m-exposure passes through the drive circuit 111C, and the n-time exposure passes through the drive circuit 111A. do.
  • the drive signal applied to the second readout control line 114C is that the l-exposure passes through the drive circuit 111C, the m-exposure passes through the drive circuit 111A, and the n-time exposure passes through the drive circuit 111B. do.
  • the measurement distance difference ⁇ Z1 of the pixel driven by the reset control line 114A and the first The measurement distance difference ⁇ Z2 of the pixel driven by the read control line 114B and the measurement distance difference ⁇ Z3 of the pixel driven by the second read control line 114C are as shown in the following equations (6) to (8).
  • the number of exposures of the drive signal passing through the drive circuit 111A, the number of exposures of the drive signal passing through the drive circuit 111B, and the number of exposures of the drive signal passing through the drive circuit 111C are reset control line 114A and the first read control line 114B.
  • the measurement distance differences ⁇ Z1, ⁇ Z2, and ⁇ Z3 are as shown in the following equation (9).
  • the measurement distance difference ⁇ Z1 of the pixel 101 driven by the reset control line 114A the measurement distance difference ⁇ Z2 of the pixel 101 driven by the first read control line 114B, and the measurement distance of the pixel 101 driven by the second read control line 114C.
  • the difference ⁇ Z3 is all proportional to the average of the time lag ⁇ ta of the drive circuit 111A, the time lag ⁇ tb of the drive circuit 111B, and the time lag ⁇ tk of the drive circuit 111C ( ⁇ ta + ⁇ tb + ⁇ tc) / 3.
  • the time lag between the reset control line 114A, the first read control line 114B, and the second read control line 114C is canceled out, and high distance measurement accuracy can be realized.
  • FIG. 8 shows an example in which the wiring replacement units 510d and 510e are inserted into the input side and the output side of the drive circuit array 110, and the entire drive circuit 111 is replaced with the entire other drive circuits 111.
  • a part of the buffer element 112 of the drive circuit 111 and a part of the wiring may be replaced.
  • the wiring replacement unit 510d of FIG. 8 may be inserted into the output line of the buffer element 112b instead of being inserted into the input line of the buffer element 112a.
  • the same circuit as the wiring replacement unit 510e may be provided instead of the wiring replacement unit 510d. Further, the same circuit as the wiring replacement unit 510d may be provided instead of the wiring replacement unit 510e.
  • FIGS. 7 and 8 an example in which the three electrode drive lines 114 for each row are replaced is shown, but the same effect can be obtained even when the number of the two electrode drive lines 114 is replaced with four or more electrode drive lines 114. Is obtained.
  • the wiring replacement unit 510 may include a selection circuit 530 or 531 that selects a drive circuit to be replaced according to the selection switching signal. ..
  • the solid-state imaging device 200 includes a photoelectric conversion unit 300 that converts the received light into a charge, and a readout electrode that controls the charge readout generated by the photoelectric conversion unit 300. (1st readout electrode 330, 2nd readout electrode 350), a reset electrode 310 that controls charge discharge generated by the photoelectric conversion unit 300, and a pixel in which a plurality of the photoelectric conversion unit 300, the readout electrode, and the reset electrode 310 are arranged.
  • the array 100 read control lines (first read control line 114B, second read control line 114C) for driving the read electrode, reset control line 114A for driving the reset electrode 310, and a buffer element 112 having at least two stages or more.
  • read control lines first read control line 114B, second read control line 114C
  • reset control line 114A for driving the reset electrode 310
  • a buffer element 112 having at least two stages or more.
  • the drive circuit 111 that applies a drive pulse to the read control line and the reset control line 114A and the drive circuit 111 are arranged in a row, and the outputs of the buffer elements 112 having at least two or more different rows are connected to each other.
  • a short-circuited first wiring 113 is provided.
  • a drive pulse is applied from the drive circuit 111 to the electrodes of the pixels 101 arranged in a matrix via the read control line and the reset control line 114A, and the transfer of the electric charge accumulated in the photoelectric conversion unit 300 is controlled. Will be done.
  • the buffer elements 112 are connected in multiple stages, and the outputs of the buffer elements 112 between the rows are electrically connected to each other with low impedance by the first wiring 113. As a result, the potentials between the rows fluctuate to match, reducing the delay difference.
  • the first wiring 113 has a longer wiring length than one side parallel to the first wiring among the four sides of the effective region of the pixel 101, and the first wiring 113 has a lower impedance toward the latter stage. Further, the buffer element 112 has a higher drive capacity toward the latter stage, and the electrode drive lines 114 are independent for each row.
  • the first wiring 113 By short-circuiting with the first wiring 113 in two or more stages of the buffer element, there is a delay difference between the rows, and even if a potential difference occurs, the delay difference is small, so the period in which the potential difference occurs is short, and the previous stage is Since the drive capability of the buffer element 112 is low, the through current that flows is small. Therefore, the risk of wiring breakage and destruction of the buffer element 112 can be reduced. In addition, the risk of wiring breakage can be reduced by lowering the impedance of the first wiring 113 that is short-circuited toward the latter stage of the buffer element 112. As a result, the first wiring 113 reduces the delay difference for each row of the drive signal caused by the characteristic difference of the drive buffer and the parasitic component difference due to the layout without the need for calibration.
  • the drive circuit array 110 includes one or more wiring replacement units 510 that replace the wiring of the drive circuit 111 with the wiring of the drive circuit 111 in a different row, and the wiring replacement unit 510 is a row in which the wiring is replaced according to the selection switching signal.
  • the selection circuit 530 and 513 can be selected.
  • the delay difference can be reduced even when the phases of the drive signals are different and the buffer elements 112 cannot be short-circuited between the rows.
  • the delay time between different drive signals is averaged by exchanging the paths through which the drive signals pass with respect to the delay difference between the rows due to the layout difference of the drive circuit 111 and the manufacturing variation.
  • the selection circuit 530 can utilize the multiple exposure of the TOF to change the path of the drive signal during the exposure period to average the delay time and reduce the delay difference between the columns or between the drive signals having different phases.
  • the image pickup apparatus is an image pickup apparatus capable of achieving high distance measurement accuracy by suppressing an increase in circuit scale, reducing the delay difference for each drive signal sequence without the need for calibration. It is useful as.

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Abstract

固体撮像装置（２００）は、行列状に配置された複数の画素（１０１）と、画素行毎にまたは画素列毎に設けられ、対応する画素行または画素列に属する前記画素に接続された制御線（１１４）と、直列接続された少なくとも２段のバッファ素子（１１２ａ～１１２ｃ）を有し前記制御線（１１４）に制御信号を出力する、前記制御信号毎に設けられた駆動回路（１１１）と、少なくとも２つの駆動回路（１１１）において、いずれかの段の対応する前記バッファ素子（１１２）の出力線同士を短絡した第１配線（１１３）とを備える。

Description

固体撮像装置および撮像装置
　本開示は、ＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）やＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサに代表される固体撮像装置および撮像装置に関するものである。
　物体を検知する複数の方式の中で、測定対象物体（被写体）まで光が往復する飛行時間を利用して測距を行うＴＯＦ（Ｔｉｍｅ　Ｏｆ　Ｆｌｉｇｈｔ）方式が知られている。ＴＯＦ方式の測距演算では、対象物体からの反射光に対して、少なくとも２つ以上の露光信号を取得し、その取得した露光信号量から発光と受光との時間差または位相差（対象物体まで光が往復するのに要した時間）を算出することで測距演算を行う。
　測距を行う固体撮像装置は、全画素同時に露光を行うことから、グローバルシャッター対応の固体撮像装置が用いられ、全画素同時にシャッターをかける。画素ごとのシャッタータイミングのずれは画素ごとの距離のずれとして現れるので、測距精度を高めるためにはシャッターの時間的ずれを低減することが必要である。
　これを解決するために、特許文献１において、シャッターを制御する駆動信号の遅延時間を列ごとに調整する列スキュー補正回路を備え、時間的ずれを低減する技術が開示されている。
国際公開第２０１５／１１９２４３号
　しかしながら、特許文献１では、列ごとに駆動信号の遅延時間調整が必要なため、固体撮像装置ごとにキャリブレーションが必要となる。キャリブレーションするためには、実際に距離演算を実施して、その結果を遅延調整部にフィードバックする必要があり、時間や工数がかかる。また回路規模も増大する。温度や電圧が変化した場合、遅延時間も変化するので、その都度キャリブレーションが必要となる。仮にキャリブレーションをしなかった場合、遅延時間が列ごとにずれ、測距精度が低下する。
　本開示は前記の問題に着目してなされたものであり、列ごとの駆動信号の遅延時間調整用のキャリブレーション不要でありながら駆動信号の列ごとの遅延差を低減し、高い測距精度を実現する固体撮像装置および撮像装置を提供することを目的としている。
　上記の課題を解決するために本開示の一態様に係る固体撮像装置は、行列状に配置された複数の画素と、画素行毎にまたは画素列毎に設けられ、対応する画素行または画素列に属する前記画素に接続された制御線と、直列接続された少なくとも２段のバッファ素子を有し前記制御線に制御信号を出力する、前記制御線毎に設けられた駆動回路と、少なくとも２つの前記駆動回路において、いずれかの段の対応する前記バッファ素子の出力線同士を短絡した第１配線とを備える。
　また、本開示の一態様に係る撮像装置は、前記固体撮像装置と、前記固体撮像装置が受けた信号に基づいて距離画像または輝度画像を生成する信号処理回路とを備える。
　本開示によれば、キャリブレーション不要で駆動信号の列ごとの遅延差を低減し、高い測距精度を実現することができる。
図１は、実施の形態１に係る撮像装置の構成例を示すブロック図である。 図２は、実施の形態１に係る固体撮像装置の詳細な構成例を示したブロック図である。 図３は、実施の形態１に係る画素の構成例と電極駆動線の構成例とを示した図である。 図４Ａは、実施の形態１に係る画素アレイおよび駆動回路アレイの詳細な構成例を示した図である。 図４Ｂは、実施の形態１に係る駆動回路アレイの他の構成例を示した図である。 図４Ｃは、実施の形態１に係る画素アレイおよび駆動回路アレイの変形例を示した図である。 図５は、実施の形態１における露光動作を示したフローチャートである。 図６は、露光動作時の駆動パルスを示したタイミングチャートである。 図７は、実施の形態２に係る駆動回路アレイの詳細を示した図である。 図８は、実施の形態３に係る駆動回路アレイの詳細を示した図である。 図９は、実施の形態３における露光動作を示したフローチャートである。
　以下、実施の形態について図面を参照しながら説明する。なお、以下の実施の形態は、本質的に好ましい例示であって、本開示、その適用物、あるいはその用途の範囲を制限することを意図するものではない。なお、実施の形態において同じ符号を付した構成要素は同様の動作を行うので、重複する説明については省略している。
　（実施の形態１）
　［１．　撮像装置１０００の構成］
　図１は、実施の形態１に係る撮像装置１０００の構成例を示すブロック図である。図１には、測距の対象物１９０も図示している。
　同図に示すように、撮像装置１０００は、光源ドライバ１５０と、光源部１６０と、光学レンズ１７０と、信号処理回路１８０と、固体撮像装置２００とを備える。また固体撮像装置２００は、画素アレイ１００と、駆動回路アレイ１１０と、タイミング発生回路１２０と、ＡＤ変換部１３０と、垂直走査回路１４０とを備える。
　光源ドライバ１５０は、タイミング発生回路１２０からの発光を指示する信号に従って光源部１６０に駆動信号を供給する。
　光源部１６０は、光源ドライバ１５０の駆動信号に従って測距用のパルス光を発生する。
　レンズ１７０は、光源部１６０からのパルス光に対応する対象物１９０の反射パルス光を集光するためのレンズである。
　信号処理回路１８０は、固体撮像装置２００から受けた信号に基づいて、対象物１９０までの距離を演算により求める。
　画素アレイ１００は、半導体基板上に行列状に配置された複数の画素を含む。以下では、複数の画素のうち行方向に並ぶ画素を画素行と呼ぶ。また、列方向に並ぶ画素を画素列と呼ぶ。
　駆動回路アレイ１１０は、画素列毎に設けられた駆動回路の配列を含み、各画素で発生する信号電荷を制御する制御信号を画素アレイ１００に供給する。
　タイミング発生回路１２０は、対象物１９０への光照射（ここでは、近赤外光の照射を例示）を指示する発光信号を発生する。発光信号は、光源ドライバ１５０を介して、光源部１６０を駆動する。このとき、タイミング発生回路１２０は、画素アレイ１００に対して、対象物１９０からの反射光の露光を指示する露光信号を発生する。例えば、タイミング発生回路１２０は、１フレーム期間内に露光信号の生成を複数回行って、複数回の露光量の総和に対応した画素信号を各画素に蓄積させる。
　ＡＤ変換部１３０は、画素アレイ１００から画素行単位で出力されるアナログ画素信号をデジタル画素信号に変換する。
　垂直走査回路１４０は、画素アレイ１００の画素行を順次走査し、画素信号を画素行単位でＡＤ変換部１３０に出力させる。
　固体撮像装置２００は、図１に示すように、対象物１９０に対して、背景光のもと近赤外光を光源部１６０から照射させる。対象物１９０からの反射光は、光学レンズ１７０を介して、画素アレイ１００に入射される。画素アレイ１００に入射される反射光は、結像され、当該結像される光学的画像は画素信号に変換される。固体撮像装置２００の出力は、信号処理回路１８０によって距離データに変換され、用途によっては可視的な距離画像または輝度画像にも変換される。
　なお、必ずしも信号処理回路１８０は固体撮像装置２００の外部に設ける必要はなく、距離を演算する機能などの一部または全てを固体撮像装置２００に内蔵してもよい。
　固体撮像装置２００としては、いわゆる、ＣＭＯＳイメージセンサが例示される。
　［１．１　固体撮像装置２００の構成］
　図２は、実施の形態１に係る固体撮像装置２００の詳細な構成例を示すブロック図である。固体撮像装置２００は、画素アレイ１００と、駆動回路アレイ１１０と、タイミング発生回路１２０と、ＡＤ変換部１３０とを備える。
　画素アレイ１００は、複数の画素１０１が行列状に配置されている。ここで画素１０１は、例えば、フォトダイオードやフォトゲートなどの光感応素子や、アモルファスシリコンによる光電変換膜、有機光電変換膜のような、光電変換により生じた信号を読み出すためのデバイス構造、初期化動作を可能とする構造が必要に応じて設けられた単位素子のことである。これらの画素は感応素子の一例であり、画素アレイ１００は感応素子アレイの一例である。
　駆動回路アレイ１１０は、画素列毎に１つ以上設けられた駆動回路１１１と、第１配線１１３とを含む。駆動回路アレイ１１０は、複数の画素１０１の電荷蓄積及び電荷排出の制御を行う。
　複数の駆動回路１１１は、グローバルシャッターを実現するために同じ位相をもつ制御信号を出力する。各駆動回路１１１は、画素制御のための制御線としての電極駆動線１１４を介して、画素１０１の電極に制御信号としての駆動パルスを印加する。電極駆動線１１４は１つ以上の制御線を含む。より具体的には、駆動回路１１１は、対応する画素列の画素１０１で発生する信号電荷のリセットおよび読み出しを制御する制御信号を画素アレイ１００に供給する。この制御信号は、グローバルシャッターを実現するために全ての画素１０１の同時動作を制御する。以下では、駆動回路アレイ１１０から出力される制御信号または駆動パルスの信号を伝達する配線を電極駆動線１１４と呼ぶ。なお、駆動回路１１１は、画素列毎に少なくとも１つ備えられる。１つの画素列に対応する駆動回路１１１の個数は、画素１０１の構成に依存する。また、上記の制御信号による「読み出し」というのは、画素１０１内における信号電荷の転送を意味し、例えば、フォトダイオードから浮遊拡散層への信号電荷の転送（または読み出し）を意味する。
　第１配線１１３は、複数の駆動回路１１１のうち２つ以上の駆動回路１１１において、同じ位相をもつ制御信号をもつ信号線同士を短絡する配線である。第１配線１１３により短絡された信号線同士は、短絡されない場合と比べてそれぞれの遅延時間が平均化されることになる。つまり、従来技術で説明したキャリブレーションが不要でありながら、短絡された駆動回路１１１間の遅延時間差を低減することができる。加えてキャリブレーション用の回路が不要なので回路規模を低減するができる。
　なお、２つ以上の駆動回路１１１とは、例えば、偶数の画素列に対応する駆動回路１１１の集合、奇数の画素列に対応する駆動回路１１１の集合、間引き動作モードで動作する駆動回路１１１の集合などでよい。
　タイミング発生回路１２０は、信号処理回路１８０からの指示に基づいて、既に説明した発光信号と露光信号とを発生する。
　ＡＤ変換部１３０は、画素列毎に設けられたカラムＡＤＣ１３１と、メモリアレイ１３２と、出力回路１３３とを有する。
　カラムＡＤＣ１３１は、画素１０１の１列または複数列ごとに設けられ、画素１０１から垂直信号線１０２を介して出力されたアナログ画素信号をデジタル画素信号に変換する。図２ではカラムＡＤＣ１３１は列ごとに設けられている例を示している。変換されたデジタル画素信号はメモリアレイ１３２に転送され、出力回路１３３を通って画素信号として信号処理回路１８０に順次出力される。
　垂直走査回路１４０は、画素アレイ１００の画素行を単位として順次走査し、画素信号の読み出しや初期化を行う。読み出された画素信号は各列に設けられている垂直信号線１０２を介して、カラムＡＤＣ１３１に送られ、デジタル信号に変換される。
　［１．２　画素１０１の構成］
　図３は、画素１０１の構成例と電極駆動線１１４の構成例とを示す図である。
　画素１０１は、光電変換部３００と、リセット電極３１０と、第１読み出し電極３３０と、第２読み出し電極３５０と、第１電荷蓄積部３４０と、第２電荷蓄積部３６０と、第１選択トランジスタ３７０、第２選択トランジスタ３８０と、浮遊拡散層３９０と、リセットトランジスタ４００と、ソースフォロア４１０とを備える。
　光電変換部３００は、光を電荷に変換し、当該電荷を蓄積する。
　リセット電極３１０は、電荷排出部３２０と光電変換部３００とを接続するリセットトランジスタのゲート電極である。
　第１読み出し電極３３０は、光電変換部３００から第１電荷蓄積部３４０に電荷を読み出す第１転送トランジスタのゲート電極である。
　第２読み出し電極３５０と、光電変換部３００から第２電荷蓄積部３６０に電荷を読み出す第２転送トランジスタのゲート電極である。
　第１電荷蓄積部３４０は、光電変換部３００から読み出された電荷を保持する容量素子または拡散層である。
　第２電荷蓄積部３６０は、光電変換部３００から読み出された電荷を保持する容量素子または拡散層である。
　第１選択トランジスタ３７０は、第１選択信号の制御により、第１電荷蓄積部３４０とソースフォロア４１０のゲート電極とを接続する。第１選択信号は、第１選択トランジスタ３７０のゲート電極に垂直走査回路１４０から供給される。
　第２選択トランジスタ３８０は、第２選択信号の制御により、第２電荷蓄積部３６０とソースフォロア４１０のゲート電極とを接続する。第２選択信号は、第２選択トランジスタ３８０のゲート電極に垂直走査回路１４０から供給される。
　浮遊拡散層３９０は、第１電荷蓄積部３４０から第１選択トランジスタ３７０を介して転送される電荷を保持し、第２電荷蓄積部３６０から第２選択トランジスタ３８０を介して転送される電荷を保持する。
　リセットトランジスタ４００は、リセット信号に従って、浮遊拡散層３９０をリセットする。リセット信号は、垂直走査回路１４０からリセットトランジスタ４００のゲート電極に供給される。
　ソースフォロア４１０は、浮遊拡散層３９０に保持された電荷を電圧に変換して垂直信号線１０２に出力する。
　また、電極駆動線１１４は、リセット制御線１１４Ａ、第１読み出し制御線１１４Ｂ、第２読み出し制御線１１４Ｃを含む。
　リセット制御線１１４Ａを介してリセット電極３１０に駆動パルスが印加されると、光電変換部３００に蓄積された電荷は、電荷排出部３２０に排出される。
　第１読み出し制御線１１４Ｂを介して第１読み出し電極３３０に駆動パルスが印加されると、光電変換部３００に蓄積された電荷は、第２電荷蓄積部３６０に転送される。
　第２読み出し制御線１１４Ｃを介して第２読み出し電極３５０に駆動パルスが印加されると、光電変換部３００に蓄積された電荷は、第２電荷蓄積部３６０に転送される。
　［１．３　駆動回路アレイ１１０の構成］
　図４Ａは、駆動回路アレイ１１０の詳細な構成例を示す図である。
　同図の画素１０１は、図３に示した構成例と同じであるものとする。各画素１０１には駆動回路アレイ１１０からの電極駆動線１１４としてリセット制御線１１４Ａ、第１読み出し制御線１１４Ｂ、第２読み出し制御線１１４Ｃが接続されるものとする。
　駆動回路アレイ１１０は、画素列毎に３つの駆動回路１１１Ａ～１１１Ｃを備える。３つの駆動回路１１１Ａ～１１１Ｃは、リセット制御線１１４Ａ、第１読み出し制御線１１４Ｂ、第２読み出し制御線１１４Ｃにそれぞれ対応する。なお、駆動回路１１１Ａ～１１１Ｃを特に区別する必要がない場合は、単に駆動回路１１１と呼ぶ。
　各画素列の駆動回路１１１Ａには、タイミング発生回路１２０から、駆動パルスΦＯＤＧを有するリセット制御信号が入力される。各駆動回路１１１Ａは、対応する画素列内の各画素１０１に対して、リセット制御線１１４Ａを介してリセット電極３１０に、リセット制御信号を出力する。
　各画素列の駆動回路１１１Ｂには、タイミング発生回路１２０から、駆動パルスΦＴＧ１を有する第１読み出し制御信号が入力される。各駆動回路１１１Ｂは、対応する画素列内の各画素１０１に対して、第１読み出し制御線１１４Ｂを介して、第１読み出し電極３３０に、第１読み出し制御信号を出力する。
　各画素列の駆動回路１１１Ｃには、タイミング発生回路１２０から、駆動パルスΦＴＧ２を有する第２読み出し制御信号が入力される。各駆動回路１１１Ｃは、対応する画素列内の各画素１０１に対して、第２読み出し制御線１１４Ｃを介して、第２読み出し電極３５０に、第２読み出し制御信号を出力する。
　各駆動回路１１１は、少なくとも２段のバッファ素子１１２を備える。同図の駆動回路１１１は、３段のバッファ素子１１２ａ～１１２ｃを備える。バッファ素子１１２ａ～１１２ｃの駆動能力は、バッファ素子１１２ａ、１１２ｂ、１１２ｃの順に大きくなるように構成されている。なお、バッファ素子１１２の駆動能力は、バッファ素子１１２内の出力用トランジスタのサイズを大きくすることにより高めることができる。また、バッファ素子１１２の駆動能力は、バッファ素子１１２内の出力用トランジスタを並列に複数個備えることによっても高めることができる。
　なお、バッファ素子１１２ａ～１１２ｃを特に区別しない場合、単にバッファ素子１１２と呼ぶ。ここでバッファ素子１１２は、極性が反転するインバータ回路であっても、極性が変化しないバッファ回路であってもよい。
　第１配線１１３は、２以上の駆動回路１１１内の同位相の信号を伝達する信号線同士を短絡する少なくとも１つの配線である。同図では、第１配線１１３は、リセット制御線１１４Ａ、第１読み出し制御線１１４Ｂ、第２読み出し制御線１１４Ｃに対応する３種類の第１配線１１３Ａ、１１３Ｂ、１１３Ｃを含む。さらに、第１配線１１３は、リセット制御線１１４Ａ、第１読み出し制御線１１４Ｂ、第２読み出し制御線１１４Ｃに対応する３種類の第１配線１１３Ｄ、１１３Ｅ、１１３Ｆを含む。
　どの駆動回路１１１Ａも、遅延時間差を無視すれば、他の列の駆動回路１１１Ａと同じ位相のリセット制御信号を駆動する。同様に、どの列に対応する駆動回路１１１Ｂも、他の列の駆動回路１１１Ｂと同じ位相の第１読み出し制御信号を駆動する。駆動回路１１１Ｃについても同様である。
　第１配線１１３Ａは、２以上の駆動回路１１１Ａ内の同じ位相の信号をもつ配線同士を短絡する。同図では、第１配線１１３Ａは、各駆動回路１１１Ａ内の２段目のバッファ素子１１２ｂの出力線同士を短絡する。これにより、駆動回路１１１Ａのバッファ素子１１２ｂの出力線における遅延時間差を平均化することができる。
　第１配線１１３Ｂは、各駆動回路１１１Ｂ内の２段目のバッファ素子１１２ｂの出力線同士を短絡する。同様に、第１配線１１３Ｃは、各駆動回路１１１Ｃ内の２段目のバッファ素子１１２ｂの出力線同士を短絡する。
　第１配線１１３Ｄは、各駆動回路１１１Ａ内の１段目のバッファ素子１１２ａの出力線同士を短絡する。これにより、駆動回路１１１Ａのバッファ素子１１２ａの出力線における遅延時間差を平均化することができる。
　第１配線１１３Ｅは、各駆動回路１１１Ｂ内の１段目のバッファ素子１１２ａの出力線同士を短絡する。同様に、第１配線１１３Ｆは、各駆動回路１１１Ｃ内の１段目のバッファ素子１１２ａの出力線同士を短絡する。　第１配線１１３Ａ～１１３Ｃのインピータンスは、第１配線１１３Ｄ～１１３Ｄのインピーダンスよりも小さくなるように構成されている。例えば、第１配線１１３Ａ～１１３Ｃの線幅は、第１配線１１３Ｄ～１１３Ｄよりも大きくしてもよい。あるいは、第１配線１１３Ｄ～１１３Ｆのそれぞれは、１本の配線で構成され、第１配線１１３Ａ～１１３Ｃのそれぞれは、並列な複数の配線で構成してもよい。
　各駆動回路１１１が駆動する負荷は、駆動する画素数と同数のゲート負荷と配線負荷となるので、負荷は大きい。そのため、駆動回路１１１の最終段のバッファ素子１１２には高い駆動能力を求められる。タイミング発生回路１２０で発生させた駆動パルスで、直接最終段のバッファ素子１１２を駆動すると、負荷が大きすぎ、電圧の立ち上がり時間や立ち下がり時間がかかるため、列間の駆動パルスの時間的ずれが大きくなってしまう。そのため、駆動回路１１１は、多段接続されているバッファ素子１１２の初段から最終段にかけて徐々に駆動能力を高めていく必要がある。例えば、バッファ素子１１２を構成するトランジスタサイズも初段のバッファ素子１１２ａから最終段のバッファ素子１１２ｃにかけて、徐々に大きくしている。
　第１配線１１３は、同位相の信号を駆動するバッファ素子１１２の出力同士を短絡し、駆動パルスの列間の時間的ずれを低減する。言い換えると、第１配線１１３は、遅延を平均化する配線である。また、列間の時間的ずれは、駆動回路１１１を構成するトランジスタの製造ばらつきや、レイアウト差異による配線抵抗と容量の差異や、電源ドロップの差異によって発生する。第１配線１１３によって、駆動回路内のノード同士が低インピーダンスで短絡され、ノードの電位が一致するように変動する。そのため、駆動回路１１１の列間に時間的ずれがあった場合においても、第１配線１１３を介して、時間的ずれが低減するように働く。また第１配線１１３は、駆動回路アレイ１１０の水平方向に向かって配線されるので駆動回路アレイ全域において時間的ずれが低減される。
　ただし、列間に時間的ずれがあると、列間に電位差が生じ、第１配線１１３を介して貫通電流が流れる。特に時間的ずれが大きければ、大きいほど、電位差も大きくなり、貫通電流が大きくなってしまう。貫通電流によって、大電流が流れてしまうと、配線溶断やトランジスタ破壊につながる可能性がある。また駆動回路１１１は、バッファ素子１１２の段数を重ねるごとに、列間の時間的ずれが蓄積されるので、駆動回路１１１の前段の方が時間的ずれは小さい。そのため、駆動回路１１１の前段から第１配線１１３によって、列間を短絡した場合、時間的ずれが小さいので、第１配線１１３を介して流れる貫通電流を小さく抑えることができる。
　第１配線１１３は、１本だけでなく複数本配線してもよい。第１配線１１３は１本でも時間的ずれを低減する効果があるが、前述したようにバッファ素子１１２の段数を重ねるごとに時間的ずれは蓄積するので、バッファ素子１１２ごとに列間を短絡させた方が、時間的ずれを低減できる。また駆動回路１１１の後段ほど駆動能力が高くなるので、後段になるほど第１配線１１３のインピーダンスを低くする。貫通電流が多く流れる後段の第１配線１１３を太くするなどしてインピーダンスを低くすることによって、配線溶断等を予防する。
　電極駆動線１１４に繋がる最終段のバッファ素子１１２ｃは駆動能力が高く、列間で短絡させると貫通電流が多く流れるので、配線溶断やトランジスタ破壊の可能性がある。そのため、電極駆動線１１４は列間では短絡させずに、列ごとに独立させる。
　次に、駆動回路アレイ１１０の他の構成例について説明する。
　図４Ｂは、実施の形態１に係る駆動回路アレイ１１０の他の構成例を示す図である。同図は、図４Ａの駆動回路アレイ１１０と比べて、複数の駆動回路１１１Ａ～１１１ＣのそれぞれがＭ（Ｍは２以上の整数）分割されたＭ個の駆動回路群を含む点と、第１配線１１３Ａ～１１３ＣのそれぞれがＭ個の駆動回路群毎に設けられ、当該駆動回路群に属するバッファ素子の出力線同士を短絡する点とが異なっている。以下、異なる点を中心に説明する。
　複数の駆動回路１１１Ａ～１１１Ｃのそれぞれは、２分割された２個の駆動回路群を含む。図４ＢではＭ＝２である。具体的には、複数の駆動回路１１１Ａは、奇数列に対応する駆動回路１１１からなる駆動回路群と、偶数列に対応する駆動回路１１１からなる駆動回路群とに分割される。複数の駆動回路１１１Ｂも奇数列対応の駆動回路群と偶数列対応の駆動回路群とに分割される。複数の駆動回路１１１Ｃも同様である。
　図４Ａの第１配線１１３Ａは、図４Ｂでは２本の第１配線１１３Ａｏと第１配線１１３Ａｅとに相当する。第１配線１１３Ａｏは、奇数列に対応する駆動回路群に属するバッファ素子１１２ｂの出力線同士を短絡する。第１配線１１３Ａｅは、偶数列に対応する駆動回路群に属するバッファ素子１１２ｂの出力線同士を接続する。
　第１配線１１３Ｂは、奇数列に対応する第１配線１１３Ｂｏと、偶数列に対応する第１配線１１３Ａｅとに相当する。
　第１配線１１３Ｃも同様に、第１配線１１３Ｃｏと第１配線１１３Ｃｅとに相当する。
　図４Ａの第１配線１１３Ｄは、図４Ｂでは２本の第１配線１１３Ｄｏと第１配線１１３Ｄｅとに相当する。第１配線１１３Ｄｏは、奇数列に対応する駆動回路群に属するバッファ素子１１２ａの出力線同士を短絡する。第１配線１１３Ｄｅは、偶数列に対応する駆動回路群に属するバッファ素子１１２ａの出力線同士を接続する。
　第１配線１１３Ｅは、奇数列に対応する第１配線１１３Ｅｏと、偶数列に対応する第１配線１１３Ｅｅとに相当する。
　第１配線１１３Ｆも同様に、第１配線１１３Ｆｏと第１配線１１３Ｆｅとに相当する。
　図４Ｂでは、画素列を２等分する例を示した。この場合、行方向の画素数を半分にした画像を生成する間引き動作モードにおいて、駆動回路アレイ１１０にかかる第１配線１１３の負荷を低減することができる。
　なお、Ｍ分割は、等分でなくてもよいし、Ｍは、３以上でもよい。例えば、行方向の画素数を１／４にした画像を生成する場合には、全画素列を１：３に２分割してもよいし、全画素列を１：２：１に３分割してもよい。
　［１．４　固体撮像装置２００の動作］
　次に、固体撮像装置２００における露光期間の動作について図５、図６を用いて説明する。
　図５は、実施の形態１における露光動作を示したフローチャートである。また、図６は、実施の形態１における露光動作時の駆動パルスを示したタイミングチャートである。
　まず、時刻ｔ１直前の初期動作としてリセットステップＳＴ００を行う。リセット電極３１０に印加される駆動パルスΦＯＤＧはＨｉｇｈ状態であり、光電変換部３００はリセット状態にある。また、第１読み出し電極３３０に印加される駆動パルスΦＴＧ１と第２読み出し電極３５０に印加される駆動パルスΦＴＧ２はＬｏｗ状態になっており、光電変換部３００と第１電荷蓄積部３４０、第２電荷蓄積部３６０は電気的に遮断されている。この状態では光電変換部３００で生成した信号電荷はリセット電極３１０を介して電荷排出部３２０に排出され、光電変換部３００には蓄積されない。
　次に、時刻ｔ１で発光蓄積開始ステップＳＴ０１に移行する。リセット電極３１０がＬｏｗ状態となり、光電変換部３００から電荷排出部３２０への電荷排出が停止される。光電変換部３００は、生成した信号電荷を蓄積する状態になる。また同時刻にタイミング発生回路１２０より光源ドライバ１５０へ発光トリガー信号が印加され、光源部１６０より赤外パルス光が照射される。赤外パルス光の照射後、対象物１９０までの距離に応じた時間差で画素アレイ１００に反射光が入射される。
　次に、時刻ｔ２で第１読み出しステップＳＴ０３に移行する。第１読み出し電極３３０がＨｉｇｈ状態となり、光電変換部３００と第１電荷蓄積部３４０は電気的に接続される。光電変換部３００で蓄積された信号電荷は第１電荷蓄積部３４０に転送される。
　次に、時刻ｔ３で第１読み出し電極３３０がＬｏｗ状態となり、光電変換部３００と第１電荷蓄積部３４０が電気的に遮断され、信号電荷Ｓ０の読み出しが完了する。同時刻にタイミング発生回路１２０より光源ドライバ１５０にトリガー信号が印加され、光源部１６０からの赤外パルス光の照射が停止する。信号電荷Ｓ０は、赤外パルス光の照射時間Ｔｐより、赤外パルス光を照射してから反射光が画素アレイ１００に到達するまでの到達時間Ｔｆを引いた時間（Ｔｐ－Ｔｆ）に比例した電荷量となる。
　次に、時刻ｔ４で第２読み出しステップＳＴ０３に移行する。第２読み出し電極３５０がＨｉｇｈ状態となり、光電変換部３００と第２電荷蓄積部３６０が電気的に接続される。光電変換部３００で蓄積された信号電荷は第２電荷蓄積部３６０に転送される。
　次に、時刻ｔ５で第２読み出し電極３５０がＬｏｗ状態となり、光電変換部３００と第２電荷蓄積部３６０が電気的に遮断され、信号電荷Ｓ１の読み出しが完了する。信号電荷Ｓ１は、到達時間Ｔｆに比例した電荷量となる。
　次に、時刻ｔ６でリセットステップＳＴ０４に移行する。リセット電極３１０がＨｉｇｈ状態となり、光電変換部３００と電荷排出部３２０とが電気的に接続され、光電変換部３００はリセット状態になり、光電変換部３００に電荷が蓄積されない状態となる。
　露光を繰り返す場合、再び発光蓄積開始ステップＳＴ０１に移行し、発光蓄積開始ステップＳＴ０１からリセットステップＳＴ０４までの動作を繰り返す。発光蓄積ステップＳＴ０１からリセットステップＳＴ０４までの動作を１フレーム期間内に複数回行い、複数回の露光量の総和に応じた信号電荷Ｓ０、Ｓ１がそれぞれ第１電荷蓄積部３４０及び第２電荷蓄積部３６０に蓄積される。露光の繰り返しが終了したら、露光完了となる。
　露光期間が終わった後、第１選択トランジスタ３７０をＨｉｇｈ状態にして、信号電荷Ｓ０の読み出しを開始する。信号電荷Ｓ０は、浮遊拡散層３９０に転送され、ソースフォロア４１０で電圧に変換される。電圧に変換された信号電荷Ｓ０は、垂直信号線１０２を介してカラムＡＤＣ１３１でデジタル信号に変換される。信号電荷Ｓ０の読み出しが完了したら、リセットトランジスタ４００をＨｉｇｈ状態にして、浮遊拡散層３９０を初期状態にリセットする。画素アレイ１００は、垂直方向に順次走査され、すべての画素１０１の信号電荷Ｓ０がデジタル信号に変換される。
　次に第１選択トランジスタ３７０をＬｏｗ状態に戻した後、第２選択トランジスタ３８０をＨｉｇｈ状態にして、信号電荷Ｓ１の読み出しを開始する。信号電荷Ｓ１は、信号電荷Ｓ０と同様に浮遊拡散層３９０に転送され、ソースフォロア４１０で電圧に変換される。電圧に変換された信号電荷Ｓ１は垂直信号線１０２を介してカラムＡＤＣ１３１でデジタル信号に変換される。信号電荷Ｓ１の読み出しが完了したら、リセットトランジスタ４００をＨｉｇｈ状態にして、浮遊拡散層３９０を初期状態にリセットする。画素アレイ１００は、垂直方向に順次走査され、すべての画素１０１の信号電荷Ｓ１がデジタル信号に変換される。
　ここで、撮像装置１０００から対象物１９０までの距離Ｚは、光の速度をｃとした場合、下記式（１）より、到達時間Ｔｆより求めることができる。
Figure JPOXMLDOC01-appb-M000001
　信号電荷Ｓ０は、照射時間Ｔｐより到達時間Ｔｆを引いたＴｐ－Ｔｆに比例した電荷量であり、また信号電荷Ｓ１は、到達時間Ｔｆに比例した電荷量なので、信号電荷の比Ｓ１／Ｓ０は、到達時間と照射時間の比Ｔｆ／（Ｔｐ－Ｔｆ）と等しくなる。到達時間Ｔｆは、照射時間Ｔｐと、信号電荷Ｓ１、Ｓ０より下記式（２ａ）（２ｂ）のようになる。
Figure JPOXMLDOC01-appb-M000002
　したがって、対象物１９０までの距離Ｚは、信号電荷Ｓ０、Ｓ１と、照射時間Ｔｐより下記式（３）のようになる。
Figure JPOXMLDOC01-appb-M000003
　第１配線１１３がない場合、列間に時間的ずれが生じる。時間的ずれΔｔがある場合、信号電荷Ｓ１は、到達時間Ｔｆから時間的ずれΔｔを引いたＴｆ－Δｔに比例して、信号電荷Ｓ０は、照射時間Ｔｆより到達時間Ｔｆを引いたＴｐ－Ｔｆに時間的なずれΔｔが足されたＴｐ－Ｔｆ＋Δｔに比例するので、信号電荷の比Ｓ１／Ｓ０は、下記式（４ａ）（４ｂ）になる。
Figure JPOXMLDOC01-appb-M000004
　実際の到達時間Ｔｆに時間的なずれΔｔが足されたこととなり、対象物１９０までの距離Ｚに下記式（５）のような測定距離差ΔＺが生じる。
Figure JPOXMLDOC01-appb-M000005
　例として、光の速度をｃ＝２９９，７９２，４５８ｍ／ｓとして、時間的ずれがΔｔ＝１００ｐｓあった場合、測定距離差ΔＺは約１５ｍｍ発生する。第１配線１１３を使用することによって、列間の時間的ずれΔｔを低減し、測定距離差ΔＺを低減することができ、結果として、キャリブレーション不要で、回路規模も増加せずに高い測距精度を実現することができる。
　［１．５　固体撮像装置２００の変形例］
　次に、固体撮像装置２００の変形例について説明する。
　図４Ｃは、実施の形態１に係る画素アレイおよび駆動回路アレイの変形例を示した図である。図４Ｃの駆動回路アレイ１１０は、図４Ａと比べて、画素列毎のリセット制御線１１４Ａの代わりに画素行毎のリセット制御線１４Ａを備える点と、画素列毎の駆動回路１１１Ａの代わりに画素行毎の駆動回路１１Ａを備える点と、第１配線１１３Ａの代わりに第１配線１３Ａを備える点と、第１配線１１３Ｄの代わりに第１配線１３Ｄを備える点とが異なっている。以下、同じ点については説明の重複を避け、異なる点を中心に説明する。
　リセット制御線１４Ａは、画素行毎に設けられ、垂直走査回路１４０から駆動回路１１Ａを介して出力される駆動バルスΦＯＤＧを有するリセット制御信号を、対応する画素行に属する画素１０１に伝送する。
　駆動回路１１Ａは、画素行毎に設けられ、垂直走査回路１４０内の最終段に設けられる。各駆動回路１１Ａは、対応する画素行に属する各画素１０１に対して、リセット制御線１４Ａを介してリセット電極３１０に、リセット制御信号を出力する。なお、駆動回路１１Ａは、、垂直走査回路１４０と画素アレイ１００の間に設けられてもよい。
　各駆動回路１１Ａは、少なくとも２段のバッファ素子１１を備える。同図の駆動回路１１Ａは、３段のバッファ素子１１ａ～１１ｃを備える。バッファ素子１１ａ～１１ｃの駆動能力は、バッファ素子１１ａ、１１ｂ、１１ｃの順に大きくなるように構成されている。なお、バッファ素子１１ａ～１１ｃを特に区別しない場合、単にバッファ素子１１と呼ぶ。ここでバッファ素子１１は、極性が反転するインバータ回路であっても、極性が反転しないバッファ回路であってもよい。
　第１配線１３Ａは、第１配線の一種であり、２以上の駆動回路１１内の同位相の信号を伝達する信号線同士を短絡する少なくとも１つの配線である。
　第１配線１３Ｄは、第１配線の一種であり、２以上の駆動回路１１内の同位相の信号を伝達する信号線同士を短絡する少なくとも１つの配線である。第１配線１３Ａと第１配線１３Ｄとを特に区別しない場合は、単に第１配線１３と記す。
　どの駆動回路１１Ａも、遅延時間差を無視すれば、他の列の駆動回路１１Ａと同じ位相のリセット制御信号を駆動する。
　第１配線１３Ａは、２以上の駆動回路１１Ａ内の同じ位相の信号をもつ配線同士を短絡する。同図では、第１配線１３Ａは、各駆動回路１１Ａ内の２段目のバッファ素子１１ｂの出力線同士を短絡する。これにより、駆動回路１１Ａのバッファ素子１１ｂの出力線における遅延時間差を平均化することができる。
　第１配線１３Ｄは、各駆動回路１１Ａ内の１段目のバッファ素子１１ａの出力線同士を短絡する。これにより、駆動回路１１Ａのバッファ素子１１ａの出力線における遅延時間差を平均化することができる。
　第１配線１３Ａのインピータンスは、第１配線１３Ｄのインピーダンスよりも小さくなるように構成されている。例えば、第１配線１３Ａの線幅は、第１配線１３Ｄよりも大きくしてもよい。あるいは、第１配線１３Ｄは、１本の配線で構成され、第１配線１１３Ａは、並列な複数の配線で構成してもよい。
　各駆動回路１１Ａが駆動する負荷は、駆動する画素数と同数のゲート負荷と配線負荷となるので、負荷は大きい。そのため、駆動回路１１Ａの最終段のバッファ素子１１ｃには高い駆動能力を求められる。タイミング発生回路１２０で発生させた駆動パルスで、直接最終段のバッファ素子１１ｃを駆動すると、負荷が大きすぎ、電圧の立ち上がり時間や立ち下がり時間がかかるため、列間の駆動パルスの時間的ずれが大きくなってしまう。そのため、駆動回路１１Ａは、多段接続されているバッファ素子１１の初段から最終段にかけて徐々に駆動能力を高めていく必要がある。例えば、バッファ素子１１を構成するトランジスタサイズも初段のバッファ素子１１ａから最終段のバッファ素子１１ｃにかけて、徐々に大きくしている。
　第１配線１３は、同位相の信号を駆動するバッファ素子１１の出力同士を短絡し、駆動パルスの列間の時間的ずれを低減する。言い換えると、第１配線１３は、遅延を平均化する配線である。また、列間の時間的ずれは、駆動回路１１を構成するトランジスタの製造ばらつきや、レイアウト差異による配線抵抗と容量の差異や、電源ドロップの差異によって発生する。第１配線１３によって、駆動回路内のノード同士が低インピーダンスで短絡され、ノードの電位が一致するように変動する。そのため、駆動回路１１１の列間に時間的ずれがあった場合においても、第１配線１３Ａを介して、時間的ずれが低減するように働く。また第１配線１３は、駆動回路アレイ１１０の垂直方向に向かって配線されるので駆動回路アレイ１１０全域において時間的ずれが低減される。
　以上説明してきたように、本実施形態に係る固体撮像装置２００は、行列状に配置された複数の画素１０１と、画素行毎にまたは画素列毎に設けられ、対応する画素列に属する画素１０１に接続される制御線１１４と、直列接続された少なくとも２段のバッファ素子１１２ａ～１１２ｃを有し制御線１１４に制御信号を出力する、前記制御信号毎に設けられた駆動回路１１１と、少なくとも２つの駆動回路１１１において、いずれかの段の対応するバッファ素子１１２の出力線同士を短絡した第１配線１１３とを備える。
　これによれば、第１配線１１３の短絡により制御線１１４毎の制御信号の時間的ずれである遅延差を低減することができる。よって、キャリブレーション不要で列ごとの制御信号の遅延差を低減し、高い測距精度を実現することができる。
　ここで、第１配線１１３は、制御線１１４の行毎または列毎の遅延を平均化する配線である。
　ここで、複数の画素１０１は、光学的黒画素と、光学的黒画素以外の通常画素とを含み、第１配線の配線長は、通常画素で構成される有効領域の４辺のうち第１配線と並行する一辺より長くしてもよい。
　これによれば、第１の配線は、すべての画素列のうち任意の画素列に対応するバッファ素子１１２の出力線に接続可能にすることができる。
　ここで、複数の駆動回路１１１は、Ｍ（Ｍは２以上の整数）分割されたＭ個の駆動回路群を含み、第１配線１１３は、Ｍ個の駆動回路群毎に設けられ、当該駆動回路群に属するバッファ素子の出力線同士を短絡してもよい。
　これによれば、例えば、駆動回路群に対応する画素列を用いて、全画素よりも少ない画素数の画像を生成するのに適している。
　ここで、Ｍ個の駆動回路群のうちの１つは、画素の間引き動作モードで駆動される駆動回路１１１で構成されてもよい。
　これによれば、例えば、低解像度の画像を生成する場合などで、全画素列の１／ｍ（ｍは２以上の整数）列を使用し、これ以外の画素列を使用しない間引き動作モードで、必要な駆動回路１１１のみを第１配線で短絡することができる。これにより、第１配線の寄生容量を抑制し、間引き動作モードをより高速に実行することができる。
　ここで、第１配線は、少なくとも２段のバッファ素子１１２のうちの２段以上全段数以下の段のそれぞれに設けられてもよい。
　ここで、第１配線１１３のインピーダンスは、前段側のバッファ素子１１２に対応する第１配線のインピーダンスよりも小さくてもよい。
　これによれば、上記の遅延時間差の発生をより低減することができる。
　ここで、第１配線１１３の配線幅は、前段側の対応する第１配線１１３の配線幅よりもよりも大きくてもよい。
　これによれば、上記の遅延時間差の発生をより低減することができる。
　ここで、バッファ素子１１２の駆動能力は、前段側のバッファ素子１１２の駆動能力よりも高くてもよい。
　これによれば、上記の遅延時間差の発生をより低減することができる。
　ここで、画素１０１は、光を電荷に変換する光電変換部３００と、光電変換部３００から電荷を読み出すための読み出し電極３３０／３５０とを有し、制御線１１４は、読み出し電極３３０／３５０に接続されてもよい。
　ここで、画素１０１は、画素内の電荷をリセットするためのリセット電極３１０を有し、制御線は、リセット電極３１０に接続されてもよい。
　ここで、画素１０１は、光を電荷に変換する光電変換部３００と、光電変換部３００から電荷を読み出すための第１読み出し電極３３０と、画素内の電荷をリセットするためのリセット電極３１０とを有し、制御線１１４は、第１読み出し電極３３０に接続される第１読み出し制御線１１４Ｂと、リセット電極３１０に接続されるリセット制御線１１４Ａとを画素列毎に有し、固体撮像装置２００は、第１読み出し制御線１１４Ｂに接続された駆動回路１１１Ｂと、リセット制御線１１４Ａに接続される駆動回路１１１Ａとを、画素列毎に有する構成でもよい。
　ここで、画素１０１は、さらに、光電変換部３００から電荷を読み出すための第２読み出し電極３５０を有し、制御線１１４は、さらに、画素列毎に、第２読み出し電極３５０に接続される第２読み出し制御線１１４Ｃを有し、固体撮像装置２００は、さらに、画素列毎に、第２読み出し制御線１１４Ｃに接続された駆動回路１１１Ｃを有していてもよい。
　また、実施の形態１にかかる撮像装置は、上記の固体撮像装置２００と、固体撮像装置２００が受けた信号に基づいて距離画像または輝度画像を生成する信号処理回路１８０とを備える。
　なお、いずれかの段の対応するバッファ素子１１２の出力線同士を短絡した第１配線は、１本に限らず並列接続された２本以上を備えてもよい。並列接続された２本以上の第１配線１１３は、１つの配線層内に形成されてもよいし、複数の配線層に形成されてもよい。
　（実施の形態２）
　［２．　駆動回路アレイ１１０の構成］
　図７は、実施の形態２に係る駆動回路アレイ１１０の構成を示す。図７に示すように、実施の形態２の駆動回路アレイ１１０は、図４Ａの駆動回路アレイ１１０と比べて、配線入れ替え部５１０ａ～５１０ｃを追加した点が異なっている。以下異なる点を中心に説明する。なお、配線入れ替え部５１０ａ～５１０ｃを特に区別しない場合は単に配線入れ替え部５１０と呼ぶ。
　配線入れ替え部５１０ａ～５１０ｃのそれぞれは、駆動回路１１１にあるバッファ素子１１２の出力配線を同一列ではない同じ段のバッファ素子１１２に接続するため、異なる列の駆動回路１１１の配線と入れ替えを行う。言い換えれば、配線入れ替え部５１０ａ～５１０ｃのそれぞれは、駆動回路１１１内のバッファ素子１１２と他の駆動回路１１１内の同じ段の対応するバッファ素子１１２とを実質的に入れ替えるように、駆動回路１１１間で配線をクロスさせる。
　図７では、配線入れ替え部５１０ａ～５１０ｃが３か所にある例を示しているが、２か所であっても、４か所以上であってもよい。また、同じ画素列に対応する隣接した駆動回路１１１間で配線を入れ替える例を示しているが、隣接していない駆動回路１１１と入れ替えを行ってもよい。
　実施の形態２の露光動作は、実施の形態１と同様に図５の各ステップに従って行われる。
　上述したように、本実施の形態に係る固体撮像装置は、レイアウト差異や製造ばらつきによる駆動回路１１１の列間差に対して、駆動信号が通る経路を入れ替えることによって、列ごとに異なる駆動信号の遅延時間が平均化され、遅延時間の列間差を低減することができる。特に、駆動信号の位相が異なり、第１配線１１３によって、列間を短絡できない場合において、遅延時間の列間差を低減するのに有効である。結果として、位相が異なる駆動信号の遅延差を低減し、測距精度を高めることができる。
　以上説明してきたように実施の形態２にかかる固体撮像装置２００は、駆動回路１１１内のバッファ素子１１２と他の駆動回路１１１内の同じ段の対応するバッファ素子１１２とを実質的に入れ替えるように、駆動回路１１１間で配線をクロスさせる配線入れ替え部５１０を備えてもよい。
　ここで、２以上の配線入れ替え部５１０を備え、配線入れ替え部５１０は、複数の駆動回路１１１の少なくとも２つのバッファ素子１１２入力線または出力線に挿入されてもよい。
　（実施の形態３）
　［３．　駆動回路アレイ１１０の構成］
　図８は、実施の形態３に係る駆動回路アレイ１１０の構成を示す。図８に示すように、実施の形態３の配線入れ替え部５１０は、図７と比べて、配線入れ替え部５１０ａ～５１０ｃの代わりに配線入れ替え部５１０ｄ、５１０ｅを備える点が異なっている。以下異なる点を中心に説明する。なお、配線入れ替え部５１０ｄ、５１０ｅを特に区別しない場合は単に配線入れ替え部５１０と呼ぶ。
　配線入れ替え部５１０ｄは、画素列毎に３つの選択回路５３０を備える。各選択回路５３０は、１入力端子と３出力端子を持ち、出力端子の１つを選択し、入力端子と選択した出力端子とを接続する。１つの画素列に対応する３つの選択回路５３０は、対応する３つの駆動回路１１１のバッファ素子１１２ａの入力配線を入れ替える。
　駆動パルスΦＯＤＧが入力される選択回路５３０は、画素列に対応する３つの駆動回路１１１のバッファ素子１１２ａの入力線のうち１つを選択して、選択した入力線に駆動パルスΦＯＤＧを伝達する。
　駆動パルスΦＴＧ１が入力される選択回路５３０は、画素列に対応する３つの駆動回路１１１のバッファ素子１１２ａの入力線のうち１つを選択して、選択した入力線に駆動パルスΦＴＧ１を伝達する。
　同様に、駆動パルスΦＴＧ２が入力される選択回路５３０は、画素列に対応する３つの駆動回路１１１のバッファ素子１１２ａの入力線のうち１つを選択して、選択した入力線に駆動パルスΦＴＧ３を伝達する。
　１つの画素列に対応する３つの選択回路５３０は、伝達先のバッファ素子１１２ａを排他的に選択する。
　配線入れ替え部５１０ｅは、画素列毎に３つの選択回路５３１を備える。各選択回路５３１は、３入力端子と１出力端子を持ち、入力端子の１つを選択し、選択した入力端子と出力端子とを接続する。１つの画素列に対応する３つの選択回路５３１は、対応する３つの駆動回路１１１のバッファ素子１１２ｃの出力配線を入れ替える。図８の構成例では、各選択回路５３１は、対応する選択回路５３０による配線の入れ替えを元に戻すように選択動作を行う。
　これにより、画素列に対応する３つの選択回路５３０および５３１は、選択切り替え信号５４０に応じて駆動回路１１１を異なる列の駆動回路１１１と入れ替えるように機能する。
　例えば、選択切り替え信号５４０が“０”の場合、駆動回路１１１は同一列の制御線１１４に接続される。この場合、リセット制御線１１４Ａは、駆動回路１１１Ａが接続され、第１読み出し制御線１１４Ｂは、駆動回路１１１Ｂが接続され、第２読み出し制御線１１４Ｃは、駆動回路１１１Ｃが接続される。
　選択切り替え信号５４０が“１”の場合、駆動回路１１１は同一列にはない制御線に接続される。この場合、リセット制御線１１４Ａは、駆動回路１１１Ｂが接続され、第１読み出し制御線１１４Ｂは、駆動回路１１１Ｃが接続され、第２読み出し制御線１１４Ｃは、駆動回路１１１Ａが接続される。
　選択切り替え信号５４０が“２”の場合、駆動回路１１１はまた別の同一列にはない制御線に接続される。この場合、リセット制御線１１４Ａは、駆動回路１１１Ｃが接続され、第１読み出し制御線１１４Ｂは、駆動回路１１１Ａが接続され、第２読み出し制御線１１４Ｃは、駆動回路１１１Ｂが接続される。
　選択切り替え信号５４０は、３値での例を示したが、２値であっても、４値以上あってもよい。
　次に、実施の形態３の露光動作について、図９のフローチャートを使って説明する。図９のフローチャートは、図５のフローチャートに駆動回路切り替えステップＳＴ０５が追加されており、その他のステップは実施の形態１と同じである。通常、対象物１９０までの距離を測定する場合、１フレーム内に複数回露光を行う。実施の形態３では、リセットステップＳＴ０４後に露光を繰り返す場合、駆動回路切り替えステップＳＴ０５に移行する。駆動回路切り替えステップＳＴ０５では、選択切り替え信号５４０を切り替えて、駆動信号が通るバッファ素子１１２を切り替える。駆動回路切り替えステップＳＴ０５が完了したら、再び発光蓄積開始ステップＳＴ０１に移行する。露光を繰り返す度に駆動信号が経由する駆動回路１１１の切り替えを行う。
　ここで、電極駆動線１１４に、リセット制御線１１４Ａと、第１読み出し制御線１１４Ｂと、第２読み出し制御線１１４Ｃの３種類の制御線があるとする。
　配線入れ替え部５１０によって、３種類の制御線を露光ごとに入れ替えを行うとする。１フレーム内に合計（ｌ＋ｍ＋ｎ）回露光し、リセット制御線１１４Ａに印加される駆動信号は、ｌ回の露光は駆動回路１１１Ａを経由し、ｍ回の露光は駆動回路１１１Ｂを経由し、ｎ回の露光は駆動回路１１１Ｃを経由したとする。第１読み出し制御線１１４Ｂに印加される駆動信号は、ｌ回の露光は駆動回路１１１Ｂを経由し、ｍ回の露光は駆動回路１１１Ｃを経由し、ｎ回の露光は駆動回路１１１Ａを経由したとする。第２読み出し制御線１１４Ｃに印加される駆動信号は、ｌ回の露光は駆動回路１１１Ｃを経由し、ｍ回の露光は駆動回路１１１Ａを経由し、ｎ回の露光は駆動回路１１１Ｂを経由したとする。駆動回路１１１Ａの時間的ずれをΔｔａ、駆動回路１１１Ｂの時間的ずれをΔｔｂ、駆動回路１１１Ｃの時間的ずれをΔｔｃとした場合、リセット制御線１１４Ａが駆動する画素の測定距離差ΔＺ１と、第１読み出し制御線１１４Ｂが駆動する画素の測定距離差ΔＺ２と、第２読み出し制御線１１４Ｃが駆動する画素の測定距離差ΔＺ３は下記式（６）～（８）のようになる。
Figure JPOXMLDOC01-appb-M000006
　駆動信号が駆動回路１１１Ａを経由する露光回数と、駆動信号が駆動回路１１１Ｂを経由する露光回数と、駆動信号が駆動回路１１１Ｃを経由する露光回数がリセット制御線１１４Ａと、第１読み出し制御線１１４Ｂと、第２読み出し制御線１１４Ｃとで同数の場合、ｌ＝ｍ＝ｎとなり、測定距離差ΔＺ１とΔＺ２とΔＺ３は下記式（９）のようになる。
Figure JPOXMLDOC01-appb-M000007
　したがって、リセット制御線１１４Ａが駆動する画素１０１の測定距離差ΔＺ１と、第１読み出し制御線１１４Ｂが駆動する画素１０１の測定距離差ΔＺ２と、第２読み出し制御線１１４Ｃが駆動する画素１０１の測定距離差ΔＺ３はすべて駆動回路１１１Ａの時間的ずれΔｔａと、駆動回路１１１Ｂの時間的ずれΔｔｂと、駆動回路１１１Ｃの時間的ずれΔｔｃを平均した（Δｔａ＋Δｔｂ＋Δｔｃ）／３に比例する。結果として、リセット制御線１１４Ａと、第１読み出し制御線１１４Ｂと、第２読み出し制御線１１４Ｃの時間的ずれは相殺され、高い測距精度が実現できる。
　なお、図８では、駆動回路アレイ１１０の入力側と出力側とに、配線入れ替え部５１０ｄと５１０ｅとを挿入し、駆動回路１１１の全部を他の駆動回路１１１の全部と入れ替える例を示した。これに限らず、駆動回路１１１の一部のバッファ素子１１２や一部の配線を入れ替えるように構成してもよい。例えば、図８の配線入れ替え部５１０ｄを、バッファ素子１１２ａの入力線に挿入する代わりに、バッファ素子１１２ｂの出力線に挿入するようにしてもよい。
　図８において、配線入れ替え部５１０ｄの代わりに配線入れ替え部５１０ｅと同じ回路を備えてもよい。また、配線入れ替え部５１０ｅの代わりに配線入れ替え部５１０ｄと同じ回路を備えてもよい。
　また、図７および図８では列毎の３本の電極駆動線１１４を入れ替える例を示したが、２本であっても、４本以上の電極駆動線１１４を入れ替える場合においても、同様の効果が得られる。
　以上説明してきたように実施の形態３にかかる固体撮像装置２００は、配線入れ替え部５１０は、選択切り替え信号に応じて、入れ替える対象となる駆動回路を選択する選択回路５３０または５３１を備えてもよい。
　（まとめ）
　以上、図面を用いて説明したように、実施の形態に係る固体撮像装置２００は、受光した光を電荷に変換する光電変換部３００と、光電変換部３００で発生した電荷読み出しを制御する読み出し電極（第１読み出し電極３３０、第２読み出し電極３５０）と、光電変換部３００で発生した電荷排出を制御するリセット電極３１０と、光電変換部３００と上記読み出し電極とリセット電極３１０が複数配列された画素アレイ１００と、上記読み出し電極を駆動する読み出し制御線（第１読み出し制御線１１４Ｂ、第２読み出し制御線１１４Ｃ）と、リセット電極３１０を駆動するリセット制御線１１４Ａと、少なくとも２段以上のバッファ素子１１２が多段接続され、上記読み出し制御線とリセット制御線１１４Ａに駆動パルスを印加する駆動回路１１１と、駆動回路１１１は列状に配列され、少なくとも２列以上の異なる列のバッファ素子１１２の出力同士を短絡した第１配線１１３と、を備える。
　この構成では行列状に複数配列された画素１０１の電極に、駆動回路１１１より読み出し制御線とリセット制御線１１４Ａを介して駆動パルスが印加され、光電変換部３００に蓄積された電荷の転送が制御される。駆動回路１１１はバッファ素子１１２が多段接続されており、第１配線１１３によって、列間のバッファ素子１１２の出力同士が低インピーダンスで電気的に接続される。その結果、列間の電位が一致するように変動するため、遅延差が低減される。
　また第１配線１１３は、画素１０１の有効領域の４辺のうち第１配線と並行する一辺より配線長が長く、第１配線１１３は、後段になるほどインピーダンスが低い。さらにバッファ素子１１２は、後段になるほど駆動能力が高く、電極駆動線１１４は、列ごとに独立している。
　バッファ素子の２以上の段で第１配線１１３によって短絡することによって、列間に遅延差があり、電位差が発生しても、遅延差が少ないので電位差が生じる期間は短く、また前段の方がバッファ素子１１２の駆動能力が低いため、流れる貫通電流が少ない。そのため、配線溶断やバッファ素子１１２破壊のリスクを低減できる。加えて、バッファ素子１１２の後段になるほど、短絡する第１配線１１３のインピーダンスを低くすることによって、配線溶断のリスクを低減することができる。結果として、第１配線１１３によって、キャリブレーション不要で駆動バッファの特性差やレイアウト起因による寄生成分差によって生じる駆動信号の列ごとの遅延差が低減される。
　また駆動回路アレイ１１０は、駆動回路１１１の配線と異なる列の駆動回路１１１の配線とを入れ替える配線入れ替え部５１０を１つ以上備え、配線入れ替え部５１０は、選択切り替え信号に応じて配線を入れ替える列を選択できる選択回路５３０、５３１を備える。
　同一列状にはない２段以上のバッファ素子１１２を多段接続することによって、駆動信号の位相が異なり、列間でバッファ素子１１２を短絡できない場合においても、遅延差を低減できる。駆動回路１１１のレイアウト差異や製造ばらつきによる列間の遅延差に対して、駆動信号が通る経路を入れ替えることによって、異なる駆動信号間の遅延時間が平均化される。選択回路５３０はＴＯＦの多重露光を利用して、露光期間中に駆動信号の経路を変更して遅延時間を平均化し、列間や位相が異なる駆動信号間の遅延差を低減することができる。
　以上、説明してきたとおり、本開示に係る撮像装置は、回路規模の増加を抑制しつつ、キャリブレーション不要で駆動信号の列ごとの遅延差を低減し、高い測距精度を実現可能な撮像装置として有用である。
１００　画素アレイ
１０１　画素
１０２　垂直信号線
１１０　駆動回路アレイ
１１１　駆動回路
１１２、１１２ａ、１１２ｂ、１１２ｃ　バッファ素子
１１３、１１３Ａ～１１３Ｆ　第１配線
１１４　電極駆動線（制御線）
１１４Ａ　リセット制御線
１１４Ｂ　第１読み出し制御線
１１４Ｃ　第２読み出し制御線
１２０　タイミング発生回路
１３０　ＡＤ変換部
１３１　カラムＡＤＣ
１３２　メモリアレイ
１３３　出力回路
１４０　垂直走査回路
１５０　光源ドライバ
１６０　光源部
１７０　レンズ
１８０　信号処理回路
１９０　対象物
２００　固体撮像装置
３００　光電変換部
３１０　リセット電極
３２０　電荷排出部
３３０　第１読み出し電極
３４０　第１電荷蓄積部
３５０　第２読み出し電極
３６０　第２電荷蓄積部
３７０　第１選択トランジスタ
３８０　第２選択トランジスタ
３９０　浮遊拡散層
４００　リセットトランジスタ
４１０　ソースフォロア
５１０、５１０ａ～５１０ｅ　配線入れ替え部
５３０　選択回路
５４０　選択切り替え信号
１０００　撮像装置

Claims (17)

  1. 　行列状に配置された複数の画素と、
    　画素行毎にまたは画素列毎に設けられ、対応する画素行または画素列に属する前記画素に接続される制御線と、
    　直列接続された少なくとも２段のバッファ素子を有し前記制御線に制御信号を出力する、前記制御線毎に設けられた駆動回路と、
    　少なくとも２つの前記駆動回路において、いずれかの段の対応する前記バッファ素子の出力線同士を短絡した第１配線とを備える
    固体撮像装置。
  2. 　前記第１配線は、前記制御線の行毎または列毎の遅延を平均化する配線である
    請求項１記載の固体撮像装置。
  3. 　前記複数の画素は、光学的黒画素と、前記光学的黒画素以外の通常画素とを含み、
    　前記第１配線の配線長は、前記通常画素で構成される有効領域の４辺のうち第１配線と並行する一辺より長い
    請求項１または２に記載の固体撮像装置。
  4. 　複数の前記駆動回路は、Ｍ（Ｍは２以上の整数）分割されたＭ個の駆動回路群を含み、
    　前記第１配線は、前記Ｍ個の駆動回路群毎に設けられ、当該駆動回路群に属する前記バッファ素子の出力線同士を短絡する
    請求項１～３のいずれか一項に記載の固体撮像装置。
  5. 　前記Ｍ個の駆動回路群のうちの１つは、画素の間引き動作モードで駆動される駆動回路で構成される
    請求項４に記載の固体撮像装置。
  6. 　前記第１配線は、前記少なくとも２段の前記バッファ素子のうちの２段以上の段のそれぞれに設けられる
    請求項１～５のいずれか一項に記載の固体撮像装置。
  7. 　前記第１配線のインピーダンスは、前段側のバッファ素子に対応する第１配線のインピーダンスよりも小さい
    請求項６に記載の固体撮像装置。
  8. 　前記第１配線の配線幅は、前段側の対応する第１配線の配線幅よりもよりも大きい
    請求項６に記載の固体撮像装置。
  9. 　前記バッファ素子の駆動能力は、前段側のバッファ素子の駆動能力よりも高い
    請求項１～８のいずれか一項に記載の固体撮像装置。
  10. 　前記画素は、光を電荷に変換する光電変換部と、前記光電変換部から電荷を読み出すための読み出し電極とを有し、
    　前記制御線は、前記読み出し電極に接続される
    請求項１～９のいずれか一項に記載の固体撮像装置。
  11. 　前記画素は、画素内の電荷をリセットするためのリセット電極を有し、
    　前記制御線は、前記リセット電極に接続される
    請求項１～１０のいずれか一項に記載の固体撮像装置。
  12. 　前記画素は、光を電荷に変換する光電変換部と、前記光電変換部から電荷を読み出すための第１読み出し電極と、画素内の電荷をリセットするためのリセット電極とを有し、
    　前記制御線は、前記第１読み出し電極に接続される第１読み出し制御線と、前記リセット電極に接続されるリセット制御線とを画素列毎に有し、
    　前記固体撮像装置は、前記第１読み出し制御線に接続された前記駆動回路と、前記リセット制御線に接続される前記駆動回路とを、画素列毎に有する
    請求項１～９のいずれか一項に記載の固体撮像装置。
  13. 　前記画素は、さらに、前記光電変換部から電荷を読み出すための第２読み出し電極を有し、
    　前記制御線は、さらに、画素列毎に、前記第２読み出し電極に接続される第２読み出し制御線を有し、
    　前記固体撮像装置は、さらに、画素列毎に、前記第２読み出し制御線に接続された前記駆動回路を有する
    請求項１２に記載の固体撮像装置。
  14. 　前記駆動回路内の前記バッファ素子と他の前記駆動回路内の同じ段の対応するバッファ素子とを実質的に入れ替えるように、前記駆動回路間で配線をクロスさせる配線入れ替え部を備える
    請求項１～１３のいずれか一項に記載の固体撮像装置。
  15. 　前記配線入れ替え部は、選択切り替え信号に応じて、入れ替える対象となる駆動回路を選択する選択回路を備える
    請求項１４に記載の固体撮像装置。
  16. 　２以上の前記配線入れ替え部を備え、
    　前記配線入れ替え部は、複数の前記駆動回路の前記少なくとも２つのバッファ素子入力線または出力線に挿入される
    請求項１５に記載の固体撮像装置。
  17. 　請求項１～１６のいずれか一項に記載の固体撮像装置と、
    　前記固体撮像装置が受けた信号に基づいて距離画像または輝度画像を生成する信号処理回路とを備える
    撮像装置。
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