以下、発明を実施するための形態(以下、「実施形態」と記述する)について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
1.本発明が適用される固体撮像装置(CMOSイメージセンサの例)
2.本実施形態の特徴部分
2−1.実施例1(繰り返し配列パターン回路が行走査部の例)
2−2.実施例2(モニタフィードバック機能を持つ例)
2−3.実施例3(BIST構成の例)
2−4.実施例4(画素アレイ部と行走査部が別チップの例)
2−5.変形例
3.他の適用例
4.電子機器(撮像装置の例)
<1.本発明が適用される固体撮像装置>
(システム構成)
図1は、本発明が適用される固体撮像装置、例えばX−Yアドレス型固体撮像装置の一種であるCMOSイメージセンサのシステム構成の概略を示すシステム構成図である。ここで、CMOSイメージセンサとは、CMOSプロセスを応用して、または部分的に使用して作成されたイメージセンサである。
本適用例に係るCMOSイメージセンサ10は、半導体基板(以下、「チップ」と記述する場合もある)11上に形成された画素アレイ部12と、当該画素アレイ部12と同じチップ11上に集積された周辺回路部とを有する構成となっている。本例では、周辺回路部は、例えば、行走査部(垂直駆動部)13、カラム処理部14および列走査部(水平駆動部)15などからなる。
画素アレイ部12には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換部を有する単位画素(以下、単に「画素」と記述する場合もある)が行列状に2次元配置されている。単位画素の具体的な構成については後述する。
画素アレイ部12にはさらに、行列状の画素配列に対して画素行ごとに画素駆動線17が水平方向(画素列が並ぶ方向)に沿って配線され、画素列ごとに垂直信号線18が垂直方向(画素行が並ぶ方向)に沿って配線されている。画素駆動線17は、画素から信号を読み出す駆動を行う駆動信号を伝送する。図1では、画素駆動線17について1本の配線として示しているが、1本に限られるものではない。画素駆動線17の一端は、行走査部13の各行に対応した出力端に接続されている。
行走査部13は、シフトレジスタやデコーダ等によって構成され、画素アレイ部12の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。本例では、行走査部13は、アドレスを任意に指定可能なデコーダ部131と、当該デコーダ部131によるアドレス指定に対応した画素駆動線17を駆動するドライバ部132とによって構成されている。
この行走査部13において、デコーダ部131は、活性化信号ENvaに同期して駆動する行(va1〜vam)を指定する。この行指定を受けて、ドライバ部132は、画素駆動信号(vb1〜vbm)を活性化し、デコーダ部131によって指定された行の各画素に対して画素駆動線17を通して与えることで、シャッタ、露光、転送、読み出し等の制御を行う。図1において、ENvbはドライバ部132の画素駆動信号である。
行走査部13はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の2つの走査系を有する構成となっている。読出し走査系は、単位画素から信号を読み出すために、画素アレイ部12の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出されることで、当該光電変換素子がリセットされる。そして、この掃出し走査系による不要電荷の掃き出し(リセット)により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する(光電荷の蓄積を開始する)動作のことを言う。
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積期間(露光期間)となる。
行走査部13によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線18の各々を通してカラム処理部14に供給される。カラム処理部14は、画素アレイ部12の画素列ごとに、選択行の各画素から垂直信号線18を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム処理部14は、単位画素の信号を受けて当該信号に対して、例えばCDS(Correlated Double Sampling;相関二重サンプリング)によるノイズ除去や、信号増幅や、AD(アナログ−デジタル)変換等の信号処理を行う。ノイズ除去処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。
本例では、AD変換を実現するために、カラム処理部14は、コンパレータ部141およびカウンタ部142を有する構成となっている。このカラム処理部14において、コンパレータ部141は、活性化信号ENhaを受けて垂直信号線18を通して読み出されたアナログ画素信号(sl1〜sln)を、ある傾きを持った線形に変化するスロープ波形の参照電圧と比較する。
カウンタ部142は、活性化信号ENhbを受けて一定周期のクロックに同期してカウント動作を開始する。そして、アナログ画素信号(sl1〜sln)と参照電圧とが交差し、コンパレータ部141の出力が反転すると、その反転出力(ha1〜han)を受けてカウンタ部142はカウント動作を停止する。そして、カウンタ部142の最終的なカウント値が、アナログ画素信号の大きさに応じたディジタル信号となる。
列走査部15は、シフトレジスタやデコーダ等によって構成され、カラム処理部14の画素列に対応する単位回路を順番に選択する。この列走査部15による選択走査により、カラム処理部14で信号処理された画素信号が順番に水平バス19に出力され、当該水平バス19を通してチップ11の外部へ伝送される。
(単位画素の回路構成)
図2は、単位画素20の回路構成の一例を示す回路図である。図2に示すように、本回路例に係る単位画素20は、光電変換部である例えばフォトダイオード21に加えて、例えば転送トランジスタ22、リセットトランジスタ23、増幅トランジスタ24および選択トランジスタ25の4つのトランジスタを有する画素回路となっている。
ここでは、これらトランジスタ22〜25として、例えばNチャネルのMOSトランジスタを用いている。ただし、ここで例示した転送トランジスタ22、リセットトランジスタ23、増幅トランジスタ24および選択トランジスタ25の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
この単位画素20に対して、画素駆動線17として、例えば、転送線171、リセット線172および選択線173の3本の駆動配線が同一画素行の各画素について共通に設けられている。これら転送線171、リセット線172および選択線173の各一端は、行走査部13の各画素行に対応した出力端に画素行単位で接続されている。
フォトダイオード21は、アノード電極が負側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷(ここでは、光電子)に光電変換する。フォトダイオード21のカソード電極は、転送トランジスタ22を介して増幅トランジスタ24のゲート電極と電気的に接続されている。増幅トランジスタ24のゲート電極と電気的に繋がったノード26をFD(フローティングディフュージョン)部と呼ぶ。
転送トランジスタ22は、フォトダイオード21のカソード電極とFD部26との間に接続されている。転送トランジスタ22のゲート電極には、高レベル(例えば、Vddレベル)がアクティブ(以下、「Highアクティブ」と記述する)の転送パルスφTRFが転送線171を介して与えられる。転送パルスφTRFが与えられることで、転送トランジスタ22はオン状態となってフォトダイオード21で光電変換された光電荷をFD部26に転送する。
リセットトランジスタ23は、ドレイン電極が画素電源Vddに、ソース電極がFD部26にそれぞれ接続されている。リセットトランジスタ23のゲート電極には、フォトダイオード21からFD部26への信号電荷の転送に先立って、HighアクティブのリセットパルスφRSTがリセット線172を介して与えられる。リセットパルスφRSTが与えられることで、リセットトランジスタ23はオン状態となり、FD部26の電荷を画素電源Vddに捨てることによって当該FD部26をリセットする。
増幅トランジスタ24は、ゲート電極がFD部26に、ドレイン電極が画素電源Vddにそれぞれ接続されている。そして、増幅トランジスタ24は、リセットトランジスタ23によってリセットした後のFD部26の電位をリセット信号(リセットレベル)として出力する。増幅トランジスタ24はさらに、転送トランジスタ22によって信号電荷を転送した後のFD部26の電位を光蓄積信号(信号レベル)として出力する。
選択トランジスタ25は、例えば、ドレイン電極が増幅トランジスタ24のソース電極に、ソース電極が垂直信号線18にそれぞれ接続されている。選択トランジスタ25のゲート電極には、Highアクティブの選択パルスφSELが選択線173を介して与えられる。選択パルスφSELが与えられることで、選択トランジスタ25はオン状態となって単位画素20を選択状態とし、増幅トランジスタ24から出力される信号を垂直信号線18に中継する。
ここで、転送パルスφTRF、リセットパルスφRSTおよび選択パルスφSELが、先述したドライバ部132から画素駆動線17を通して出力される画素駆動信号(vb1〜vbm)に相当する。なお、選択トランジスタ25については、画素電源Vddと増幅トランジスタ24のドレインとの間に接続した回路構成を採ることも可能である。
また、単位画素20としては、上記構成の4つのトランジスタからなる画素構成のものに限られるものではない。例えば、増幅トランジスタ24と選択トランジスタ25とを兼用した3つのトランジスタからなる画素構成のものなどであっても良く、その画素回路の構成は問わない。
(繰り返し配列パターン回路)
上記構成のCMOSイメージセンサ10において、行走査部13が垂直方向の繰り返し配列パターン回路となる。そして、デコーダ部131およびドライバ部132が、垂直方向で規則的に繰り返して配列される単位回路となる。また、カラム処理部14や列走査部15などが水平方向の繰り返し配列パターン回路となる。そして、コンパレータ部141およびカウンタ部142や、列走査部15の画素列ごとの単位回路が、水平方向で規則的に繰り返して配列される単位回路となる。また、水平方向の繰り返し配列パターン回路としては、画素列ごとに垂直信号線18の一端に接続される定電流源なども挙げられる。
ここで、具体的な繰り返し配列パターンの一例として行走査部13のドライバ部132について、図3を用いて説明する。図3は、行走査部13のドライバ部132の回路構成の一例を示すブロック図である。
図3に示すように、ドライバ部132は、画素アレイ部12の行数mに対応したm個ずつのORゲート1321−1〜1321−mおよびバッファ1322−1〜1322−mによって構成されている。ORゲート1321−1〜1321−mは、デコーダ部131から個々に与えられる行指定信号(va1〜vam)と、伝送線1323を通して共通に与えられる全画素駆動信号ENvbとを2入力としている。バッファ1322−1〜1322−mは、電源パッド1324および電源線1325を介して電源電圧が供給されており、ORゲート1321−1〜1321−mの出力を受けて画素駆動信号(vb1〜vbm)を出力する。
このように、繰り返し配列パターン回路の一例であるドライバ部132は、ORゲート1321−1〜1321−mおよびバッファ1322−1〜1322−mが垂直方向(画素行が並ぶ方向)に繰り返して配列された構成となっている。
(信号の活性/非活性タイミングの遅延の問題)
このドライバ部132において、全画素駆動信号ENvbを伝送する伝送線1323の配線長による寄生抵抗および寄生容量の違いによって遅延時間差が生じたり、電源パッド1324からの距離よってIRドロップの大きさの差が生じたりする。そして、遅延時間差やIRドロップ量の差の発生により、図4に示すように、画素駆動信号(vb1〜vbm)の活性/非活性タイミングに、垂直方向の位置(行位置)に応じて差が生じる。
ここで、活性/非活性タイミングとは、画素駆動信号(vb1〜vbm)が正論理(Highアクティブ)の信号の場合には、立ち上がり/立ち下がりタイミング、即ち遷移タイミングのことを言う。この活性/非活性タイミングの差は、画素20を駆動する時間の差となるために、垂直方向に対するシェーディングや同時性の欠如の原因となる。
<2.本実施形態の特徴部分>
本発明は、繰り返し配列パターン回路に関する信号の活性/非活性タイミングの差について、SIP(system in package)では不可能な、画素アレイ部12の行数分、列数分またはそれに準ずるような複数行、複数列の多数箇所のチューニング補正を可能とする。そして、本発明は、SOC構造で生じる耐圧などのプロセス的に困難を伴わずに、多数箇所のチューニング補正を実現することを目的とする。
かかる目的を達成するために為された、本発明の一実施形態に係る固体撮像装置のシステム構成の概略を図5に示す。
図5に示すように、本実施形態では、繰り返し配列パターン回路31を第1のチップ32に形成する。ここで、繰り返し配列パターン回路31とは、画素アレイ部12の画素行が並ぶ方向(垂直方向)および画素列が並ぶ方向(水平方向)の少なくとも一方向において単位回路が規則的に繰り返して配列された回路を言う。
例えば図1に示すCMOSイメージセンサ10において、垂直方向で単位回路が規則的に繰り返して配列された繰り返し配列パターン回路31としては、行走査部13が挙げられる。水平方向で単位回路が規則的に繰り返して配列された繰り返し配列パターン回路31としては、カラム処理部14や、列走査部15や、画素列ごとに垂直信号線18の一端に接続される定電流源などが挙げられる。
ここで、繰り返し配列パターン回路31としては、例えば図3に示す行走査部13の場合を例に挙げると、ORゲート1321(1321−1〜1321−m)およびバッファ1322(1322−1〜1322−m)からなる回路部分が単位回路となる。そして、ORゲート1321およびバッファ1322からなる単位回路は、画素行単位で規則的に繰り返して行数分だけ配列されることになる。
繰り返し配列パターン回路31が行走査部13の場合は、画素駆動信号(vb1〜vbm)が繰り返し配列パターン回路31に関する信号SIG1〜SIGmとなる。因みに、繰り返し配列パターン回路31がカラム処理部14の場合は、画素列ごとにコンパレータ部141やカウンタ部142に与えられる活性化信号ENha,ENhbが繰り返し配列パターン回路31に関する信号SIG1〜SIGmとなる。
一方、チューニング補正のための調整回路33は第2のチップ34に形成される。この調整回路33は、配線長による寄生抵抗および寄生容量の違いや、電源からの距離によるIRドロップ量の違いに起因して発生する信号SIG1〜SIGmの活性/非活性タイミングの差をチューニング補正して例えばこれら信号のタイミングを同時化する。
調整回路33は、繰り返し配列パターン回路31の個々の単位回路に対応する複数の単位回路である可変遅延回路331−1〜331−mおよび記憶素子である不揮発性メモリ332によって構成されている。
可変遅延回路331−1〜331−mは、抵抗や容量、トランジスタ段数や電流制御などの手段によって遅延量が可変な構成となっており、繰り返し配列パターン回路31に関する信号の活性/非活性タイミングについてxビットの調整が可能である。ここで、xは可変遅延回路331−1〜331−mの調整数である。
不揮発性メモリ332は、m個の可変遅延回路331−1〜331−mに対して個々の遅延量を設定するための(m×x)個のコードCODE1[x:1]〜CODEm[x:1]を記憶する。
コードCODE1[x:1]〜CODEm[x:1]は、シミュレーションなどによって予測される予測値、即ち垂直方向、水平方向の位置によって異なる遅延量である。そして、この遅延量は、繰り返し配列パターン回路31に関する信号SIG1〜SIGmの活性/非活性タイミングを調整(補正)するための情報として不揮発性メモリ332にあらかじめ記憶される。
調整回路33が形成された第2のチップ34は、繰り返し配列パターン回路31が形成された第1のチップ32に対して積層される。この積層に当たって、第1のチップ32に対する第2のチップ34の位置の上下関係は、第1のチップ32に画素アレイ部12が生成される場合、画素20に対する入射光の入射構造(照射構造)によって決まる。
具体的には、光電変換部(フォトダイオード21)に対して配線層が配される側を表面側としたとき、当該表面側から入射光を取り込む表面入射型(表面照射型)の画素構造の場合は、第2のチップ34は裏面側になるように第1のチップ32に対して積層される。また、配線層が配される側と反対側、即ち裏面側から入射光を取り込む裏面入射型(裏面照射型)の画素構造の場合は、第2のチップ34は表面側になるように第1のチップ32に対して積層される。
第1のチップ32上の繰り返し配列パターン回路31の各単位回路と、第2のチップ34上の調整回路33の各単位回路、即ち可変遅延回路331−1〜331−mとは、接続部35によって対応関係をもって電気的に接続される。この接続部35は、第1のチップ32から第2のチップ34へ信号を伝送する経路と、第2のチップ34から第1のチップ32へ信号を伝送する経路の2つの経路を有している。
接続部35は、周知のTSV(through silicon via;シリコン貫通電極/貫通配線ビア)等の3次元接続技術を用いることで、繰り返し配列パターン回路31の各単位回路と可変遅延回路331−1〜331−mとを電気的に接続する。3次元接続技術としては、TSV以外にも、例えばマイクロバンプを用いる接続技術なども挙げることができる。接続部35によって3次元接続される箇所は、繰り返し配列パターン回路31の各単位回路が対応する行数分、列数分またはそれに準じるような複数行、複数列単位の箇所である。
(チューニング補正)
上記構成の本実施形態に係る固体撮像装置30において、第1のチップ32上の繰り返し配列パターン回路31では、当該パターン回路31内の配線長による寄生抵抗および寄生容量の違いや、電源からの距離によるIRドロップ量の違いは避けられない。そして、これらの違いのために、垂直方向や水平方向の位置によって繰り返し配列パターン回路31に関する信号SIG1〜SIGmの活性/非活性タイミングの遅延が発生する。
繰り返し配列パターン回路31の個々の単位回路から出力される信号SIG1〜SIGmは、接続部35を経由して一旦第2のチップ34上の対応する可変遅延回路331−1〜331−mに供給される。可変遅延回路331−1〜331−mは、不揮発性メモリ332に記憶されているコードCODE1[x:1]〜CODEm[x:1]に基づく遅延量にて、信号SIG1〜SIGmに対して個別にタイミング調整を行う。このタイミング調整により、例えば信号SIG1〜SIGmの活性/非活性タイミングを揃える(同時化する)ことができる。
可変遅延回路331−1〜331−mでタイミング調整された信号SIGD1〜SIGDmは、接続部35を経由して第1のチップ32に戻され、本例の場合は、画素アレイ部12の各画素20を行単位で駆動する画素駆動信号vb1〜vbm(図1参照)となる。これにより、繰り返し配列パターン回路31の個々の単位回路に関する最終的な信号SIGD1〜SIGDm、即ち画素駆動信号vbD1〜vbDmは、活性/非活性タイミングの遅延がない信号となる。
上述したように、繰り返し配列パターン回路31を第1のチップ32に形成し、調整回路33を第2のチップ34に形成し、第1,第2のチップ32,34相互間の電気的な接続を接続部35による3次元接続とする。これにより、繰り返し配列パターン回路31と調整回路33とを外部端子で接続する場合のような端子(ピン)数の制約が無くなるために、画素アレイ部12の行数分、列数分またはそれに準ずるような複数行、複数列の多数箇所のチューニング補正が可能となる。
しかも、一例として、3〜5V程度の低電圧駆動の繰り返し配列パターン回路31と、10〜20V程度の高電圧を必要とする不揮発性メモリ332を含む調整回路33とを別チップに形成するために、SOC構造で生じる耐圧などのプロセス的に困難を伴うこともない。
以下に、上記構成を基本とする本実施形態に係る固体撮像装置(例えば、CMOSイメージセンサ)の具体的な実施例について説明する。
[2−1.実施例1]
図6は、本発明の実施例1に係る固体撮像装置のシステム構成の概略を示すシステム構成図である。図6において、図1および図5と同等部分(対応する部分)には同一符号を付して示し、重複説明は省略する。
実施例1に係る固体撮像装置30Aは、繰り返し配列パターン回路31として行走査部13を用いた構成となっている。行走査部13は、図1に示したCMOSイメージセンサ10の場合と同様に、画素アレイ部12と同じ基板、即ち第1のチップ34に形成されている。第1のチップ34は、図1の半導体基板11に相当する。
行走査部13は、例えば図3に示す回路構成となっており、画素アレイ部12の各画素20を駆動するための画素駆動信号vb1〜vbmを出力する。これら画素駆動信号vb1〜vbmは、第1のチップ32と第2のチップ34との間を電気的に接続する3次元接続の接続部35を経由して調整回路33の可変遅延回路331−1〜331−mに供給される。
ここで、固体撮像装置30Aは、全画素同時にシャッタ動作を行う、即ち全画素同時に露光を開始させ、露光を終了させるグローバルシャッタ(全画素同時シャッタ)機能を持つものとする。このグローバルシャッタ機能は、行走査部13による先述した電子シャッタ動作によって実現される。そして、グローバルシャッタ機能を持つ固体撮像装置の場合、シャッタ、露光、転送などのタイミングの同時性が重要視されるために、画素駆動信号vb1〜vbmのタイミング差の低減、換言すれば、全画素同時の動作が強く必要とされる。
そこで、不揮発性メモリ332にはあらかじめ、行走査部13から接続部35を経由して供給される画素駆動信号vb1〜vbmの各タイミングを同時化するための遅延情報、即ちコードCODE1[x:1]〜CODEm[x:1]が格納されることになる。この遅延情報は、シミュレーションなどによって予測される予測値である。具体的には、行走査部13において、配線長による寄生抵抗および寄生容量の違いや、電源からの距離によるIRドロップ量の違いに起因して発生する画素駆動信号vb1〜vbmの活性/非活性タイミングの遅延量に応じて設定される。
そして、可変遅延回路331−1〜331−mは、画素駆動信号vb1〜vbmに対して不揮発性メモリ332に格納されているコードCODE1[x:1]〜CODEm[x:1]に基づく遅延量にてタイミング調整(チューニング補正)を行う。このタイミング調整により、可変遅延回路331−1〜331−mから同時化された画素駆動信号vbD1〜vbDmが出力される。この画素駆動信号vbD1〜vbDmは、接続部35を経由して画素アレイ部12に入力される。
ここでは、行ごとにチューニング補正を行うとしたが、複数行単位でチューニング補正を行うようにすることも可能である。このように、調整回路33を用いて行ごと、あるいはそれに準ずるような複数行単位でチューニング補正を行うことで、画素アレイ部12に入力する画素駆動信号vbD1〜vbDmの活性/非活性タイミングを揃える(同時化する)ことができる。
これにより、垂直方向の位置による活性/非活性タイミングの遅延に起因して発生する垂直方向のシェーディングを抑えることができるために画質を向上できる。特に、全画素同時の動作が必要とされるグローバルシャッタ機能を持つ固体撮像装置において、全画素同時の動作を確実に実現できることになるために、非同時性に起因する画素ムラなどの発生を無くすことができる。
なお、本実施例1では、グローバルシャッタ機能を持つ固体撮像装置に適用する場合を前提としたが、グローバルシャッタ機能を持つ固体撮像装置への適用は一例に過ぎない。すなわち、画素アレイ部12の各画素20を画素行ごとに順次走査して露光の開始および終了を設定するローリングシャッタ(フォーカルプレーンシャッタ)機能を持つ固体撮像装置にも適用可能である。
ローリングシャッタ機能を持つ固体撮像装置では、グローバルシャッタ機能を持つ固体撮像装置のように全画素同時の動作(同時性)は要求されないものの、画素行ごとに決められたタイミングで動作する必要がある。したがって、可変遅延回路331−1〜331−mでは、先述した遅延を含んで行走査部13から出力される画素駆動信号vb1〜vbmに対して、あらかじめ決められたタイミングの画素駆動信号vbD1〜vbDmになるようにタイミング調整を行うようにすれば良い。
[2−2.実施例2]
実施例1の場合、シミュレーションなどで予測される予測値、即ち垂直方向の遅延量のコードCODE1[x:1]〜CODEm[x:1]を、不揮発性メモリ332にあらかじめ記憶しておく必要がある。このように、遅延量を不揮発性メモリ332にあらかじめ格納しておく場合、チップごとのばらつきなどによって実測値が予想値よりも大きくずれると、所望の補正結果が得られない可能性がある。
そこで、以下に説明する実施例2では、モニタフィードバック機能を付加した構成を採っている。すなわち、実施例2では、図5の構成にモニタ回路を付加し、製造段階での信号遷移タイミングのモニタを可能にし、モニタした実測値に応じて不揮発性メモリ332に調整コードを書き込むことが可能な構成となっている。予想値ではなく実測値による補正のため、モニタフィードバック機能を持たない場合よりも精度の高い垂直方向、水平方向のチューニング補正(タイミング補正)が可能である。また、チップごとのばらつきの補正にも対応できる。
図7は、本発明の実施例2に係る固体撮像装置のシステム構成の概略を示すシステム構成図である。図7において、図5と同等部分には同一符号を付して示し、重複説明は省略する。
実施例2に係る固体撮像装置30Bは、図5の構成要素に加えて、スイッチ36〜38およびセレクタ39,40を有する構成となっている。スイッチ36は、可変遅延回路331−1〜331−mのうちの一つ、例えば遅延回路331−1の出力ノードN1とモニタパッド(端子)41との間に接続されている。そして、信号SIGD1は、基準タイミングをモニタするための基準信号としてスイッチ41を介してモニタパッド41に与えられる。
セレクタ39は、2つの入力端が可変遅延回路331−2,331−3の出力ノードN2,N3にそれぞれ接続され、セレクトパッド42を通して測定系(例えば、テスタ)60から与えられるセレクト信号SELaに応じて2入力の一方を選択する。スイッチ37は、セレクタ39の出力端とモニタパッド43との間に接続されている。
セレクタ40は、2つの入力端が可変遅延回路331−m−1,331−mの出力ノードN4,N5にそれぞれ接続され、セレクトパッド44を通して測定系60から与えられるセレクト信号SELbに応じて2入力の一方を選択する。スイッチ38は、セレクタ40の出力端とモニタパッド45との間に接続されている。
スイッチ36〜38は、イネーブルパッド46を通して測定系60から与えられるイネーブル信号ENによってオン(閉)/オフ(開)制御が行われる。そして、基準値(基準信号)に対する垂直方向あるいは水平方向のタイミングずれのモニタ(観察)用に、信号SIGD2,SIGD3は、セレクタ39およびスイッチ37を介してモニタパッド43に与えられる。同様に、信号SIGDm−1,SIGDmは、セレクタ40およびスイッチ38を介してモニタパッド45に与えられる。
不揮発性メモリ332には、データ入力パッド47を通して測定系60から、画素行または画素列ごとに記憶保持すべき遅延量に対応するコードデータDINが与えられる。不揮発性メモリ332にはさらに測定系60から、パッド48,49,50を通してコントロール信号CNT、アドレス信号ADD、テスト信号TESTが適宜与えられる。
ここで、出力ノードN1〜スイッチ36の距離と出力ノードN2〜スイッチ37の距離と出力ノードN3〜スイッチ37の距離が等しくなるように配線する。また、スイッチ36〜モニタパッド41の距離とスイッチ37〜モニタパッド43の距離が等しくなるように配線する。このような配線により、出力ノードN1〜N3以降のタイミング遅延が信号SIGD1〜SIGD3間で同じになるようにするのが望ましい。
また、上記各配線については、信号SIGD1〜SIGD3の負荷容量を減少させる観点からすると、可能な限り短くするのが望ましい。さらに、段数調整のために、セレクタ39と同一段数の回路をスイッチ36と可変遅延回路331−1の間に入れるのが望ましい。なお、ここでは、測定系60のキャリブレーションにより、モニタパッド41,43以降のタイミングずれは生じないようになっているものとする。
以上の説明では、代表して信号SIGD1〜SIGD3のみについて述べたが、モニタフィードバック機能については信号SIGD1〜SIGD3に限った話ではなく、信号SIGD1〜SIGDmの任意の信号に置き換えて説明されるものである。
また、セレクタ39,40の入力数としては、2入力に限られるものではなく、上記の等長配線の原則が守られるのであれば3入力以上に増やすことも可能である。この場合、モニタされる信号数が増えるためより正確な調整が可能である。
また、モニタパッド43,45については、パッド(端子/ピン)数の許容範囲内でさらに増やすことが可能である。この場合、同時観測(モニタ)数が増えるために、モニタパッド数が2つの場合よりも試験時間の短縮が可能である。また、モニタパッド数が増えることで、調整回路33の内部での等長配線が容易になるという利点がある。
(モニタフィードバック機能)
次に、上記構成の実施例2に係る固体撮像装置30Bのモニタフィードバック機能について説明する。このモニタフィードバック機能は、製造試験時に信号SIGD1〜SIGDmを一括して活性化し、モニタパッド43,45から出力される信号の遷移タイミングを測定系60でモニタすることによって実現される。
具体的には、可変遅延回路331−2〜331−mの遅延量を変えて、信号SIGD1の遷移タイミングに対して信号SIGD2〜SIGDmの遷移タイミングが揃うコードを測定系60で求める。そして、このようにして求めたコードを、測定系60からデータ入力パッド47を介して不揮発性メモリ332に書き込む。これにより、測定系60からのフィードバックによる補正が可能になる。
(モニタフィードバックのチューニング処理)
以下に、図8のフローチャートを用いて、製造試験時におけるモニタフィードバックのチューニング処理の一例について具体的に説明する。この一連の処理は、測定系60の制御部、例えばマイクロコンピュータによる制御の下に実行される。
先ず、パッド50を介して与えるテスト信号TESTをON(アクティブ)にし(ステップS11)、パッド46を介して与えるイネーブル信号ENをONにし(ステップS12)、次いで、i,jに初期値を設定(i=1、j=1)する(ステップS13)。そして、セレクタ(39,40)によってj行目に相当する信号SIGDjを選択する(ステップS14)。
次に、可変遅延回路331−2〜331−mのコードであるCODE[i]をパッド47から直接入力する(ステップS15)。そして、固体撮像装置30Bを動作させる(ステップS16)。固体撮像装置30Bが動作することで、信号SIG1〜SIGmが一括して活性状態となる。そしてこの状態で、モニタパッド41,43(45)から出力される信号SIGD1と信号SIGDjの活性タイミングの時間差を計測する(ステップS17)。
次に、i=x(xはコードのビット数/遅延調整数)であるか否か、即ち全コードについてCODE[i]の入力を実施したか否かを判断する(ステップS18)。このとき、i≠xであれば、i=i+1の処理を実行する(ステップS19)。そして、ステップS15に戻って他のコードについてCODE[i+1]の入力を実施する。
ステップS18でi=xであれば、信号SIGD1と信号SIGDjの活性タイミングの時間差が最小となるときのコード(iの値)を不揮発性メモリ332に書き込む(ステップS20)。このとき、コードを書き込む不揮発性メモリ332の場所は、アドレス信号ADDおよびコントロール信号CNTによって指定される。
次に、j=m(n)か否か、即ち全行(全列)についてチューニング処理を実施したか否かを判断し(ステップS21)、j≠m(n)であれば、j=j+1の処理を実行する(ステップS22)。そして、ステップS14に戻って他の行(列)についてチューニング処理を実施する。j=m(n)であれば、テスト信号TESTをOFFにし(ステップS23)、一連のチューニング処理を終了する。
上述した一連のチューニング処理は一例であり、この例に限られるものではない。すなわち、上記の例では、コード、行(列)ともに、小さい側から大きい側へ進んでいるが、全コード、全行(全列)についてチェックするのであれば、どのような進み方でも構わないものとする。
因みに、製品使用時は、製品の電源ONにより不揮発性メモリ332に書き込まれたコードが可変遅延回路331−1〜331−mにCODE[i]としてロードされる。そして、このロードされたCODE[i]によって可変遅延回路331−1〜331−mの各遅延量が設定される。
具体的には、図9のフローチャートに示すように、電源のON(ステップS31)に応答して、不揮発性メモリ332からコードをCODE[i]としてロードする(ステップS32)。これにより、CODE[i]によって可変遅延回路331−1〜331−mの各遅延量が設定される。その結果、繰り返し配列パターン回路31から出力される信号SIG1〜SIGmに対して個別にタイミング調整を行うことができる。
以上のように、実施例2に係る固体撮像装置30Bによれば、製造段階での信号遷移タイミングをモニタし、その実測値に応じて不揮発性メモリ332に調整コードを書き込むことで、予想値ではなく実測値によるチューニング補正を実現できる。そして、この実測値によるチューニング補正により、モニタフィードバック機能を持たない場合よりも精度の高い垂直方向、水平方向のタイミング補正を行うことができるとともに、チップごとのばらつきの補正にも対応できる。
[2−3.実施例3]
実施例2では、調整回路33を多くのピン(パッド/端子)を介して測定系(テスタ)60と接続するためピン数に制限が生じる。このピン数が行数分や列数分よりも少ない数に制限される場合には、行数分、列数分を等長配線で外部モニタ用のピンにつなげることは難しい。このため、行方向、列方向の一部のモニタフィードバックは可能であっても、行数分、列数分のモニタフィードバックは難しくなる。
これに対して、実施例3では、外部に測定系60を設けるのではなく、当該測定系60の代わりにテスト回路(測定回路)を調整回路33の中に組み込むBIST(built-in self test;内蔵セルフテスト)構成を採っている。
図10は、本発明の実施例3に係る固体撮像装置のシステム構成の概略を示すシステム構成図である。図10において、図5と同等部分には同一符号を付して示し、重複説明は省略する。
実施例3に係る固体撮像装置30Cは、図5の構成要素に加えて、調整回路33が行数(列数)分のスイッチ71−1〜71−mおよびテスト回路(BIST)72を有する構成となっている。スイッチ71−1〜71−mは、可変遅延回路331−1〜331−mの各出力ノードN11−1〜N11−mとテスト回路72の各テスト端子との間に接続され、テスト回路72から出力されるイネーブル信号ENによってオン/オフ制御が行われるようになっている。
BISTであるテスト回路72は、基本的に、実施例2の測定系60と同様の機能を持っている。すなわち、調整回路33の中にテスト回路72を組み込むことで、調整回路33内においてモニタフィードバックのチューニング処理を行うことができる。そして、BIST構成を採ることで、ピン数の制限をなくすことができるために、行数分、列数分のモニタフィードバックが可能になる。
なお、調整回路33の中にテスト回路72を組み込むBIST構成であっても、実施例2の場合と同様に、セレクタを介在させることでモニタ数を減らし、回路規模の削減を図ることは十分に考えられることである。
[2−4.実施例4]
先述した実施例1では、行走査部13が画素アレイ部12と同じ第1のチップ32に形成された構成となっている。これに対して、実施例4では、行走査部13を画素アレイ部12とは別の基板(チップ)に形成する構成を採る。
図11は、本発明の実施例4に係る固体撮像装置のシステム構成の概略を示すシステム構成図である。図11において、図6と同等部分には同一符号を付して示し、重複説明は省略する。
実施例4に係る固体撮像装置30Dは、3つのチップ(基板)32A,34,32Bを順に積層し、これらチップ32A,34,32B相互間を3次元接続にて電気的に接続する構成となっている。
具体的には、画素アレイ部12は、チップ32Aに形成される。調整回路33は、例えば画素アレイ部12の画素行12−1〜12−nに対応した数の調整部33−1〜33−nからなり、チップ32Aとは別のチップ34に形成される。ここで、チップ34はチップ32Aに対して、入射光を取り込む側と反対側に積層される。
チップ32Aとチップ34とを積層するに当たっては、調整部33−1〜33−nの各々が画素行12−1〜12−nの各々の直下に位置するように積層するのが好ましい。そして、チップ32A上の画素行12−1〜12−nの各々と、チップ34上の調整部33−1〜33−nの各々とは、1:1の対応関係をもって接続部35Aによって3次元接続される。
行走査部13は、例えば調整回路33の調整部33−1〜33−nに対応した数、即ち画素アレイ部12の画素行12−1〜12−nに対応した数の走査部13−1〜13−nからなり、チップ32Aおよびチップ34とは別のチップ32Bに形成される。
チップ34とチップ32Bとを積層するに当たっては、走査部13−1〜13−nの各々が調整部33−1〜33−nの各々の直下に位置するように積層するのが好ましい。そして、チップ34上の調整部33−1〜33−nの各々とチップ32B上の走査部13−1〜13−nの各々とは、1:1の対応関係をもって接続部35Bによって3次元接続される。
調整部33−1〜33−nの各々は、基本的に、図6の調整回路33と同じ構成となっている。ただし、不揮発性メモリ332については、調整部33−1〜33−n全体に対してまたは複数個ごとに共通に設ける構成を採ることも可能である。
ここで、行走査部13を画素行12−1〜12−nに対応した数の走査部13−1〜13−nによって構成するのは後述する理由による。
なお、ここでは、走査部13−1〜13−nを画素行12−1〜12−nと1:1の対応関係をもって設けるとしたが、画素行12−1〜12−nを複数列ずつ組にして当該組ごとに走査部13−iを1つずつ設ける構成とすることも可能である。
同様に、調整回路33の調整部33−1〜33−nについても、必ずしも走査部13−iと1:1の対応関係をもって設ける必要はなく、走査部13−iを複数個ずつ組にして当該組ごとに調整部33−jを1つずつ設ける構成とすることも可能である。
上述したように、実施例4に係る固体撮像装置30Dによれば、3つのチップ32A,34,32Bを順に積層し、これらチップ32A,34,32B相互間を3次元接続にて電気的に接続する構成を採ることで、次のような作用効果を得ることができる。
すなわち、調整回路33の調整部33−1〜33−nによる先述したチューニング補正により、行走査部13の走査部13−1〜13−nの各々から出力される画素駆動信号vb1〜vbmの活性/非活性タイミングを調整することができる。このタイミング調整により、画素アレイ部12に入力する画素駆動信号vbD1〜vbDmの活性/非活性タイミングを例えば同時化できる。
また、走査部13−1〜13−nの各々がチップ34を介して画素行12−1〜12−nの各々の直下に位置するようにチップ32A,34,32Bが積層されていることで、画素行12−1〜12−nの各画素20と当該画素20を駆動する走査部13−1〜13−nとの間の距離が短くなる。具体的には、当該距離は、図1に示すように、画素アレイ部12の例えば一方側から画素駆動信号vb1〜vbmを伝送する画素駆動線17による距離に比べて極めて短い。
これにより、画素駆動線17によって画素駆動信号vb1〜vbmを伝送する場合のような、画素駆動線17に付く寄生容量等に起因する伝搬遅延や波形の鈍りを抑えることができるために、画素駆動信号vb1〜vbmが遅延なく画素20に伝達される。
また、走査部13−1〜13−nを例えば画素行12−1〜12−nごとに設けているために、走査部13−1〜13−nの画素駆動能力を、画素行12−1〜12−nに対して走査部を1つ設ける場合に比べて小さくすることができる。これにより、走査部13−1〜13−nを構成するトランジスタの耐圧を向上できる。
しかも、画素駆動時の発熱量が大きい走査部13−1〜13−nをチップ32Aとは別のチップ32Bに形成して画素行12−1〜12−nとは分離した構成を採っているために、走査部13−1〜13−nで発生する熱の画素20に対する影響を抑えることができる。これにより、発熱による画質の劣化を極力抑えることができるために、良質な画質の撮像画像を得ることができる。
なお、本実施例4では、繰り返し配列パターン回路31として行走査部13を用いた場合を例に挙げたが、行走査部13に限られるものではない。すなわち、カラム処理部14(コンパレータ部141およびカウンタ部142)や、列走査部15、さらには画素列ごとに垂直信号線18の一端に接続される定電流源などを用いる場合にも、基本的に、行走査部13を用いる場合と同様の作用効果を得ることができる。
[2−5.変形例]
ところで、実施例1〜4では、可変遅延回路331−1〜331−mおよび不揮発性メモリ332を同一のチップ34に形成する構成を採っているが、これらを別チップに形成し、両チップ間を3次元接続にて電気的に接続する構成を採ることも可能である。
ここで、不揮発性メモリ332からの出力であるCODE1〜CODEmは、m(行数/nのときは列数)×x(遅延調整数)の本数の信号となる。したがって、CODE1〜CODEmを伝送する部分についても3次元接続箇所とし、可変遅延回路331−1〜331−mと不揮発性メモリ332を別チップに分けることは、配線領域を削減する上で有効である。
図12に、この変形例に係る固体撮像装置のシステム構成の概略を示す。図12に示すように、可変遅延回路331−1〜331−mを第1のチップ32側に形成し、当該可変遅延回路331−1〜331−mと第2のチップ34側の不揮発性メモリ332とを3次元接続の接続部35を介して電気的に接続するようにする。この構成によれば、接続部35による接続箇所が行数×CODE数となるため増えるものの、調整したいノードの配線長を極力減らすことができる。
また、実施例2,3では、調整回路33内にモニタ用のスイッチ36〜38、71−1〜71−mが存在するが、これらモニタ用スイッチの箇所についても、3次元接続とする構成を採ることも可能である。このように、可変遅延回路331−1〜331−mや不揮発性メモリ332と、モニタ用スイッチ部分とを分けることは、モニタ用スイッチに起因する負荷容量を低減する上で有効である。
<3.他の適用例>
以上説明した実施形態では、CMOSイメージセンサ(CMOS型の固体撮像装置)に適用した場合を例に挙げて説明したが、本発明はCMOSイメージセンサへの適用に限られるものではない。すなわち、本発明は、可視光の入射光量に応じた電荷を物理量として検知して電気信号として出力する単位画素が行列状に配置されてなる固体撮像装置全般に適用可能である。
さらに、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やX線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置にも適用可能である。また、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置(物理量分布検知装置)全般に対して適用可能である。
また、本発明は、画素アレイ部の各単位画素を行単位で順次走査して各単位画素から画素信号を読み出す固体撮像装置への適用に限られるものではない。すなわち、本発明は、画素アレイ部の各単位画素を画素単位で任意に選択して、当該選択した単位画素から画素単位で画素信号を読み出すX−Yアドレス型の固体撮像装置に対しても適用可能である。
なお、固体撮像装置はワンチップとして形成された形態であってもよいし、画素アレイ部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
<4.電子機器>
本発明に係る固体撮像装置は、画像取込部(光電変換部)に固体撮像装置を用いる電子機器全般に搭載して用いることができる。電子機器としては、デジタルスチルカメラやビデオカメラ等の撮像装置(カメラシステム)や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機などが挙げられる。なお、電子機器に搭載されるカメラモジュールを撮像装置とする場合もある。
(撮像装置)
図13は、本発明に係る電子機器の一つである例えば撮像装置の構成の一例を示すブロック図である。図13に示すように、本発明に係る撮像装置100は、レンズ群101等を含む光学系、撮像素子102、カメラ信号処理部であるDSP回路103、フレームメモリ104、表示装置105、記録装置106、操作系107および電源系108等を有している。そして、DSP回路103、フレームメモリ104、表示装置105、記録装置106、操作系107および電源系108がバスライン109を介して相互に接続された構成となっている。
レンズ群101は、被写体からの入射光(像光)を取り込んで撮像素子102の撮像面上に結像する。撮像素子102は、レンズ群101によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子102として、先述した実施形態に係る固体撮像装置を用いることができる。
表示装置105は、液晶表示装置や有機EL(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子102で撮像された動画または静止画を表示する。記録装置106は、撮像素子102で撮像された動画または静止画を、ビデオテープやDVD(Digital Versatile Disc)等の記録媒体に記録する。
操作系107は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系108は、DSP回路103、フレームメモリ104、表示装置105、記録装置106および操作系107の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
このような撮像装置100は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けのカメラモジュールに適用される。この撮像装置100において、撮像素子102として先述した実施形態に係る固体撮像装置を用いることで、次のような作用効果を得ることができる。
すなわち、先述した実施形態に係る固体撮像装置によれば、行数分、列数分またはそれに準ずるような複数行、複数列の多数箇所のチューニング補正を行うことができるため、垂直方向や水平方向のシェーディングの発生を抑えることができる。したがって、当該固体撮像装置を撮像素子102として用いることで、シェーディングの発生のない良好な画質の撮像画像を提供できる。