WO2022190952A1 - 半導体装置、半導体装置の製造方法及び電子機器 - Google Patents

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卓志 重歳
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors

Definitions

  • the present disclosure relates to high integration of semiconductor packages, in particular, a semiconductor device related to PoP (Package on Package) in which FO-CSP (Fan-out chip size package) is stacked with other packages and mounted, and a method of manufacturing a semiconductor device. and an electronic device including the semiconductor device.
  • PoP Package on Package
  • FO-CSP Full-out chip size package
  • a package-on-package in which another package is mounted by stacking on a package On Package
  • FBGA Fine pitch Ball Grid Array
  • WLCSP Wafer Level Chip Size Package
  • fan Packages such as the out-wafer chip level package (FOWLP: Fan Out Wafer Level Package
  • Japanese Patent Laid-Open No. 2002-100001 discloses a prior art for preventing the occurrence of warping due to insufficient mechanical strength and stress associated with the thinning of the substrate.
  • Patent Document 1 proposes a package structure in which a protective film is laminated on the back side of the die in order to improve the mechanical strength of the FO-CSP for the PoP structure using the FO-CSP as the lower layer.
  • a package including a die, a protective film is laminated on the back surface of the die, a molding material is provided on the side surface of the die, a via passing through the molding material is provided, and the surface of the through via is covered with the protective film. formed at the same height as In other words, by bonding the protective film to the back surface of the die with an adhesive and connecting it to the redistribution layer (RDL: Re-Distribution Layer) on the front side, the protective film exhibits the effect of a reinforcing material and reduces warpage. , to reduce joint failures during assembly.
  • RDL Redistribution Layer
  • the present disclosure has been made in view of such problems, and conventionally, the formation of mold through vias penetrating through the mold material and the protective film was performed after bonding the die to the protective film and filling the mold material. However, it is arranged to do this before bonding the die to the overcoat. As a result, a semiconductor device that can be manufactured with higher precision and a higher yield without the need for a complicated process such as locating the through-mold via while the external connection terminals are mounted, and the semiconductor device. and an electronic device having the semiconductor device.
  • a first aspect of the present disclosure is to provide an integrated circuit die and a protective film having a larger area than the die and disposed on the top surface of the die. and a first molding material covering the outer periphery of the die, and a penetration diameter of the protection film penetrating through the first molding material and the protection film so as to be smaller than the penetration diameter of the first molding material.
  • a first package having a plurality of through-mold vias, a seed layer formed on upper ends and peripheral side surfaces of the through-mold vias, and external connection terminals connected to lower ends of the through-mold vias; a second package placed on the upper surface of the protective film of the first package and connected to the upper end of the mold through via.
  • the protective film provided on the upper surface of the die may be formed to have a thin thickness on the surface with which the die abuts.
  • the protective film disposed on the upper surface of the die may be formed with a through-hole into which the surface with which the die abuts can be fitted.
  • one or more second rewiring layers connected to the mold through vias may be formed on the upper surface of the protective film.
  • connection terminals of the second package may be formed on the second rewiring layer.
  • a through electrode may be drilled through the die and connected to the wiring layer of the die.
  • the through-mold via and the connection terminal of the second package may be connected within the protective film.
  • the external connection terminal may be connected to the lower end of the mold through via through the first rewiring layer.
  • a second aspect thereof includes the steps of: forming a protective film; forming a mold through via in the protective film; A method of manufacturing a semiconductor device, comprising the steps of: bonding a die to form a first package on the bonding surface side; and forming a second package on the non-bonding surface side of the die of the first package. .
  • the step of forming the protective film and forming the mold through vias in the protective film includes the steps of: applying an adhesive to a support substrate; and forming a protective film on the upper surface of the adhesive. patterning the protective film so as to follow the top end of the mold through via and the planar shape of the die; forming a seed layer on the upper surface of the patterned protective film; and forming a resist mask on the upper surface of the mold so as to follow the shape of the lower end portion of the through-mold via.
  • the step of forming the protective film and forming the mold through vias in the protective film includes the step of applying an adhesive to a support substrate, and applying a second rewiring on the upper surface of the adhesive. forming a layer; forming the protective film on the upper surface of the second rewiring layer; patterning the protective film; and forming a seed layer on the patterned upper surface of the protective film. and forming a resist mask on the upper surface of the seed layer so as to follow the shape of the through-mold via.
  • the step of bonding an integrated circuit die to the surface of the protective film on which the through-mold vias are formed after forming the through-mold vias to form the first package on the bonding surface side comprises the steps of: forming the through-mold via on the protective film; bonding the die to the surface on which the through-mold via is to be formed; filling a first molding material in the mold through-via and the periphery of the die; and forming a first rewiring layer on the non-bonding surface side of the die.
  • the step of forming a second package on the non-adhesive surface side of the die of the first package includes adhering one or more other dies on a substrate, and bonding pads of the other dies. and a pad of the substrate, filling a second molding material around the periphery of the other die, forming a connection terminal on the non-adhesive surface side of the other die of the substrate; connecting the connection terminal formed in the second package and the upper end portion of the through-mold via formed in the first package.
  • the step of connecting the connection terminal formed in the second package and the upper end portion of the mold through via formed in the first package includes: placing the second package; joining the upper end portion of the mold through via formed in the first package and the connection terminal formed in the second package so as to face each other; making the connection by mechanical stress or mechanical stress and heating in the bonded state.
  • a third aspect thereof comprises a die of an integrated circuit, a protective film having a larger area than the die disposed on the upper surface of the die, a first mold material covering the outer periphery of the die, and the first mold. a plurality of through-mold vias penetrating the material and the protective film and formed by reducing the through-hole diameter of the protective film from the through-hole diameter of the first mold material; and external connection terminals connected to lower ends of the through-mold vias; and a second package connected to the upper end of the electronic device having a semiconductor device.
  • the through-mold vias penetrating the first molding material and the protective film are formed before bonding the integrated circuit die to the first molding material and the protective film.
  • FIG. 1 is a schematic cross-sectional view of a first embodiment of a semiconductor device according to the present disclosure
  • FIG. 1 is an enlarged cross-sectional view of a through-mold via in a first embodiment of a semiconductor device according to the present disclosure
  • FIG. FIG. 4 is a process explanatory diagram of the manufacturing method of the first embodiment of the semiconductor device according to the present disclosure (No. 1);
  • FIG. 11 is a process explanatory diagram of the manufacturing method of the first embodiment of the semiconductor device according to the present disclosure (part 2);
  • FIG. 11 is a process explanatory diagram of the manufacturing method of the first embodiment of the semiconductor device according to the present disclosure (No. 3);
  • FIG. 11 is a process explanatory diagram of the manufacturing method of the first embodiment of the semiconductor device according to the present disclosure (No. 4); FIG. 11 is a process explanatory diagram of the manufacturing method of the first embodiment of the semiconductor device according to the present disclosure (No. 5); FIG. 11 is a process explanatory diagram of the manufacturing method of the first embodiment of the semiconductor device according to the present disclosure (No. 6); FIG. 11 is a process explanatory diagram of the manufacturing method of the first embodiment of the semiconductor device according to the present disclosure (No. 7); FIG. 11 is a process explanatory diagram of the manufacturing method of the first embodiment of the semiconductor device according to the present disclosure (No. 8); FIG.
  • FIG. 12 is a process explanatory diagram of the manufacturing method of the first embodiment of the semiconductor device according to the present disclosure (No. 9);
  • FIG. 10 is a process explanatory diagram of the manufacturing method of the first embodiment of the semiconductor device according to the present disclosure (No. 10);
  • 11A to 11D are process explanatory diagrams of the manufacturing method of the first embodiment of the semiconductor device according to the present disclosure (No. 11);
  • FIG. 12 is a process explanatory diagram of the manufacturing method of the first embodiment of the semiconductor device according to the present disclosure (No. 12);
  • FIG. 13 is a process explanatory diagram of the manufacturing method of the first embodiment of the semiconductor device according to the present disclosure (No. 13);
  • FIG. 13 is a process explanatory diagram of the manufacturing method of the first embodiment of the semiconductor device according to the present disclosure (No. 13);
  • FIG. 4 is a schematic cross-sectional view of a second embodiment of a semiconductor device according to the present disclosure
  • FIG. 5 is a schematic cross-sectional view of a semiconductor device according to a third embodiment of the present disclosure
  • FIG. 5 is a schematic cross-sectional view of a semiconductor device according to a fourth embodiment of the present disclosure
  • FIG. 5 is a schematic cross-sectional view of a fifth embodiment of a semiconductor device according to the present disclosure
  • FIG. 11 is a process explanatory diagram of a manufacturing method of a semiconductor device according to a fifth embodiment of the present disclosure (No. 1)
  • FIG. 20 is a process explanatory diagram of the manufacturing method of the semiconductor device according to the fifth embodiment of the present disclosure (No. 2);
  • FIG. 14 is a process explanatory diagram of the manufacturing method of the semiconductor device according to the fifth embodiment of the present disclosure (No. 3);
  • 1 is a block diagram of an electronic device having a semiconductor device according to the present disclosure;
  • FIG. 1 is a schematic cross-sectional view of a first embodiment of a semiconductor device 100 according to the present disclosure.
  • the semiconductor device 100 is composed of a first package 10 and a second package 20 placed above and connected to the first package 10, as shown in the figure.
  • the first package 10 has a protective film 1 disposed on its upper portion, and an integrated circuit die 2 bonded with an adhesive material 11 below its substantially central portion.
  • a wiring layer 3 of the die 2 is arranged below the die 2 .
  • the die 2 and the wiring layer 3 of the die 2 are integrally formed by being connected by bumps and a conductive layer (not shown).
  • a first rewiring layer 4 is provided below the wiring layer 3 of the die 2 .
  • a plurality of external connection terminals 5 formed of solder balls or the like for inputting/outputting signals to the outside are arranged at predetermined intervals.
  • the wiring layer 3 of the die 2 and the first rewiring layer 4 are connected by a plurality of vias 6 .
  • the vias 6 extend downward and are connected to predetermined external connection terminals 5 arranged below the first rewiring layer 4 .
  • the signals of the die 2 are electrically connected to the external connection terminals 5 through the wiring layer 3 , the vias 6 and the first rewiring layer 4 of the die 2 . Therefore, the die 2 can input/output signals to/from the outside through the external connection terminals 5 .
  • a plurality of mold through vias 7 are arranged around the die 2 and the wiring layer 3 of the die 2 .
  • the mold through via 7 is for connecting the first package 10 and the second package 20 . That is, the second package 20 is connected to the first package 10 by connecting the connection terminals 29 and the upper ends 7a of the mold through vias 7.
  • the lower end portion 7c of the mold through via 7 is connected to the external connection terminal 5 via the first rewiring layer 4.
  • Some of the vias 6 drilled in the rewiring layer 3 of the die 2 are connected from their lower ends to the lower ends 7c of the mold through vias 7 through the conductive layer 4a of the first rewiring layer 4.
  • the mold through via 7 is a conductor made of metal such as copper and having a substantially columnar or cylindrical shape.
  • the diameter d2 of the upper end portion 7a of the mold through via 7 is formed in a substantially columnar or cylindrical shape that is smaller than the diameter d1 of the lower end of the mold through via 7.
  • they have a relationship of d1>d2.
  • d1 ⁇ d2 it does not matter if d1 ⁇ d2.
  • it even if it is d1 ⁇ d2, it does not interfere.
  • the step 7b is formed at a position substantially at the same height as the upper surface of the die 2. forming That is, the stepped portion 7b is a stepped portion that forms a horizontal stepped surface parallel to the upper surface of the die 2 .
  • a step 7b located at the lower end of the upper end portion 7a of the mold through via 7 is formed on an annular horizontal surface along the substantially columnar or substantially cylindrical shape. It is covered with a seed layer 8 .
  • a lower end portion 7 c of the mold through via 7 is connected to the first rewiring layer 4 .
  • the seed layer 8 is made of a metal material such as copper (Cu), titanium (Ti), tantalum (Ta), aluminum (Al), tungsten (W), nickel (Ni), ruthenium (Ru), or cobalt (Co). It's becoming Then, it is formed using a physical vapor deposition method (PE-PVD) such as plasma sputtering or a chemical vapor deposition method (PE-CVD) such as plasma vapor deposition.
  • PE-PVD physical vapor deposition method
  • PE-CVD chemical vapor deposition method
  • the seed layer 8 may be formed by a single layer or by lamination. Details of the seed layer 8 will be described later.
  • the outer peripheral space of the die 2, the wiring layer 3 of the die 2, and the mold through via 7 is filled with the first molding material 9, as shown in FIG.
  • the first package 10 is configured as described above.
  • a second die 22 is arranged on a substrate 21 . Furthermore, a third die 23 is arranged on the second die 22 . Also, wiring layers (not shown) may be formed on the second die 22 and the third die 23 .
  • a plurality of electrode pads 22a and 23a are formed on the peripheral edges of the upper surfaces of the second die 22 and the third die 23, respectively.
  • a plurality of substrate pads 24 are arranged on the substrate 21 around the outer periphery of the second die 22 and the third die 23 .
  • the substrate pad 24 may be a pad made of a wiring layer.
  • the electrode pads 22a and 23a and the substrate pad 24 are connected by bonding wires 25 such as gold wires.
  • a space around the second die 22 , the third die 23 and the bonding wires 25 arranged on the substrate 21 is filled with a second molding material 28 .
  • a copper wiring 26 is arranged below the substrate 21 .
  • a through via 27 is formed in the substrate 21 , and the through via 27 electrically connects the substrate pad 24 on the upper surface of the substrate 21 and the copper wiring 26 on the lower surface of the substrate 21 .
  • input/output signals of the second die 22 are transferred to copper wirings 26 and connection terminals 29 provided on the lower surface of the second package 20 via electrode pads 22a, bonding wires 25, substrate pads 24, and through vias 27. It is connected to the.
  • the input/output signals of the third die 23 are transmitted through the electrode pads 23a, the bonding wires 25, the substrate pads 24, the through vias 27, the copper wirings 26 and the connection terminals provided on the lower surface of the second package 20. 29 is connected.
  • the upper end portion 7a of the mold through via 7 of the first package 10 and the connection terminal 29 of the copper wiring 26 of the second package 20 are arranged to face each other. are provided and joined via the seed layer 8 . By joining the upper end portion 7a of the first package 10 and the connection terminals 29 of the second package 20 in this way, the first package 10 and the second package 20 are electrically connected.
  • An underfill 12 is filled in the outer periphery of the connection terminal 29 .
  • the underfill 12 is a liquid curable resin.
  • an integrated circuit mounted on a substrate or the like is very fragile against external force and stress, and easily broken by a slight external force. It is also weak against temperature and humidity, and may corrode if left as it is.
  • the underfill 12 is used as a countermeasure against such problems.
  • the configuration of the first embodiment according to the present disclosure is as described above.
  • a film of adhesive 42 is formed on a support substrate 41 .
  • the supporting substrate 41 and the adhesive 42 are used for so-called temporary bonding, and are removed in a later process.
  • a material that can be peeled off by UV irradiation or mechanical stress is used for the adhesive 42 .
  • the adhesive 42 is formed into a film by a coating method or lamination.
  • a silicon (Si) substrate or a glass substrate is used as the support substrate 41 according to the type of the adhesive 42 .
  • the protective film 1 is formed on the adhesive 42.
  • the protective film 1 may be made of a resin material having a skeleton of polyimide, acrylic, epoxy, or the like, or may be made of an inorganic material such as silicon dioxide (SiO 2 ) or silicon nitride (Si 3 N 4 ). A thickness of about 1 to 50 ⁇ m is preferable.
  • This protective film 1 serves as a base for assembling the package of the semiconductor device 100 according to the present disclosure.
  • the protective film 1 is patterned to form a protective film opening 1a at the location where the mold through via 7 is to be formed.
  • This protective film opening 1 a serves as a mold for forming the upper end 7 a of the mold through via 7 .
  • patterning may be performed by lithography.
  • patterning may be performed by dry etching using a resist mask.
  • the opening diameter in this case is preferably about 3 to 100 ⁇ m.
  • the seed layer 8 is made of a metal material such as copper (Cu), titanium (Ti), tantalum (Ta), aluminum (Al), tungsten (W), nickel (Ni), ruthenium (Ru), or cobalt (Co). It is formed by a physical vapor deposition method (PE-PVD) such as sputtering or a chemical vapor deposition method (PE-CVD) such as vapor deposition.
  • PE-PVD physical vapor deposition method
  • PE-CVD chemical vapor deposition method
  • the seed layer 8 may be formed as a single layer or as a laminate.
  • the reason for forming the seed layer 8 on the upper surface of the protective film 1 is as follows. That is, since the protective film 1 is an insulator, it is not possible to form the conductive mold through vias 7 on the protective film 1 by plating. Therefore, by forming a conductive seed layer 8 on the surface of the protective film 1, the mold through via 7 can be formed.
  • a resist mask 43 is applied on the upper surface of the seed layer 8. Then, as shown in FIG. Then, a resist opening 43 a for forming the mold through via 7 is formed in the resist mask 43 by lithography so as to follow the shape of the mold through via 7 .
  • the opening diameter of the resist opening 43a is formed to be larger than the diameter of the protective film opening 1a.
  • the mold through vias 7 are formed in the resist openings 43a of the resist mask 43. Then, as shown in FIG. As a method for forming the mold through via 7, a plating method or the like is used. Copper (Cu), nickel (Ni), platinum (Pt), palladium (Pd), aluminum (Al), and solder materials are used as plating materials.
  • a seed layer 8 is formed on the entire upper surface of the protective film 1 and the inner peripheral surface including the bottom of the resist opening 43a. For this reason, the seed layer 8 covers the upper end portion 7a of the mold through via 7 and the entire peripheral surface of the step 7b. Therefore, since the seed layer 8 is formed on the entire peripheral surface of the upper end portion 7a and the step 7b of the mold through via 7, the contact area between the mold through via 7 and the protective film 1 can be increased. As a result, the adhesion between the protective film 1 and the mold through via 7 is improved, and it is possible to prevent collapse and misalignment. In addition, peeling is less likely to occur even when stress due to temperature change, mechanical external force, or the like is applied. As a result, it is possible to reduce the occurrence of problems such as disconnection of electric circuits, and to significantly improve the quality and reliability.
  • the resist mask 43 is removed.
  • the mold through via 7 is exposed in a projecting state.
  • the mold through via 7 is fitted to the protective film 1 by means of the upper end portion 7a and the stepped portion 7b via the seed layer 8, so that it is less likely to collapse or peel off.
  • the seed layer 8 is removed by wet etching. As a result, the surface of the protective film 1 is exposed and exposed as an insulating layer.
  • Die 2 is an integrated circuit chip, which may be of the type logic, memory or control circuitry such as a microcomputer. Moreover, you may arrange
  • the first molding material 9 is filled in the outer peripheral space of the die 2, the wiring layer 3 of the die 2, and the mold through via 7. Then, as shown in FIG. After filling the first mold material 9, the mold through vias 7 and the upper surface of the die 2 are cut away to open the conductive portions. After forming a film thicker than the through-mold via 7 and the die 2 , the opening is formed through the mold through-via 7 and the wiring layer 3 while flattening the surface by a grinder, a chemical mechanical polisher (CMP), or the like. It is desirable to open the via 6 of
  • the first rewiring layer 4 is formed.
  • the insulating film of the first rewiring layer 4 is an inorganic film, silicon dioxide (SiO 2 ), silicon nitride oxide (SiON), silicon nitride (Si 3 N 4 ), and silicon oxycarbide (SiOC) are used.
  • silicon dioxide SiO 2
  • silicon nitride oxide SiON
  • silicon nitride Si 3 N 4
  • silicon oxycarbide SiOC
  • a resin film having a skeleton of silicone, polyimide, acryl, epoxy, or the like is used.
  • the conductive layer 4a is made of metal material such as copper (Cu), titanium (Ti), tantalum (Ta), aluminum (Al), tungsten (W), nickel (Ni), ruthenium (Ru), or cobalt (Co). is used.
  • This figure shows an example in which the single-layer conductive layer 4a is connected to the lower end portion 7c of the mold through-via 7 to be integrated. good.
  • external connection terminals 5 such as solder balls or conductive pillars are formed on the first rewiring layer 4 .
  • the external connection terminals 5 are covered with a protective tape 44, and the first package 10 is turned over. Then, the support substrate 41 and the adhesive 42 temporarily bonded are removed. In this state, since the thickness of the first package 10 is thin and the state is unstable, it is usually difficult to perform a highly accurate process. However, in the structure of the semiconductor device 100 according to the present disclosure, the through-mold vias 7 that are electrically isolated in advance and penetrate the protective film 1 are formed. The top surface of 7a is exposed. Therefore, it is ready to be connected to the second package 20 .
  • a high-precision processing process such as polishing is performed in order to expose the end surface of the upper end portion 7a of the mold through via 7 in such an unstable state as in the conventional art. No need. Therefore, the yield is high and stable manufacturing can be performed.
  • connection terminals 29 of the second package 20 are placed facing the through-mold vias 7 on the upper surface of the first package 10, and the through-mold vias 7 and the connection terminals 29 are joined, Connect by applying a mechanical load, etc.
  • This figure describes a structure in which two dies, a second die 22 and a third die 23 , are placed on the protective film 1 of the first package 10 as the second package 20 .
  • the second package 20 can be formed through the following steps. First, one or more dies are bonded onto substrate 21 . For example, as shown in FIG. 15, a second die 22 and a third die 23 are bonded onto a substrate 21 . Next, a plurality of electrode pads 22a and 23a formed on the peripheral edges of the upper surfaces of the second die 22 and the third die 23, and a plurality of substrate pads 24 arranged on the substrate 21 are connected. They are connected by bonding wires 25 such as gold wires. Next, the space around the second die 22 , the third die 23 and the bonding wires 25 on the substrate 21 is filled with the second molding material 28 .
  • the number of dies mounted and bonded on the substrate 21 is not limited to two, and may be mounted as many as possible. Also, the type of die is not limited.
  • the semiconductor device 100 is not limited to such a structure, and may have, for example, a WLCSP (Wafer Level Chip Size Package) structure of the protective film 1 that does not use resin.
  • WLCSP Wafer Level Chip Size Package
  • the space between the first package 10 and the second package 20 may be filled with an underfill 12 that is a liquid curable resin.
  • FIG. 16 is a schematic cross-sectional view of a second embodiment of a semiconductor device 100 according to the present disclosure.
  • a recess 1b is provided at a portion of the protective film 1 where the die 2 of the integrated circuit abuts. The point is that the contact portion is formed thinner than the other portions.
  • the peripheral side surface of the die 2 can be fixed in the recess of the recess 1b of the protective film 1, and the thickness of the packages 10 and 20 can be reduced by the depth of the recess 1b. can.
  • die shift can be suppressed during the manufacturing process.
  • the die shift refers to a phenomenon in which the die moves due to shrinkage of the mold resin when the die is sealed with a mold resin and cured.
  • the trench 1b of the protective film 1 may be made deeper to form a through hole.
  • the die 2 is fitted into the through hole, and the peripheral side surface of the die 2 is firmly fixed by the protective film 1 in the same manner as described above.
  • die shift can be suppressed during the manufacturing process.
  • the die 2 is fitted into the protective film 1, the thickness of the packages 10 and 20 can be reduced accordingly.
  • the die 2 of the protective film 1 serving as the base of the packages 10 and 20 is arranged at a substantially central position in the thickness direction of the packages 10 and 20, and the die 2 is located on the protective film 1 when viewed from above. It is arranged at a substantially central position. As a result, the moment of force applied to the upper surface of the protective film 1 and the moment of force applied to the lower surface are balanced, and the stress applied to the die 2 can be reduced. Therefore, warping of the die 2 can also be reduced.
  • FIG. 17 is a schematic cross-sectional view of a third embodiment of a semiconductor device 100 according to the present disclosure.
  • a second rewiring layer 13 is formed on the protective film 1 in contrast to the structure of the first embodiment.
  • This embodiment can be realized by inserting a step of forming the second rewiring layer 13 between the steps of FIGS. 3 and 4 of the manufacturing method of the first embodiment.
  • the second rewiring layer 13 is formed before the protective film 1 is formed. Specifically, as shown in FIG. 3, an adhesive 42 is applied to the support substrate 41 . Next, the second rewiring layer 13 shown in FIG. 17 is formed on the top surface of the adhesive 42 . Then, the protective film 1 as shown in FIG. 4 is formed on the upper surface of the second rewiring layer 13 .
  • the following steps are the same as those after FIG. 5 of the manufacturing method of the first embodiment.
  • the insulating film of the second rewiring layer 13 is an inorganic film, it may be silicon dioxide (SiO 2 ), silicon nitride oxide (SiON), silicon nitride (Si 3 N 4 ), silicon oxycarbide (SiOC), or an organic film.
  • a resin film having a skeleton of silicone, polyimide, acrylic, epoxy, or the like is used.
  • the conductive layer 13a is made of metal such as copper (Cu), titanium (Ti), tantalum (Ta), aluminum (Al), tungsten (W), nickel (Ni), ruthenium (Ru), or cobalt (Co). material is used.
  • the area above the integrated circuit die 2 can also be used for electrical connection with the second package 20, so that the narrow package space can be effectively utilized. This makes it possible to reduce the size of the package.
  • FIG. 18 is a schematic cross-sectional view of a fourth embodiment of the semiconductor device 100 according to the present disclosure.
  • the difference between this embodiment and the first embodiment is that the second rewiring layer 13 is formed in the structure of the first embodiment, and furthermore, the second rewiring layer 13 leads to the wiring of the die 2 of the integrated circuit.
  • the difference is that through-electrodes 14 that are through-connected to the layer 3 are formed.
  • a step of forming the through electrode 14 is inserted between the step of FIG. 14 and the step of FIG. 15 of the manufacturing method of the first embodiment.
  • the through electrode 14 may be bored in the protective film 1 after removing the supporting substrate 41 and the adhesive 42 .
  • the protective film 1 is recessed with a recess 1b or deepened to form a through hole into which the die 2 can be fitted.
  • the die 2 integrated with the wiring layer 3 in the process shown in FIG. 11 is adhered or fitted.
  • the through electrodes 14 are bored from the second rewiring layer 13 toward the die 2 .
  • the drilling distance can be shortened.
  • this facilitates the formation of the through electrodes 14 .
  • the die 2 integrated with the wiring layer 3 in which the through electrodes 14 are formed is adhered to the protective film 1 in advance. Through-electrodes 14 reaching two wiring layers 3 may be bored.
  • the through electrodes 14 can be formed even in a state in which the second rewiring layer 13 is not formed.
  • the trench 1b of the protective film 1 is deepened to form a through hole, and the die 2 is fitted into the through hole of the protective film 1 in advance. It is assumed that the die 2 in this case exposes bumps having copper wiring on the upper surface.
  • through electrodes 14 extending from the copper wiring of the bumps formed on the upper surface of the die 2 to the wiring layer 3 of the die 2 are formed.
  • the bumps connected to the through electrodes 14 through the copper wiring may be directly connected to the connection terminals 29 of the second package.
  • the areas above and below the die 2 can also be used for electrical connection with the second package 20, and the number of signal paths connecting to the die 2 can be increased. Therefore, the narrow package space can be effectively utilized, and the miniaturization of the packages 10 and 20 can be realized.
  • FIG. 19 is a schematic cross-sectional view of a fifth embodiment of the semiconductor device 100 according to the present disclosure.
  • the difference between this embodiment and the first embodiment is that the upper end portion 7a of the mold through via 7 is not opened to the upper surface of the protective film 1, and the second package 20 is connected to the structure of the first embodiment.
  • the difference is that the terminal 29 and the protective film 1 are connected through the seed layer 8 in the middle of the thickness direction.
  • FIGS. 20 to 22 show different steps between the manufacturing method of the present embodiment and the manufacturing method of the first embodiment.
  • the process shown in FIG. 20 corresponds to the process shown in FIG. 5 of the first embodiment. That is, in the first embodiment, the protective film opening 1a of the protective film 1 is formed as a through hole. A residual film is formed. Subsequent processes are the same as those of the first embodiment except for the steps shown in FIGS. 21 and 22 below. It is desirable that the residual film of the protective film 1 in the protective film opening 1a is 10 ⁇ m or less.
  • the process shown in FIG. 21 corresponds to the process shown in FIG. 14 of the first embodiment. That is, the first package 10 is completed at this point. However, the upper end portion 7a of the mold through via 7 is not exposed because the residual film of the protective film 1 is interposed therebetween. Therefore, the upper end portion 7a is not ready for electrical connection.
  • the second package 20 is placed on top of the first package 10 with the upper ends 7a of the through-mold vias 7 of the first package 10 and the connection terminals 29 of the second package 20 facing each other. Place. At the time of placement, the upper end portion 7a and the connection terminal 29 are aligned. Next, a mechanical stress such as a load is applied to join them, and the upper end portion 7a and the connection terminal 29 are electrically connected by further applying a mechanical stress.
  • connection terminal 29 is removed from the remaining portion of the protective film 1 existing at the upper end portion 7 a of the mold through via 7 .
  • the membrane is ruptured to open and the two are electrically connected.
  • the shape of the connection terminal 29 may be not spherical as shown in FIG. 22, but may be a substantially conical shape with a sharp tip, a conical shape, or a shape having a plurality of projections at the tip.
  • the upper end portion 7a and the connection terminal 29 can be electrically connected. Therefore, the process of using a grinder or chemical mechanical polishing to open the upper end portion 7a of the mold through via 7 becomes unnecessary, and a highly accurate processing process can be eliminated.
  • the semiconductor device 100 uses the solid-state imaging device 101 as an imaging device such as a digital still camera or a video camera, a portable terminal device having an imaging function, or an image reading unit such as a copier. It can be applied to equipment. In addition, the application is not limited to imaging equipment, but can be widely applied to electronic equipment in general, such as household electric equipment, industrial equipment, communication equipment, and in-vehicle equipment.
  • an imaging device 200 used together with the solid-state imaging device 101 will be described as an example of an electronic device using the semiconductor device 100 according to the present disclosure.
  • the solid-state imaging device 101 may be a CMOS sensor or a CCD sensor.
  • the semiconductor device 100 packages a DSP circuit 203, a frame memory 204, a display unit 205, or a control unit 210 that controls the entire imaging device 200 including control of the operation unit 207, which constitutes the imaging device 200, and the like. may
  • an imaging device 200 as an electronic device includes an optical unit 202, a solid-state imaging device 101, a DSP (Digital Signal Processor) circuit 203 as a camera signal processing circuit, a frame memory 204, and a display unit. 205 , a recording unit 206 , an operation unit 207 , a control unit 210 and a power supply unit 208 .
  • the DSP circuit 203 , frame memory 204 , display section 205 , recording section 206 , operation section 207 , control section 210 and power supply section 208 are interconnected via a bus line 209 .
  • the optical unit 202 includes a plurality of lenses, captures incident light (image light) from the subject, and forms an image on the light receiving unit (not shown) of the solid-state imaging device 101 .
  • the solid-state imaging device 101 converts the amount of incident light imaged on the light receiving unit by the optical unit 202 into an electric signal in the light receiving unit for each pixel, and outputs the electric signal as a pixel signal.
  • the display unit 205 is made up of a panel-type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, for example, and displays moving images or still images captured by the solid-state imaging device 101 .
  • a recording unit 206 records a moving image or still image captured by the solid-state imaging device 101 in a recording medium such as a hard disk or a semiconductor memory.
  • the operation unit 207 issues operation commands for various functions of the imaging device 200 under the user's operation.
  • the control unit 210 outputs control signals to the DSP circuit 203, the frame memory 204, the display unit 205, the recording unit 206, and the operation unit 207 to control the imaging apparatus 200 as a whole.
  • the power supply unit 208 appropriately supplies various power supplies as operating power supplies for the DSP circuit 203, the frame memory 204, the display unit 205, the recording unit 206, the operation unit 207, and the control unit 210 to these supply targets.
  • the DSP circuit 203, the frame memory 204, the control unit 210 of the display unit 205, and the like, which configure the imaging device 200 can be packaged. can be integrated in high density. Accordingly, the imaging device 200 having the semiconductor device 100 according to the present disclosure can be provided at a small size and at a low price.
  • the present technology can also take the following configuration.
  • the steps of forming the protective film and forming a mold through via in the protective film include: applying an adhesive to the support substrate; forming a protective film on the upper surface of the adhesive; patterning the protective film so as to follow the upper end of the mold through via and the planar shape of the die; forming a seed layer on top of the patterned protective film; a step of forming a resist mask on the upper surface of the seed layer so as to follow the shape of the lower end portion of the mold through via;
  • a method of manufacturing a semiconductor device having (10) The steps of forming the protective film and forming a mold through via in the protective film include: applying an adhesive to
  • the step of forming a second package on the non-bonding surface side of the die of the first package includes: bonding one or more other dies onto a substrate and connecting the pads of the other dies to the pads of the substrate; filling the outer periphery of the other die with a second molding material; forming a connection terminal on the non-adhesive surface side of the other die of the substrate; connecting the connection terminal formed in the second package and the upper end portion of the mold through via formed in the first package; The method of manufacturing a semiconductor device according to any one of (9) to (12) above.
  • the step of connecting the connection terminal formed in the second package and the upper end portion of the mold through via formed in the first package includes: placing the second package on the first package; a step of facing and joining the upper end portion of the mold through via formed in the first package and the connection terminal formed in the second package; connecting by mechanical stress or mechanical stress and heating in the bonded state; The method of manufacturing a semiconductor device according to (13) above.
  • an integrated circuit die a protective film having a larger area than the die and disposed on the top surface of the die; a first molding material that covers the outer periphery of the die; and a plurality of parts that penetrate through the first molding material and the protective film and are formed by reducing the through diameter of the protective film from the through diameter of the first mold material.

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Abstract

外部接続端子をマウントした状態でモールド貫通ビアの頭出し加工をするなどの複雑な工程を必要とせず、より高精度で高い歩留まりで製造することができる半導体装置、半導体装置の製造方法及び当該半導体装置を有する電子機器を提供する。　集積回路のダイと、ダイの上面に配設されたダイよりも面積の大きい保護膜と、ダイの外周を被覆する第１モールド材と、第１モールド材及び保護膜を貫通し、第１モールド材の貫通径よりも保護膜の貫通径を縮径して形成された複数のモールド貫通ビアと、モールド貫通ビアの上端部及びその周側面に形成されたシード層と、モールド貫通ビアの下端部に接続された外部接続端子と、を有する第１パッケージと、第１パッケージの保護膜の上面に載置され、モールド貫通ビアの上端部に接続された第２パッケージと、を有するよう構成した。

Description

半導体装置、半導体装置の製造方法及び電子機器
　本開示は、半導体パッケージの高集積化、特にＦＯ－ＣＳＰ（Ｆａｎ－ｏｕｔ　ｃｈｉｐ　ｓｉｚｅ　ｐａｃｋａｇｅ）を、他のパッケージと積層して実装するＰｏＰ（Ｐａｃｋａｇｅ　ｏｎ　ｐａｃｋａｇｅ）に係る半導体装置、半導体装置の製造方法及び当該半導体装置を有する電子機器に関する。
　従来、半導体素子の高性能化は、トランジスタや配線の微細化により実現されてきた。しかし微細化が進むにつれ、寄生素子などの副作用による性能向上ペースの鈍化や、開発・製造コストの増加が課題となっている。そこで近年、機能の異なる集積回路のダイ（Ｄｉｅ）やパッケージ（Ｐａｃｋａｇｅ）を、それぞれに最適なプロセスで製造し、それらを、貫通電極などを用いて３次元に積層することで、半導体素子の高集積化、高性能化を図る開発が進められている。
　これに伴い、半導体パッケージの高集積化の例として、例えば、パッケージの上に他のパッケージを積層して実装するパッケージ・オン・パッケージ（ＰｏＰ：Ｐａｃｋａｇｅ
　Ｏｎ　Ｐａｃｋａｇｅ）やファイン・ピッチ・ボール・グリッド・アレー（ＦＢＧＡ：Ｆｉｎｅ　ｐｉｔｃｈ　Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）、ウェハー・レベル・チップサイズ・パッケージ（ＷＬＣＳＰ：Ｗａｆｅｒ　Ｌｅｖｅｌ　Ｃｈｉｐ　Ｓｉｚｅ　Ｐａｃｋａｇｅ）等や、更にそれを発展させたファンアウト・ウェハー・チップ・レベル・パッケージ（ＦＯＷＬＰ：Ｆａｎ　Ｏｕｔ　Ｗａｆｅｒ　Ｌｅｖｅｌ　Ｐａｃｋａｇｅ）等のパッケージが登場している。
　しかし、集積回路のダイやパッケージを３次元に集積化する際には、基板を薄膜化する必要があるため、機械的強度不足や、それに起因して応力による反りの発生等を生じる問題があり、製造上の歩留まり、製品の特性の確保及び信頼性向上等が課題となっている。
　そこで、基板の薄膜化に伴う機械的強度不足や応力による反りの発生等を防止するための先行技術として特許文献１が開示されている。
　特許文献1では、下層にＦＯ－ＣＳＰを用いたＰｏＰ構造に対して、ＦＯ－ＣＳＰの機械的強度の改善のために、ダイの裏面側に保護膜を積層するパッケージ構造が提案されている。
　具体的には、ダイを含むパッケージであって、ダイの裏面に保護膜を積層し、ダイの側面にモールド材を有し、モールド材を貫通するビアを有し、貫通ビアの表面は保護膜と同じ高さに形成されている。つまり、保護膜を接着剤でダイの裏面に接着し、表面側で再配線層（ＲＤＬ：Ｒｅ－Ｄｉｓｔｒｉｂｕｔｉｏｎ　Ｌａｙｅｒ）と接続することによって、保護膜が補強材の効果を発揮して反りを低減し、組み立て時の接合不良を軽減するというものである。
米国特許第９９２２９０３号明細書
　しかしながら、特許文献１に開示された技術に記載されている方法では、ハンダボールなどの外部接続端子をマウントした状態でモールド貫通ビアの開口加工（頭出し加工）をしなければならないため、複雑な工程が必要となる。このために、製造精度が要求され、また、歩留まりの改善を要するという問題がある。
　本開示は、かかる問題点に鑑みてなされたものであり、従来、モールド材及び保護膜を貫通するモールド貫通ビアの形成は、ダイを保護膜に接着し、モールド材を充填した後に行っていたが、これを、ダイを保護膜に接着する前に行うよう構成したものである。これにより、外部接続端子をマウントした状態でモールド貫通ビアの頭出し加工をするなどの複雑な工程を必要とせず、より高精度で、かつ、高い歩留まりで製造することができる半導体装置、半導体装置の製造方法及び当該半導体装置を有する電子機器を提供することを目的とする。
　本開示は、上述の問題点を解消するためになされたものであり、その第１の態様は、集積回路のダイと、前記ダイの上面に配設された前記ダイよりも面積の大きい保護膜と、前記ダイの外周を被覆する第１モールド材と、前記第１モールド材及び前記保護膜を貫通し前記第１モールド材の貫通径よりも前記保護膜の貫通径を縮径して形成された複数のモールド貫通ビアと、前記モールド貫通ビアの上端部及びその周側面に形成されたシード層と、前記モールド貫通ビアの下端部に接続された外部接続端子と、を有する第１パッケージと、前記第１パッケージの前記保護膜の上面に載置され、前記モールド貫通ビアの上端部に接続された第２パッケージと、を有する半導体装置である。
　また、この第１の態様において、前記ダイの上面に配設された前記保護膜は、前記ダイが当接する面の厚みを薄く形成してもよい。
　また、この第１の態様において、前記ダイの上面に配設された前記保護膜は、前記ダイが当接する面を嵌合可能な貫通孔に形成してもよい。
　また、この第１の態様において、前記保護膜の上面に前記モールド貫通ビアと接続される１層以上の第２再配線層が形成されてもよい。
　また、この第１の態様において、前記第２再配線層の上部に、前記第２パッケージの接続端子が形成されてもよい。
　また、この第１の態様において、前記ダイを貫通して前記ダイの配線層と接続する貫通電極が穿設されてもよい。
　また、この第１の態様において、前記モールド貫通ビアと、前記第２パッケージの前記接続端子が、前記保護膜内で接続されてもよい。
　前記外部接続端子は、前記モールド貫通ビアの下端部と第１再配線層を介して接続して形成されてもよい。
　その第２の態様は、保護膜を形成し、前記保護膜にモールド貫通ビアを形成する工程と、前記モールド貫通ビアを形成した後に前記保護膜の前記モールド貫通ビアを形成した面に集積回路のダイを接着して当該接着面側に第１パッケージを形成する工程と、前記第１パッケージの前記ダイの非接着面側に第２パッケージを形成する工程と、を有する半導体装置の製造方法である。
　また、この第２の態様において、前記保護膜を形成し、前記保護膜にモールド貫通ビアを形成する工程は、支持基板に接着剤を塗布する工程と、前記接着剤の上面に保護膜を形成する工程と、前記保護膜を前記モールド貫通ビアの上端部及び前記ダイの平面形状に倣ってパターニングする工程と、前記パターニングされた前記保護膜の上面にシード層を形成する工程と、前記シード層の上面に前記モールド貫通ビアの下端部の形状に倣ったレジストマスクを形成する工程と、を有してもよい。
　また、この第２の態様において、前記保護膜を形成し、前記保護膜にモールド貫通ビアを形成する工程は、支持基板に接着剤を塗布する工程と、前記接着剤の上面に第２再配線層を形成する工程と、前記第２再配線層の上面に前記保護膜を形成する工程と、前記保護膜をパターニングする工程と、前記パターニングされた前記保護膜の上面にシード層を形成する工程と、前記シード層の上面に前記モールド貫通ビアの形状を倣ったレジストマスクを形成する工程と、を有してもよい。
　また、この第２の態様において、前記モールド貫通ビアを形成した後に前記保護膜の前記モールド貫通ビアを形成した面に集積回路のダイを接着して当該接着面側に第１パッケージを形成する工程は、前記保護膜上に前記モールド貫通ビアを形成する工程と、前記モールド貫通ビアを形成する面に前記ダイを接着する工程と、前記ダイと前記ダイの前記配線層を貫通接続する貫通電極を形成する工程と、前記モールド貫通ビア及び前記ダイの外周に第１モールド材を充填する工程と、前記ダイの非接着面側に第１再配線層を形成する工程と、を有してもよい。
　また、この第２の態様において、前記第１パッケージの前記ダイの非接着面側に第２パッケージを形成する工程は、基板上に１以上の他のダイを接着し、前記他のダイのパッドと前記基板のパッドとを接続する工程と、前記他のダイの外周に第２モールド材を充填する工程と、前記基板の前記他のダイの非接着面側に接続端子を形成する工程と、前記第２パッケージに形成された前記接続端子と前記第１パッケージに形成された前記モールド貫通ビアの前記上端部とを接続する工程と、を有してもよい。
　また、この第２の態様において、前記第２パッケージに形成された前記接続端子と前記第１パッケージに形成された前記モールド貫通ビアの前記上端部とを接続する工程は、前記第１パッケージ上に前記第２パッケージを載置する工程と、前記第１パッケージに形成された前記モールド貫通ビアの前記上端部と前記第２パッケージに形成された前記接続端子とを対向させて接合する工程と、前記接合状態において機械的応力又は機械的応力及び加熱により接続を行う工程と、を有してもよい。
　その第３の態様は、集積回路のダイと、前記ダイの上面に配設された前記ダイよりも面積の大きい保護膜と、前記ダイの外周を被覆する第１モールド材と、前記第１モールド材及び前記保護膜を貫通し前記第１モールド材の貫通径よりも前記保護膜の貫通径を縮径して形成された複数のモールド貫通ビアと、前記モールド貫通ビアの上端部及びその周側面に形成されたシード層と、前記モールド貫通ビアの下端部に接続された外部接続端子と、を有する第１パッケージと、前記第１パッケージの前記保護膜の上面に載置され、前記モールド貫通ビアの上端部に接続された第２パッケージと、を有する半導体装置を有する電子機器である。
　上記の態様を取ることにより、第１モールド材及び保護膜を貫通するモールド貫通ビアの形成を、ダイを保護膜に接着する前に行うことができる。また、第１パッケージと、第１パッケージの保護膜の上面に接着され、モールド貫通ビアにより電気的に接続された第２パッケージと、を有する半導体装置を製造することができる。
　本開示によれば、第１モールド材及び保護膜を貫通するモールド貫通ビアの形成を、第１モールド材や保護膜への集積回路のダイの接着前に行うよう構成している。これにより、外部接続端子をマウントした状態でモールド貫通ビアの頭出し加工をするなどの複雑な工程を必要とせず、より高精度で高い歩留まりで製造することができる半導体装置、半導体装置の製造方法及び当該半導体装置を有する電子機器を提供することができる。
本開示に係る半導体装置の第１実施形態の模式断面図である。 本開示に係る半導体装置の第１実施形態のモールド貫通ビアの拡大断面図である。 本開示に係る半導体装置の第１実施形態の製造方法の工程説明図である（その１）。 本開示に係る半導体装置の第１実施形態の製造方法の工程説明図である（その２）。 本開示に係る半導体装置の第１実施形態の製造方法の工程説明図である（その３）。 本開示に係る半導体装置の第１実施形態の製造方法の工程説明図である（その４）。 本開示に係る半導体装置の第１実施形態の製造方法の工程説明図である（その５）。 本開示に係る半導体装置の第１実施形態の製造方法の工程説明図である（その６）。 本開示に係る半導体装置の第１実施形態の製造方法の工程説明図である（その７）。 本開示に係る半導体装置の第１実施形態の製造方法の工程説明図である（その８）。 本開示に係る半導体装置の第１実施形態の製造方法の工程説明図である（その９）。 本開示に係る半導体装置の第１実施形態の製造方法の工程説明図である（その１０）。 本開示に係る半導体装置の第１実施形態の製造方法の工程説明図である（その１１）。 本開示に係る半導体装置の第１実施形態の製造方法の工程説明図である（その１２）。 本開示に係る半導体装置の第１実施形態の製造方法の工程説明図である（その１３）。 本開示に係る半導体装置の第２実施形態の模式断面図である。 本開示に係る半導体装置の第３実施形態の模式断面図である。 本開示に係る半導体装置の第４実施形態の模式断面図である。 本開示に係る半導体装置の第５実施形態の模式断面図である。 本開示に係る半導体装置の第５実施形態の製造方法の工程説明図である（その１）。 本開示に係る半導体装置の第５実施形態の製造方法の工程説明図である（その２）。 本開示に係る半導体装置の第５実施形態の製造方法の工程説明図である（その３）。 本開示に係る半導体装置を有する電子機器のブロック図である。
　次に、図面を参照して、本開示を実施するための形態（以下、「実施形態」という。）を下記の順序で説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は、模式的なものであり、各部の寸法の比率等は現実のものとは必ずしも一致しない。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれることは勿論である。
　１．本開示に係る半導体装置の第１実施形態
　２．本開示に係る半導体装置の第１実施形態の製造方法
　３．本開示に係る半導体装置の第２実施形態及びその製造方法
　４．本開示に係る半導体装置の第３実施形態及びその製造方法
　５．本開示に係る半導体装置の第４実施形態及びその製造方法
　６．本開示に係る半導体装置の第５実施形態及びその製造方法
　７．本開示に係る半導体装置を有する電子機器
＜１．本開示に係る半導体装置の第１実施形態＞
　図１は、本開示に係る半導体装置１００の第１実施形態の模式断面図である。半導体装置１００は、本図に示すように、第１パッケージ１０と、第１パッケージ１０の上方に載置、接続された第２パッケージ２０とから構成されている。
　第１パッケージ１０は、その上部に保護膜１が配設され、その略中央下方に集積回路のダイ２が接着材１１により接着されている。ダイ２の下方には、ダイ２の配線層３が配設されている。ダイ２とダイ２の配線層３は、バンプ及び導電層（不図示）により接続されて一体的に形成されている。
　ダイ２の配線層３の下方には、第１再配線層４が配設されている。第１再配線層４の下方には、外部に信号を入出力するためのハンダボール等で形成された複数の外部接続端子５が所定の間隔で配置されている。そして、ダイ２の配線層３と第１再配線層４とは、複数のビア６により接続されている。
　また、ビア６は、下方に延設されて第１再配線層４の下方に配設された所定の外部接続端子５と接続されている。このように構成されていることにより、ダイ２の信号は、ダイ２の配線層３、ビア６及び第１再配線層４を介して外部接続端子５と電気的に接続されている。したがって、ダイ２は、外部接続端子５を介して外部に信号を入出力することができる。
　また、ダイ２及びダイ２の配線層３の外周には複数のモールド貫通ビア７が配設されている。モールド貫通ビア７は、第１パッケージ１０と第２パッケージ２０とを接続するためのものである。すなわち、第２パッケージ２０は、その接続端子２９とモールド貫通ビア７の上端部７ａが接続されることにより第１パッケージ１０と接続されている。
　また、モールド貫通ビア７の下端部７ｃは第１再配線層４を介して外部接続端子５に接続されている。
　また、ダイ２の再配線層３に穿設された一部のビア６は、その下端から第１再配線層４の導電層４ａを介して、モールド貫通ビア７の下端部７ｃに接続されている。
　モールド貫通ビア７は、図２の拡大断面図に示すように、略円柱状又は略円筒状の形状をなした銅などの金属で形成された導電体である。そして、モールド貫通ビア７の上端部７ａの径ｄ２は、モールド貫通ビア７の下端の径ｄ１に対して縮径した略円柱状又は略円筒状に形成されている。すなわち、ｄ１＞ｄ２の関係を有している。もっともｄ１≧ｄ２であっても差し支えない。また、ｄ１＜ｄ２であっても差し支えない。しかし、ｄ１＞ｄ２とするのが望ましい。
　図２に示す例においては、上端部７ａの径ｄ２よりもモールド貫通ビア７の下端の径ｄ１の方が大きく形成されているために、ダイ２の上面と略同じ高さの位置に段差７ｂを形成している。すなわち、段差７ｂは、ダイ２の上面に平行な水平状の段差面を形成する段差部である。そして、モールド貫通ビア７の上端部７ａの下端に位置する段差７ｂは、当該略円柱状又は略円筒状に沿う環状の水平面に形成されており、上端部７ａ及び段差７ｂの全周面は、シード層８により被覆されている。また、モールド貫通ビア７の下端部７ｃは、第１再配線層４に接続されている。
　シード層８は、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、又はコバルト（Ｃｏ）などの金属材料からなっている。そして、プラズマによるスパッタリングなどの物理的気相成長法（ＰＥ－ＰＶＤ）やプラズマによる蒸着法などの化学的気相成長法（ＰＥ－ＣＶＤ）を用いて形成される。シード層８は単層で形成されてもよいし積層により形成されてもよい。なお、シード層８の詳細については後述する。
　ダイ２、ダイ２の配線層３及びモールド貫通ビア７の外周空間は、図１に示すように、第１モールド材９が充填されている。第１パッケージ１０は、以上のような構成となっている。
　次に、第２パッケージ２０の例について説明する。図１に示すように、基板２１上に第２のダイ２２が配設されている。さらに、第２のダイ２２の上に第３のダイ２３が配設されている。また、第２のダイ２２及び第３のダイ２３には、それぞれの配線層（不図示）が形成されてもよい。
　第２のダイ２２及び第３のダイ２３のそれぞれの上面の周縁には複数の電極パッド２２ａ及び２３ａが形成されている。また、第２のダイ２２及び第３のダイ２３の外周には、基板２１上に複数の基板パッド２４が配設されている。この基板パッド２４は配線層からなるパッドであってもよい。そして、電極パッド２２ａ及び２３ａと基板パッド２４は、金線などのボンディングワイヤ２５によりそれぞれ接続されている。そして、基板２１上に配設されている第２のダイ２２、第３のダイ２３及びボンディングワイヤ２５の外周空間は、第２モールド材２８が充填されている。
　基板２１の下方には、銅配線２６が配設されている。そして、基板２１には貫通ビア２７が穿設されており、貫通ビア２７は、基板２１の上面の基板パッド２４と基板２１の下面の銅配線２６とを電気的に接続している。これにより、第２のダイ２２の入出力信号は、電極パッド２２ａ、ボンディングワイヤ２５、基板パッド２４及び貫通ビア２７を介して第２パッケージ２０の下面に配設された銅配線２６及び接続端子２９に接続されている。同様にして、第３のダイ２３の入出力信号は、電極パッド２３ａ、ボンディングワイヤ２５、基板パッド２４及び貫通ビア２７を介して第２パッケージ２０の下面に配設された銅配線２６及び接続端子２９に接続されている。
　以上のように構成された第１パッケージ１０と第２パッケージ２０は、第１パッケージ１０のモールド貫通ビア７の上端部７ａと、第２パッケージ２０の銅配線２６の接続端子２９が対向して配設され、シード層８を介して接合されている。
　このようにして第１パッケージ１０の上端部７ａと第２パッケージ２０の接続端子２９とが接合することにより、第１パッケージ１０と第２パッケージ２０が電気的に接続される。
　接続端子２９の外周にはアンダーフィル１２が充填されている。なお、アンダーフィル１２とは、液状硬化性樹脂のことである。一般に、基板等に実装された集積回路は、外力や応力に対して非常に脆弱で、わずかの外力により破断しやすい。また、温度や湿度に対しても弱く、そのままでは腐食などを生じることがある。かかる問題点の対策としてアンダーフィル１２が用いられる。
　本開示に係る第１実施形態の構成は、以上の通りである。
＜２．本開示に係る半導体装置の第１実施形態の製造方法＞
　次に、本開示に係る半導体装置１００の第１実施形態の製造方法について説明する。
　図３から図１５は、本開示に係る半導体装置１００の第１実施形態の製造方法の工程説明図である。
　まず最初に、図３に示すように、支持基板４１上に接着剤４２を成膜する。この支持基板４１と接着剤４２は、いわゆる仮接合に用いるものであり、後工程で除去される。接着剤４２は、ＵＶ照射や機械的応力により剥離することができる材料が使用される。接着剤４２は、塗布法やラミネートにより成膜される。支持基板４１は、接着剤４２の種類に合わせて、シリコン（Ｓｉ）基板や、ガラス基板が使用される。
　次に、図４に示すように、接着剤４２上に保護膜１を形成する。保護膜１はポリイミド、アクリル、エポキシなどを骨格にする樹脂材料でもよいし、二酸化ケイ素（ＳｉＯ２）や窒化ケイ素（Ｓｉ３Ｎ４）などの無機材料でもよい。厚さは１～５０μｍ程度が好ましい。この保護膜１は、本開示に係る半導体装置１００のパッケージを組み立てる基台の役割を有する。
　次に、図５に示すように、モールド貫通ビア７を形成する個所の保護膜１をパターニングし保護膜開口部１ａを形成する。この保護膜開口部１ａは、モールド貫通ビア７の上端部７ａを形成するための型となる。ここで、保護膜１に感光性材料を使用する場合には、リソグラフィでパターニングしてもよい。また、レジストマスクを用いてドライエッチングでパターニングしてもよい。この場合における開口径は３～１００μｍ程度が好ましい。
　次に、図６に示すように、導電性材料からなるシード層８を形成する。シード層８は、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、又はコバルト（Ｃｏ）などの金属材料からなり、スパッタリングなどの物理的気相成長法（ＰＥ－ＰＶＤ）や蒸着法などの化学的気相成長法（ＰＥ－ＣＶＤ）で形成される。シード層８は単層で形成されてもよいし積層により形成されていてもよい。
　保護膜１の上面にシード層８を形成する理由は次のとおりである。すなわち、保護膜１は絶縁物であるために、そのままでは保護膜１の上に導電性を有するモールド貫通ビア７をメッキにより形成することはできない。そこで、保護膜１の表面に導電性を有するシード層８を形成することによりモールド貫通ビア７を形成可能にするものである。
　次に、図７に示すように、シード層８の上面にレジストマスク４３を塗布する。そして、リソグラフィによってレジストマスク４３にモールド貫通ビア７を形成するためのレジスト開口部４３ａをモールド貫通ビア７の形状に倣って形成する。ここで、レジスト開口部４３ａの開口径は、保護膜開口部１ａの径よりも大きく形成する。このように形成することにより、モールド貫通ビア７の下端の径ｄ１と上端部７ａの径ｄ２との間にｄ１＞ｄ２の関係を形成することができる。そして、モールド貫通ビア７を形成する際に、（ｄ１－ｄ２）／２の幅員を有する段差７ｂが形成される。
　次に、図８に示すように、レジストマスク４３のレジスト開口部４３ａにモールド貫通ビア７を形成する。モールド貫通ビア７の形成方法としてはメッキ法などが用いられる。メッキの材料としては、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）やはんだ材料が用いられる。
　また、レジスト開口部４３ａの底部を含む内周面及び保護膜１の上面全体にシード層８が形成されている。このために、モールド貫通ビア７の上端部７ａ及び段差７ｂの全周面がシード層８により被覆される。したがって、モールド貫通ビア７の上端部７ａ及び段差７ｂの全周面にシード層８が形成されるため、モールド貫通ビア７と保護膜１との接触面積を広くすることができる。これにより、保護膜１とモールド貫通ビア７との密着性が良好となり、倒れや位置ずれを防止することもできる。また、温度変化や機械的外力等に伴う応力が加わっても剥離を生じにくくなる。その結果、電気回路の断線などの不具合の発生を低減することができ、品質・信頼性を格段に向上させることができる。
　次に、図９に示すように、レジストマスク４３を除去する。これにより、モールド貫通ビア７が突設された状態で表出する。この場合において、前記のようにモールド貫通ビア７は、シード層８を介して上端部７ａ及び段差７ｂにより保護膜１と嵌合しているため、倒れや剥離が生じにくくなる。
　次に、図１０に示すように、シード層８をウェットエッチングにより除去する。これにより、保護膜１の表面が露出し、絶縁層として表出される。
　次に、図１１に示すように、配線層３と一体化されたダイ２の裏面に接着剤１１を塗布し、保護膜１のモールド貫通ビア７が立設している側の所定の位置に接着する。ダイ２は、集積回路のチップであり、その種類はロジックでもよいし、メモリでもよい又はマイクロコンピュータなどの制御回路の素子でもよい。また、複数個配置してもよい。
　次に、図１２に示すように、ダイ２、ダイ２の配線層３及びモールド貫通ビア７の外周空間に第１モールド材９を充填する。第１モールド材９の充填後、モールド貫通ビア７及びダイ２の上面を切除し導電部分を開口させる。当該開口は、一旦、モールド貫通ビア７やダイ２よりも厚く成膜した後、グラインダーや化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｅｒ）などにより、表面を平坦化しながらモールド貫通ビア７及び配線層３のビア６を開口させる方法が望ましい。
　次に、図１３に示すように、第１再配線層４を形成する。第１再配線層４の絶縁膜は、無機膜であれば二酸化ケイ素（ＳｉＯ２）、窒化酸ケイ素（ＳｉＯＮ）、窒化ケイ素（Ｓｉ３Ｎ４）、シリコンオキシカーバイド（ＳｉＯＣ）、が用いられる。また、有機膜であればシリコーン、ポリイミド、アクリル、エポキシなどを骨格とする樹脂膜が用いられる。
　また導電層４ａは、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、又はコバルト（Ｃｏ）などの金属材料が使用される。
　本図では単層の導電層４ａがモールド貫通ビア７の下端部７ｃと接続されて一体となった例を記載しているが、単層に限定されるものではなく、多層配線であってもよい。第１再配線層４が形成された後は、第１再配線層４の上にハンダボールや導電性ピラー等の外部接続端子５を形成する。
　次に、図１４に示すように、外部接続端子５を保護テープ４４で覆い、第１パッケージ１０を反転させる。そして、仮接合している支持基板４１と接着剤４２を除去する。この状態では、第１パッケージ１０の厚さが薄く、しかも状態が不安定であるため、通常、高精度なプロセスを行うのは困難である。しかし、本開示に係る半導体装置１００の構造では、あらかじめ電気的に分離され保護膜１を貫通したモールド貫通ビア７が形成されているため、接着剤４２を除去すると、モールド貫通ビア７の上端部７ａの頂面が露出する。このため、第２パッケージ２０と接続することが可能な状態となっている。
　したがって、本開示に係る半導体装置１００によれば、従来のように、かかる不安定な状態でモールド貫通ビア７の上端部７ａの端面を露出させるために研磨するような高精度な加工プロセスを行う必要がない。よって、歩留まりも高くなり安定した製造を行うことができる。
　次に、図１５に示すように、第１パッケージ１０の上面のモールド貫通ビア７に第２パッケージ２０の接続端子２９を対向させて載置し、モールド貫通ビア７と接続端子２９を接合し、機械的荷重を加える等により接続する。本図では、第２パッケージ２０として、第２ダイ２２及び第３のダイ２３の２つのダイが、第１パッケージ１０の保護膜１の上に載置された構造を記載している。
　第２パッケージ２０は、次のような工程により形成することができる。まず、基板２１上に１以上のダイを接着する。例えば、図１５に示すように、基板２１上に、第２のダイ２２及び第３のダイ２３を接着する。次に、第２のダイ２２及び第３のダイ２３のそれぞれの上面の周縁に形成されている複数の電極パッド２２ａ及び２３ａと、基板２１上に配設されている複数の基板パッド２４とを金線などのボンディングワイヤ２５によりそれぞれ接続する。次に、基板２１上の第２のダイ２２、第３のダイ２３及びボンディングワイヤ２５の外周空間に第２モールド材２８を充填する。
　なお、基板２１上に載置され接着されるダイは２個に限定されるものではなく、可能な数だけ載置してもよい。また、ダイの種類に限定されるものでもない。
　また、本開示に係る半導体装置１００は、このような構造に限定されるものではなく、例えば、樹脂を用いてない保護膜１のＷＬＣＳＰ（Ｗａｆｅｒ　Ｌｅｖｅｌ　Ｃｈｉｐ　Ｓｉｚｅ　Ｐａｃｋａｇｅ）構造であっても差し支えない。また、第１パッケージ１０と第２パッケージ２０との間は、液状硬化性樹脂であるアンダーフィル１２を充填してもよい。
＜３．本開示に係る半導体装置の第２実施形態及びその製造方法＞
　次に、本開示に係る半導体装置１００の第２実施形態及びその製造方法について説明する。図１６は、本開示に係る半導体装置１００の第２実施形態の模式断面図である。
　本実施形態と第１実施形態との相違点は、第１実施形態の構造に対して、保護膜１の集積回路のダイ２が当接する個所に掘込み１ｂを凹設することにより、当該当接する個所の厚さがその他の個所に比して薄く形成されている点である。
　このように保護膜１の所定の個所を薄く形成するには、前記の図５の工程において、ダイ２が当接する面に、図１６に示すように、所定の深さの掘込み１ｂを凹設する工程を入れることにより実現することができる。このように構成することにより、ダイ２の周側面を保護膜１の掘込み１ｂの凹部内に固定することができ、堀込み１ｂの深さだけパッケージ１０、２０の厚さを薄くすることができる。また、製造プロセス中においてダイシフトを抑制することができる。
　ここでダイシフトとは、ダイをモールド樹脂で封止し、キュアリング（硬化）すると、モールド樹脂が収縮するために、ダイが動いてしまうという現象をいう。
　また、集積回路のダイ２を固定するために、保護膜１の掘込み１ｂをさらに深くして貫通孔を形成してもよい。このように構成することにより、ダイ２が貫通孔に嵌合し、前記と同様に、ダイ２の周側面が保護膜１により強固に固定される。また、製造プロセス中においてダイシフトを抑制することができる。また、ダイ２が保護膜１に嵌合してしまうために、その分、さらにパッケージ１０、２０の厚さを薄くすることができる。さらに、パッケージ１０、２０の基台となる保護膜１のダイ２の配設位置は、パッケージ１０、２０の厚み方向略中央の位置に配設され、しかもダイ２は、保護膜１の平面視略中央の位置に配設されている。これにより保護膜１の上面において受ける力のモーメントと下面において受ける力のモーメントが平衡して、ダイ２が受ける応力を小さくすることができる。したがって、ダイ２の反りを軽減することもできる。
＜４．本開示に係る半導体装置の第３実施形態及びその製造方法＞
　次に、本開示に係る半導体装置１００の第３実施形態及びその製造方法について説明する。図１７は、本開示に係る半導体装置１００の第３実施形態の模式断面図である。
　本実施形態と第１実施形態との相違点は、第１実施形態の構造に対して、保護膜１上に第２再配線層１３が形成されている点である。本実施形態は、第１実施形態の製造方法の図３の工程と図４の工程の間に第２再配線層１３を形成する工程を入れることにより実現することができる。
　すなわち、保護膜１を形成するより前に第２再配線層１３を形成する。具体的には、図３に示すように、支持基板４１に接着剤４２を塗布する。次に、接着剤４２の上面に、図１７に示す第２再配線層１３を形成する。そして、第２再配線層１３の上面に図４に示すような保護膜１を形成する。以下、第１実施形態の製造方法の図５以降と同様である。
　第２再配線層１３の絶縁膜は、無機膜であれば二酸化ケイ素（ＳｉＯ２）、窒化酸ケイ素（ＳｉＯＮ）、窒化ケイ素（Ｓｉ３Ｎ４）、シリコンオキシカーバイド（ＳｉＯＣ）、有機膜であればシリコーン、ポリイミド、アクリル、エポキシなどを骨格とする樹脂膜が用いられる。また、導電層１３ａは、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、又はコバルト（Ｃｏ）などの金属材料が使用される。
　このような構造をとることによって、集積回路のダイ２の上方の領域も第２パッケージ２０との電気的な接続に使用することができるため、狭いパッケージ空間を有効活用することができる。これにより、パッケージの小型化を実現することができる。
＜５．本開示に係る半導体装置の第４実施形態及びその製造方法＞
　次に、本開示に係る半導体装置１００の第４実施形態及びその製造方法について説明する。図１８は、本開示に係る半導体装置１００の第４実施形態の模式断面図である。
　本実施形態と第１実施形態との相違点は、第１実施形態の構造に対して、第２再配線層１３が形成され、しかも第２再配線層１３から、集積回路のダイ２の配線層３に貫通接続される貫通電極１４が形成されている点である。
　本実施形態は、予め第２再配線層１３を形成した状態において、第１実施形態の製造方法の図１４の工程と図１５の工程の間に、貫通電極１４を形成する工程を入れることにより実現することができる。例えば、図１４と図１５の工程の間において、支持基板４１及び接着剤４２を除去した後、保護膜１に貫通電極１４を穿設してもよい。この場合には、まず、図１６で説明したように、保護膜１に掘込み１ｂを凹設し、又は掘込み１ｂを深くしてダイ２が嵌合可能な貫通孔を形成し、そこに、図１１に示す工程において配線層３と一体化されたダイ２を接着又は嵌合しておく。そして、図１４と図１５の工程の間において、第２再配線層１３からダイ２に向けて貫通電極１４を穿設する。このように構成することにより穿設する距離を短くすることができる。また、これにより、貫通電極１４を形成することが容易となる。
　この場合において、図１１に示す工程において、予め貫通電極１４が穿設された配線層３と一体化されたダイ２を保護膜１に接着しておき、その後、第２再配線層１３からダイ２の配線層３に達する貫通電極１４を穿設してもよい。
　また、第２再配線層１３を形成していない状態においても貫通電極１４を穿設することができる。例えば、上記で説明したように、まず、保護膜１の掘込み１ｂを深くして貫通孔を形成し、ダイ２を保護膜１の当該貫通孔に嵌合させておく。この場合におけるダイ２は、上面に銅配線を有するバンプを露出させているものとする。そして、図１４に示す工程の後、ダイ２の上面に形成されたバンプの銅配線からダイ２の配線層３に達する貫通電極１４を穿設する。そして、貫通電極１４に銅配線を介して接続されたバンプと第２パッケージの接続端子２９とを直接接続するよう構成してもよい。このように構成することにより、第２再配線層１３の形成工程が不要となり、工程数を削減することができる。
　このような構造をとることによって、ダイ２の上方及び下方の領域も第２パッケージ２０との電気的な接続に使用することができ、ダイ２に接続する信号経路を増加させることができる。このため、狭いパッケージ空間を有効活用することができ、パッケージ１０、２０の小型化を実現することができる。
＜６．本開示に係る半導体装置の第５実施形態及びその製造方法＞
　次に、本開示に係る半導体装置１００の第５実施形態及びその製造方法について説明する。図１９は、本開示に係る半導体装置１００の第５実施形態の模式断面図である。
　本実施形態と第１実施形態との相違点は、第１実施形態の構造に対して、モールド貫通ビア７の上端部７ａは、保護膜１の上面に開口させないで、第２パッケージ２０の接続端子２９と保護膜１の厚さ方向の途中でシード層８を介して接続している点である。
　本実施形態と第１実施形態の製造方法との相違する工程を図２０から図２２に示す。図２０に示す工程は、第１実施形態の図５に示す工程に対応する。すなわち、第１実施形態では保護膜１の保護膜開口部１ａは、貫通孔を形成したが、本実施形態では、保護膜開口部１ａを保護膜１の厚さ方向の途中まで穿設し、残膜を形成する。その後のプロセスは、下記の図２１及び図２２の工程を除き第１実施形態と同様である。保護膜開口部１ａの保護膜１の残膜は１０μｍ以下とすることが望ましい。
　図２１に示す工程は、第１実施形態の図１４に示す工程に対応する。すなわち、この時点で第１パッケージ１０は完成している。しかし、モールド貫通ビア７の上端部７ａは、保護膜１の残膜が介在しているため露出していない。したがって、上端部７ａは、電気的接続ができる状態にはなっていない。
　そこで、図２２に示すように、第１パッケージ１０のモールド貫通ビア７の上端部７ａと、第２パッケージ２０の接続端子２９とを対向させて、第１パッケージ１０の上に第２パッケージ２０を載置する。載置の際に、上端部７ａと接続端子２９との位置合わせを行う。次に、荷重などの機械的応力を加えて接合し、さらに機械的応力を加えることにより上端部７ａと接続端子２９とを電気的に接続させる。
　また、例えば、１５０～２６０°Ｃ程度の温度で加熱し、その状態で荷重などの機械的応力を加えることで、接続端子２９がモールド貫通ビア７の上端部７ａに存在する保護膜１の残膜を破膜して開口し、両者を電気的に接続する。この場合において、接続端子２９の形状を図２２に示すような球状ではなく、先端の尖った略円錐状や錘状又は先端に複数の突起を有する形状にしてもよい。
　このように加熱し、荷重などの機械的応力を加えることで上端部７ａと接続端子２９とを電気的に接続するよう構成することができる。したがって、モールド貫通ビア７の上端部７ａを開口させるためにグラインダーや化学的機械研磨をする工程が不要になり、高精度な加工プロセスをなくすることができる。
＜７．本開示に係る半導体装置を有する電子機器＞
　上述した第１実施形態から第５実施形態に係る半導体装置１００を有する電子機器の構成例について、図２３により説明する。
　本開示に係る半導体装置１００は、固体撮像装置１０１を用いるデジタルスチルカメラ、ビデオカメラ等の撮像装置、撮像機能を有する携帯端末装置、又は複写機などの画像読取部に固体撮像装置１０１を用いる撮像機器に適用することができる。また、その用途は、撮像機器に限定されるものではなく、家庭用電気機器をはじめとする産業用機器、通信用機器、車載用機器などの電子機器全般に広く適用することができる。
　ここでは、本開示に係る半導体装置１００を用いた電子機器として、固体撮像装置１０１とともに用いられる撮像装置２００を例に説明する。固体撮像装置１０１は、ＣＭＯＳセンサやＣＣＤセンサであってもよい。また、半導体装置１００は、撮像装置２００を構成する後述するＤＳＰ回路２０３、フレームメモリ２０４、表示部２０５又は操作部２０７の制御を含む撮像装置２００全体の制御を行う制御部２１０などをパッケージングしてもよい。
　図２３に示すように、電子機器としての撮像装置２００は、光学部２０２と、固体撮像装置１０１と、カメラ信号処理回路であるＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）回路２０３と、フレームメモリ２０４と、表示部２０５と、記録部２０６と、操作部２０７と、制御部２１０と、電源部２０８とを備える。ＤＳＰ回路２０３、フレームメモリ２０４、表示部２０５、記録部２０６、操作部２０７、制御部２１０及び電源部２０８は、バスライン２０９を介して相互に接続されている。
　光学部２０２は、複数のレンズを含み、被写体からの入射光（像光）を取り込んで固体撮像装置１０１の受光部（不図示）に結像する。固体撮像装置１０１は、光学部２０２によって受光部に結像された入射光の光量を受光部において画素単位で電気信号に変換して画素信号として出力する。
　表示部２０５は、例えば、液晶パネルや有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）パネル等のパネル型表示装置からなり、固体撮像装置１０１で撮像された動画又は静止画を表示する。記録部２０６は、固体撮像装置１０１で撮像された動画又は静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
　操作部２０７は、ユーザによる操作の下に、撮像装置２００が持つ様々な機能について操作指令を発する。制御部２１０は、ＤＳＰ回路２０３、フレームメモリ２０４、表示部２０５、記録部２０６、操作部２０７のそれぞれに制御信号を出力して撮像装置２００全体を制御する。電源部２０８は、ＤＳＰ回路２０３、フレームメモリ２０４、表示部２０５、記録部２０６、操作部２０７及び制御部２１０の動作電源となる各種の電源を、これらの供給対象に対して適宜供給する。
　以上のように、本開示に係る半導体装置１００よれば、撮像装置２００を構成するＤＳＰ回路２０３、フレームメモリ２０４や表示部２０５の制御部２１０などをパッケージングすることができるため、必要とする回路を高密度に集積することができる。これにより、本開示に係る半導体装置１００を有する撮像装置２００を小型低価格で提供することができる。
　最後に、上述した各実施形態の説明は本開示の一例であり、本開示は上述の実施の形態に限定されることはない。このため、上述した各実施の形態以外であっても、本開示に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。また、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、さらに他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　集積回路のダイと、
　前記ダイの上面に配設された前記ダイよりも面積の大きい保護膜と、
　前記ダイの外周を被覆する第１モールド材と、
　前記第１モールド材及び前記保護膜を貫通し前記第１モールド材の貫通径よりも前記保護膜の貫通径を縮径して形成された複数のモールド貫通ビアと、
　前記モールド貫通ビアの上端部及びその周側面に形成されたシード層と、
　前記モールド貫通ビアの下端部に接続された外部接続端子と、
を有する第１パッケージと、
　前記第１パッケージの前記保護膜の上面に載置され、前記モールド貫通ビアの上端部に接続された第２パッケージと、
を有する半導体装置。
（２）
　前記ダイの上面に配設された前記保護膜は、前記ダイが当接する面の厚みを薄く形成した前記（１）に記載の半導体装置。
（３）
　前記ダイの上面に配設された前記保護膜は、前記ダイが当接する面を嵌合可能な貫通孔に形成した前記（１）に記載の半導体装置。
（４）
　前記保護膜の上面に前記モールド貫通ビアと接続される１層以上の第２再配線層が形成された前記（１）から（３）のいずれか１つに記載の半導体装置。
（５）
　前記第２再配線層の上部に、前記第２パッケージの接続端子が形成された前記（４）に記載の半導体装置。
（６）
　前記ダイを貫通して前記ダイの配線層と接続する貫通電極が穿設された前記（１）から（４）のいずれか１つに記載の半導体装置。
（７）
　前記モールド貫通ビアと、前記第２パッケージの前記接続端子が、前記保護膜内で接続された前記（１）から（４）のいずれか１つに記載の半導体装置。
（８）
　前記外部接続端子は、前記モールド貫通ビアの下端部と第１再配線層を介して接続して形成された前記（１）から（４）のいずれか１つに記載の半導体装置。
（９）
　保護膜を形成し、前記保護膜にモールド貫通ビアを形成する工程と、
　前記モールド貫通ビアを形成した後に前記保護膜の前記モールド貫通ビアを形成した面に集積回路のダイを接着して当該接着面側に第１パッケージを形成する工程と、
前記第１パッケージの前記ダイの非接着面側に第２パッケージを形成する工程と、
を有する半導体装置の製造方法。
（１０）
　前記保護膜を形成し、前記保護膜にモールド貫通ビアを形成する工程は、
　支持基板に接着剤を塗布する工程と、
　前記接着剤の上面に保護膜を形成する工程と、
　前記保護膜を前記モールド貫通ビアの上端部及び前記ダイの平面形状に倣ってパターニングする工程と、
　前記パターニングされた前記保護膜の上面にシード層を形成する工程と、
　前記シード層の上面に前記モールド貫通ビアの下端部の形状に倣ったレジストマスクを形成する工程と、
を有する前記（９）に記載の半導体装置の製造方法。
（１１）
　前記保護膜を形成し、前記保護膜にモールド貫通ビアを形成する工程は、
　支持基板に接着剤を塗布する工程と、
　前記接着剤の上面に第２再配線層を形成する工程と、
　前記第２再配線層の上面に前記保護膜を形成する工程と、
　前記保護膜をパターニングする工程と、
　前記パターニングされた前記保護膜の上面にシード層を形成する工程と、
　前記シード層の上面に前記モールド貫通ビアの形状を倣ったレジストマスクを形成する工程と、
を有する前記（９）又は前記（１０）に記載の半導体装置の製造方法。
（１２）
　前記モールド貫通ビアを形成した後に前記保護膜の前記モールド貫通ビアを形成した面に集積回路のダイを接着して当該接着面側に第１パッケージを形成する工程は、
　前記保護膜上に前記モールド貫通ビアを形成する工程と、
　前記モールド貫通ビアを形成する面に前記ダイを接着する工程と、
　前記ダイと前記ダイの前記配線層を貫通接続する貫通電極を形成する工程と、
　前記モールド貫通ビア及び前記ダイの外周に第１モールド材を充填する工程と、
　前記ダイの非接着面側に第１再配線層を形成する工程と、
を有する前記（９）～（１１）のいずれか１つに記載の半導体装置の製造方法。
（１３）
　前記第１パッケージの前記ダイの非接着面側に第２パッケージを形成する工程は、
　基板上に１以上の他のダイを接着し、前記他のダイのパッドと前記基板のパッドとを接続する工程と、
　前記他のダイの外周に第２モールド材を充填する工程と、
　前記基板の前記他のダイの非接着面側に接続端子を形成する工程と、
　前記第２パッケージに形成された前記接続端子と前記第１パッケージに形成された前記モールド貫通ビアの前記上端部とを接続する工程と、
を有する前記（９）～（１２）のいずれか１つに記載の半導体装置の製造方法。
（１４）
　前記第２パッケージに形成された前記接続端子と前記第１パッケージに形成された前記モールド貫通ビアの前記上端部とを接続する工程は、
　前記第１パッケージ上に前記第２パッケージを載置する工程と、
　前記第１パッケージに形成された前記モールド貫通ビアの前記上端部と前記第２パッケージに形成された前記接続端子とを対向させて接合する工程と、
　前記接合状態において機械的応力又は機械的応力及び加熱により接続を行う工程と、
を有する前記（１３）に記載の半導体装置の製造方法。
（１５）
　集積回路のダイと、
　前記ダイの上面に配設された前記ダイよりも面積の大きい保護膜と、
　前記ダイの外周を被覆する第１モールド材と、前記第１モールド材及び前記保護膜を貫通し前記第１モールド材の貫通径よりも前記保護膜の貫通径を縮径して形成された複数のモールド貫通ビアと、
　前記モールド貫通ビアの上端部及びその周側面に形成されたシード層と、
　前記モールド貫通ビアの下端部に接続された外部接続端子と、
を有する第１パッケージと、
　前記第１パッケージの前記保護膜の上面に載置され、前記モールド貫通ビアの上端部に接続された第２パッケージと、
を有する半導体装置を有する電子機器。
　１　　　保護膜
　１ａ　　保護膜開口部
　１ｂ　　掘込み
　２　　　ダイ
　３　　　ダイの配線層
　４　　　第１再配線層
　４ａ　　導電層
　５　　　外部接続端子
　６　　　ビア
　７　　　モールド貫通ビア
　７ａ　　上端部
　７ｂ　　段差
　７ｃ　　下端部
　８　　　シード層
　９　　　第１モールド材
　１０　　第１パッケージ
　１１　　接着剤
　１２　　アンダーフィル
　１３　　第２再配線層
　１３ａ　導電層
　１４　　貫通電極
　２０　　第２パッケージ
　２１　　基板
　２２　　第２のダイ
　２２ａ　電極パッド
　２３　　第３のダイ
　２３ａ　電極パッド
　２４　　基板パッド
　２５　　ボンディングワイヤ
　２６　　銅配線
　２７　　貫通ビア
　２８　　第２モールド材
　２９　　接続端子
　４１　　支持基板
　４２　　接着剤
　４３　　レジストマスク
　４３ａ　レジスト開口部
　４４　　保護テープ
　１００　半導体装置
　１０１　固体撮像装置
　２００　撮像装置

Claims (15)

  1. 　集積回路のダイと、
    　前記ダイの上面に配設された前記ダイよりも面積の大きい保護膜と、
    　前記ダイの外周を被覆する第１モールド材と、
    　前記第１モールド材及び前記保護膜を貫通し前記第１モールド材の貫通径よりも前記保護膜の貫通径を縮径して形成された複数のモールド貫通ビアと、
    　前記モールド貫通ビアの上端部及びその周側面に形成されたシード層と、
    　前記モールド貫通ビアの下端部に接続された外部接続端子と、
    を有する第１パッケージと、
    　前記第１パッケージの前記保護膜の上面に載置され、前記モールド貫通ビアの上端部に接続された第２パッケージと、
    を有する半導体装置。
  2. 　前記ダイの上面に配設された前記保護膜は、前記ダイが当接する面の厚みを薄く形成した請求項１に記載の半導体装置。
  3. 　前記ダイの上面に配設された前記保護膜は、前記ダイが当接する面を嵌合可能な貫通孔に形成した請求項１に記載の半導体装置。
  4. 　前記保護膜の上面に前記モールド貫通ビアと接続される１層以上の第２再配線層が形成された請求項１に記載の半導体装置。
  5. 　前記第２再配線層の上部に、前記第２パッケージの接続端子が形成された請求項４に記載の半導体装置。
  6. 　前記ダイを貫通して前記ダイの配線層と接続する貫通電極が穿設された請求項１に記載の半導体装置。
  7. 　前記モールド貫通ビアと、前記第２パッケージの前記接続端子が、前記保護膜内で接続された請求項１に記載の半導体装置。
  8. 　前記外部接続端子は、前記モールド貫通ビアの下端部と第１再配線層を介して接続して形成された請求項１に記載の半導体装置。
  9. 　保護膜を形成し、前記保護膜にモールド貫通ビアを形成する工程と、
    　前記モールド貫通ビアを形成した後に前記保護膜の前記モールド貫通ビアを形成した面に集積回路のダイを接着して当該接着面側に第１パッケージを形成する工程と、
    前記第１パッケージの前記ダイの非接着面側に第２パッケージを形成する工程と、
    を有する半導体装置の製造方法。
  10. 　前記保護膜を形成し、前記保護膜にモールド貫通ビアを形成する工程は、
    　支持基板に接着剤を塗布する工程と、
    　前記接着剤の上面に保護膜を形成する工程と、
    　前記保護膜を前記モールド貫通ビアの上端部及び前記ダイの平面形状に倣ってパターニングする工程と、
    　前記パターニングされた前記保護膜の上面にシード層を形成する工程と、
    　前記シード層の上面に前記モールド貫通ビアの下端部の形状に倣ったレジストマスクを形成する工程と、
    を有する請求項９に記載の半導体装置の製造方法。
  11. 　前記保護膜を形成し、前記保護膜にモールド貫通ビアを形成する工程は、
    　支持基板に接着剤を塗布する工程と、
    　前記接着剤の上面に第２再配線層を形成する工程と、
    　前記第２再配線層の上面に前記保護膜を形成する工程と、
    　前記保護膜をパターニングする工程と、
    　前記パターニングされた前記保護膜の上面にシード層を形成する工程と、
    　前記シード層の上面に前記モールド貫通ビアの形状を倣ったレジストマスクを形成する工程と、
    を有する請求項９に記載の半導体装置の製造方法。
  12. 　前記モールド貫通ビアを形成した後に前記保護膜の前記モールド貫通ビアを形成した面に集積回路のダイを接着して当該接着面側に第１パッケージを形成する工程は、
    　前記保護膜上に前記モールド貫通ビアを形成する工程と、
    　前記モールド貫通ビアを形成する面に前記ダイを接着する工程と、
    　前記ダイと前記ダイの前記配線層を貫通接続する貫通電極を形成する工程と、
    　前記モールド貫通ビア及び前記ダイの外周に第１モールド材を充填する工程と、
    　前記ダイの非接着面側に第１再配線層を形成する工程と、
    を有する請求項９に記載の半導体装置の製造方法。
  13. 　前記第１パッケージの前記ダイの非接着面側に第２パッケージを形成する工程は、
    　基板上に１以上の他のダイを接着し、前記他のダイのパッドと前記基板のパッドとを接続する工程と、
    　前記他のダイの外周に第２モールド材を充填する工程と、
    　前記基板の前記他のダイの非接着面側に接続端子を形成する工程と、
    　前記第２パッケージに形成された前記接続端子と前記第１パッケージに形成された前記モールド貫通ビアの前記上端部とを接続する工程と、
    を有する請求項９に記載の半導体装置の製造方法。
  14. 　前記第２パッケージに形成された前記接続端子と前記第１パッケージに形成された前記モールド貫通ビアの前記上端部とを接続する工程は、
    　前記第１パッケージ上に前記第２パッケージを載置する工程と、
    　前記第１パッケージに形成された前記モールド貫通ビアの前記上端部と前記第２パッケージに形成された前記接続端子とを対向させて接合する工程と、
    　前記接合状態において機械的応力又は機械的応力及び加熱により接続を行う工程と、
    を有する請求項１３に記載の半導体装置の製造方法。
  15. 　集積回路のダイと、
    　前記ダイの上面に配設された前記ダイよりも面積の大きい保護膜と、
    　前記ダイの外周を被覆する第１モールド材と、
    　前記第１モールド材及び前記保護膜を貫通し前記第１モールド材の貫通径よりも前記保護膜の貫通径を縮径して形成された複数のモールド貫通ビアと、
    　前記モールド貫通ビアの上端部及びその周側面に形成されたシード層と、
    　前記モールド貫通ビアの下端部に接続された外部接続端子と、
    を有する第１パッケージと、
    　前記第１パッケージの前記保護膜の上面に載置され、前記モールド貫通ビアの上端部に接続された第２パッケージと、
    を有する半導体装置を有する電子機器。
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