WO2021125269A1 - 過電流保護回路 - Google Patents
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- H03K2017/0806—Modifications for protecting switching circuit against overcurrent or overvoltage against excessive temperature
Definitions
- the invention disclosed herein relates to an overcurrent protection circuit.
- the invention disclosed in the present specification aims to provide a highly safe overcurrent protection circuit in view of the above problems found by the inventor of the present application.
- the overcurrent protection circuit disclosed in the present specification is a hicup control that drives the switch element in a hicup so as to repeat a predetermined on-time and an off-time when the output current flowing through the switch element becomes an overcurrent state.
- the hi-cup control unit has a unit, and has a configuration in which at least one of the on-time and the off-time is controlled according to a temperature detection signal.
- FIG. 1 is a diagram showing an overall configuration of a semiconductor integrated circuit device.
- FIG. 2 is a diagram showing a configuration example of the gate control unit.
- FIG. 3 is a diagram showing a first example (current limiting operation) of the overcurrent protection operation.
- FIG. 4 is a diagram showing a second example (hicup operation) of the overcurrent protection operation.
- FIG. 5 is a diagram showing a third example (off-latch operation) of the overcurrent protection operation.
- FIG. 6 is a diagram showing a configuration example of an overcurrent protection circuit.
- FIG. 7 is a diagram showing an example of Hicup control.
- FIG. 8 is a diagram showing a configuration example of the Hicup control unit.
- FIG. 9 is a diagram showing the behavior of the charging voltage and the hicup drive signal.
- FIG. 10 is a diagram showing a first modification of the hicup control.
- FIG. 11 is a diagram showing a second modification of the hicup control.
- FIG. 12 is a layout diagram of
- FIG. 1 is a diagram showing an overall configuration of a semiconductor integrated circuit device.
- the semiconductor integrated circuit device 1 includes external terminals T1 to T4 as means for establishing an electrical connection with the outside of the device.
- the external terminal T1 is a power supply terminal (VBB pin) for receiving a supply of a power supply voltage VBB (for example, 12V) from a battery (not shown).
- the external terminal T2 is a load connection terminal or an output terminal (OUT pin) for externally connecting a load 3 (bulb lamp, relay coil, solenoid, light emitting diode, motor, etc.).
- the external terminal T3 is a signal input terminal (IN pin) for receiving an external input of the external control signal Si from the ECU 2.
- the external terminal T4 is a signal output terminal (SENSE pin) for externally outputting the state notification signal So to the ECU 2.
- An external sense resistor 4 is externally attached between the external terminal T4 and the grounding end.
- the semiconductor integrated circuit device 1 includes an NMOSFET 10, an output current monitoring unit 20, a gate control unit 30, a control logic unit 40, a signal input unit 50, an internal power supply unit 60, an abnormality protection unit 70, and an output.
- the current detection unit 80 and the signal output unit 90 are integrated.
- the NMOSFET 10 is a high withstand voltage (for example, 42V withstand voltage) power transistor in which the drain is connected to the external terminal T1 and the source is connected to the external terminal T2.
- the NMOSFET 10 connected in this way functions as a switch element (high-side switch) for conducting / blocking the current path from the application end of the power supply voltage VBB to the ground end via the load 3.
- the NMOSFET 10 is turned on when the gate drive signal G1 is at a high level and is turned off when the gate drive signal G1 is at a low level.
- the element may be designed so that the on-resistance Ron is several tens of m ⁇ .
- the lower the on-resistance Ron of the NMOSFET 10, the more likely it is that an overcurrent will flow when a ground fault ( short-circuit abnormality to the ground end or a low potential end equivalent to this) of the external terminal T2 occurs, and abnormal heat generation is likely to occur.
- the on-resistance Ron of the NMOSFET 10 is lowered, the importance of the overcurrent protection circuit 71 and the temperature protection circuit 73, which will be described later, becomes higher.
- Both NMOSFETs 21 and 22 are mirror transistors connected in parallel to the NMOSFET 10, and generate sense currents Is and Is2 according to the output current Io.
- the size ratio of NMOSFET 10 to NMOSFETs 21 and 22 is m: 1 (where m> 1). Therefore, the sense currents Is and Is2 have a magnitude obtained by reducing the output currents Io to 1 / m.
- the NMOSFETs 21 and 22 are turned on when the gate drive signal G1 is at a high level and turned off when the gate voltage G1 is at a low level.
- the gate control unit 30 controls the on / off of the NMOSFET 10 by generating a gate drive signal G1 having an increased current capacity of the gate control signal S1 and outputting it to the gate of the NMOSFET 10 (and the NMOSFETs 21 and 22).
- the gate control unit 30 has a function of controlling the NMOSFET 10 so as to limit the output current Io according to the overcurrent protection signal S71.
- the signal input unit 50 is a Schmitt trigger that receives the input of the external control signal Si from the external terminal T3 and transmits it to the control logic unit 40 and the internal power supply unit 60.
- the external control signal Si becomes a high level when the NMOSFET 10 is turned on, and becomes a low level when the NMOSFET 10 is turned off, for example.
- the internal power supply unit 60 generates a predetermined internal power supply voltage Vreg from the power supply voltage VBB and supplies it to each unit of the semiconductor integrated circuit device 1. Whether or not the internal power supply unit 60 can be operated is controlled according to the external control signal Si. More specifically, the internal power supply unit 60 is in an operating state when the external control signal Si is at a high level, and is in a non-operating state when the external control signal Si is at a low level.
- the abnormality protection unit 70 is a circuit block that detects various abnormalities of the semiconductor integrated circuit device 1, and includes an overcurrent protection circuit 71, an open protection circuit 72, a temperature protection circuit 73, and a voltage reduction protection circuit 74. ..
- the overcurrent protection signal S71 becomes a low level when an abnormality is not detected, and becomes a high level when an abnormality is detected, for example.
- the open protection signal S72 becomes a low level when an abnormality is not detected, and becomes a high level when an abnormality is detected, for example.
- the protection signal S73 is generated.
- the temperature protection signal S73 becomes a low level when an abnormality is not detected, and becomes a high level when an abnormality is detected, for example.
- the reduced voltage protection signal S74 has, for example, a low level when an abnormality is not detected and a high level when an abnormality is detected.
- the output detection voltage V80 becomes higher as the output current Io is larger, and becomes lower as the output current Io is smaller.
- the fixed voltage V90 when the fixed voltage V90 is selectively output, the fixed voltage V90 is transmitted to the ECU 2 as a state notification signal So.
- the state notification signal So When reading the current value of the output current Io from the state notification signal So, the state notification signal So may be A / D [analog-to-digital] converted.
- the logic level of the state notification signal So when reading the abnormality flag from the state notification signal So, the logic level of the state notification signal So may be determined using a threshold value slightly lower than the fixed voltage V90.
- FIG. 2 is a diagram showing a configuration example of the gate control unit 30.
- the gate control unit 30 in this figure includes a gate driver 31, an oscillator 32, a charge pump 33, a clamper 34, an NMOSFET 35, a resistor 36 (resistance value: R36), a capacitor 37 (capacity value: C37), and the like.
- the Zener diode 38 and the like are included.
- the oscillator 32 generates a clock signal CLK of a predetermined frequency and outputs it to the charge pump 33. Whether or not the oscillator 32 can operate is controlled according to the enable signal Sa from the control logic unit 40.
- the charge pump 33 is an example of a boosting unit that generates a boosted voltage VG higher than the power supply voltage VBB by driving the flying capacitor using the clock signal CLK and supplies it to the gate driver 31. Whether or not the charge pump 33 can be operated is controlled according to the enable signal Sb from the control logic unit 40.
- the output voltage Vo becomes a negative voltage ( ⁇ GND) due to the back electromotive force of the load 3 when the NMOSFET 10 is switched from on to off. Therefore, a clamper 34 (so-called active clamp circuit) is provided for energy absorption.
- the drain of the NMOSFET 35 is connected to the gate of the NMOSFET 10.
- the source of the NMOSFET 35 is connected to the external terminal T2.
- the gate of the NMOSFET 35 is connected to the application end of the overcurrent protection signal S71.
- a resistor 36 and a capacitor 37 are connected in series between the drain gate of the NMOSFET 35.
- the cathode of the Zener diode 38 is connected to the gate of the NMOSFET 10.
- the anode of the Zener diode 38 is connected to the source of the NMOSFET 10.
- the overcurrent protection signal S71 is lowered to a low level
- the gate drive signal G1 is raised with a predetermined time constant ⁇ . As a result, the conductivity of the NMOSFET 10 gradually increases, so that the limitation of the output current Io is released.
- the gate control unit 30 of this configuration example has a function of controlling the gate drive signal G1 so as to limit the output current Io according to the overcurrent protection signal S71.
- the overcurrent protection operation can be roughly classified into three types: (1) current limiting operation, (2) hicup operation, and (3) off-latch operation.
- FIG. 3 is a diagram showing a first example (current limiting operation) of the overcurrent protection operation.
- the current limiting operation when the output current Io is in the overcurrent state, the on-resistance Ron of the NMOSFET 10 is pulled up so that the output current Io becomes equal to or less than the predetermined overcurrent limit value Iocp. Be restricted.
- FIG. 4 is a diagram showing a second example (hicup operation) of the overcurrent protection operation.
- FIG. 5 is a diagram showing a third example (off-latch operation) of the overcurrent protection operation.
- the NMOSFET 10 in the off-latch operation, is forcibly turned off when the output current Io becomes an overcurrent state. Once the off-latch operation is applied, the NMOSFET 10 is held in the off state until the semiconductor integrated circuit device 1 is restarted.
- the hi-cup operation (FIG. 4) that periodically turns on / off the output current Io is an overcurrent operation as compared with the current limiting operation (FIG. 3) that keeps the output current Io flowing. It is possible to suppress the temperature rise of the semiconductor integrated circuit device 1 (particularly NMOSFET 10) during the protection operation.
- the above-mentioned hicup operation is preferred so as not to cause an overheat state during the overcurrent protection operation. ing.
- the on-time ton and the off-time ton of the NMOSFET 10 are fixed in advance. Therefore, depending on the on-resistance Ron of the NMOSFET 10 and the thermal resistance of the package, there is a risk of falling into an overheated state even in the hi-cup operation.
- an overcurrent protection circuit 71 that can improve safety (suppress temperature rise) during hi-cup operation.
- FIG. 6 is a diagram showing a configuration example of the overcurrent protection circuit 71.
- the overcurrent protection circuit 71 of this configuration example includes an overcurrent detection unit 71a, a hicup control unit 71b, a NOR gate 71c, and NMOSFETs 71d and 71e.
- the overcurrent detection unit 71a monitors the sense voltage Vs (and thus the output current Io) and generates the overcurrent detection signal S71a.
- the overcurrent detection signal S71a has a high level when the overcurrent is detected (Io> Ioc) and a low level when the overcurrent is not detected (Io ⁇ Iocp).
- the NOR gate 71c generates a temperature detection signal S71c by a NOR operation of the first temperature detection signal S73a and the second temperature detection signal S73b, and outputs the temperature detection signal S71c to the hicup control unit 71b.
- the first temperature detection signal S73a is generated by detecting the temperature Tj (junction temperature) of the NMOSFET 10 with the temperature protection circuit 73 (particularly the temperature detection unit 73a).
- the second temperature detection signal S73b is generated by detecting the temperature difference ⁇ Tj between the NMOSFET 10 and another element (such as a component element of the control logic unit 40) by the temperature protection circuit 73 (particularly the temperature difference detection unit 73b).
- the second temperature detection signal S73a has a high level when the temperature difference abnormality is detected ( ⁇ Tj> ⁇ Tth) and a low level when the temperature difference abnormality is not detected ( ⁇ Tj ⁇ Tth).
- the temperature detection signal S71c becomes a low level, and both the first temperature detection signal S73a and the second temperature detection signal S73b are at a low level.
- the temperature detection signal S71c becomes a high level.
- the NOR gate 71c can be omitted.
- the drain of NMOSFET 71d is connected to the gate of NMOSFET 10.
- the gate and source of the NMOSFET 71d are connected to the drain of the transistor 71e.
- the NMOSFET 71d is a depletion type. Therefore, the NMOSFET 71d connected in this way functions as a constant current source.
- the drain of the NMOSFET 71e is connected to the gate and source of the NMOSFET 71d.
- the source of the NMOSFET 71e is connected to the ground end.
- the gate of the NMOSFET 71e is connected to the application end of the hicup drive signal S71b. Therefore, the NMOSFET 71e is turned on when the hicup drive signal S71b is at a high level and is turned off when the hicup drive signal S71b is at a low level.
- the low-level period of the hi-cup drive signal S71b corresponds to the on-time ton of the NMOSFET 10 during the hi-cup operation
- the high-level period of the hi-cup drive signal S71b corresponds to the off-time ton of the NMOSFET 10 during the hi-cup operation.
- the hi-cup control unit 71b has a function of controlling at least one of the above-mentioned on-time ton and off-time ton according to the temperature detection signal S71c.
- FIG. 7 is a diagram showing an example of hicup control in the overcurrent protection circuit 71 (particularly hicup control unit 71).
- the low-level period of the hi-cup drive signal S71b that is, the on-time ton of the NMOSFET 10 is the first on-time. It is set to ton1 (for example, 10 ⁇ s) and the high level period of the hicup drive signal S71b, that is, the off-time toff of the NMOSFET 10 is set to the first off-time toff1 (for example, 500 ⁇ s).
- the low-level period of the hi-cup drive signal S71b that is, the on-time ton of the NMOSFET 10 is second.
- the on-time ton2 (for example, 5 ⁇ s) is set, and the high level period of the hicup drive signal S71b, that is, the off-time toff of the NMOSFET 10 is set to the second off-time ton2 (for example, 1000 ⁇ s).
- the on-time ton is shortened and the off-time toff is extended.
- the heat generation of the semiconductor integrated circuit device 1 can be suppressed, so that the safety during the hi-cup operation can be improved.
- the on-time ton and the off-time ton are appropriately set so that the NMOSFET 10 is repeatedly turned on / off in a cycle shorter than the monitoring cycle. Is desirable.
- FIG. 8 is a diagram showing a configuration example of the Hicup control unit 71b.
- the hicup control unit 71b of this configuration example includes NMOSFETs b1 to b10, PMOSFETs b11 to b13, current sources b14 to b16, capacitors b17, resistors b18 to b20, comparators b21 and b22, and RS flip-flop b23. Including.
- each of the current sources b14 to b16 are connected to the application ends of the internal power supply voltage Vreg.
- the control ends of the current sources b14 to b16 are all connected to the application end of the overcurrent detection signal S71a.
- the gate of the NMOSFET b1 is connected to the application end of the temperature detection signal S71c.
- the gates of NMOSFETs b2 to b4 are all connected to the drain of NMOSFETs b2.
- the sources of NMOSFETs b1 to b4 are all connected to the ground end.
- the gate of the NMOSFET b5 is connected to the application end of the overcurrent detection signal S71a.
- the gates of NMOSFETs b6 and b7 are both connected to the drain of NMOSFETs b6.
- the sources of NMOSFETs b5 to b7 are all connected to the ground end.
- the gate of the NMOSFET b8 is connected to the application end of the overcurrent detection signal S71a.
- the gates of NMOSFETs b9 and b10 are both connected to the drain of NMOSFETs b9.
- the sources of NMOSFETs b8 to b10 are all connected to the ground end.
- Each source of PMOSFETs b11 to b13 is connected to the application end of the internal power supply voltage Vreg.
- the gates of PMOSFETs b11 and b12 and the drains of PMOSFETs b13 are both connected to the drains of PMOSFETs b11.
- the drain of the PMOSFET b11 is connected to the drain of the NMOSFET b7.
- the current sources b14 and b15, NMOSFETs b1 and b2, NMOSFETs b4 to b7, and PMOSFETs b11 to b13 function as charging current generators for generating the charging current I1 of the capacitor b17.
- the current sources b14 and b16, NMOSFETs b1 to b3, and NMOSFETs b8 to b10 function as discharge current generators for generating the discharge current I2 ( ⁇ I1) of the capacitor b17.
- the first end of the capacitor b17 is connected to the drain of the PMOSFET b12 and the drains of the NMOSFETs b3 and b10, respectively.
- the second end of the capacitor is connected to the grounded end.
- the first end of the resistor b18 is connected to the application end of the internal power supply voltage Vreg. Both the second end of the resistor b18 and the first end of the resistor b19 are connected to the application end of the threshold voltage VH. Both the second end of the resistor b19 and the first end of the resistor b20 are connected to the application end of the threshold voltage VL ( ⁇ VH). The second end of the resistor b20 is connected to the grounded end.
- the set signal S has a high level when VC> VH and a low level when VC ⁇ VH.
- the reset signal R has a high level when VC> VL and a low level when VC ⁇ VL.
- the RS flip-flop b23 outputs a hicup drive signal S71b from the inverting output terminal (QB) in response to the set signal S input to the set end (S) and the reset signal R input to the reset end (R). ..
- the hi-cup drive signal S71b is set to a low level when the set signal S rises to a high level, and is reset to a high level when the reset signal R falls to a low level.
- the charging current I1 is poured into the capacitor b17.
- the hicup drive signal S71b is set to a low level and the PMOSFET b13 is turned on, so that the current mirror composed of the PMOSFETs b11 and b12 becomes invalid. Therefore, the charging current I1 is no longer supplied to the capacitor b17, and the capacitor b17 is discharged by the discharging current I2. As a result, the charging voltage VC decreases with a slope corresponding to the discharge current I2.
- the hicup drive signal S71b is periodically pulse-driven.
- the hi-cup drive signal S71b becomes a low level, and the forced off of the NMOSFET 10 is released. That is, the discharge period of the capacitor b17 corresponds to the on-time ton of the NMOSFET 10 in the hi-cup operation.
- the hicup drive signal S71b becomes a high level and the NMOSFET 10 is forcibly turned off. That is, the charging period of the capacitor b17 corresponds to the off time to off of the NMOSFET 10 in the hi-cup operation.
- the charging current I1 and the discharging current I2 are switched to current values according to the logical level of the temperature detection signal S71c, respectively.
- FIG. 9 is a diagram showing the behavior of the charging voltage VC and the hicup drive signal S71b.
- the off-time toff is set to the first off-time toff1 ( ⁇ (VH-VL) / (Ib-Ic) ⁇ ⁇ C).
- the off-time toff is set to the second off-time toff2 ( ⁇ (VH-VL) / (Ib-Ic-2 ⁇ Ia) ⁇ ⁇ C), which is longer than the first off-time toff2.
- the on-time ton and the off-time ton are adjusted according to the comparison result between the temperature Tj (or the temperature difference ⁇ Tj) and the single threshold value Tth (or the threshold value ⁇ Tth).
- the control method is not limited to this.
- FIG. 10 is a diagram showing a first modification of the hicup control.
- Tj the on time is set to the first on time ton1 and the off time toff is set to the first off time toff1.
- Tth1 the on-time ton is set to the second on-time ton2 ( ⁇ ton1)
- the off-time toff is set to the second off-time ton2 (> toff2).
- Tj> Tth2 the on-time ton is set to the third on-time ton3 ( ⁇ ton2), and the off-time toff is set to the third off-time ton3 (> toff2).
- a plurality of threshold values Tth1 and Tth2 may be provided, and the on-time ton and the off-time toff may be switched in multiple stages.
- FIG. 11 is a diagram showing a second modification of the hicup control.
- Tj when Tj ⁇ Tth1, the on-time ton is set to the first on-time ton1 and the off-time toff is set to the first off-time ton.
- Tth1 when Tj ⁇ Tj ⁇ Tth2, the higher the temperature Tj, the shorter the on-time ton and the longer the off-time ton.
- Tj> Tth2 the on-time ton is set to the second on-time ton2 ( ⁇ ton1), and the off-time toff is set to the second off-time ton2 (> toff1).
- a plurality of threshold values Tth1 and Tth2 are provided, and a continuous transition temperature region is provided between the first on-time ton1 and the second on-time ton2, and between the first off-time toff1 and the second off-time toff2, respectively. May be provided.
- FIG. 12 is a layout diagram of the semiconductor integrated circuit device 1 having two channels. As shown in this figure, the power MOSFETs of each channel (each corresponding to the NMOSFET 10 in FIG. 1) are arranged not in the central portion of the chip but in the side portions. The power MOSFET of each channel is formed in an L shape in each plan view. This is a common shape for increasing the withstand capacity against an inductive load such as an inductor.
- a driver DRV for each channel (corresponding to the gate control unit 30 in FIG. 1) and a temperature protection circuit TSD / ⁇ Tj (corresponding to the temperature protection circuit 73 in FIG. 1) are formed in the central portion of the chip. It is surrounded by a channel power MOSFET or other circuit element.
- the temperature detection element D1 for detecting the temperature Tj1 of the power MOSFET be arranged at a position where heat concentration is most likely to occur in the formation region of the power MOSFET. From a simple point of view, the location seems to be the central part of the power MOSFET, but in reality, the location where heat concentration is most likely to occur is determined depending on the pad arrangement and the area of the power MOSFET. In this figure, since the power MOSFET has two channels, in consideration of the equality between the left and right sides and the ease of laying the layout wiring, the vicinity of the pad of the power MOSFET (particularly, the square of the pad closest to the temperature protection circuit TSD / ⁇ Tj). A temperature detection element D1 is provided near the corners), and the position of the pad is adjusted so that the heat generation is most concentrated at the location.
- the temperature detection element D2 is arranged in the formation region of the temperature protection circuit TSD / ⁇ Tj adjacent to the power MOSFET.
- FIG. 13 is an external view showing a configuration example of the vehicle.
- the vehicle X of this configuration example is equipped with a battery (not shown in this figure) and various electronic devices X11 to X18 that operate by receiving electric power from the battery.
- the mounting positions of the electronic devices X11 to X18 in this figure may differ from the actual mounting positions for convenience of illustration.
- the electronic device X11 is an engine control unit that performs control related to the engine (injection control, electronic throttle control, idling control, oxygen sensor heater control, auto cruise control, etc.).
- the electronic device X12 is a lamp control unit that controls turning on and off such as HID [high intensity discharged lamp] and DRL [daytime running lamp].
- the electronic device X13 is a transmission control unit that performs control related to the transmission.
- the electronic device X14 is a body control unit that performs controls related to the movement of the vehicle X (ABS [anti-lock brake system] control, EPS [electric power steering] control, electronic suspension control, etc.).
- ABS anti-lock brake system
- EPS electric power steering
- electronic suspension control etc.
- Electronic device X15 is a security control unit that controls drive such as door locks and security alarms.
- the electronic device X16 is an electronic device incorporated in the vehicle X at the factory shipment stage as a standard equipment such as a wiper, an electric door mirror, a power window, a damper (shock absorber), an electric sunroof, and an electric seat as a manufacturer's option. Is.
- the electronic device X17 is an electronic device that is optionally mounted on the vehicle X as a user option such as an in-vehicle A / V [audio / visual] device, a car navigation system, and an ETC [electronic toll collection system].
- the electronic device X18 is an electronic device equipped with a high withstand voltage motor such as an in-vehicle blower, an oil pump, a water pump, and a battery cooling fan.
- a high withstand voltage motor such as an in-vehicle blower, an oil pump, a water pump, and a battery cooling fan.
- the semiconductor integrated circuit device 1, the ECU 2, and the load 3 described above can be incorporated into any of the electronic devices X11 to X18.
- the overcurrent protection circuit disclosed in the present specification is a hicup control that drives the switch element in a hicup so as to repeat a predetermined on-time and an off-time when the output current flowing through the switch element becomes an overcurrent state.
- the hi-cup control unit has a unit, and has a configuration (first configuration) in which at least one of the on-time and the off-time is controlled according to a temperature detection signal.
- the temperature detection signal is generated by detecting at least one of the temperature of the switch element and the temperature difference between the switch element and another element. (Second configuration) may be used.
- the hicup control unit shortens the on-time and extends the off-time when at least one of the temperature and the temperature difference is higher than a predetermined threshold value.
- a configuration (third configuration) in which at least one of the above is implemented may be used.
- the hicup control unit generates a capacitor, a charging current generating unit that generates a charging current of the capacitor, and a discharge current of the capacitor.
- the discharge current generator, the first comparator that compares the charging voltage of the capacitor with the first threshold voltage to generate the first comparison signal, and the charging voltage and the second threshold voltage are compared to generate the second comparison signal.
- a configuration may include a second comparator to be generated, a flip flop that generates a hicup drive signal of the switch element in response to the first comparison signal and the second comparison signal.
- the overcurrent protection circuit having the fourth configuration in the hicup control unit, at least one of the temperature of the switch element and the temperature difference between the switch element and another element is higher than a predetermined threshold value. Occasionally, at least one of the charging current and the discharging current may be changed (fifth configuration).
- the overcurrent protection circuit having any of the first to fifth configurations may have a configuration (sixth configuration) further including an overcurrent detection unit that limits the output current to the overcurrent limit value or less. ..
- the switch device disclosed in the present specification has a configuration (seventh configuration) including a switch element and an overcurrent protection circuit having any of the first to sixth configurations. ..
- the electronic device disclosed in the present specification has a configuration (eighth configuration) including a switch device having the seventh configuration and a load connected to the switch device.
- the load may be a bulb lamp, a relay coil, a solenoid, a light emitting diode, or a motor (the ninth configuration).
- vehicle disclosed in the present specification is configured to have an electronic device having the above-mentioned eighth or ninth configuration (tenth configuration).
- an in-vehicle high-side switch LSI has been taken as an example, but the application target of the overcurrent protection circuit disclosed in the present specification is not limited to this, and for example, It can be widely applied not only to other in-vehicle IPDs (in-vehicle power supply LSIs, etc.) but also to semiconductor integrated circuit devices (for example, general-purpose power supply control circuits) other than in-vehicle applications.
- the invention disclosed in the present specification can be used for in-vehicle IPD and the like.
Landscapes
- Electronic Switches (AREA)
Abstract
例えば、過電流保護回路71は、スイッチ素子10に流れる出力電流Ioが過電流状態となったときに所定のオン時間ton及びオフ時間toffを繰り返すようにスイッチ素子10をヒカップ駆動するヒカップ制御部71bを有する。また、例えば、ヒカップ制御部71bは、温度検出信号S71cに応じてオン時間ton及びオフ時間toffの少なくとも一方を制御してもよい。また、例えば、温度検出信号S71cは、スイッチ素子10の温度Tj、及び、スイッチ素子10と他素子との温度差ΔTjの少なくとも一方を検出して生成されてもよい。また、例えば、ヒカップ制御部71bは、温度Tj及び温度差ΔTjの少なくとも一方が所定の閾値よりも高いときに、オン時間tonの短縮及びオフ時間toffの延長の少なくとも一方を実施してもよい。
Description
本明細書中に開示されている発明は、過電流保護回路に関する。
本願出願人は、以前より、車載IPD[intelligent power device]などのスイッチ装置に関して、数多くの新技術を提案している(例えば特許文献1を参照)。
しかしながら、従来のスイッチ装置では、その過電流保護機能について更なる改善の余地があった。
本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、安全性の高い過電流保護回路を提供することを目的とする。
本明細書中に開示されている過電流保護回路は、スイッチ素子に流れる出力電流が過電流状態となったときに所定のオン時間及びオフ時間を繰り返すように前記スイッチ素子をヒカップ駆動するヒカップ制御部を有し、前記ヒカップ制御部は、温度検出信号に応じて前記オン時間及び前記オフ時間の少なくとも一方を制御する構成である。
なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
本明細書中に開示されている発明によれば、安全性の高い過電流保護回路を提供することが可能となる。
<半導体集積回路装置>
図1は、半導体集積回路装置の全体構成を示す図である。本構成例の半導体集積回路装置1は、ECU[electronic control unit]2からの指示に応じて電源電圧VBBの印加端と負荷3との間を導通/遮断する車載用ハイサイドスイッチLSI(=車載IPDの一種)である。
図1は、半導体集積回路装置の全体構成を示す図である。本構成例の半導体集積回路装置1は、ECU[electronic control unit]2からの指示に応じて電源電圧VBBの印加端と負荷3との間を導通/遮断する車載用ハイサイドスイッチLSI(=車載IPDの一種)である。
なお、半導体集積回路装置1は、装置外部との電気的な接続を確立するための手段として、外部端子T1~T4を備えている。外部端子T1は、不図示のバッテリから電源電圧VBB(例えば12V)の供給を受け付けるための電源端子(VBBピン)である。外部端子T2は、負荷3(バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータなど)を外部接続するための負荷接続端子ないしは出力端子(OUTピン)である。外部端子T3は、ECU2から外部制御信号Siの外部入力を受け付けるための信号入力端子(INピン)である。外部端子T4は、ECU2に状態報知信号Soを外部出力するための信号出力端子(SENSEピン)である。なお、外部端子T4と接地端との間には、外部センス抵抗4が外付けされている。
また、半導体集積回路装置1は、NMOSFET10と、出力電流監視部20と、ゲート制御部30と、制御ロジック部40と、信号入力部50と、内部電源部60と、異常保護部70と、出力電流検出部80と、信号出力部90と、を集積化して成る。
NMOSFET10は、ドレインが外部端子T1に接続されてソースが外部端子T2に接続された高耐圧(例えば42V耐圧)のパワートランジスタである。このように接続されたNMOSFET10は、電源電圧VBBの印加端から負荷3を介して接地端に至る電流経路を導通/遮断するためのスイッチ素子(ハイサイドスイッチ)として機能する。なお、NMOSFET10は、ゲート駆動信号G1がハイレベルであるときにオンし、ゲート駆動信号G1がローレベルであるときにオフする。
また、NMOSFET10は、オン抵抗Ronが数十mΩとなるように素子を設計すればよい。ただし、NMOSFET10のオン抵抗Ronが低いほど、外部端子T2の地絡(=接地端ないしはこれに準ずる低電位端への短絡異常)が発生したときに過電流が流れやすくなり、異常発熱を生じやすくなる。従って、NMOSFET10のオン抵抗Ronを下げるほど、後述する過電流保護回路71や温度保護回路73の重要性が高くなる。
出力電流監視部20は、NMOSFET21及び22と、センス抵抗23とを含み、NMOSFET10に流れる出力電流Ioに応じたセンス電圧Vs(=センス信号に相当)を生成する。
NMOSFET21及び22は、いずれもNMOSFET10に対して並列に接続されたミラートランジスタであり、出力電流Ioに応じたセンス電流Is及びIs2を生成する。NMOSFET10とNMOSFET21及び22とのサイズ比は、m:1(ただしm>1)である。従って、センス電流Is及びIs2は、出力電流Ioを1/mに減じた大きさとなる。なお、NMOSFET21及び22は、NMOSFET10と同様、ゲート駆動信号G1がハイレベルであるときにオンし、ゲート電圧G1がローレベルであるときにオフする。
センス抵抗23(抵抗値:Rs)は、NMOSFET21のソースと外部端子T2との間に接続されており、センス電流Isに応じたセンス電圧Vs(=Is×Rs+Vo、ただし、Voは外部端子T2に現れる出力電圧)を生成する電流/電圧変換素子である。
ゲート制御部30は、ゲート制御信号S1の電流能力を高めたゲート駆動信号G1を生成してNMOSFET10(並びにNMOSFET21及び22)のゲートに出力することにより、NMOSFET10のオン/オフ制御を行う。なお、ゲート制御部30は、過電流保護信号S71に応じて出力電流Ioを制限するようにNMOSFET10を制御する機能を備えている。
制御ロジック部40は、内部電源電圧Vregの供給を受けてゲート制御信号S1を生成する。例えば、外部制御信号Siがハイレベル(=NMOSFET10をオンさせるときの論理レベル)であるときには、内部電源部60から内部電源電圧Vregが供給されるので、制御ロジック部40が動作状態となり、ゲート制御信号S1がハイレベル(=Vreg)となる。一方、外部制御信号Siがローレベル(=NMOSFET10をオフさせるときの論理レベル)であるときには、内部電源部60から内部電源電圧Vregが供給されないので、制御ロジック部40が非動作状態となり、ゲート制御信号S1がローレベル(=GND)となる。また、制御ロジック部40は、各種の異常保護信号(過電流保護信号S71、オープン保護信号S72、温度保護信号S73、及び、減電圧保護信号S74)を監視している。なお、制御ロジック部40は、上記した異常保護信号のうち、過電流保護信号S71、オープン保護信号S72、及び、温度保護信号S73の監視結果に応じて出力切替信号S2を生成する機能も備えている。
信号入力部50は、外部端子T3から外部制御信号Siの入力を受け付けて制御ロジック部40や内部電源部60に伝達するシュミットトリガである。なお、外部制御信号Siは、例えば、NMOSFET10をオンさせるときにハイレベルとなり、NMOSFET10をオフさせるときにローレベルとなる。
内部電源部60は、電源電圧VBBから所定の内部電源電圧Vregを生成して半導体集積回路装置1の各部に供給する。なお、内部電源部60の動作可否は、外部制御信号Siに応じて制御される。より具体的に述べると、内部電源部60は、外部制御信号Siがハイレベルであるときに動作状態となり、外部制御信号Siがローレベルであるときに非動作状態となる。
異常保護部70は、半導体集積回路装置1の各種異常を検出する回路ブロックであり、過電流保護回路71と、オープン保護回路72と、温度保護回路73と、減電圧保護回路74と、を含む。
過電流保護回路71は、センス電圧Vsの監視結果(=出力電流Ioの過電流異常が生じているか否か)に応じた過電流保護信号S71を生成する。なお、過電流保護信号S71は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。
オープン保護回路72は、出力電圧Voの監視結果(=負荷3のオープン異常が生じているか否か)に応じたオープン保護信号S72を生成する。なお、オープン保護信号S72は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。
温度保護回路73は、半導体集積回路装置1(特にNMOSFET10周辺)の異常発熱を検出する温度検出素子(不図示)を含み、その検出結果(=異常発熱が生じているか否か)に応じた温度保護信号S73を生成する。なお、温度保護信号S73は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。
減電圧保護回路74は、電源電圧VBBないしは内部電源電圧Vregの監視結果(=減電圧異常が生じているか否か)に応じた減電圧保護信号S74を生成する。なお、減電圧保護信号S74は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。
出力電流検出部80は、不図示のバイアス手段を用いて、NMOSFET22のソース電圧と出力電圧Voとを一致させることにより、出力電流Ioに応じたセンス電流Is2(=Io/m)を生成して信号出力部90に出力する。
信号出力部90は、出力選択信号S2に基づいてセンス電流Is2(=出力電流Ioの検出結果に相当)と固定電圧V90(=異常フラグに相当、本図では明示せず)の一方を外部端子T4に選択出力する。センス電流Is2が選択出力された場合には、状態報知信号Soとして、センス電流Is2を外部センス抵抗4(抵抗値:R4)で電流/電圧変換した出力検出電圧V80(=Is2×R4)がECU2に伝達される。出力検出電圧V80は、出力電流Ioが大きいほど高くなり、出力電流Ioが小さいほど低くなる。一方、固定電圧V90が選択出力された場合には、状態報知信号Soとして、固定電圧V90がECU2に伝達される。なお、状態報知信号Soから出力電流Ioの電流値を読み取る場合には、状態報知信号SoをA/D[analog-to-digital]変換してやればよい。一方、状態報知信号Soから異常フラグを読み取る場合には、固定電圧V90よりもやや低い閾値を用いて状態報知信号Soの論理レベルを判定してやればよい。
<ゲート制御部>
図2は、ゲート制御部30の一構成例を示す図である。本図のゲート制御部30は、ゲートドライバ31と、オシレータ32と、チャージポンプ33と、クランパ34と、NMOSFET35と、抵抗36(抵抗値:R36)と、キャパシタ37(容量値:C37)と、ツェナダイオード38と、を含む。
図2は、ゲート制御部30の一構成例を示す図である。本図のゲート制御部30は、ゲートドライバ31と、オシレータ32と、チャージポンプ33と、クランパ34と、NMOSFET35と、抵抗36(抵抗値:R36)と、キャパシタ37(容量値:C37)と、ツェナダイオード38と、を含む。
ゲートドライバ31は、チャージポンプ33の出力端(=昇圧電圧VGの印加端)と外部端子T2(=出力電圧Voの印加端)との間に接続されており、ゲート制御信号S1の電流能力を高めたゲート駆動信号G1を生成する。なお、ゲート駆動信号G1は、ゲート制御信号S1がハイレベルであるときにハイレベル(=VG)となり、ゲート制御信号S1がローレベルであるときにローレベル(=Vo)となる。
オシレータ32は、所定周波数のクロック信号CLKを生成してチャージポンプ33に出力する。なお、オシレータ32の動作可否は、制御ロジック部40からのイネーブル信号Saに応じて制御される。
チャージポンプ33は、クロック信号CLKを用いてフライングキャパシタを駆動することにより、電源電圧VBBよりも高い昇圧電圧VGを生成してゲートドライバ31に供給する昇圧部の一例である。なお、チャージポンプ33の動作可否は、制御ロジック部40からのイネーブル信号Sbに応じて制御される。
クランパ34は、外部端子T1(=電源電圧VBBの印加端)とNMOSFET10のゲートとの間に接続されている。外部端子T2に誘導性の負荷3が接続されるアプリケーションでは、NMOSFET10をオンからオフへ切り替える際、負荷3の逆起電力により、出力電圧Voが負電圧(<GND)となる。そのため、エネルギー吸収用にクランパ34(いわゆるアクティブクランプ回路)が設けられている。
NMOSFET35のドレインは、NMOSFET10のゲートに接続されている。NMOSFET35のソースは、外部端子T2に接続されている。NMOSFET35のゲートは、過電流保護信号S71の印加端に接続されている。また、NMOSFET35のドレイン・ゲート間には、抵抗36とキャパシタ37が直列に接続されている。
ツェナダイオード38のカソードは、NMOSFET10のゲートに接続されている。ツェナダイオード38のアノードは、NMOSFET10のソースに接続されている。このように接続されたツェナダイオード38は、NMOSFET10のゲート・ソース間電圧(=VG-Vo)を所定値以下に制限するクランプ素子として機能する。
本構成例のゲート制御部30において、過電流保護信号S71がハイレベルに立ち上げられると、ゲート駆動信号G1が定常時のハイレベル(=VG)から所定の時定数τ(=R36×C37)で引き下げられていく。その結果、NMOSFET10の導通度が徐々に低下していくので、出力電流Ioに制限が掛けられる。一方、過電流保護信号S71がローレベルに立ち下げられると、ゲート駆動信号G1が所定の時定数τで引き上げられていく。その結果、NMOSFET10の導通度が徐々に上昇していくので、出力電流Ioの制限が解除される。
このように、本構成例のゲート制御部30は、過電流保護信号S71に応じて出力電流Ioを制限するようにゲート駆動信号G1を制御する機能を備えている。
<過電流保護動作に関する考察>
一般に、過電流保護動作は、(1)電流制限動作、(2)ヒカップ動作、及び、(3)オフラッチ動作の3種類に大別することができる。
一般に、過電流保護動作は、(1)電流制限動作、(2)ヒカップ動作、及び、(3)オフラッチ動作の3種類に大別することができる。
図3は、過電流保護動作の第1例(電流制限動作)を示す図である。本図で示したように、電流制限動作では、出力電流Ioが過電流状態となったときに、NMOSFET10のオン抵抗Ronが引き上げられることにより、出力電流Ioが所定の過電流制限値Iocp以下に制限される。
図4は、過電流保護動作の第2例(ヒカップ動作)を示す図である。本図で示したように、ヒカップ動作では、出力電流Ioが過電流状態となったときに、所定のオン時間ton及びオフ時間toffを繰り返すようにNMOSFET10がヒカップ駆動(=オン状態とオフ状態が周期的に切り替わる間欠駆動)される。このヒカップ動作は、特に、誘導性の負荷3(=ソレノイドコイルやリレーコイルなど)が接続される場合に有効である。
図5は、過電流保護動作の第3例(オフラッチ動作)を示す図である。本図で示したように、オフラッチ動作では、出力電流Ioが過電流状態となったときに、NMOSFET10が強制的にオフされる。なお、一旦オフラッチ動作が掛かると、半導体集積回路装置1が再起動されるまで、NMOSFET10がオフ状態に保持される。
上記した3種類の過電流保護動作のうち、出力電流Ioを周期的にオン/オフさせるヒカップ動作(図4)は、出力電流Ioを流し続ける電流制限動作(図3)と比べて、過電流保護動作中における半導体集積回路装置1(特にNMOSFET10)の温度上昇を抑えることができる。
特に、車両の基幹部(=高温状態となるエンジンやトランスミッションなど)での使用が想定される半導体集積回路装置1では、過電流保護動作中に過熱状態とならないように上記のヒカップ動作が好まれている。
しかしながら、従来のヒカップ動作では、NMOSFET10のオン時間ton及びオフ時間toffが予め固定されていた。そのため、NMOSFET10のオン抵抗Ronやパッケージの熱抵抗によっては、ヒカップ動作でも過熱状態に陥るおそれがあった。
上記の考察に鑑み、以下では、ヒカップ動作時の安全性向上(温度上昇抑制)を実現することのできる過電流保護回路71を提案する。
<過電流保護回路>
図6は、過電流保護回路71の一構成例を示す図である。本構成例の過電流保護回路71は、過電流検出部71aと、ヒカップ制御部71bと、NORゲート71cと、NMOSFET71d及び71eと、を含む。
図6は、過電流保護回路71の一構成例を示す図である。本構成例の過電流保護回路71は、過電流検出部71aと、ヒカップ制御部71bと、NORゲート71cと、NMOSFET71d及び71eと、を含む。
過電流検出部71aは、センス電圧Vs(延いては出力電流Io)を監視して、過電流検出信号S71aを生成する。例えば、過電流検出信号S71aは、過電流検出時(Io>Iocp)にハイレベルとなり、過電流未検出時(Io<Iocp)にローレベルとなる。なお、過電流検出信号S71aは、ヒカップ制御部71bに出力される一方、先述の過電流保護信号S71としてNMOSFET35のゲートにも出力されている。従って、ゲート駆動信号G1が過電流検出信号S71a(=過電流保護信号S71)に応じて制御されるので、出力電流Ioを過電流制限値Iocp以下に制限することが可能となる。
ヒカップ制御部71bは、過電流検出信号S71a及び温度検出信号S71cの双方に基づいて、ヒカップ駆動信号S71bを生成することにより、過電流検出時(S71a=H)にNMOSFET10をヒカップ駆動(間欠駆動)させる。なお、ヒカップ制御部71bの構成及び動作については、後ほど詳述する。
NORゲート71cは、第1温度検出信号S73aと第2温度検出信号S73bとの否定論理和演算により温度検出信号S71cを生成してヒカップ制御部71bに出力する。
第1温度検出信号S73aは、温度保護回路73(特に温度検出部73a)でNMOSFET10の温度Tj(ジャンクション温度)を検出することにより生成される。なお、第1温度検出信号S73aは、温度異常検出時(Tj>Tth、例えば、Tth=100℃)にハイレベルとなり、温度異常未検出時(Tj<Tth)にローレベルとなる。
第2温度検出信号S73bは、温度保護回路73(特に温度差検出部73b)でNMOSFET10と他素子(制御ロジック部40の構成素子など)との温度差ΔTjを検出することにより生成される。なお、第2温度検出信号S73aは、温度差異常検出時(ΔTj>ΔTth)にハイレベルとなり、温度差異常未検出時(ΔTj<ΔTth)にローレベルとなる。
従って、第1温度検出信号S73a及び第2温度検出信号S73bの少なくとも一方がハイレベルであるときには、温度検出信号S71cがローレベルとなり、第1温度検出信号S73a及び第2温度検出信号S73bの双方がローレベルであるときには、温度検出信号S71cがハイレベルとなる。
なお、第1温度検出信号S71a及び第2温度検出信号S71bの一方だけをヒカップ制御部71bに入力する場合には、NORゲート71cを省略することができる。
NMOSFET71dのドレインは、NMOSFET10のゲートに接続されている。NMOSFET71dのゲート及びソースは、トランジスタ71eのドレインに接続されている。なお、NMOSFET71dは、デプレッション型である。従って、このように接続されたNMOSFET71dは、定電流源として機能する。
NMOSFET71eのドレインは、NMOSFET71dのゲート及びソースに接続されている。NMOSFET71eのソースは、接地端に接続されている。NMOSFET71eのゲートは、ヒカップ駆動信号S71bの印加端に接続されている。従って、NMOSFET71eは、ヒカップ駆動信号S71bがハイレベルであるときにオンして、ヒカップ駆動信号S71bがローレベルであるときにオフする。
なお、NMOSFET71eがオンされているときには、ゲート信号G1がローレベル(=GND)に引き下げられるので、NMOSFET10が強制的にオフされる。一方、NMOSFET71eがオフされているときには、ゲート信号G1がローレベル(=GND)に引き下げられないので、NMOSFET10の強制オフが解除される。
すなわち、ヒカップ駆動信号S71bのローレベル期間は、ヒカップ動作中におけるNMOSFET10のオン時間tonに相当し、ヒカップ駆動信号S71bのハイレベル期間は、ヒカップ動作中におけるNMOSFET10のオフ時間toffに相当する。
ここで、ヒカップ制御部71bは、温度検出信号S71cに応じて上記のオン時間ton及びオフ時間toffの少なくとも一方を制御する機能を備えている。以下では、図面を参照しながら詳細に説明する。
<ヒカップ制御>
図7は、過電流保護回路71(特にヒカップ制御部71)におけるヒカップ制御の一例を示す図である。なお、本図上段には、温度Tj又は温度差ΔTjの異常未検出時(S71c=H、例えば、Tj=25℃)におけるヒカップ駆動信号S71bの挙動が示されている。一方、本図下段には、温度Tj又は温度差ΔTjの異常検出時(S71c=L、例えば、Tj=150℃)におけるヒカップ駆動信号S71bの挙動が示されている。
図7は、過電流保護回路71(特にヒカップ制御部71)におけるヒカップ制御の一例を示す図である。なお、本図上段には、温度Tj又は温度差ΔTjの異常未検出時(S71c=H、例えば、Tj=25℃)におけるヒカップ駆動信号S71bの挙動が示されている。一方、本図下段には、温度Tj又は温度差ΔTjの異常検出時(S71c=L、例えば、Tj=150℃)におけるヒカップ駆動信号S71bの挙動が示されている。
本図上段で示すように、温度Tj又は温度差ΔTjの異常未検出時(S71c=H)におけるヒカップ動作では、ヒカップ駆動信号S71bのローレベル期間、すなわち、NMOSFET10のオン時間tonが第1オン時間ton1(例えば10μs)に設定されて、ヒカップ駆動信号S71bのハイレベル期間、すなわち、NMOSFET10のオフ時間toffが第1オフ時間toff1(例えば500μs)に設定される。
一方、本図下段で示したように、温度Tjまたは温度差ΔTjの異常検出時(S71c=L)におけるヒカップ動作では、ヒカップ駆動信号S71bのローレベル期間、すなわち、NMOSFET10のオン時間tonが第2オン時間ton2(例えば5μs)に設定され、ヒカップ駆動信号S71bのハイレベル期間、すなわち、NMOSFET10のオフ時間toffが第2オフ時間toff2(例えば1000μs)に設定される。
このように、温度Tj又は温度差ΔTjの異常検出時(S71c=L)におけるヒカップ動作では、オン時間tonが短縮されるとともに、オフ時間toffが延長される。その結果、半導体集積回路装置1(特にNMOSFET10)の発熱を抑えることができるので、ヒカップ動作時の安全性を向上することが可能となる。
なお、ヒカップ駆動信号S71bがECU2により周期的に監視されている場合には、その監視周期よりも短い周期でNMOSFET10のオン/オフが繰り返されるように、オン時間ton及びオフ時間toffを適宜設定することが望ましい。
<ヒカップ制御部>
図8は、ヒカップ制御部71bの一構成例を示す図である。本構成例のヒカップ制御部71bは、NMOSFETb1~b10と、PMOSFETb11~b13と、電流源b14~b16と、キャパシタb17と、抵抗b18~b20と、コンパレータb21及びb22と、RSフリップフロップb23と、を含む。
図8は、ヒカップ制御部71bの一構成例を示す図である。本構成例のヒカップ制御部71bは、NMOSFETb1~b10と、PMOSFETb11~b13と、電流源b14~b16と、キャパシタb17と、抵抗b18~b20と、コンパレータb21及びb22と、RSフリップフロップb23と、を含む。
電流源b14~b16それぞれの第1端は、いずれも内部電源電圧Vregの印加端に接続されている。電流源b14~b16それぞれの制御端は、いずれも過電流検出信号S71aの印加端に接続されている。なお、電流源b14~b16は、それぞれ、過電流検出時(S71a=H)に電流Ia~Icの生成を行い、過電流未検出時(S71a=L)に電流Ia~Icの生成を停止する。
NMOSFETb1及びb2それぞれのドレインは、いずれも、電流源b14の第2端(=電流Iaの出力端)に接続されている。NMOSFETb1のゲートは、温度検出信号S71cの印加端に接続されている。NMOSFETb2~b4それぞれのゲートは、いずれもNMOSFETb2のドレインに接続されている。NMOSFETb1~b4それぞれのソースは、いずれも接地端に接続されている。
NMOSFETb4~b6それぞれのドレインは、いずれも電流源b15の第2端(=電流Ibの出力端)に接続されている。NMOSFETb5のゲートは、過電流検出信号S71aの印加端に接続されている。NMOSFETb6及びb7それぞれのゲートは、いずれもNMOSFETb6のドレインに接続されている。NMOSFETb5~b7それぞれのソースは、いずれも接地端に接続されている。
NMOSFETb8及びb9それぞれのドレインは、いずれも、電流源b16の第2端(=電流Icの出力端)に接続されている。NMOSFETb8のゲートは、過電流検出信号S71aの印加端に接続されている。NMOSFETb9及びb10それぞれのゲートは、いずれもNMOSFETb9のドレインに接続されている。NMOSFETb8~b10それぞれのソースは、いずれも接地端に接続されている。
PMOSFETb11~b13それぞれのソースは、いずれも内部電源電圧Vregの印加端に接続されている。PMOSFETb11及びb12それぞれのゲート、並びに、PMOSFETb13のドレインは、いずれもPMOSFETb11のドレインに接続されている。PMOSFETb11のドレインは、NMOSFETb7のドレインに接続されている。PMOSFETb13のゲートは、RSフリップフロップb23の出力端(=ヒカップ駆動信号S71bの印加端)に接続されている。
なお、上記構成要素のうち、電流源b14及びb15、NMOSFETb1及びb2、NMOSFETb4~b7、並びに、PMOSFETb11~b13は、キャパシタb17の充電電流I1を生成する充電電流生成部として機能する。
また、上記構成要素のうち、電流源b14及びb16、NMOSFETb1~b3、及び、NMOSFETb8~b10は、キャパシタb17の放電電流I2(<I1)を生成する放電電流生成部として機能する。
キャパシタb17の第1端は、PMOSFETb12のドレイン、並びに、NMOSFETb3及びb10それぞれのドレインに接続されている。キャパシタの第2端は、接地端に接続されている。
抵抗b18の第1端は、内部電源電圧Vregの印加端に接続されている。抵抗b18の第2端及び抵抗b19の第1端は、いずれも閾値電圧VHの印加端に接続されている。抵抗b19の第2端及び抵抗b20の第1端は、いずれも閾値電圧VL(<VH)の印加端に接続されている。抵抗b20の第2端は、接地端に接続されている。
コンパレータb21は、反転入力端(-)に入力される閾値電圧VHと、非反転入力端(+)に入力されるキャパシタb17の充電電圧VCとを比較して、RSフリップフロップb23のセット信号S(=第1比較信号に相当)を生成する。セット信号Sは、VC>VHであるときにハイレベルとなり、VC<VHであるときにローレベルとなる。
コンパレータb22は、反転入力端(-)に入力される閾値電圧VLと、非反転入力端(+)に入力されるキャパシタb17の充電電圧VCとを比較して、RSフリップフロップb23のリセット信号R(=第2比較信号に相当)を生成する。リセット信号Rは、VC>VLであるときにハイレベルとなり、VC<VLであるときにローレベルとなる。
RSフリップフロップb23は、セット端(S)に入力されるセット信号Sと、リセット端(R)に入力されるリセット信号Rに応じて、反転出力端(QB)からヒカップ駆動信号S71bを出力する。なお、ヒカップ駆動信号S71bは、セット信号Sがハイレベルに立ち上がるタイミングでローレベルにセットされ、リセット信号Rがローレベルに立ち下がるタイミングでハイレベルにリセットされる。
上記構成から成るヒカップ制御部71bにおいて、過電流未検出時(S71a=L)には、キャパシタb17の充電電流I1及び放電電流I2がいずれも生成されない状態となる。このとき、ヒカップ駆動信号S71bがローレベルに固定されて、NMOSFET71eがオフしたままとなる。この状態は、NMOSFET10の強制オフが解除された状態、すなわち、ヒカップ動作が実施されない状態に相当する。
一方、過電流検出時(S71a=H)には、キャパシタb17の充電電流I1及び放電電流I2がそれぞれ生成される状態となる。
ここで、例えば、ヒカップ駆動信号S71bがハイレベルである場合を考える。この場合、PMOSFETb13がオフされて、PMOSFETb11及びb12から成るカレントミラーが有効となるので、充電電流I1がキャパシタb17に流し込まれる。一方、放電電流I2は、ヒカップ駆動信号S71bの論理レベルに依ることなく、キャパシタb17から常時引き抜かれている。従って、キャパシタb17は、充電電流I1から放電電流I2を差し引いた差分電流(=I1-I2)により充電される。その結果、充電電圧VCは、差分電流(=I1-I2)に応じた傾きで上昇していく。
充電電圧VCが閾値電圧VHを上回ると、ヒカップ駆動信号S71bがローレベルにセットされてPMOSFETb13がオンされるので、PMOSFETb11及びb12から成るカレントミラーが無効となる。従って、充電電流I1がキャパシタb17に供給されなくなり、キャパシタb17が放電電流I2により放電される。その結果、充電電圧VCは、放電電流I2に応じた傾きで低下していく。
充電電圧VCが閾値電圧VLを下回ると、ヒカップ駆動信号S71bがハイレベルにリセットされるので、PMOSFETb13が再びオフされる。従って、上記の差分電流(=I1-I2)によるキャパシタb17の充電が再開される。
以降も上記と同様の動作が繰り返されることにより、ヒカップ駆動信号S71bが周期的にパルス駆動される。
なお、充電電圧VCが閾値電圧VHから閾値電圧VLまで低下する間、ヒカップ駆動信号S71bがローレベルとなり、NMOSFET10の強制オフが解除される。つまり、キャパシタb17の放電期間は、ヒカップ動作におけるNMOSFET10のオン時間tonに相当する。
一方、充電電圧VCが閾値電圧VLから閾値電圧VHまで上昇する間、ヒカップ駆動信号S71bがハイレベルとなり、NMOSFET10が強制オフされる。つまり、キャパシタb17の充電期間は、ヒカップ動作におけるNMOSFET10のオフ時間toffに相当する。
ところで、上記の充電電流I1及び放電電流I2は、それぞれ、温度検出信号S71cの論理レベルに応じた電流値に切り替えられる。
まず、温度Tjまたは温度差ΔTjの異常未検出時(S71c=H)について考える。この場合、NMOSFETb1がオンして、NMOSFETb2~b4から成るカレントミラーが無効とされる。その結果、電流Ibが充電電流I1となり、電流Icが放電電流I2となる。従って、充電電圧VCは、充電電流I1(=Ib)から放電電流I2(=Ic)を差し引いた差分電流(=Ib-Ic)に応じた傾きで上昇し、放電電流I2(=Ic)に応じた傾きで低下する。
次に、温度Tjまたは温度差ΔTjの異常検出時(S71c=L)について考える。この場合、NMOSFETb1がオフして、NMOSFETb2~b4から成るカレントミラーが有効とされる。その結果、電流Ibから電流Iaを差し引いた差分電流(=Ib-Ia)が充電電流I1となり、電流Icに電流Iaを足し合わせた加算電流(=Ic+Ia)が放電電流I2となる。従って、充電電圧VCは、充電電流I1(=Ib-Ia)から放電電流I2(=Ic+Ia)を差し引いた差分電流(=Ib-Ic-2×Ia)に応じた傾きで上昇し、放電電流I2(=Ic+Ia)に応じた傾きで低下する。
このように、ヒカップ制御部71bは、温度Tjまたは温度差ΔTjの異常検出時(S71c=L)において、充電電流I1を減少させると共に、放電電流I2を増大させる。その結果、キャパシタb17の放電期間(=オン時間ton)が短縮されて、キャパシタb17の充電期間(=オフ時間toff)が延長される。従って、半導体集積回路装置1(特にNMOSFET10)の発熱を抑えることが可能となる。
図9は、充電電圧VCとヒカップ駆動信号S71bの挙動を示す図である。なお、本図中において、実線は温度Tj又は温度差ΔTjの異常未検出時(S71c=H、例えば、Tj=25℃)における挙動を示しており、破線は温度Tj又は温度差ΔTjの異常検出時(S71c=L、例えば、Tj=150℃)における挙動を示している。
まず、実線を参照しつつ、温度Tj又は温度差ΔTjの異常未検出時(S71c=H)における挙動について、詳細に説明する。この場合、充電電圧VCは、充電電流I1(=Ib)から放電電流I2(=Ic)を差し引いた差分電流(=Ib-Ic)に応じた傾きで上昇し、放電電流I2(=Ic)に応じた傾きで低下する。
このとき、NMOSFET10のオン時間tonは、第1オン時間ton1(={(VH-VL)/Ic}×C、ただしCはキャパシタb17の容量値)に設定される。一方、オフ時間toffは、第1オフ時間toff1({(VH-VL)/(Ib-Ic)}×C)に設定される。
次に、破線を参照しながら、温度Tj又は温度差ΔTjの異常検出時(S71c=L)における挙動について詳細に説明する。この場合、充電電圧VCは、先述の異常未検出時(S71c=H)と比べて、充電電流I1(=Ib-Ia)から放電電流I2(=Ic+Ia)を差し引いた差分電流(=Ib-Ic-2×Ia)に応じた傾きでより緩やかに上昇し、放電電流I2(=Ic+Ia)に応じた傾きでより急峻に低下する。
このとき、NMOSFET10のオン時間tonは、第1オン時間ton1よりも短い第2オン時間ton2(={(VH-VL)/(Ic+Ia)}×C)に設定される。これに対して、オフ時間toffは、第1オフ時間toff2よりも長い第2オフ時間toff2({(VH-VL)/(Ib-Ic-2×Ia)}×C)に設定される。
すなわち、温度Tjまたは温度差ΔTjの異常検出時(S71c=L)には、NMOSFET10のオン時間tonが短縮されて、オフ時間toffが延長される。従って、半導体集積回路装置1(特にNMOSFET10)の発熱を抑えることが可能となる。
<ヒカップ制御(変形例)>
なお、上記実施形態では、温度Tj(又は温度差ΔTj)と単一の閾値Tth(又は閾値ΔTth)との比較結果に応じてオン時間ton及びオフ時間toffを調整する例を挙げたが、ヒカップ制御の手法は、これに限定されるものではない。
なお、上記実施形態では、温度Tj(又は温度差ΔTj)と単一の閾値Tth(又は閾値ΔTth)との比較結果に応じてオン時間ton及びオフ時間toffを調整する例を挙げたが、ヒカップ制御の手法は、これに限定されるものではない。
図10は、ヒカップ制御の第1変形例を示す図である。本変形例において、Tj<Tth1であるときには、オン時間がtonが第1オン時間ton1に設定されて、オフ時間toffが第1オフ時間toff1に設定される。一方、Tth1<Tj<Tth2であるときには、オン時間tonが第2オン時間ton2(<ton1)に設定されて、オフ時間toffが第2オフ時間toff2(>toff2)に設定される。また、Tj>Tth2であるときには、オン時間tonが第3オン時間ton3(<ton2)に設定されて、オフ時間toffが第3オフ時間toff3(>toff2)に設定される。
このように、複数の閾値Tth1及びTth2を設け、オン時間ton及びオフ時間toffを多段切替としてもよい。
図11は、ヒカップ制御の第2変形例を示す図である。本変形例において、Tj<Tth1であるときには、オン時間tonが第1オン時間ton1に設定されて、オフ時間toffが第1オフ時間toffに設定される。一方、Tth1<Tj<Tth2であるときには、温度Tjが高いほど、オン時間tonが短縮されてオフ時間toffが延長される。また、Tj>Tth2であるときには、オン時間tonが第2オン時間ton2(<ton1)に設定されて、オフ時間toffが第2オフ時間toff2(>toff1)に設定される。
複数の閾値Tth1及びTth2を設け、第1オン時間ton1と第2オン時間ton2との間、並びに、第1オフ時間toff1と第2オフ時間toff2との間に、それぞれ、連続的な遷移温度領域を設けてもよい。
<ICレイアウト>
図12は、2チャンネル化された半導体集積回路装置1のレイアウト図である。本図で示したように、各チャンネルのパワーMOSFET(それぞれ、図1のNMOSFET10に相当)は、チップの中央部ではなく側辺部に配置されている。なお、各チャンネルのパワーMOSFETは、それぞれの平面視において、L字型に形成されている。これは、インダクタなどの誘導性負荷に対する耐量を高めるための形状として一般的である。
図12は、2チャンネル化された半導体集積回路装置1のレイアウト図である。本図で示したように、各チャンネルのパワーMOSFET(それぞれ、図1のNMOSFET10に相当)は、チップの中央部ではなく側辺部に配置されている。なお、各チャンネルのパワーMOSFETは、それぞれの平面視において、L字型に形成されている。これは、インダクタなどの誘導性負荷に対する耐量を高めるための形状として一般的である。
チップの中央部には、各チャンネルのドライバDRV(それぞれ、図1のゲート制御部30に相当)と温度保護回路TSD/ΔTj(図1の温度保護回路73に相当)が形成されており、各チャンネルのパワーMOSFETないしはその他の回路要素により、その周囲を取り囲まれている。
パワーMOSFETの温度Tj1を検出する温度検出素子D1は、パワーMOSFETの形成領域内において、最も熱集中を生じやすい箇所に配設することが望ましい。単純に考えると、当該箇所はパワーMOSFETの中央部であるように思われるが、実際には、パッドの配置やパワーMOSFETの面積などに依存して、最も熱集中を生じやすい箇所が決まる。本図では、パワーMOSFETが2チャンネルであることから、左右の均等性やレイアウト配線の敷設容易性を鑑み、パワーMOSFETのパッド近傍(特に、パッドの四角のうち温度保護回路TSD/ΔTjに最も近い角部の近傍)に温度検出素子D1が設けられており、当該箇所で最も発熱が集中するようにパッドの位置が調整されている。
また、パワーMOSFET以外の集積回路の温度Tj2を検出する温度検出素子D2についても、パワーMOSFETから不必要に遠ざける必要はなく、むしろ、検出精度を鑑みればパワーMOSFETの近傍に配置することが望ましい。本図の例では、パワーMOSFETに隣接する温度保護回路TSD/ΔTjの形成領域内に温度検出素子D2が配設されている。パワーMOSFETの温度Tj1(=温度検出素子D1の検出信号)は、パワーMOSFETがオンして電流が流れるときに一気に上昇し、パワーMOSFETがオフすると低下する。一方、温度保護回路TSD/ΔTjの温度Tj2(=温度検出素子D2の検出信号)は、パワーMOSFETの発熱により徐々に変化する。
なお、温度保護回路TSD/ΔTjは、パワーMOSFETの温度Tj1を監視する機能ブロック(図6の温度検出部73aに相当)だけでなく、パワーMOSFETとそれ以外の集積回路との温度差ΔTj(=Tj1-Tj2)を監視する機能ブロック(図6の温度検出部73b)も備えている。
<車両への適用>
図13は、車両の一構成例を示す外観図である。本構成例の車両Xは、バッテリ(本図では不図示)と、バッテリから電力供給を受けて動作する種々の電子機器X11~X18とを搭載している。なお、本図における電子機器X11~X18の搭載位置については、図示の便宜上、実際とは異なる場合がある。
図13は、車両の一構成例を示す外観図である。本構成例の車両Xは、バッテリ(本図では不図示)と、バッテリから電力供給を受けて動作する種々の電子機器X11~X18とを搭載している。なお、本図における電子機器X11~X18の搭載位置については、図示の便宜上、実際とは異なる場合がある。
電子機器X11は、エンジンに関連する制御(インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など)を行うエンジンコントロールユニットである。
電子機器X12は、HID[high intensity discharged lamp]やDRL[daytime running lamp]などの点消灯制御を行うランプコントロールユニットである。
電子機器X13は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
電子機器X14は、車両Xの運動に関連する制御(ABS[anti-lock brake system]制御、EPS[electric power steering]制御、電子サスペンション制御など)を行うボディコントロールユニットである。
電子機器X15は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
電子機器X16は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー(ショックアブソーバー)、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Xに組み込まれている電子機器である。
電子機器X17は、車載A/V[audio/visual]機器、カーナビゲーションシステム、及び、ETC[electronic toll collection system]など、ユーザオプション品として任意で車両Xに装着される電子機器である。
電子機器X18は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。
なお、先に説明した半導体集積回路装置1、ECU2、及び、負荷3は、電子機器X11~X18のいずれにも組み込むことが可能である。
<総括>
以下では、これまでに説明してきた種々の実施形態について総括的に述べる。
以下では、これまでに説明してきた種々の実施形態について総括的に述べる。
本明細書中に開示されている過電流保護回路は、スイッチ素子に流れる出力電流が過電流状態となったときに所定のオン時間及びオフ時間を繰り返すように前記スイッチ素子をヒカップ駆動するヒカップ制御部を有し、前記ヒカップ制御部は、温度検出信号に応じて前記オン時間及び前記オフ時間の少なくとも一方を制御する構成(第1の構成)である。
なお、上記第1の構成から成る過電流保護回路において、前記温度検出信号は、前記スイッチ素子の温度、及び、前記スイッチ素子と他素子との温度差の少なくとも一方を検出して生成される構成(第2の構成)にしてもよい。
また、上記第2の構成から成る過電流保護回路において、前記ヒカップ制御部は、前記温度及び前記温度差の少なくとも一方が所定の閾値よりも高いときに前記オン時間の短縮及び前記オフ時間の延長の少なくとも一方を実施する構成(第3の構成)にしてもよい。
また、上記第1~第3いずれかの構成から成る過電流保護回路において、前記ヒカップ制御部は、キャパシタと、前記キャパシタの充電電流を生成する充電電流生成部と、前記キャパシタの放電電流を生成する放電電流生成部と、前記キャパシタの充電電圧と第1閾値電圧を比較して第1比較信号を生成する第1コンパレータと、前記充電電圧と第2閾値電圧を比較して第2比較信号を生成する第2コンパレータと、前記第1比較信号及び前記第2比較信号に応じて前記スイッチ素子のヒカップ駆動信号を生成するフリップフロップと、を含む構成(第4の構成)にしてもよい。
また、上記第4の構成から成る過電流保護回路において、前記ヒカップ制御部は、前記スイッチ素子の温度、及び、及び前記スイッチ素子と他素子との温度差の少なくとも一方が所定の閾値よりも高いときに、前記充電電流及び前記放電電流の少なくとも一方を変化させる構成(第5の構成)にしてもよい。
また、上記第1~第5いずれかの構成から成る過電流保護回路は、前記出力電流を過電流制限値以下に制限する過電流検出部をさらに有する構成(第6の構成)にしてもよい。
また、本明細書中に開示されているスイッチ装置は、スイッチ素子と、上記第1~第6いずれかの構成から成る過電流保護回路と、を有する構成(第7の構成)とされている。
また、本明細書中に開示されている電子機器は、上記第7の構成から成るスイッチ装置と、前記スイッチ装置に接続される負荷と、を有する構成(第8の構成)とされている。
なお、上記第8の構成から成る電子機器において、前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータである構成(第9の構成)にしてもよい。
また、本明細書中に開示されている車両は、上記第8または第9の構成から成る電子機器を有する構成(第10の構成)とされている。
<その他の変形例>
上記の実施形態では、車載用のハイサイドスイッチLSIを例に挙げたが、本明細書中に開示されている過電流保護回路の適用対象は、何らこれに限定されるものではなく、例えば、その他の車載用IPD(車載用電源LSIなど)はもちろん、車載用途以外の半導体集積回路装置(例えば汎用的な電源制御回路)にも広く適用することができる。
上記の実施形態では、車載用のハイサイドスイッチLSIを例に挙げたが、本明細書中に開示されている過電流保護回路の適用対象は、何らこれに限定されるものではなく、例えば、その他の車載用IPD(車載用電源LSIなど)はもちろん、車載用途以外の半導体集積回路装置(例えば汎用的な電源制御回路)にも広く適用することができる。
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本明細書中に開示されている発明は、車載用IPDなどに利用することが可能である。
1 半導体集積回路装置(スイッチ装置)
2 ECU
3 負荷
4 外部センス抵抗
10 NMOSFET(スイッチ素子)
20 出力電流監視部
21、22 NMOSFET
23 センス抵抗
30 ゲート制御部
31 ゲートドライバ
32 オシレータ
33 チャージポンプ(昇圧部)
34 クランパ
35 NMOSFET
36 抵抗
37 キャパシタ
38 ツェナダイオード(クランプ素子)
40 制御ロジック部
50 信号入力部
60 内部電源部
70 異常保護部
71 過電流保護回路
71a 過電流検出部
71b ヒカップ制御部
71c NORゲート
71d、71e NMOSFET
72 オープン保護回路
73 温度保護回路
73a 温度検出部
73b 温度差検出部
74 減電圧保護回路
80 出力電流検出部
90 信号出力部
b1~b10 NMOSFET
b11~b13 PMOSFET
b14~b16 電流源
b17 キャパシタ
b18~b20 抵抗
b21、b22 コンパレータ
b23 RSフリップフロップ
D1、D2 温度検出素子
T1~T4 外部端子
X 車両
X11~X18 電子機器
2 ECU
3 負荷
4 外部センス抵抗
10 NMOSFET(スイッチ素子)
20 出力電流監視部
21、22 NMOSFET
23 センス抵抗
30 ゲート制御部
31 ゲートドライバ
32 オシレータ
33 チャージポンプ(昇圧部)
34 クランパ
35 NMOSFET
36 抵抗
37 キャパシタ
38 ツェナダイオード(クランプ素子)
40 制御ロジック部
50 信号入力部
60 内部電源部
70 異常保護部
71 過電流保護回路
71a 過電流検出部
71b ヒカップ制御部
71c NORゲート
71d、71e NMOSFET
72 オープン保護回路
73 温度保護回路
73a 温度検出部
73b 温度差検出部
74 減電圧保護回路
80 出力電流検出部
90 信号出力部
b1~b10 NMOSFET
b11~b13 PMOSFET
b14~b16 電流源
b17 キャパシタ
b18~b20 抵抗
b21、b22 コンパレータ
b23 RSフリップフロップ
D1、D2 温度検出素子
T1~T4 外部端子
X 車両
X11~X18 電子機器
Claims (10)
- スイッチ素子に流れる出力電流が過電流状態となったときに所定のオン時間及びオフ時間を繰り返すように前記スイッチ素子をヒカップ駆動するヒカップ制御部を有し、
前記ヒカップ制御部は、温度検出信号に応じて前記オン時間及び前記オフ時間の少なくとも一方を制御する、過電流保護回路。 - 前記温度検出信号は、前記スイッチ素子の温度、及び、前記スイッチ素子と他素子との温度差の少なくとも一方を検出して生成される、請求項1に記載の過電流保護回路。
- 前記ヒカップ制御部は、前記温度及び前記温度差の少なくとも一方が所定の閾値よりも高いときに、前記オン時間の短縮及び前記オフ時間の延長の少なくとも一方を実施する、請求項2に記載の過電流保護回路。
- 前記ヒカップ制御部は、
キャパシタと、
前記キャパシタの充電電流を生成する充電電流生成部と、
前記キャパシタの放電電流を生成する放電電流生成部と、
前記キャパシタの充電電圧と第1閾値電圧を比較して第1比較信号を生成する第1コンパレータと、
前記充電電圧と第2閾値電圧を比較して第2比較信号を生成する第2コンパレータと、
前記第1比較信号及び前記第2比較信号に応じて前記スイッチ素子のヒカップ駆動信号を生成するフリップフロップと、
を含む、請求項1~請求項3のいずれか一項に記載の過電流保護回路。 - 前記ヒカップ制御部は、前記スイッチ素子の温度、及び、及び前記スイッチ素子と他素子との温度差の少なくとも一方が所定の閾値よりも高いときに、前記充電電流及び前記放電電流の少なくとも一方を変化させる、請求項4に記載の過電流保護回路。
- 前記出力電流を所定の過電流制限値以下に制限する過電流検出部をさらに有する、請求項1~請求項5のいずれか一項に記載の過電流保護回路。
- スイッチ素子と、
請求項1~請求項6のいずれか一項に記載の過電流保護回路と、
を有する、スイッチ装置。 - 請求項7に記載のスイッチ装置と、
前記スイッチ装置に接続される負荷と、
を有する、電子機器。 - 前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータである、請求項8に記載の電子機器。
- 請求項8または請求項9に記載の電子機器を有する、車両。
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