JP6712199B2 - 過電流保護回路 - Google Patents

Description

本明細書中に開示されている発明は、過電流保護回路に関する。

従来より、半導体集積回路装置の多くは、その異常保護回路の一つとして過電流保護回路を備えている。例えば、車載ＩＰＤ［intelligent power device］には、パワートランジスタに接続される負荷がショートした場合でもデバイスが破壊してしまわないように、過電流保護回路が設けられている。

なお、上記に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。

特開２０００−２０１４８４号公報

ところで、パワートランジスタに接続される負荷には、その正常動作として瞬時的に大きな出力電流を流す必要のあるもの（容量性負荷など）も存在する。そのため、従来の過電流保護回路では、その制御方式として、負荷ショート時に出力電流をオフするのではなく所定の上限値以下に制限する電流制御方式が採用されており、出力電流をオフするか否かについては、デバイスの温度異常を検出する温度保護回路（いわゆるサーマルシャットダウン回路）に委ねられていた。

なお、温度保護回路は、例えば、デバイスのジャンクション温度が異常検出値（例えば１７５℃）よりも高くなったときにパワートランジスタを強制オフする一方、同ジャンクション温度が異常解除値（例えば１５０℃）よりも低くなったときにパワートランジスタの強制オフを解除する自己復帰型とされていることが多い。

しかしながら、上記従来の異常保護手法（＝電流制御方式＋自己復帰型サーマルシャットダウン）を採用した場合、負荷ショート時には、過電流に伴う温度異常の検出と解除が繰り返される高温領域（例えば１５０℃〜１７５℃）で、デバイスが動作し続けることになる。そのため、デバイスの安全性については、さらなる向上の余地があった。

特に、近年では、車載用ＩＣに対して、ＩＳＯ２６２６２（自動車の電気／電子に関する機能安全についての国際規格）を順守することが求められており、車載ＩＰＤについても、より高い信頼性設計が重要となっている。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、瞬時電流の確保と安全性の向上を両立することのできる過電流保護回路を提供することを目的とする。

本明細書中に開示されている過電流保護回路は、トランジスタのオン時に流れる出力電流を所定の上限値以下に制限するように前記トランジスタの導通度を制御する電流制御部と、前記電流制御部が前記出力電流に制限を掛けている状態で温度保護回路が温度異常を検出したときに前記トランジスタを所定のデューティ比で強制的にオン／オフし始めるデューティ制御部と、を有する構成（第１の構成）とされている。

なお、第１の構成から成る過電流保護回路において、前記電流制御部は、前記出力電流に応じたセンス電圧と前記上限値に応じた閾値電圧とを比較して、前記トランジスタの導通度を制御するための第１過電流保護信号と、自身が前記出力電流に制限を掛けている状態であることを前記デューティ制御部に通知するための状態通知信号を生成する構成（第２の構成）にするとよい。

また、第２の構成から成る過電流保護回路において、前記デューティ制御部は、前記状態通知信号が電流制限時の論理レベルとなり、かつ、温度保護信号が異常検出時の論理レベルとなったときに、パルス生成制御信号をディセーブル時の論理レベルからイネーブル時の論理レベルに切り替えて保持するラッチ部と；前記パルス生成制御信号がイネーブル時の論理レベルとされている間、前記デューティ比のパルス信号を生成するパルス信号生成部と；前記パルス信号をレベルシフトすることにより前記トランジスタを前記デューティ比で強制的にオン／オフするための第２過電流保護信号を生成するレベルシフタと；を含む構成（第３の構成）にするとよい。

また、第３の構成から成る過電流保護回路において、前記パルス信号生成部は、前記パルス生成制御信号がディセーブル時の論理レベルにリセットされるまで、前記パルス信号を生成し続ける構成（第４の構成）にするとよい。

また、本明細書中に開示されている半導体集積回路装置は、出力電流の流れる電流経路を導通／遮断するトランジスタと、制御信号に応じて前記トランジスタの駆動信号を生成するゲート制御部と、装置の温度異常を検出する温度保護回路と、第１〜第４いずれかの構成から成る過電流保護回路と、を集積化して成る構成（第５の構成）とされている。

なお、第５の構成から成る半導体集積回路装置において、前記温度保護回路は、前記トランジスタの温度を監視して温度異常を検出する構成（第６の構成）にするとよい。

また、上記第６の構成から成る半導体集積回路装置において、前記トランジスタの温度を検出する第１温度検出素子は、前記トランジスタの形成領域内において、前記トランジスタのパッドの近傍に設けられている構成（第７の構成）にするとよい。

また、上記第７の構成から成る半導体集積回路装置において、前記温度保護回路は、前記トランジスタに隣接して形成されており、前記第１温度検出素子は、前記パッドの四角のうち、前記温度保護回路に最も近い角部の近傍に設けられている構成（第８の構成）にするとよい。

また、第５〜第８いずれかの構成から成る半導体集積回路装置において、前記温度保護回路は、前記トランジスタとその他の集積回路との温度差を監視して温度異常を検出する構成（第９の構成）にしてもよい。

また、上記第９の構成から成る半導体集積回路装置において、前記温度保護回路は、前記トランジスタに隣接して形成されており、前記その他の集積回路の温度を検出する第２温度検出素子は、前記温度保護回路の形成領域内に設けられている構成（第１０の構成）にするとよい。

また、本明細書中に開示されている電子機器は、第５〜第１０いずれかの構成から成る半導体集積回路装置と、前記半導体集積回路装置に接続される負荷と、を有する構成（第１１の構成）とされている。

なお、第１１の構成から成る電子機器において、前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータである構成（第１２の構成）にするとよい。

また、本明細書中に開示されている車両は、第１１または第１２の構成から成る電子機器を有する構成（第１３の構成）とされている。

本明細書中に開示されている発明によれば、瞬時電流の確保と安全性の向上を両立することのできる過電流保護回路を提供することが可能となる。

半導体集積回路装置の第１実施形態を示すブロック図 ゲート制御部の一構成例を示すブロック図 温度保護回路の一構成例を示す回路図 温度保護信号の生成動作を説明するための図 過電流保護回路の一構成例を示すブロック図 電流制御部の一構成例を示す回路図 電流制御部の一変形例を示す回路図 デューティ制御部の一構成例を示す回路図 パルス信号生成部の一構成例を示す回路図 過電流保護動作の一例を示すタイミングチャート 過電流保護動作の一例を示すフローチャート 温度保護回路の一変形例を示すブロック図 半導体集積回路装置の第２実施形態を示すブロック図 マルチプレクサの導入例を示すブロック図 半導体集積回路装置のレイアウト図 車両の一構成例を示す外観図

＜半導体集積回路装置（第１実施形態）＞
図１は、半導体集積回路装置の第１実施形態を示すブロック図である。本実施形態の半導体集積回路装置１は、ＥＣＵ［electronic control unit］２からの指示に応じて電源電圧ＶＢＢの印加端と負荷３との間を導通／遮断する車載用ハイサイドスイッチＩＣ（＝車載ＩＰＤの一種）である。

なお、半導体集積回路装置１は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１〜Ｔ４を備えている。外部端子Ｔ１は、不図示のバッテリから電源電圧ＶＢＢ（例えば１２Ｖ）の供給を受け付けるための電源端子（ＶＢＢピン）である。外部端子Ｔ２は、負荷３（バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータなど）を外部接続するための負荷接続端子（ＯＵＴピン）である。外部端子Ｔ３は、ＥＣＵ２から外部制御信号Ｓｉの外部入力を受け付けるための信号入力端子（ＩＮピン）である。外部端子Ｔ４は、ＥＣＵ２にステータス信号Ｓｏを外部出力するための信号出力端子（ＳＥＮＳＥピン）である。なお、外部端子Ｔ４と接地端との間には、外部センス抵抗４が外付けされている。

また、半導体集積回路装置１は、ＮＭＯＳＦＥＴ１０と、出力電流監視部２０と、ゲート制御部３０と、制御ロジック部４０と、信号入力部５０と、内部電源部６０と、異常保護部７０と、出力電流検出部８０と、信号出力部９０と、を集積化して成る。

ＮＭＯＳＦＥＴ１０は、ドレインが外部端子Ｔ１に接続されてソースが外部端子Ｔ２に接続された高耐圧（例えば４２Ｖ耐圧）のパワートランジスタである。このように接続されたＮＭＯＳＦＥＴ１０は、電源電圧ＶＢＢの印加端から負荷３を介して接地端に至る電流経路を導通／遮断するためのスイッチ素子（ハイサイドスイッチ）として機能する。ＮＭＯＳＦＥＴ１０は、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート駆動信号Ｇ１がローレベルであるときにオフする。

なお、ＮＭＯＳＦＥＴ１０は、オン抵抗値が数十ｍΩとなるように設計すればよい。ただし、ＮＭＯＳＦＥＴ１０のオン抵抗値が低いほど、外部端子Ｔ２の地絡時（＝接地端ないしはこれに準ずる低電位端への短絡時）に過電流が流れやすくなり、異常発熱を生じやすくなる。従って、ＮＭＯＳＦＥＴ１０のオン抵抗値を下げるほど、後述する過電流保護回路７１や温度保護回路７３の重要性が高くなる。

出力電流監視部２０は、ＮＭＯＳＦＥＴ２１及び２１’とセンス抵抗２２を含み、ＮＭＯＳＦＥＴ１０に流れる出力電流Ｉｏに応じたセンス電圧Ｖｓを生成する。

ＮＭＯＳＦＥＴ２１及び２１’は、いずれもＮＭＯＳＦＥＴ１０に対して並列接続されたミラートランジスタであり、出力電流Ｉｏに応じたセンス電流Ｉｓ及びＩｓ’を生成する。ＮＭＯＳＦＥＴ１０とＮＭＯＳＦＥＴ２１及び２１’とのサイズ比は、ｍ：１（ただしｍ＞１）である。従って、センス電流Ｉｓ及びＩｓ’は、出力電流Ｉｏを１／ｍに減じた大きさとなる。なお、ＮＭＯＳＦＥＴ２１及び２１’は、ＮＭＯＳＦＥＴ１０と同様、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート電圧Ｇ２がローレベルであるときにオフする。

センス抵抗２２（抵抗値：Ｒｓ）は、ＮＭＯＳＦＥＴ２１のソースと外部端子Ｔ２との間に接続されており、センス電流Ｉｓに応じたセンス電圧Ｖｓ（＝Ｉｓ×Ｒｓ＋Ｖｏ、ただし、Ｖｏは外部端子Ｔ２に現れる出力電圧）を生成する電流／電圧変換素子である。

ゲート制御部３０は、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成してＮＭＯＳＦＥＴ１０及び２１それぞれのゲートに出力することにより、ＮＭＯＳＦＥＴ１０及び２１のオン／オフ制御を行う。

制御ロジック部４０は、内部電源電圧Ｖｒｅｇの供給を受けてゲート制御信号Ｓ１を生成する。例えば、外部制御信号Ｓｉがハイレベル（＝ＮＭＯＳＦＥＴ１０をオンさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されるので、制御ロジック部４０が動作状態となり、ゲート制御信号Ｓ１がハイレベル（＝Ｖｒｅｇ）となる。一方、外部制御信号Ｓｉがローレベル（＝ＮＭＯＳＦＥＴ１０をオフさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されないので、制御ロジック部４０が非動作状態となり、ゲート制御信号Ｓ１がローレベル（＝ＧＮＤ）となる。また、制御ロジック部４０は、各種の異常保護信号（過電流保護信号Ｓ７１、オープン保護信号Ｓ７２、温度保護信号Ｓ７３、及び、減電圧保護信号Ｓ７４）を監視している。なお、制御ロジック部４０は、上記した異常保護信号のうち、過電流保護信号Ｓ７１、オープン保護信号Ｓ７２、及び、温度保護信号Ｓ７３の監視結果に応じて出力切替信号Ｓ２を生成する機能も備えている。

信号入力部５０は、外部端子Ｔ３から外部制御信号Ｓｉの入力を受け付けて内部電源部６０に伝達するシュミットトリガである。なお、外部制御信号Ｓｉは、例えば、ＮＭＯＳＦＥＴ１０をオンさせるときにハイレベルとなり、ＮＭＯＳＦＥＴ１０をオフさせるときにローレベルとなる。

内部電源部６０は、電源電圧ＶＢＢから所定の内部電源電圧Ｖｒｅｇを生成して半導体集積回路装置１の各部に供給する。なお、内部電源部６０の動作可否は、外部制御信号Ｓｉに応じて制御される。より具体的に述べると、内部電源部６０は、外部制御信号Ｓｉがハイレベルであるときに動作状態となり、外部制御信号Ｓｉがローレベルであるときに非動作状態となる。

異常保護部７０は、半導体集積回路装置１の各種異常を検出する回路ブロックであり、過電流保護回路７１と、オープン保護回路７２と、温度保護回路７３と、減電圧保護回路７４と、を含む。

過電流保護回路７１は、センス電圧Ｖｓの監視結果（＝出力電流Ｉｏの過電流異常が生じているか否か）に応じた過電流保護信号Ｓ７１を生成する。なお、過電流保護信号Ｓ７１は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

オープン保護回路７２は、出力電圧Ｖｏの監視結果（＝負荷３のオープン異常が生じているか否か）に応じたオープン保護信号Ｓ７２を生成する。なお、オープン保護信号Ｓ７２は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

温度保護回路７３は、半導体集積回路装置１（特に、ＮＭＯＳＦＥＴ１０の内部または近傍）の温度異常を検出する温度検出素子（不図示）を含み、その検出結果（＝温度異常が生じているか否か）に応じた温度保護信号Ｓ７３を生成する。なお、温度保護信号Ｓ７３は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

減電圧保護回路７４は、電源電圧ＶＢＢないしは内部電源電圧Ｖｒｅｇの監視結果（＝減電圧異常が生じているか否か）に応じた減電圧保護信号Ｓ７４を生成する。なお、減電圧保護信号Ｓ７４は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

出力電流検出部８０は、不図示のバイアス手段を用いてＮＭＯＳＦＥＴ２１’のソース電圧と出力電圧Ｖｏとを一致させることにより、出力電流Ｉｏに応じたセンス電流Ｉｓ’（＝Ｉｏ／ｍ）を生成して信号出力部９０に出力する。

信号出力部９０は、出力選択信号Ｓ２に基づいて、センス電流Ｉｓ’（＝出力電流Ｉｏの検出結果に相当）と固定電圧Ｖ９０（＝異常フラグに相当、本図では明示せず）の一方を外部端子Ｔ４に選択出力する。センス電流Ｉｓ’が選択出力された場合には、ステータス信号Ｓｏとして、センス電流Ｉｓ’を外部センス抵抗４（抵抗値：Ｒ４）で電流／電圧変換した出力検出電圧Ｖ８０（＝Ｉｓ’×Ｒ４）がＥＣＵ２に伝達される。なお、出力検出電圧Ｖ８０は、出力電流Ｉｏが大きいほど高くなり、出力電流Ｉｏが小さいほど低くなる。一方、固定電圧Ｖ９０が選択出力された場合には、ステータス信号Ｓｏとして、固定電圧Ｖ９０がＥＣＵ２に伝達される。なお、固定電圧Ｖ９０は、出力検出電圧Ｖ８０の上限値よりも高い電圧値に設定しておくとよい。

このような信号出力部９０によれば、単一のステータス信号Ｓｏを用いて出力電流Ｉｏの検出結果と異常フラグの双方をＥＣＵ２に伝達することができるので、外部端子数の削減に貢献することが可能となる。なお、ステータス信号Ｓｏから出力電流Ｉｏの電流値を読み取る場合には、ステータス信号ＳｏをＡ／Ｄ［analog-to-digital］変換してやればよい。一方、ステータス信号Ｓｏから異常フラグを読み取る場合には、固定電圧Ｖ９０よりもやや低い閾値を用いてステータス信号Ｓｏの論理レベルを判定してやればよい。

＜ゲート制御部＞
図２は、ゲート制御部３０とその周辺部の一構成例を示すブロック図である。本構成例のゲート制御部３０は、ゲートドライバ３１と、オシレータ３２と、チャージポンプ３３と、クランパ３４と、ＮＭＯＳＦＥＴ３５及び３６と、抵抗３７（抵抗値：Ｒ３７）と、キャパシタ３８（容量値：Ｃ３８）と、を含む。

ゲートドライバ３１は、チャージポンプ３３の出力端（＝昇圧電圧ＶＧの印加端）と外部端子Ｔ２（＝出力電圧Ｖｏの印加端）との間に接続されており、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成する。なお、ゲート駆動信号Ｇ１は、基本的に、ゲート制御信号Ｓ１がハイレベルであるときにハイレベル（＝ＶＧ）となり、ゲート制御信号Ｓ１がローレベルであるときにローレベル（＝Ｖｏ）となる。

オシレータ３２は、所定周波数のクロック信号ＣＬＫを生成してチャージポンプ３３に出力する。なお、オシレータ３２の動作可否は、制御ロジック部４０からのイネーブル信号Ｓａに応じて制御される。

チャージポンプ３３は、クロック信号ＣＬＫを用いてフライングキャパシタ（不図示）を駆動することにより、電源電圧ＶＢＢよりも高い昇圧電圧ＶＧを生成する。なお、チャージポンプ３３の動作可否は、制御ロジック部４０からのイネーブル信号Ｓｂに応じて制御される。

クランパ３４は、外部端子Ｔ１（＝電源電圧ＶＢＢの印加端）とＮＭＯＳＦＥＴ１０のゲートとの間に接続されている。外部端子Ｔ２に誘導性の負荷３が接続されるアプリケーションでは、ＮＭＯＳＦＥＴ１０をオンからオフへ切り替える際、負荷３の逆起電力により、出力電圧Ｖｏが負電圧（＜ＧＮＤ）となる。そのため、エネルギー吸収用にクランパ３４（いわゆるアクティブクランプ回路）が設けられている。

ＮＭＯＳＦＥＴ３５のドレインは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ＮＭＯＳＦＥＴ３５のソースは、外部端子Ｔ２に接続されている。なお、ＮＭＯＳＦＥＴ３５のゲートには、過電流保護回路７１から第１過電流保護信号Ｓ７１ａ（＝先出の過電流保護信号Ｓ７１に相当）が印加されている。また、ＮＭＯＳＦＥＴ３５のドレイン・ゲート間には、抵抗３７とキャパシタ３８が直列に接続されている。

ＮＭＯＳＦＥＴ３６のドレインは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ＮＭＯＳＦＥＴ３６のソースは、外部端子Ｔ２に接続されている。ＮＭＯＳＦＥＴ３６のゲートには、過電流保護回路７１から第２過電流保護信号Ｓ７１ｂが印加されている。ただし、ＮＭＯＳＦＥＴ３６のドレイン・ゲート間には、ＮＭＯＳＦＥＴ３５と違い、抵抗もキャパシタも接続されていない。

本構成例のゲート制御部３０において、ＮＭＯＳＦＥＴ３５は、第１過電流保護信号Ｓ７１ａがローレベル（＝異常未検出時の論理レベル）であるときにオフし、第１過電流保護信号Ｓ７１ａがハイレベル（＝異常検出時の論理レベル）であるときにオンする。従って、第１過電流保護信号Ｓ７１ａがハイレベルに立ち上げられると、ゲート駆動信号Ｇ１が定常時のハイレベル（＝ＶＧ）から所定の時定数τ（＝Ｒ３７×Ｃ３８）で引き下げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に低下していくので、出力電流Ｉｏに制限が掛けられる。一方、第１過電流保護信号Ｓ７１ａがローレベルに立ち下げられると、ゲート駆動信号Ｇ１が所定の時定数τで引き上げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に上昇していくので、出力電流Ｉｏの制限が解除される。

また、ＮＭＯＳＦＥＴ３６は、第２過電流保護信号Ｓ７１ｂがローレベル（＝強制オフ解除時の論理レベル）であるときにオフして、第２過電流保護信号Ｓ７１ｂがハイレベル（＝強制オフ時の論理レベル）であるときにオンする。従って、第２過電流保護信号Ｓ７１ｂがハイレベルに立ち上げられると、ＮＭＯＳＦＥＴ１０のゲート・ソース間がショートされるので、ＮＭＯＳＦＥＴ１０が強制的にオフとなり、出力電流Ｉｏが遅滞なく遮断される。一方、第２過電流保護信号Ｓ７１ｂがローレベルに立ち下げられると、ＮＭＯＳＦＥＴ１０のゲート・ソース間が切り離されるので、ＮＭＯＳＦＥＴ１０の強制オフが解除される。

ここで、本構成例の過電流保護回路７１は、その制御方式として、第１過電流保護信号Ｓ７１ａを用いてＮＭＯＳＦＥＴ１０の導通度を制御する電流制御方式と、第２過電流保護信号Ｓ７１ｂを用いてＮＭＯＳＦＥＴ１０を強制的にオン／オフさせるデューティ制御方式の２種類を備えており、温度保護回路７３から入力される温度保護信号Ｓ７３に応じて、電流制御方式からデューティ制御方式への切り替えを行う構成とされている。

そこで、以下では、温度保護回路７３と過電流保護回路７１それぞれの構成及び動作について、順次詳細に説明する。

＜温度保護回路＞
図３は、温度保護回路７３の一構成例を示す回路図である。本構成例の温度保護回路７３は、ＮＭＯＳＦＥＴ１０の内部または近傍におけるジャンクション温度Ｔｊを監視して温度異常を検出するための回路ブロックであり、電流源１０１及び１０２と、抵抗１０３と、ダイオード列１０４と、コンパレータ１０５と、を含む。

電流源１０１及び１０２それぞれの第１端と、コンパレータ１０５の電源電位端は、いずれも内部電源電圧Ｖｒｅｇの印加端に接続されている。電流源１０１の第２端と抵抗１０３の第１端は、いずれもコンパレータ１０５の非反転入力端（＋）に接続されている。電流源１０２の第２端とダイオード列１０４のアノード端は、いずれもコンパレータ１０５の反転入力端（−）に接続されている。抵抗１０３の第２端、ダイオード列１０４のカソード端、及び、コンパレータ１０５の基準電位端は、いずれも接地端ＧＮＤに接続されている。コンパレータ１０５の出力端は、温度保護信号Ｓ７３の出力端に相当する。

電流源１０１及び１０２は、いずれも、外部制御信号Ｓｉがハイレベルであるときに所定の基準電流Ｉｒｅｆを生成する。

また、ダイオード列１０４は、ＮＭＯＳＦＥＴ１０の内部または近傍におけるジャンクション温度Ｔｊを検出できる位置に設けておくとよい。また、本図の例では、ダイオード列１０４を形成するダイオードの直列段数が４段とされているが、これはあくまで例示であり、ダイオードの直列段数は任意である。

コンパレータ１０５は、非反転入力端（＋）に入力されるノード電圧Ｖ１（＝温度特性がゼロまたはほぼゼロの定電圧）と、反転入力端（−）に入力されるノード電圧Ｖ２（＝負の温度特性を持つダイオード列１０４のアノード電圧）とを比較することにより、温度保護信号Ｓ７３を生成する。なお、温度保護信号Ｓ７３は、ノード電圧Ｖ１がノード電圧Ｖ２よりも高いときにハイレベル（＝温度異常検出時の論理レベル、Ｖｒｅｇ）となり、ノード電圧Ｖ１がノード電圧Ｖ２よりも低いときにローレベル（＝温度異常未検出時の論理レベル、ＧＮＤ）となる。

また、コンパレータ１０５には、ヒステリシス特性を持たせるとよい。例えば、温度保護信号Ｓ７３がローレベルであるときには、ノード電圧Ｖ１とノード電圧Ｖ２とを比較する状態となり、温度保護信号Ｓ７３がハイレベルであるときには、ノード電圧Ｖ１にヒステリシス電圧Ｖｈｙｓを加えた加算電圧（Ｖ１＋Ｖｈｙｓ）とノード電圧Ｖ２とを比較する状態となるように、コンパレータ１０５の入力段を制御すればよい。

図４は、温度保護信号Ｓ７３の生成動作を説明するための図であり、上から順に、ノード電圧Ｖ１及びＶ２と温度保護信号Ｓ７３が描写されている。また、本図の横軸には、ジャンクション温度Ｔｊが示されている。

温度保護信号Ｓ７３がローレベルであるときには、コンパレータ１０５がノード電圧Ｖ１とノード電圧Ｖ２とを比較する状態となる。このような状態において、ジャンクション温度Ｔｊが上側閾値温度ＴｔｈＨ（例えば１７５℃）よりも高くなり、ノード電圧Ｖ２がノード電圧Ｖ１を下回ると、温度保護信号Ｓ７３がハイレベルに立ち上がる。

一方、温度保護信号Ｓ７３がハイレベルであるときには、コンパレータ１０５がノード電圧Ｖ１にヒステリシス電圧Ｖｈｙｓを加えた加算電圧（Ｖ１＋Ｖｈｙｓ）とノード電圧Ｖ２とを比較する状態となる。このような状態において、ジャンクション温度Ｔｊが下側閾値温度ＴｔｈＬ（例えば１５０℃）よりも低くなり、ノード電圧Ｖ２が加算電圧（Ｖ１＋Ｖｈｙｓ）を上回ると、温度保護信号Ｓ７３がローレベルに立ち下がる。

＜過電流保護回路＞
図５は、過電流保護回路７１の一構成例を示すブロック図である。本構成例の過電流保護回路７１は、電流制御部１１０とデューティ制御部１２０を含む。

電流制御部１１０は、センス電圧Ｖｓ（＝出力電流Ｉｏに相当）と所定の閾値電圧Ｖｔｈ（＝出力電流Ｉｏの上限値に相当、本図では不図示）とを比較することにより、ＮＭＯＳＦＥＴ１０の導通度を制御するための第１過電流保護信号Ｓ７１ａを生成する。また、電流制御部１１０は、上記の比較結果に基づき、自身が出力電流Ｉｏに制限を掛けている状態（Ｓ７１ａ＝Ｈ）であることをデューティ制御部１２０に通知するための状態通知信号Ｓ１１０を生成する機能も備えている。

デューティ制御部１２０は、状態報知信号Ｓ１１０と温度保護信号Ｓ７３の入力を受けて第２過電流保護信号Ｓ７１ｂを生成する。より具体的に述べると、デューティ制御部１２０は、電流制御部１１０が出力電流Ｉｏに制限を掛けている状態（Ｓ１１０＝Ｈ）で、温度保護回路７３が温度異常を検出（Ｓ７３＝Ｈ）したときに、第２過電流保護信号Ｓ７１ｂのパルス生成を開始し、ＮＭＯＳＦＥＴ１０を所定のデューティ比Ｄｏｎで強制的にオン／オフし始める。

以下では、それぞれの機能部について、その回路構成と動作を詳述する。

＜電流制御部＞
図６は、電流制御部１１０の一構成例を示す回路図である。本構成例の電流制御部１１０は、電流源１１１と、抵抗１１２（抵抗値：Ｒｒｅｆ）と、コンパレータ１１３と、ＮＭＯＳＦＥＴ１１４と、ＰＭＯＳＦＥＴ１１５及び１１６と、デプレッション型のＮＭＯＳＦＥＴ１１７と、ツェナダイオード１１８と、を含む。

電流源１１１の第１端とコンパレータ１１３の電源電位端は、いずれも昇圧電圧ＶＧの印加端に接続されている。電流源１１１の第２端と抵抗１１２の第１端は、いずれもコンパレータ１１３の反転入力端（−）に接続されている。コンパレータ１１３の非反転入力端（＋）には、センス電圧Ｖｓが入力されている。抵抗１１２の第２端とコンパレータ１１３の基準電位端は、いずれも出力電圧Ｖｏの印加端に接続されている。コンパレータ１１３の出力端は、第１過電流保護信号Ｓ７１ａの出力端に相当する。

ＮＭＯＳＦＥＴ１１４のゲートは、コンパレータ１１３の出力端に接続されている。ＮＭＯＳＦＥＴ１１４のソースは、出力電圧Ｖｏの印加端に接続されている。ＮＭＯＳＦＥＴ１１４のドレインは、ＰＭＯＳＦＥＴ１１５のドレインに接続されている。ＰＭＯＳＦＥＴ１１５及び１１６それぞれのソースは、いずれも昇圧電圧ＶＧの印加端に接続されている。ＰＭＯＳＦＥＴ１１５及び１１６それぞれのゲートは、いずれもＰＭＯＳＦＥＴ１１５のドレインに接続されている。ＰＭＯＳＦＥＴ１１６のドレインは、ＮＭＯＳＦＥＴ１１７のドレインとツェナダイオード１１８のカソードに接続されている。ＮＭＯＳＦＥＴ１１７のゲート及びソースとツェナダイオード１１８のアノードは、いずれも接地端ＧＮＤに接続されている。なお、ＰＭＯＳＦＥＴ１１６のドレインは、状態通知信号Ｓ１１０の出力端に相当する。

電流源１１１は、所定の基準電流Ｉｒｅｆを生成して抵抗１１２に供給する。従って、コンパレータ１１３の反転入力端（−）には、所定の閾値電圧Ｖｔｈ（＝Ｉｒｅｆ×Ｒｒｅｆ）が入力される。なお、閾値電圧Ｖｔｈの電圧値は、出力電流Ｉｏの上限値に応じて定めればよい。

コンパレータ１１３は、非反転入力端（＋）に入力されるセンス電圧Ｖｓと反転入力端（−）に入力される閾値電圧Ｖｔｈを比較して第１過電流保護信号Ｓ７１ａを生成する。なお、第１過電流保護信号Ｓ７１ａは、センス電圧Ｖｓが閾値電圧Ｖｔｈよりも低いときにローレベル（＝異常未検出時の論理レベル）となり、センス電圧Ｖｓが閾値電圧Ｖｔｈよりも高いときにハイレベル（＝異常検出時の論理レベル）となる。

ＮＭＯＳＦＥＴ１１４は、第１過電流保護信号Ｓ７１ａがローレベルであるときにオフとなり、第１過電流保護信号Ｓ７１ａがハイレベルであるときにオンとなる。ＰＭＯＳＦＥＴ１１５及び１１６は、カレントミラーを形成しており、ＰＭＯＳＦＥＴ１１５のドレイン電流Ｉｄ１をミラーして、ＰＭＯＳＦＥＴ１１６のドレイン電流Ｉｄ２を生成する。デプレッション型のＮＭＯＳＦＥＴ１１７は、そのゲート・ソース間が接続されているので、定電流源として機能する。ツェナダイオード１１８は、状態通知信号Ｓ１１０の上限値を制限するクランプ素子として機能する。

本構成例の電流制御部１１０において、第１過電流保護信号Ｓ７１ａがローレベルであるときには、ＮＭＯＳＦＥＴ１１４がオフするので、ＰＭＯＳＦＥＴ１１５のドレインから出力電圧Ｖｏの印加端に至る電流経路が遮断される。従って、ドレイン電流Ｉｄ１及びＩｄ２が流れることはなく、状態通知信号Ｓ１１０がローレベル（＝出力電流Ｉｏの制限を解除しているときの論理レベル）となる。

一方、第１過電流保護信号Ｓ７１ａがハイレベルであるときには、ＮＭＯＳＦＥＴ１１４がオンするので、上記の電流経路が導通された状態となる。従って、ドレイン電流Ｉｄ１及びＩｄ２が流れるので、状態通知信号Ｓ１１０がハイレベル（＝出力電流Ｉｏに制限を掛けているときの論理レベル）となる。

図７は、電流制御部１１０の一変形例を示す回路図である。本変形例の電流制御部１１０は、図６の回路構成をベースとしつつ、コンパレータ１１３に代わる回路要素として、ＮＭＯＳＦＥＴ１１３ａ及び１１３ｂと、電流源１１３ｃを含む。

電流源１１１及び１１３ｃそれぞれの第１端は、いずれも、昇圧電圧ＶＧの印加端に接続されている。電流源１１１の第２端は、ＮＭＯＳＦＥＴ１１３ａのドレインに接続されている。電流源１１３ｃの第２端は、ＮＭＯＳＦＥＴ１１３ｂのドレインに接続されている。ＮＭＯＳＦＥＴ１１３ａのソースは、抵抗１１２の第１端に接続されている。抵抗１１２の第２端は、出力電圧Ｖｏの印加端に接続されている。ＮＭＯＳＦＥＴ１１３ａ及びＮＭＯＳＦＥＴ１１３ｂそれぞれのゲートは、いずれもＮＭＯＳＦＥＴ１１３ａのドレインに接続されている。ＮＭＯＳＦＥＴ１１３ｂのソースには、センス電圧Ｖｓが印加されている。なお、ＮＭＯＳＦＥＴ１１３ｂのドレインは、第１過電流保護信号Ｓ７１ａの出力端に相当する。

このように、電流制御部１１０では、図６のコンパレータ１１３に代わる回路要素として、カレントミラーを利用した比較回路を採用することも可能である。

＜デューティ制御部＞
図８は、デューティ制御部１２０の一構成例を示す回路図である。本構成例のデューティ制御部１２０は、論理積演算器１２１と、ＲＳフリップフロップ１２２と、パルス信号生成部１２３と、レベルシフタ１２４と、を含む。

論理積演算器１２１は、状態通知信号Ｓ１１０と温度保護信号Ｓ７３との論理積演算を行うことにより論理積信号Ｓ１２１を生成する。なお、論理積信号Ｓ１２１は、状態通知信号Ｓ１１０と温度保護信号Ｓ７３の双方がハイレベルであるときにハイレベルとなり、状態通知信号Ｓ１１０と温度保護信号Ｓ７３の少なくとも一方がローレベルであるときにローレベルとなる。すなわち、論理積信号Ｓ１２１は、状態通知信号Ｓ１１０がハイレベル（＝電流制限時の論理レベル）となり、かつ、温度保護信号Ｓ７３がハイレベル（＝異常検出時の論理レベル）となったときに限りハイレベルとなる。

ＲＳフリップフロップ１２２は、セット端（Ｓ）に入力される論理積信号Ｓ１２１と、リセット端（Ｒ）に入力される外部制御信号Ｓｉに応じて、出力端（Ｑ）から出力されるパルス生成制御信号Ｓ１２２の論理レベルを切り替えるラッチ部である。

例えば、ＲＳフリップフロップ１２２は、論理積信号Ｓ１２１がハイレベルに立ち上がるときにパルス生成制御信号Ｓ１２２をハイレベル（＝イネーブル時の論理レベル）にセットし、外部制御信号Ｓｉがローレベルに立ち下がるときにパルス生成制御信号Ｓ１２２をローレベル（＝ディセーブル時の論理レベル）にリセットする。

パルス信号生成部１２３は、パルス生成制御信号Ｓ１２２のハイレベル期間に亘って、デューティ比Ｄｏｎのパルス信号Ｓ１２３を生成する。

レベルシフタ１２４は、パルス信号Ｓ１２３をレベルシフトすることにより、ＮＭＯＳＦＥＴをデューティ比Ｄｏｎで強制的にオン／オフするための第２過電流保護信号Ｓ７１ｂを生成する。

＜パルス信号生成部＞
図９は、パルス信号生成部１２３の一構成例を示す回路図である。本構成例のパルス信号生成部１２３は、ＮＭＯＳＦＥＴＮ１〜Ｎ３と、ＰＭＯＳＦＥＴＰ１〜Ｐ３と、電流源ＣＳ１及びＣＳ２と、キャパシタＣ１と、抵抗Ｒ１〜Ｒ３と、コンパレータＣＭＰ１及びＣＭＰ２と、ＲＳフリップフロップＦＦ１と、論理積演算器ＡＮＤ１と、を含む。

ＰＭＯＳＦＥＴＰ１〜Ｐ３それぞれのソースは、いずれも内部電源電圧Ｖｒｅｇの印加端に接続されている。ＰＭＯＳＦＥＴＰ１及びＰ２それぞれのドレインは、いずれも電流源ＣＳ１の第１端に接続されている。電流源ＣＳ１の第２端は、接地端ＧＮＤに接続されている。ＰＭＯＳＦＥＴＰ２及びＰ３それぞれのゲートは、いずれもＰＭＯＳＦＥＴＰ２のドレインに接続されている。

ＮＭＯＳＦＥＴＮ１〜Ｎ３それぞれのソースは、いずれも接地端ＧＮＤに接続されている。電流源ＣＳ２の第１端は、内部電源電圧Ｖｒｅｇの印加端に接続されている。電流源ＣＳ２の第２端は、ＮＭＯＳＦＥＴＮ１及びＮ２それぞれのドレインに接続されている。ＮＭＯＳＦＥＴＮ２及びＮ３それぞれのゲートは、いずれもＮＭＯＳＦＥＴＮ２のドレインに接続されている。

なお、ＰＭＯＳＦＥＴＰ３のドレイン及びＮＭＯＳＦＥＴＮ３のドレインは、いずれもキャパシタＣ１の第１端に接続されている。キャパシタＣ１の第２端は、接地端に接続されている。

また、ＰＭＯＳＦＥＴＰ１及びＮＭＯＳＦＥＴＮ１それぞれのゲートは、いずれもパルス信号Ｓ１２３の出力端に接続されている。従って、パルス信号Ｓ１２３がハイレベルであるときには、ＰＭＯＳＦＥＴＰ１がオフしてＮＭＯＳＦＥＴＮ１がオンする。逆に、パルス信号Ｓ１２３がローレベルであるときには、ＰＭＯＳＦＥＴＰ１がオンしてＮＭＯＳＦＥＴＮ１がオフする。

ＰＭＯＳＦＥＴＰ１がオフしてＮＭＯＳＦＥＴＮ１がオンしているときには、ＰＭＯＳＦＥＴＰ２及びＰ３から成る上側カレントミラーが有効となり、ＮＭＯＳＦＥＴＮ２及びＮ３から成る下側カレントミラーが無効となる。従って、キャパシタＣ１は、電流源ＣＳ１で生成される充電電流Ｉｃ（より正確には、充電電流ＩｃをミラーしたＰＭＯＳＦＥＴＰ３のドレイン電流）により充電される。

一方、ＰＭＯＳＦＥＴＰ１がオンしてＮＭＯＳＦＥＴＮ１がオフしているときには、上側カレントミラーが無効となり、下側カレントミラーが有効となる。従って、キャパシタＣ１は、電流源ＣＳ２で生成される放電電流Ｉｄ（より正確には、放電電流ＩｄをミラーしたＮＭＯＳＦＥＴＮ３のドレイン電流）により放電される。

抵抗Ｒ１〜Ｒ３は、内部電源電圧Ｖｒｅｇの印加端と接地端ＧＮＤとの間に直列接続されている。なお、抵抗Ｒ１及びＲ２相互間の接続ノードは、上側閾値電圧ＶＨ（＝Ｖｒｅｇ×（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３））の出力端に相当し、抵抗Ｒ２及びＲ３相互間の接続ノードは、下側閾値電圧ＶＬ（＝Ｖｒｅｇ×Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３））の出力端に相当する。このように、抵抗Ｒ１〜Ｒ３は、内部電源電圧Ｖｒｅｇを分圧して上側閾値電圧ＶＨと下側閾値電圧ＶＬ（＜ＶＨ）を生成する分圧回路として機能する。

コンパレータＣＭＰ１及びＣＭＰ２それぞれの電源電位端は、いずれも内部電源電圧Ｖｒｅｇの印加端に接続されている。コンパレータＣＭＰ１及びＣＭＰ２それぞれの基準電位端は、いずれも接地端ＧＮＤに接続されている。コンパレータＣＭＰ１及びＣＭＰ２それぞれの非反転入力端（＋）は、いずれもキャパシタＣ１の第１端（＝充電電圧Ｖｐの出力端）に接続されている。コンパレータＣＭＰ１の反転入力端（−）は、抵抗Ｒ１及びＲ２相互間の接続ノード（＝上側閾値電圧ＶＨの出力端に相当）に接続されている。コンパレータＣＭＰ２の反転入力端（−）は、抵抗Ｒ２及びＲ３相互間の接続ノード（＝下側閾値電圧ＶＬの出力端に相当）に接続されている。

コンパレータＣＭＰ１は、充電電圧Ｖｐと上側閾値電圧ＶＨとを比較することにより、上側比較信号ＳＨを生成する。なお、上側比較信号ＳＨは、充電電圧Ｖｐが上側閾値電圧ＶＨよりも高いときにハイレベル（＝Ｖｒｅｇ）となり、逆に、充電電圧Ｖｐが上側閾値電圧ＶＨよりも低いときにローレベル（＝ＧＮＤ）となる。

コンパレータＣＭＰ２は、充電電圧Ｖｐと下側閾値電圧ＶＬとを比較することにより、下側比較信号ＳＬを生成する。なお、下側比較信号ＳＬは、充電電圧Ｖｐが下側閾値電圧ＶＬよりも高いときにハイレベル（＝Ｖｒｅｇ）となり、逆に、充電電圧Ｖｐが下側閾値電圧ＶＬよりも低いときにローレベル（＝ＧＮＤ）となる。

ＲＳフリップフロップＦＦ１は、セット端（Ｓ）に入力される上側比較信号ＳＨと、リセット端（Ｒ）に入力される下側比較信号ＳＬに応じて、反転出力端（ＱＢ）から出力されるラッチ出力信号ＳＯの論理レベルを切り替えるラッチ部である。

例えば、ＲＳフリップフロップＦＦ１は、上側比較信号ＳＨがハイレベルに立ち上がるときにラッチ出力信号ＳＯをローレベル（＝強制オフ解除時の論理レベル）にセットし、下側比較信号ＳＬがローレベルに立ち下がるときにラッチ出力信号ＳＯをハイレベル（＝強制オフ時の論理レベル）にリセットする。この場合、ラッチ出力信号ＳＯは、充電電圧Ｖｐが上側閾値電圧ＶＨまで上昇したときにローレベルとなり、充電電圧Ｖｐが下側閾値電圧ＶＬまで低下したときにハイレベルとなる矩形波信号となる。

論理積演算器ＡＮＤ１は、パルス生成制御信号Ｓ１２２とラッチ出力信号ＳＯとの論理積演算を行うことによりパルス信号Ｓ１２３を生成する。なお、パルス信号Ｓ１２３は、パルス生成制御信号Ｓ１２２とラッチ出力信号ＳＯの双方がハイレベルであるときにハイレベルとなり、パルス生成制御信号Ｓ１２２とラッチ出力信号ＳＯの少なくとも一方がローレベルであるときにローレベルとなる。つまり、パルス生成制御信号Ｓ１２２がハイレベル（＝イネーブル時の論理レベル）であるときには、ラッチ出力信号ＳＯがパルス信号Ｓ１２３としてスルー出力される。一方、パルス生成制御信号Ｓ１２２がローレベル（＝ディセーブル時の論理レベル）であるときには、ラッチ出力信号ＳＯの論理レベルに依ることなく、パルス信号Ｓ１２３がローレベルに固定される。

＜過電流保護動作＞
図１０は、過電流保護動作の一例を示すタイミングチャートであり、上から順番に、外部制御信号Ｓｉ、センス電圧Ｖｓ、状態通知信号Ｓ１１０、ジャンクション温度Ｔｊ、温度保護信号Ｓ７３、パルス生成制御信号Ｓ１２２、充電電圧Ｖｐ、上側比較信号ＳＨ、下側比較信号ＳＬ、ラッチ出力信号ＳＯ、パルス信号Ｓ１２３が描写されている。

時刻ｔ１において、外部制御信号Ｓｉがハイレベルに立ち上げられると、基準電流Ｉｒｅｆ（本図では不図示）の生成動作が遅滞なく開始されて、半導体集積回路装置１がスタンバイ状態となる。ただし、時刻ｔ１では、半導体集積回路装置１のシャットダウンが解除されておらず、ＮＭＯＳＦＥＴ１０がオフされたままなので、ＮＭＯＳＦＥＴ１０には出力電流Ｉｏが流れない。従って、センス電圧Ｖｓは０Ｖに維持されたままである。

時刻ｔ２において、時刻ｔ１から所定の起動遅延期間Ｔｄｌｙ（例えば５μｓ）が経過すると、半導体集積回路装置１のシャットダウンが解除される。その結果、ＮＭＯＳＦＥＴ１０がオンされて出力電流Ｉｏが流れ始めるので、センス電圧Ｖｓが上昇し始める。なお、本図では、この時点でＲＳフリップフロップＦＦ１が起動し、ラッチ出力信号ＳＯがハイレベルに立ち上げられているが、パルス生成制御信号Ｓ１２２がローレベルに維持されているので、パルス信号Ｓ１２３もローレベルのままとなっている。従って、キャパシタＣ１が放電電流Ｉｄにより放電されるので、充電電圧Ｖｐは０Ｖに維持されている。

その後も出力電流Ｉｏが増大し続け、時刻ｔ３において、センス電圧Ｖｓが閾値電圧Ｖｔｈよりも高くなると、先述の電流制御方式により、出力電流Ｉｏが上限値以下に制限される。このとき、状態通知信号Ｓ１１０がハイレベル（＝電流制限時の論理レベル）に立ち上がるが、ジャンクション温度Ｔｊが上側閾値温度ＴｔｈＨよりも低いので、温度保護信号Ｓ７３はローレベルのままである。従って、パルス生成制御信号Ｓ１２２は、ローレベルに維持される。

このように、温度異常が検出されない限り、電流制御方式による過電流保護を掛ける構成であれば、起動時の瞬時電流を確保することができる。従って、例えば、負荷３としてバルブランプが接続される場合には、これを十分に温めて起動することが可能となる。

一方、負荷ショート時などには、出力電流Ｉｏが上限値近傍に維持されるので、ＮＭＯＳＦＥＴ１０が発熱し続ける。その結果、時刻ｔ４において、ジャンクション温度Ｔｊが上側閾値温度ＴｔｈＨよりも高くなり、温度保護信号Ｓ７３がハイレベルに立ち上がる。

このように、状態通知信号Ｓ１１０と温度保護信号Ｓ７３がいずれもハイレベルになると、パルス生成制御信号Ｓ１２２がハイレベルに立ち上がるので、パルス信号Ｓ１２３としてラッチ出力信号ＳＯがスルー出力される状態となる。なお、ラッチ出力信号ＳＯは、このとき既にハイレベルとなっている。従って、パルス信号Ｓ１２３は、パルス生成制御信号Ｓ１２２がハイレベルに立ち上がった時点で、遅滞なくハイレベルに立ち上がる。

パルス信号Ｓ１２３がハイレベルに立ち上がると、ＭＯＳＦＥＴ１０が強制的にオフされる。従って、出力電流Ｉｏが流れなくなり、センス電圧Ｖｓが０Ｖまで低下するので、状態通知信号Ｓ１１０がローレベルに立ち下がる。ただし、パルス生成制御信号Ｓ１２２は、ハイレベルに維持されたままとなる。また、ＭＯＳＦＥＴ１０の強制オフに伴って、ジャンクション温度Ｔｊが上昇から低下に転じる。また、充電電流ＩｃによるキャパシタＣ１の充電が開始されるので、充電電圧Ｖｐが上昇し始める。

時刻ｔ５において、充電電圧Ｖｐが下側閾値電圧ＶＬよりも高くなると、下側比較信号ＳＬがハイレベルに立ち上がるが、ラッチ出力信号ＳＯの論理レベルに変化は生じない。

時刻ｔ６において、ジャンクション温度Ｔｊが下側閾値温度ＴｔｈＬを下回ると、温度保護信号Ｓ７３がローレベルに立ち下がる。ただし、パルス生成制御信号Ｓ１２２は、やはりハイレベルに維持されたままとなる。

時刻ｔ７において、充電電圧Ｖｐが上側閾値電圧ＶＨまで上昇すると、上側比較信号ＳＨがハイレベルに立ち上がる。従って、ラッチ出力信号ＳＯがローレベルにセットされるので、パルス信号Ｓ１２３もローレベルに立ち下がる。その結果、ＭＯＳＦＥＴ１０の強制オフが解除されて、出力電流Ｉｏが再び流れ始めるので、センス電圧Ｖｓ及びジャンクション温度Ｔｊがそれぞれ上昇に転じる。また、放電電流ＩｄによるキャパシタＣ１の放電が開始されるので、充電電圧Ｖｐが低下に転じる。

時刻ｔ８において、充電電圧Ｖｐが下側閾値電圧ＶＬまで低下すると、下側比較信号ＳＬがローレベルに立ち下がる。従って、ラッチ出力信号ＳＯがハイレベルにリセットされるので、パルス信号Ｓ１２３もハイレベルに立ち上がる。その結果、ＭＯＳＦＥＴ１０が再び強制オフされるので、センス電圧Ｖｓが０Ｖまで低下するとともに、ジャンクション温度Ｔｊが上昇から低下に転じる。また、充電電流ＩｃによるキャパシタＣ１の充電が再開されるので、充電電圧Ｖｐが上昇に転じる。

時刻ｔ９において、充電電圧Ｖｐが再び上側閾値電圧ＶＨまで上昇すると、上側比較信号ＳＨがハイレベルに立ち上がり、ラッチ出力信号ＳＯがローレベルにセットされて、パルス信号Ｓ１２３がローレベルに立ち下がる。その結果、ＭＯＳＦＥＴ１０の強制オフが解除されるので、センス電圧Ｖｓ及びジャンクション温度Ｔｊがそれぞれ上昇に転じる。また、放電電流ＩｄによるキャパシタＣ１の放電が開始されるので、充電電圧Ｖｐが低下に転じる。当該動作は、時刻ｔ７での動作と全く同様である。

時刻ｔ９以降も、上記と同様にして、パルス信号Ｓ１２３がハイレベル期間とローレベル期間を交互に繰り返す。そして、時刻ｔ１０において、外部制御信号Ｓｉがローレベルに立ち上げられると、半導体集積回路装置１がシャットダウンされて、上記一連の動作が終了する。

なお、時刻ｔ４以降のパルス生成動作に着目すると、パルス信号Ｓ１２３のローレベル期間（例えば時刻ｔ７〜ｔ８）は、ＮＭＯＳＦＥＴ１０のオン期間Ｔｏｎ（＝強制オフ解除期間）に相当し、パルス信号Ｓ１２３のハイレベル期間（例えば時刻ｔ８〜ｔ９）は、ＮＭＯＳＦＥＴのオフ期間Ｔｏｆｆ（＝強制オフ期間）に相当する。

すなわち、時刻ｔ４以降、ＮＭＯＳＦＥＴ１０は、オン期間Ｔｏｎとオフ期間Ｔｏｆｆを所定のデューティ比Ｄｏｎ（＝Ｔｏｎ／Ｔ、ただしＴ＝Ｔｏｎ＋Ｔｏｆｆ）で交互に繰り返す状態となる。言い換えると、過電流保護回路７１は、時刻ｔ４以降、電流制御方式からデューティ制御方式に切り替わる。

なお、デューティ比Ｄｏｎは、時刻ｔ４以降、ジャンクション温度Ｔｊが安全な温度範囲まで確実に低下するように設定すればよい。例えば、Ｄｏｎ＝４％程度（Ｔｏｎ＝２０〜３０μｓ、Ｔｏｆｆ＝５００〜７００μｓ）に設定すれば、時刻ｔ４以降、従来の自己復帰型サーマルシャットダウン（図中の破線を参照）と異なり、ジャンクション温度Ｔｊが高温域（１５０〜１７５℃）に維持されることはなく、これを十分に安全な温度域（７０〜８０℃程度）まで引き下げることができるので、半導体集積回路装置１の安全性を高めることが可能となる。

特に、上記のデューティ制御方式は、車載機器に特有の信頼性試験（例えば、出力端子の天絡時または地絡時における安全性を評価するための負荷ショート信頼性試験（ＡＥＣ［automotive electronics council］ Ｑ１００−０１２など））をクリアするために、非常に有効な制御方式であると言える。

また、温度異常が検出されるまでは電流制御方式による過電流保護を行う一方、温度異常が検出されて以降はデューティ制御方式による過電流保護に切り替える構成であれば、瞬時電流の確保と安全性の向上を両立することができるので、負荷３の様々な仕様にも柔軟に対応しつつ、半導体集積回路装置１に求められる機能安全についても、これを高い水準でクリアすることが可能となる。

なお、時刻ｔ４において、パルス生成制御信号Ｓ１２２がハイレベルに立ち上がり、電流制御方式からデューティ制御方式に切り替わった後は、外部制御信号Ｓｉがローレベルに立ち下げられてパルス生成制御信号Ｓ１２２がローレベル（＝ディセーブル時の論理レベル）にリセットされるまで、パルス信号Ｓ１２３の生成動作が継続される。すなわち、一旦デューティ制御に移行すると、半導体集積回路装置１が再起動（Ｓｉ＝Ｌ→Ｈ）されるまで、電流制御方式に戻ることはない。

図１１は、過電流保護動作の一例を示すフローチャートである。本フローが開始されると、まず、ステップＳ１０１において、センス電圧Ｖｓが閾値電圧Ｖｔｈよりも高いか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ１０２に進められる。一方、ノー判定が下された場合には、フローがステップＳ１０１に戻されて本ステップでの判定が繰り返される（図１０の時刻ｔ１〜ｔ３に相当）。

ステップＳ１０２では、ステップＳ１０１でのイエス判定を受けて、電流制御方式により出力電流Ｉｏが所定の上限値以下に制限される（図１０の時刻ｔ３〜ｔ４に相当）。

続くステップＳ１０３では、ジャンクション温度Ｔｊが閾値温度Ｔｔｈよりも高いか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ１０４に進められる。一方、ノー判定が下された場合には、フローがステップＳ１０１に戻される（図１０の時刻ｔ３〜ｔ４に相当）。

ステップＳ１０４では、ステップＳ１０３でのイエス判定を受けて、ＮＭＯＳＦＥＴ１０が強制的にオフされる（図１０の時刻ｔ４に相当）。

また、ステップＳ１０５では、キャパシタＣ１の充電が開始されて、充電電圧Ｖｐが上昇し始める（図１０の時刻ｔ４に相当）。

続くステップＳ１０６では、充電電圧Ｖｐが上側閾値電圧ＶＨまで上昇したか否かの判定が行われる。ここで、イエス判定が下された場合には、フローがステップＳ１０７に進められる。一方、ノー判定が下された場合には、フローがステップＳ１０５に戻されて、キャパシタＣ１の充電が継続される（図１０の時刻ｔ４〜ｔ７に相当）。

ステップＳ１０７では、ステップＳ１０６でのイエス判定を受けて、ＮＭＯＳＦＥＴ１０の強制オフが解除される（図１０の時刻ｔ７に相当）。

また、ステップＳ１０８では、キャパシタＣ１の放電が開始されて、充電電圧Ｖｐが低下し始める（図１０の時刻ｔ７に相当）。

続くステップＳ１０９では、充電電圧Ｖｐが下側閾値電圧ＶＬまで低下したか否かの判定が行われる。ここで、ノー判定が下された場合には、フローがステップＳ１０８に戻されて、キャパシタＣ１の充電が継続される（図１０の時刻ｔ７〜ｔ８に相当）。一方、イエス判定が下された場合には、フローがステップＳ１０４に戻されて、ＮＭＯＳＦＥＴ１０が再び強制オフされる（時刻ｔ８に相当）。

すなわち、ステップＳ１０４〜Ｓ１０９が繰り返されることにより、先述のデューティ制御方式による過電流保護が掛けられる。

＜温度保護回路（変形例）＞
図１２は、温度保護回路７３の一変形例を示すブロック図である。本変形例の温度保護回路７３は、第１温度検出部７３Ａと、第２温度検出部７３Ｂと、論理和演算器７３Ｃとを含んでいる。

第１温度検出部７３Ａは、ＮＭＯＳＦＥＴ１０の内部または近傍に設けられた温度検出素子Ｄ１を用いて、ＮＭＯＳＦＥＴ１０のジャンクション温度Ｔｊ１を検出し、これを所定の上限温度Ｔｔｈ（例えば１７５℃）と比較することにより、第１温度保護信号Ｓ７３Ａを生成する。なお、第１温度保護信号Ｓ７３Ａは、ジャンクション温度Ｔｊ１が上限温度Ｔｔｈよりも低いときにローレベル（＝異常未検出時の論理レベル）となり、ジャンクション温度Ｔｊ１が上限温度Ｔｔｈよりも高いときにハイレベル（＝異常検出時の論理レベル）となる。すなわち、第１温度検出部７３Ａは、先出の図３で示した温度保護回路７３そのものに相当すると言える。

第２温度検出部７３Ｂは、ＮＭＯＳＦＥＴ１０を除く集積回路１００（制御ロジック部４０など）の内部または近傍に設けられた温度検出素子Ｄ２を用いて、集積回路１００のジャンクション温度Ｔｊ２を検出し、ジャンクション温度Ｔｊ１との温度差ΔＴｊ（＝Ｔｊ１−Ｔｊ２）を所定の上限温度差ΔＴｔｈ（例えば６０℃）と比較することにより、第２温度保護信号Ｓ７３Ｂを生成する。なお、第２温度保護信号Ｓ７３Ｂは、温度差ΔＴｊが上限温度差ΔＴｔｈよりも小さいときにローレベル（＝異常未検出時の論理レベル）となり、温度差ΔＴｊが上限温度差ΔＴｔｈよりも大きいときにハイレベル（＝異常検出時の論理レベル）となる。

論理和演算器７３Ｃは、第１温度保護信号Ｓ７３Ａと第２温度保護信号Ｓ７３Ｂとの論理和演算を行うことにより、第３温度保護信号Ｓ７３Ｃを生成する。なお、第３温度保護信号Ｓ７３Ｃは、第１温度保護信号Ｓ７３Ａと第２温度保護信号Ｓ７３Ｂの双方がローレベルであるときにローレベルとなり、第１温度保護信号Ｓ７３Ａと第２温度保護信号Ｓ７３Ｂの少なくとも一方がハイレベルであるときにハイレベルとなる。なお、第３温度保護信号Ｓ７３Ｃは、先述の温度保護信号Ｓ７３（図２、図５、図８などを参照）に代えて、過電流保護回路７１（特にデューティ制御部１２０）に出力される。

本変形例の温度保護回路７３を採用することにより、ジャンクション温度Ｔｊ１の異常検出時（Ｓ７３Ａ＝Ｈ）だけでなく、温度差ΔＴｊの異常検出時（Ｓ７３Ｂ＝Ｈ）においても、過電流保護回路７１の制御方式を電流制御方式からデューティ制御方式に切り替えることが可能となる。

＜半導体集積回路装置（第２実施形態）＞
図１３は、半導体集積回路装置の第２実施形態を示すブロック図である。本実施形態の半導体集積回路装置１は、第１実施形態（図１）をベースとしつつ、２チャンネルの負荷３Ｘ及び３Ｙをそれぞれ個別に駆動することができるように、これまでに説明してきた構成要素（機能ブロック１０〜９０、外部端子Ｔ１〜Ｔ３、及び、各種の電圧、電流、信号など）をチャンネル毎に有している。

なお、負荷３Ｘの駆動に関わる構成要素には、符号の末尾に「Ｘ」を付してあり、負荷３Ｙの駆動に関わる構成要素には、符号の末尾に「Ｙ」を付してあるが、それぞれの動作や機能については、末尾に「Ｘ」及び「Ｙ」が付されていない先出の構成要素と基本的に共通である。例えば、ＮＭＯＳＦＥＴ１０Ｘ及び１０Ｙそれぞれの動作や機能は、先出のＮＭＯＳＦＥＴ１０と基本的に同一である。その他の構成要素についても同様である。また、本図では、図示の便宜上、出力電流検出部８０Ｘ及び８０Ｙ、並びに、信号出力部９０Ｘ及び９０Ｙが明示されていないが、これらの機能ブロックについては、次のマルチプレクサ導入事例と併せて詳述する。

＜マルチプレクサ＞
図１４は、これまでに説明してきた半導体集積回路装置１の２チャンネル化に伴い、ステータス信号Ｓｏの出力段としてマルチプレクサを導入した例を示すブロック図である。本構成例の半導体集積回路装置１には、出力電流検出部８０Ｘ及び８０Ｙと、信号出力部９０Ｘ及び９０Ｙと、マルチプレクサ１３０と、外部端子Ｔ５と、が集積化されている。

出力電流検出部８０Ｘは、出力電流ＩｏＸに応じたセンス電流ＩｓＸ’を生成して信号出力部９０Ｘに出力する。

出力電流検出部８０Ｙは、出力電流ＩｏＹに応じたセンス電流ＩｓＹ’を生成して信号出力部９０Ｙに出力する。

信号出力部９０Ｘは、制御ロジック部４０Ｘから入力される出力選択信号Ｓ２Ｘに基づいて、センス電流ＩｓＸ’（＝出力電流ＩｏＸの検出結果に相当）と固定電圧Ｖ９０（＝異常フラグに相当）の一方を第１ステータス信号ＳｏＸとして選択出力するセレクタ９１Ｘを含む。セレクタ９１Ｘは、出力選択信号Ｓ２Ｘが異常未検出時の論理レベル（例えばローレベル）であるときに、第１ステータス信号ＳｏＸとしてセンス電流ＩｓＸ’を選択出力し、出力選択信号Ｓ２Ｘが異常検出時の論理レベル（例えばハイレベル）であるときに、第１ステータス信号ＳｏＸとして固定電圧Ｖ９０を出力する。

信号出力部９０Ｙは、制御ロジック部４０Ｙから入力される出力選択信号Ｓ２Ｙに基づいて、センス電流ＩｓＹ’（＝出力電流ＩｏＹの検出結果に相当）と固定電圧Ｖ９０（＝異常フラグに相当）の一方を第２ステータス信号ＳｏＹとして選択出力するセレクタ９１Ｙを含む。セレクタ９１Ｙは、出力選択信号Ｓ２Ｙが異常未検出時の論理レベル（例えばローレベル）であるときに、第２ステータス信号ＳｏＹとしてセンス電流ＩｓＹ’を選択出力し、出力選択信号Ｓ２Ｙが異常検出時の論理レベル（例えばハイレベル）であるときに、第２ステータス信号ＳｏＹとして固定電圧Ｖ９０を出力する。

マルチプレクサ１３０は、外部端子Ｔ５に入力される出力選択信号ＳＥＬに応じて、第１ステータス信号ＳｏＸ（＝センス電流ＩｓＸ’または固定電圧Ｖ９０）と第２ステータス信号ＳｏＹ（＝センス電流ＩｓＹ’または固定電圧Ｖ９０）のいずれか一方を外部端子Ｔ４に選択出力する。

外部端子Ｔ４にセンス電流ＩｓＸ’が選択出力された場合には、ステータス信号Ｓｏとして、センス電流ＩｓＸ’を外部センス抵抗４で電流／電圧変換した出力検出電圧Ｖ８０Ｘ（＝ＩｓＸ’×Ｒ４）がＥＣＵ２に伝達される。出力検出電圧Ｖ８０Ｘは、出力電流ＩｏＸが大きいほど高くなり、出力電流ＩｏＸが小さいほど低くなる。

また、外部端子Ｔ４にセンス電流ＩｓＹ’が選択出力された場合には、ステータス信号Ｓｏとして、センス電流ＩｓＹ’を外部センス抵抗４で電流／電圧変換した出力検出電圧Ｖ８０Ｙ（＝ＩｓＹ’×Ｒ４）がＥＣＵ２に伝達される。出力検出電圧Ｖ８０Ｙは、出力電流ＩｏＹが大きいほど高くなり、出力電流ＩｏＹが小さいほど低くなる。

一方、外部端子Ｔ４に固定電圧Ｖ９０が選択出力された場合には、ステータス信号Ｓｏとして、固定電圧Ｖ９０がＥＣＵ２に伝達される。なお、固定電圧Ｖ９０は、出力検出電圧Ｖ８０Ｘ及びＶ８０Ｙの上限値よりも高い電圧値に設定しておけばよい。

このようなマルチプレクサ１３０の導入により、任意のチャンネルについて、出力電流ＩｏＸ及びＩｏＹの検出結果と異常フラグの双方を外部監視することが可能となる。

＜ＩＣレイアウト＞
図１５は、２チャンネル化された半導体集積回路装置１のレイアウト図である。本図で示したように、各チャンネルのパワーＭＯＳＦＥＴ（図１３のＮＭＯＳＦＥＴ１０Ｘ及び１０Ｙに相当）は、チップの中央部ではなく側辺部に配置されている。なお、各チャンネルのパワーＭＯＳＦＥＴは、それぞれの平面視において、Ｌ字型に形成されている。これは、インダクタなどの誘導性負荷に対する耐量を高めるための形状として一般的である。

チップの中央部には、各チャンネルのドライバＤＲＶ（図１３のゲート制御部３０Ｘ及び３０Ｙに相当）と温度保護回路ＴＳＤ／ΔＴｊ（図１２の温度保護回路７３に相当）が形成されており、各チャンネルのパワーＭＯＳＦＥＴないしはその他の回路要素により、その周囲を取り囲まれている。

パワーＭＯＳＦＥＴの温度を検出する温度検出素子Ｄ１は、パワーＭＯＳＦＥＴの形成領域内において、最も熱集中を生じやすい箇所に配設することが望ましい。単純に考えると、当該箇所はパワーＭＯＳＦＥＴの中央部であるように思われるが、実際には、パッドの配置やパワーＭＯＳＦＥＴの面積などに依存して、最も熱集中を生じやすい箇所が決まる。本図の例では、パワーＭＯＳＦＥＴが２チャンネルであることから、左右の均等性やレイアウト配線の敷設容易性を鑑み、パワーＭＯＳＦＥＴのパッド近傍（特に、パッドの四角のうち、温度保護回路ＴＳＤ／ΔＴｊに最も近い角部の近傍）に温度検出素子Ｄ１が設けられており、当該箇所で最も発熱が集中するようにパッドの位置が調整されている。

また、パワーＭＯＳＦＥＴ以外の集積回路の温度を検出する温度検出素子Ｄ２についても、パワーＭＯＳＦＥＴから不必要に遠ざける必要はなく、むしろ、検出精度を鑑みればパワーＭＯＳＦＥＴの近傍に配置することが望ましい。本図の例では、パワーＭＯＳＦＥＴに隣接する温度保護回路ＴＳＤ／ΔＴｊの形成領域内に温度検出素子Ｄ２が配設されている。パワーＭＯＳＦＥＴの温度は、パワーＭＯＳＦＥＴがオンして電流が流れるときに一気に上昇し、パワーＭＯＳＦＥＴがオフすると低下する。一方、温度保護回路ＴＳＤ／ΔＴｊの温度は、パワーＭＯＳＦＥＴの発熱により徐々に変化する。温度保護回路ＴＳＤ／ΔＴｊ（特に、図１２の第２温度検出部７３Ｂ）では、両者の温度差が監視される。

＜車両への適用＞
図１６は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電力供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８とを搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明した半導体集積回路装置１、ＥＣＵ２、及び、負荷３は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。

＜その他の変形例＞
また、上記の実施形態では、車載用ハイサイドスイッチＩＣを例に挙げて説明を行ったが、本明細書中に開示されている発明の適用対象は、これに限定されるものではなく、例えば、その他の車載用ＩＰＤ（車載用ローサイドスイッチＩＣや車載用電源ＩＣなど）はもちろん、車載用途以外の半導体集積回路装置にも広く適用することが可能である。

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、例えば、車載用ＩＰＤ（汎用性の高い車載用スイッチなど）に利用することが可能である。

１ 半導体集積回路装置
２ ＥＣＵ
３ 負荷
４ 外部センス抵抗
１０、１０Ｘ、１０Ｙ ＮＭＯＳＦＥＴ
２０、２０Ｘ、２０Ｙ 出力電流監視部
２１、２１’ ＮＭＯＳＦＥＴ
２２ センス抵抗
３０、３０Ｘ、３０Ｙ ゲート制御部
３１ ゲートドライバ
３２ オシレータ
３３ チャージポンプ
３４ クランパ
３５、３６ ＮＭＯＳＦＥＴ
３７ 抵抗
３８ キャパシタ
４０、４０Ｘ、４０Ｙ 制御ロジック部
５０、５０Ｘ、５０Ｙ 信号入力部
６０、６０Ｘ、６０Ｙ 内部電源部
７０、７０Ｘ、７０Ｙ 異常保護部
７１、７１Ｘ、７１Ｙ 過電流保護回路
７２ オープン保護回路
７３ 温度保護回路
７３Ａ 第１温度検出部
７３Ｂ 第２温度検出部
７３Ｃ 論理和演算器
７４ 減電圧保護回路
８０、８０Ｘ、８０Ｙ 出力電流検出部
９０、９０Ｘ、９０Ｙ 信号出力部
９１、９１Ｘ、９１Ｙ セレクタ
１００ 集積回路
１０１、１０２ 電流源
１０３ 抵抗
１０４ ダイオード列
１０５ コンパレータ
１１０ 電流制御部
１１１ 電流源
１１２ 抵抗
１１３ コンパレータ
１１３ａ、１１３ｂ ＮＭＯＳＦＥＴ
１１３ｃ 電流源
１１４ ＮＭＯＳＦＥＴ
１１５、１１６ ＰＭＯＳＦＥＴ
１１７ ＮＭＯＳＦＥＴ（デプレッション型）
１１８ ツェナダイオード
１２０ デューティ制御部
１２１ 論理積演算器
１２２ ＲＳフリップフロップ
１２３ パルス信号生成部
１２４ レベルシフタ
１３０ マルチプレクサ
Ｔ１〜Ｔ５ 外部端子
Ｎ１〜Ｎ３ ＮＭＯＳＦＥＴ
Ｐ１〜Ｐ３ ＰＭＯＳＦＥＴ
ＣＳ１、ＣＳ２ 電流源
Ｃ１ キャパシタ
Ｒ１〜Ｒ３ 抵抗
ＣＭＰ１、ＣＭＰ２ コンパレータ
ＦＦ１ ＲＳフリップフロップ
ＡＮＤ１ 論理積演算器
Ｄ１、Ｄ２ 温度検出素子
Ｘ 車両
Ｘ１１〜Ｘ１８ 電子機器

Claims (13)

1. トランジスタのオン時に流れる出力電流を所定の上限値以下に制限するように前記トランジスタの導通度を制御する電流制御部と、
   前記電流制御部が前記出力電流に制限を掛けている状態で温度保護回路が温度異常を検出したときに前記トランジスタを所定のデューティ比で強制的にオン／オフし始めるデューティ制御部と、
   を有することを特徴とする過電流保護回路。
2. 前記電流制御部は、前記出力電流に応じたセンス電圧と前記上限値に応じた閾値電圧とを比較して、前記トランジスタの導通度を制御するための第１過電流保護信号と、自身が前記出力電流に制限を掛けている状態であることを前記デューティ制御部に通知するための状態通知信号を生成することを特徴とする請求項１に記載の過電流保護回路。
3. 前記デューティ制御部は、
   前記状態通知信号が電流制限時の論理レベルとなり、かつ、温度保護信号が異常検出時の論理レベルとなったときに、パルス生成制御信号をディセーブル時の論理レベルからイネーブル時の論理レベルに切り替えて保持するラッチ部と；
   前記パルス生成制御信号がイネーブル時の論理レベルとされている間、前記デューティ比のパルス信号を生成するパルス信号生成部と；
   前記パルス信号をレベルシフトすることにより前記トランジスタを前記デューティ比で強制的にオン／オフするための第２過電流保護信号を生成するレベルシフタと；
   を含むことを特徴とする請求項２に記載の過電流保護回路。
4. 前記パルス信号生成部は、前記パルス生成制御信号がディセーブル時の論理レベルにリセットされるまで、前記パルス信号を生成し続けることを特徴とする請求項３に記載の過電流保護回路。
5. 出力電流の流れる電流経路を導通／遮断するトランジスタと、
   制御信号に応じて前記トランジスタの駆動信号を生成するゲート制御部と、
   装置の温度異常を検出する温度保護回路と、
   請求項１〜請求項４のいずれか一項に記載の過電流保護回路と、
   を集積化して成ることを特徴とする半導体集積回路装置。
6. 前記温度保護回路は、前記トランジスタの温度を監視して温度異常を検出することを特徴とする請求項５に記載の半導体集積回路装置。
7. 前記トランジスタの温度を検出する第１温度検出素子は、前記トランジスタの形成領域内において、前記トランジスタのパッドの近傍に設けられていることを特徴とする請求項６に記載の半導体集積回路装置。
8. 前記温度保護回路は、前記トランジスタに隣接して形成されており、前記第１温度検出素子は、前記パッドの四角のうち、前記温度保護回路に最も近い角部の近傍に設けられていることを特徴とする請求項７に記載の半導体集積回路装置。
9. 前記温度保護回路は、前記トランジスタとその他の集積回路との温度差を監視して温度異常を検出することを特徴とする請求項５〜請求項８のいずれか一項に記載の半導体集積回路装置。
10. 前記温度保護回路は、前記トランジスタに隣接して形成されており、前記その他の集積回路の温度を検出する第２温度検出素子は、前記温度保護回路の形成領域内に設けられていることを特徴とする請求項９に記載の半導体集積回路装置。
11. 請求項５〜請求項１０のいずれか一項に記載の半導体集積回路装置と、
    前記半導体集積回路装置に接続される負荷と、
    を有することを特徴とする電子機器。
12. 前記負荷は、バルブランプ、リレーコイル、ソレノイド、発光ダイオード、または、モータであることを特徴とする請求項１１に記載の電子機器。
13. 請求項１１または請求項１２に記載の電子機器を有することを特徴とする車両。

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