WO2021049801A1 - 트렌치 게이트형 ＳｉＣ ＭＯＳＦＥＴ 디바이스 및 그 제조 방법 - Google Patents

트렌치 게이트형 ＳｉＣ ＭＯＳＦＥＴ 디바이스 및 그 제조 방법 Download PDF

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WO2021049801A1
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gate
trench
mosfet device
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문정현
강인호
김상철
김형우
나문경
방욱
석오균
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한국전기연구원
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    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Definitions

  • the present invention relates to a trench gate type SiC MOSFET device, and more particularly, to a trench gate type SiC MOSFET device and a method of manufacturing the same, which has undergone H 2 heat treatment and a sacrificial oxidation process (SOP) process after forming a gate oxide film.
  • SOP sacrificial oxidation process
  • SiC is applied to MOSFET (Metal Oxide Semiconductor Field Effect Transistor) devices due to its excellent properties such as low intrinsic carrier concentration, high dielectric breakdown, high thermal conductivity and large electron flow rate.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the use of SiC as a power device for realizing a high breakdown voltage is being studied, and a trench gate structure MOSFET is predominantly in order to make the device finer and to reduce the on-resistance.
  • an object of the present invention is a trench gate type having a high-quality and stable gate oxide film by processing H 2 heat treatment and a sacrificial oxidation process (SOP) after forming the gate oxide film. It is to provide a SiC MOSFET device and a method of manufacturing the same.
  • a trench gate type SiC MOSFET device for achieving the above object includes: a gate oxide film covering a gate trench formed on a SiC substrate (eg, a 4H-SiC substrate); A doped well formed under the gate oxide layer in the gate trench region; A gate electrode formed in the gate trench covered with the gate oxide layer; An interlayer insulating film formed on the gate electrode; A source electrode covering an upper surface of a doping layer for a source region formed on an entire surface of the epitaxial layer of the substrate and an upper surface of the interlayer insulating layer; And a drain electrode formed on the rear surface of the substrate.
  • a gate oxide film covering a gate trench formed on a SiC substrate (eg, a 4H-SiC substrate); A doped well formed under the gate oxide layer in the gate trench region; A gate electrode formed in the gate trench covered with the gate oxide layer; An interlayer insulating film formed on the gate electrode; A source electrode covering an upper surface of a doping layer for a source region formed on an entire surface of
  • the gate oxide layer may be manufactured by heat treatment in an H 2 atmosphere prior to formation of the gate electrode.
  • the gate oxide layer Before forming the gate electrode, after forming a carbon capping layer on the gate oxide layer and removing the carbon capping layer after heat treatment in an Ar atmosphere, the gate oxide layer may be manufactured by heat treatment in an H 2 atmosphere.
  • the gate electrode Before the formation of the gate electrode, it may be manufactured including a sacrificial oxidation process (SOP) process in which dry oxidation is performed at 800 to 1200°C for 30 to 50 minutes.
  • SOP sacrificial oxidation process
  • the carbon compound generated at the SiC interface by the heat treatment is oxidized or removed by the SOP process.
  • a TEOS oxide film may be formed on the gate oxide film and heat treatment may be performed in a NO atmosphere.
  • the doped layer of the source region formed on the entire surface of the epitaxial layer of the substrate may include a doped layer to the left and right of the gate electrode.
  • the doped layer of the source region may include a layer adjacent to the n+ layer and the p+ layer side by side on the p-base layer to the left and right of the gate electrode.
  • a method of manufacturing a trench gate type SiC MOSFET device includes a SiC substrate (e.g., a 4H-SiC substrate) having a doping layer for the source region by etching deeper than the doped layer of the source region.
  • a SiC substrate e.g., a 4H-SiC substrate
  • Forming a gate trench Forming a gate oxide film; Implanting ions to form a doped well under the gate oxide layer in the gate trench region; Heat-treating; Forming a gate electrode in the gate trench; Forming an interlayer insulating film on the substrate on which the gate electrode is formed; Patterning the gate oxide layer and the interlayer insulating layer; Forming an upper surface of a doping layer for a source region formed on the entire surface of the epitaxial layer of the substrate and a source electrode covering an upper surface of the interlayer insulating layer; And forming a drain electrode on the rear surface of the substrate.
  • the heat treatment may be performed in an H 2 atmosphere.
  • the step of forming a carbon capping layer on the gate oxide layer and removing the carbon capping layer after heat treatment in an Ar atmosphere may be further included.
  • the gate electrode Before the step of forming the gate electrode, it may include performing a sacrificial oxidation process (SOP) process of performing dry oxidation at 800 to 1200°C for 30 to 50 minutes.
  • SOP sacrificial oxidation process
  • the method of manufacturing the trench gate type SiC MOSFET device is characterized in that the carbon compound generated at the SiC interface by the heat treatment in an H 2 atmosphere is oxidized or removed by the SOP process.
  • the carbon compound forms a leaky interfacial layer in the trench gate type SiC MOSFET device to cause a reverse leakage current, and the reverse leakage current may be reduced by the SOP process.
  • the carbon compound includes a graphite carbon layer.
  • a step of forming a TEOS oxide layer on the gate oxide layer and performing heat treatment in a NO atmosphere may be further included.
  • the doped layer of the source region formed on the entire surface of the epitaxial layer of the substrate may include a doped layer to the left and right of the gate electrode.
  • the doped layer of the source region may include a layer adjacent to the n+ layer and the p+ layer side by side on the p-base layer to the left and right of the gate electrode.
  • the trench gate type SiC MOSFET device can provide a trench gate type SiC MOSFET device having a high quality and stable gate oxide layer by performing an H 2 heat treatment and a sacrificial oxidation process (SOP) process after forming a gate oxide layer.
  • SOP sacrificial oxidation process
  • the trench gate type SiC MOSFET device of the present invention has a miniaturization of the device, i.e., miniaturization of the cell pitch. Is possible, and can act as a power device to realize high withstand voltage.
  • FIG. 1 is a diagram for explaining the structure of a trench gate type SiC MOSFET device of the present invention.
  • FIG. 2 is an example of a SEM photograph of a cross-sectional structure of a trench gate type SiC MOSFET device of the present invention.
  • FIG 3 is a diagram for explaining a method of manufacturing the trench gate type SiC MOSFET device of the present invention.
  • FIG 4 is an example of a SEM photograph of a trench shape before (a) and after (b) H 2 heat treatment in the trench gate type SiC MOSFET device of the present invention.
  • a reverse current characteristic (a) and a breakdown voltage characteristic (b) in reverse bias in the case of and without SOP processing in the trench gate type SiC MOSFET device of the present invention.
  • FIG. 6 is a photograph showing a result of observation with a transmission microscope according to whether or not SOP is processed in the trench gate type SiC MOSFET device of the present invention.
  • first and second may be used to describe various components, but the components are not limited by the terms, and the terms are used to distinguish one component from other components. Is only used.
  • 1 is a diagram for explaining the structure of a trench gate type SiC MOSFET device 1000 of the present invention.
  • 2 is an example of a SEM photograph of a cross-sectional structure of a trench gate type SiC MOSFET device 1000 of the present invention.
  • the trench gate type SiC MOSFET device 1000 of the present invention includes a gate trench formed in a substrate (e.g., an n-type 4H-SiC substrate) 200 having an epitaxial layer 222 ( A gate oxide layer 240 covering 230, a doped well (eg, BPW, bottom p-well) 225 formed under the gate oxide layer 240 in the region of the gate trench 230, and the gate oxide layer 240 are covered.
  • a substrate e.g., an n-type 4H-SiC substrate
  • a gate oxide layer 240 covering 230, a doped well (eg, BPW, bottom p-well) 225 formed under the gate oxide layer 240 in the region of the gate trench 230, and the gate oxide layer 240 are covered.
  • the source region formed on the entire surface of the epitaxial layer 222 of the SiC substrate 200 includes doped layers 224, 226, and 228 on the left and right sides of the gate electrode 250.
  • the doped layers 224, 226, and 228 of the source region are the p-base layer 224, which is a low-concentration p-type doping layer.
  • An n+ layer 228 that is a high-concentration n-type doping layer and a p+ layer 226 that is a high-concentration p-type doping layer include layers adjacent to each other side by side.
  • FIG 3 is a diagram for explaining a method of manufacturing the trench gate type SiC MOSFET device 1000 of the present invention.
  • a substrate 210 e.g., 6 inch n-type 4 o off-axis ⁇ 0001> oriented 4H-SiC substrate
  • n-type for example, 7 x 10 15 cm - Doped with a concentration of 3
  • substrate 200 having doped layers 224, 226, and 228 for source regions formed on the entire surface of epitaxial layer 222 is prepared (S110). ).
  • the doped layers 224, 226, and 228 in the source region are doped with a high concentration of n-type on the p-base layer 224, which is a low-concentration p-type doping layer.
  • the n+ layer 228 as a layer and the p+ layer 226 as a high-concentration p-type doping layer include layers adjacent to each other side by side.
  • the p-base layer 224 and the p+ layer 226 may be formed by implanting Al ions, and the n+ layer 228 may be formed by implanting N (nitrogen) ions.
  • the gate trench 230 is formed by etching deeper than the doped layers 224, 226, and 228 of the source region (S120).
  • SiO 2 deposited by PECVD (plasma-enhanced chemical vapor deposition) equipment is patterned on a region corresponding to the region where the gate electrode 250 is to be formed and used as an etching mask,
  • a trench eg, a trench depth of about 2 ⁇ m
  • a trench cell pitch of 6.5 ⁇ m was formed in an active area of 5 x 5 mm 2.
  • a gate oxide film 240 is formed (S130).
  • an insulating layer SiO 2 may be formed to have a thickness of 50 to 110 nm over the entire area including the sidewalls and the bottom of the gate trench. In one embodiment, the thickness of the gate oxide film on the sidewalls of the trench was about 80 nm.
  • a doped well (eg, BPW) 225 is formed under the gate oxide layer 240 in the gate trench 230 region by implanting, for example, Al ions (S140).
  • a carbon capping layer is formed on the gate oxide layer 240, and in an Ar atmosphere, at a temperature of 1500 to 1900°C (e.g., 1700°C), 50 to 70 minutes (e.g. , 60 minutes) after heat treatment, the carbon capping layer may be removed by O 2 plasma ashing (S150).
  • H2 After heat treatment in an Ar atmosphere, H2 for 10 to 30 minutes (eg, 20 minutes) at 1200 to 1600° C. (eg, 1400° C.) to control the shape of the gate trench 230 and smooth the sidewall of the gate trench 230.
  • H2 After heat treatment in an Ar atmosphere, H2 for 10 to 30 minutes (eg, 20 minutes) at 1200 to 1600° C. (eg, 1400° C.) to control the shape of the gate trench 230 and smooth the sidewall of the gate trench 230. 2 Heat treatment in an atmosphere (S160).
  • a sacrificial oxidation process is performed before forming the gate electrode 250.
  • dry oxidation may be performed on the gate trench 230 at 800 to 1200° C. (eg, 1000° C.) for 30 to 50 minutes (eg, 40 minutes). Samples without SOP treatment are also prepared for comparison.
  • a TEOS (tetra ethoxysilane) gate oxide film is formed at, for example, 720°C by a low pressure chemical vapor deposition (LPCVD) equipment, and heat treatment after oxidation in a NO atmosphere, that is, Nitriding heat treatment may be performed at 800 to 1200° C. (eg, 1175° C.) for 60 to 180 minutes (eg, 120 minutes). Samples without SOP treatment are also prepared for comparison.
  • SOP sacrificial oxidation process
  • the gate electrode 250 is formed of a conductive material such as metal or polycrystalline Si in the gate trench 230 (S180).
  • a conductive material such as metal or polycrystalline Si
  • a highly doped n-type polycrystalline Si may be stacked and patterned to form the gate electrode 250 using a CVD equipment or the like. It is preferable that the upper surface of the gate electrode 250 is formed to be flush with the surfaces of the doped layers 224, 226, and 228 of the epitaxial layer 222.
  • an interlayer dielectric 260 is formed on the substrate on which the gate electrode 250 is formed (S190).
  • the interlayer insulating film 260 may be formed of an insulating film such as SiO 2.
  • the gate oxide layer 240 and the interlayer insulating layer 260 may be simultaneously patterned through an exposure operation with one mask (S200).
  • the source electrode 270 is formed of a conductive material such as metal (eg, Ti) (S210).
  • a source electrode 270 covering the top surfaces of the doped layers 224, 226, and 228 for the source region formed on the entire surface of the epitaxial layer 222 of the substrate 200 and the top surface of the interlayer insulating layer 260 may be provided. To form.
  • a drain electrode 280 is formed on the rear surface of the substrate 200 using a conductive material such as a metal (eg, a Ni/Ti alloy) (S220).
  • a conductive material such as a metal (eg, a Ni/Ti alloy) (S220).
  • the ohmic layer may be formed before the source electrode 270 and the drain electrode 280 are formed.
  • the input/output pad metal connected to each of the gate electrode 250, the source electrode 270, and the drain electrode 280 may be made of Al.
  • FIG 4 is an example of a SEM photograph of a trench shape before (a) and after (b) H 2 heat treatment in the trench gate type SiC MOSFET device 1000 of the present invention.
  • FIG. 4A is an example of an SEM photograph of the gate oxide film 240 formed and before H 2 heat treatment
  • FIG. 4B is an example of an SEM photograph of the gate oxide film 240 formed and H 2 heat treatment. It can be seen that after the H 2 heat treatment, the upper and lower edges of the trench 230 become rounded, and the surface of the sidewall of the trench 230 becomes smoother.
  • FIG. 5 is an example of a reverse current characteristic (a) and a breakdown voltage characteristic (b) in a reverse bias when SOP processing is performed in the trench gate type SiC MOSFET device 1000 of the present invention.
  • the trench MOSFET without SOP treatment has a reverse leakage current that is three times higher in the gate reverse bias than the MOSFET with the SOP treatment.
  • the interface layer of the MOSFET without SOP treatment is expected to react at the gate oxide layer 240 and the SiC interface to form a carbon compound (such as a graphite carbon layer) during the H 2 heat treatment process that can chemically deform the surface layer. Therefore, it is assumed that carbon compounds are oxidized and removed during the SOP treatment.
  • the breakdown voltage of the MOSFET with or without SOP treatment was measured between 800 and 900V, as shown in (b) of FIG. 5. It can be seen that the SOP treatment has no significant effect on the breakdown voltage characteristics.
  • FIG. 6 is a photograph showing a result of observation with a transmission microscope according to whether or not SOP is processed in the trench gate type SiC MOSFET device of the present invention.
  • the reason why the reverse leakage current characteristic is improved through the SOP (Sacrifice Production Process) treatment can be confirmed by TEM.
  • the device without the SOP process it shows that a thick interface layer is observed at the gate oxide layer interface.
  • This interfacial layer was judged to be a layer formed as a process for the gate oxide film proceeded after hydrogen heat treatment, and was expected to be a leaky interfacial layer.
  • a carbon layer could be formed on the SiC surface when heat-treated in an Ar atmosphere at 1700°C.
  • the trench gate type SiC MOSFET device 1000 provides a trench gate type SiC MOSFET device having a high quality and stable gate oxide film by processing H 2 heat treatment and SOP process after forming the gate oxide layer 240. Can provide. Using excellent properties such as low intrinsic carrier concentration, high dielectric breakdown characteristics, high thermal conductivity, electron mobility, and low on-resistance in SiC, the trench gate type SiC MOSFET device 1000 is a device miniaturization, i.e., cell pitch miniaturization. Is possible, and can act as a power device to realize high withstand voltage.

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Abstract

본 발명은 트렌치 게이트형 SiC MOSFET 디바이스 및 그 제조 방법에 관한 것으로서, 본 발명의 트렌치 게이트형 SiC MOSFET 디바이스는, SiC 기판(예, n형 4H-SiC 기판)에 형성된 게이트 트렌치를 덮는 게이트 산화막, 상기 게이트 트렌치 영역에서 상기 게이트 산화막 하부에 형성된 도핑된 웰(예, BPW), 상기 게이트 산화막이 덮인 상기 게이트 트렌치 내부에 형성된 게이트 전극, 상기 게이트 전극 위에 형성된 층간절연막, 상기 기판의 에피택셜층의 전면에 형성된 소스 영역을 위한 도핑층의 상면과 상기 층간절연막의 상면을 덮는 소스 전극 및 상기 기판의 배면에 형성된 드레인 전극을 포함한다.

Description

트렌치 게이트형 ＳｉＣ ＭＯＳＦＥＴ 디바이스 및 그 제조 방법
본 발명은 트렌치 게이트형 SiC MOSFET 디바이스에 관한 것으로서, 특히, 게이트 산화막 형성 후 H2 열처리와 SOP(sacrificial oxidation process) 공정이 처리된 트렌치 게이트형 SiC MOSFET 디바이스 및 그 제조 방법에 관한 것이다.
SiC는 낮은 고유 캐리어 농도, 높은 절연 파괴 특성, 높은 열전도성과 큰 전자 유동 속도 등 우수한 특성으로 인해 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 디바이스들에 적용되고 있다. 특히, 고내압을 실현하기 위한 전력 디바이스로서 SiC의 사용이 검토되고 있으며, 디바이스의 미세화 및 온 저항의 감소를 위하여 트렌치 게이트 구조의 MOSFET이 주종을 이루고 있다.
종래의 트렌치 게이트형 MOSFET은 턴 오프 시, 트렌치 내에 위치한 게이트 전극과 에피택셜층 하부의 드레인 전극 사이에 높은 전위차가 유발된다. 이로 인해 게이트 트렌치의 바닥부에 전계가 집중하게 되며, 게이트 산화막 바닥부에는 전계의 집중에 의한 절연 파괴가 발생하게 된다. 이러한 문제점으로 게이트 산화막의 바닥부 두께를 측부 두께보다 크게 하여 전계의 집중을 완화하려는 시도가 있어 왔다. 그러나, 열산화 방법의 경우 측부가 바닥부에 비해 높은 산화 경향을 나타내어 바닥부 두께 증가를 위해 산화시간을 증가시키는 경우 측부 게이트 산화막의 두께가 매우 두꺼워진다는 문제점을 갖는다.
이러한 문제점을 해결하기 위하여, 게이트 트렌치의 형성 후 블랭킷 SiO2막 증착, 에치 백(etch back), 열산화법 등을 적용하여 두꺼운 바닥부를 갖는 트렌치 게이트 산화막을 형성하는 방법이 알려져 있으나, 좀 더 간단한 공정으로 안정적인 게이트 산화막을 갖는 MOSFET 디바이스가 요구되고 있다.
따라서, 본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은, 게이트 산화막 형성 후 H2 열처리와 SOP(sacrificial oxidation process) 공정을 처리함으로써 양질의 안정적인 게이트 산화막을 갖는 트렌치 게이트형 SiC MOSFET 디바이스 및 그 제조 방법을 제공하는 데 있다.
먼저, 본 발명의 특징을 요약하면, 상기의 목적을 달성하기 위한 본 발명의 일면에 따른 트렌치 게이트형 SiC MOSFET 디바이스는, SiC 기판(예, 4H-SiC 기판)에 형성된 게이트 트렌치를 덮는 게이트 산화막; 상기 게이트 트렌치 영역에서 상기 게이트 산화막 하부에 형성된 도핑된 웰; 상기 게이트 산화막이 덮인 상기 게이트 트렌치 내부에 형성된 게이트 전극; 상기 게이트 전극 위에 형성된 층간절연막; 상기 기판의 에피택셜층의 전면에 형성된 소스 영역을 위한 도핑층의 상면과 상기 층간절연막의 상면을 덮는 소스 전극; 및 상기 기판의 배면에 형성된 드레인 전극을 포함한다.
상기 게이트 산화막은, 상기 게이트 전극의 형성 전에 H2 분위기에서 열처리되어 제조될 수 있다.
상기 게이트 전극의 형성 전에, 상기 게이트 산화막 상에 탄소 캡핑층을 형성하고 Ar 분위기에서 열처리 후 탄소 캡핑층을 제거한 후, 상기 게이트 산화막은, H2 분위기에서 열처리되어 제조될 수 있다.
상기 게이트 전극의 형성 전에, 800~1200℃에서 30 ~ 50 분 동안 건식 산화를 수행하는 SOP(sacrificial oxidation process) 공정을 포함하여 제조될 수 있다.
상기 게이트 산화막이 상기 게이트 전극의 형성 전에 H2 분위기에서 열처리될 때, 상기 열처리에 의해 SiC 계면에서 발생된 탄소 화합물을 상기 SOP 공정에 의하여 산화 또는 제거하는 것을 특징으로 한다.
상기 게이트 전극의 형성 전에, 상기 게이트 산화막 상에 TEOS 산화막을 형성하고 NO 분위기에서 열처리되어 제조될 수 있다.
상기 기판의 에피택셜층의 전면에 형성된 상기 소스 영역의 상기 도핑층은, 상기 게이트 전극의 좌우로 도핑층을 포함할 수 있다.
상기 기판이 N형 에피택셜층을 갖는 기판인 경우, 상기 소스 영역의 도핑층은 상기 게이트 전극의 좌우로 p-베이스층 위에 n+ 층과 p+ 층이 옆으로 나란히 인접한 층을 포함할 수 있다.
그리고, 본 발명의 다른 일면에 따른 트렌치 게이트형 SiC MOSFET 디바이스의 제조 방법은, 소스 영역을 위한 도핑층을 갖는 SiC 기판(예, 4H-SiC 기판)을 상기 소스 영역의 도핑층 보다 더 깊게 식각하여 게이트 트렌치를 형성하는 단계; 게이트 산화막을 형성하는 단계; 상기 게이트 트렌치 영역에서 상기 게이트 산화막 하부에 도핑된 웰을 형성하기 위하여 이온 주입하는 단계; 열처리하는 단계; 상기 게이트 트렌치 내에 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 기판 상에 층간절연막을 형성하는 단계; 상기 게이트 산화막 및 층간절연막을 패터닝하는 단계; 상기 기판의 에피택셜층의 전면에 형성된 소스 영역을 위한 도핑층의 상면과 상기 층간절연막의 상면을 덮는 소스 전극을 형성하는 단계; 및 상기 기판의 배면에 드레인 전극을 형성하는 단계를 포함한다.
상기 열처리하는 단계는, H2 분위기에서 열처리할 수 있다.
상기 열처리하는 단계 전에, 상기 게이트 산화막 상에 탄소 캡핑층을 형성하고 Ar 분위기에서 열처리 후 탄소 캡핑층을 제거하는 단계를 더 포함할 수 있다.
상기 게이트 전극을 형성하는 단계 전에, 800~1200℃에서 30 ~ 50 분 동안 건식 산화를 수행하는 SOP(sacrificial oxidation process) 공정을 수행하는 단계를 포함할 수 있다.
상기 트렌치 게이트형 SiC MOSFET 디바이스의 제조 방법은, H2 분위기에서 상기 열처리에 의해 SiC 계면에서 발생된 탄소 화합물을 상기 SOP 공정에 의하여 산화 또는 제거하는 것을 특징으로 한다.
상기 탄소 화합물은 상기 트렌치 게이트형 SiC MOSFET 디바이스에서 leaky interfacial layer를 형성해 역방향 누설전류를 일으키며, 상기 SOP 공정에 의하여 상기 역방향 누설전류를 감소시킬 수 있다.
상기 탄소 화합물은 흑연질 탄소층을 포함한다.
상기 게이트 전극을 형성하는 단계 전에, 상기 게이트 산화막 상에 TEOS 산화막을 형성하고 NO 분위기에서 열처리하는 단계를 더 포함할 수 있다.
상기 기판의 에피택셜층의 전면에 형성된 상기 소스 영역의 상기 도핑층은, 상기 게이트 전극의 좌우로 도핑층을 포함할 수 있다.
상기 기판이 N형 에피택셜층을 갖는 기판인 경우, 상기 소스 영역의 도핑층은 상기 게이트 전극의 좌우로 p-베이스층 위에 n+ 층과 p+ 층이 옆으로 나란히 인접한 층을 포함할 수 있다.
본 발명에 따른 트렌치 게이트형 SiC MOSFET 디바이스는, 게이트 산화막 형성 후 H2 열처리와 SOP(sacrificial oxidation process) 공정이 처리되어 양질의 안정적인 게이트 산화막을 갖는 트렌치 게이트형 SiC MOSFET 디바이스를 제공할 수 있다. SiC에서의 낮은 고유 캐리어 농도, 높은 절연 파괴 특성, 높은 열전도성과 전자 이동도, 낮은 온 저항 등 우수한 특성을 이용해, 본 발명의 트렌치 게이트형 SiC MOSFET 디바이스는, 디바이스의 미세화, 즉, 셀 피치의 소형화가 가능하고, 고내압을 실현하기 위한 전력 디바이스로 작동할 수 있다.
본 발명에 관한 이해를 돕기 위해 상세한 설명의 일부로 포함되는 첨부도면은, 본 발명에 대한 실시예를 제공하고 상세한 설명과 함께 본 발명의 기술적 사상을 설명한다.
도 1은 본 발명의 트렌치 게이트형 SiC MOSFET 디바이스의 구조를 설명하기 위한 도면이다.
도 2는 본 발명의 트렌치 게이트형 SiC MOSFET 디바이스의 단면 구조에 대한 SEM 사진의 일례이다.
도 3은 본 발명의 트렌치 게이트형 SiC MOSFET 디바이스의 제조 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 트렌치 게이트형 SiC MOSFET 디바이스에서 H2 열처리 전(a)및 그 후(b)의 트렌치 형상에 대한 SEM 사진의 일례이다.
도 5는 본 발명의 트렌치 게이트형 SiC MOSFET 디바이스에서 SOP 처리한 경우와 아닌 경우에 역방향 바이어스에서 역전류 특성(a)과 항복전압의 특성(b)의 예이다.
도 6은 본 발명의 트렌치 게이트형 SiC MOSFET 디바이스에서 SOP 처리 여부에 따른 투과현미경 관찰 결과를 나타낸 사진이다.
이하에서는 첨부된 도면들을 참조하여 본 발명에 대해서 자세히 설명한다. 이때, 각각의 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타낸다. 또한, 이미 공지된 기능 및/또는 구성에 대한 상세한 설명은 생략한다. 이하에 개시된 내용은, 다양한 실시 예에 따른 동작을 이해하는데 필요한 부분을 중점적으로 설명하며, 그 설명의 요지를 흐릴 수 있는 요소들에 대한 설명은 생략한다. 또한 도면의 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시될 수 있다. 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니며, 따라서 각각의 도면에 그려진 구성요소들의 상대적인 크기나 간격에 의해 여기에 기재되는 내용들이 제한되는 것은 아니다.
본 발명의 실시 예들을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 상세한 설명에서 사용되는 용어는 단지 본 발명의 실시 예들을 기술하기 위한 것이며, 결코 제한적이어서는 안 된다. 명확하게 달리 사용되지 않는 한, 단수 형태의 표현은 복수 형태의 의미를 포함한다. 본 설명에서, "포함" 또는 "구비"와 같은 표현은 어떤 특성들, 숫자들, 단계들, 동작들, 요소들, 이들의 일부 또는 조합을 가리키기 위한 것이며, 기술된 것 이외에 하나 또는 그 이상의 다른 특성, 숫자, 단계, 동작, 요소, 이들의 일부 또는 조합의 존재 또는 가능성을 배제하도록 해석되어서는 안 된다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 1은 본 발명의 트렌치 게이트형 SiC MOSFET 디바이스(1000)의 구조를 설명하기 위한 도면이다. 도 2는 본 발명의 트렌치 게이트형 SiC MOSFET 디바이스(1000)의 단면 구조에 대한 SEM 사진의 일례이다.
도 1 및 도 2를 참조하면, 본 발명의 트렌치 게이트형 SiC MOSFET 디바이스(1000)는, 에피택셜층(222)을 갖는 기판(예, n형 4H-SiC 기판)(200)에 형성된 게이트 트렌치(230)를 덮는 게이트 산화막(240), 게이트 트렌치(230)의 영역에서 게이트 산화막(240) 하부에 형성된 도핑된 웰(예, BPW, bottom p-well)(225), 게이트 산화막(240)이 덮인 게이트 트렌치(230) 내부에 형성된 게이트 전극(250), 게이트 전극(250) 위에 형성된 층간절연막(260), SiC 기판(200)의 에피택셜층의 전면에 형성된 소스 영역을 위한 도핑층(224, 226, 228)의 상면과 층간절연막(260)의 상면을 덮는 소스 전극(270), SiC 기판(200)의 배면에 형성된 드레인 전극(280)을 포함한다.
SiC 기판(200)의 에피택셜층(222)의 전면에 형성된 소스 영역은, 게이트 전극(250)의 좌우로 도핑층(224, 226, 228)을 포함한다.
SiC 기판(200)이 도면과 같이 n형 에피택셜층(222)을 갖는 기판인 경우, 상기 소스 영역의 도핑층(224, 226, 228)은 저농도 p형 도핑층인 p-베이스층(224) 위에 고농도 n형 도핑층인 n+ 층(228)과 고농도 p형 도핑층인 p+ 층(226)이 옆으로 나란히 인접한 층을 포함한다.
이하 도 3을 참조하여 본 발명의 트렌치 게이트형 SiC MOSFET 디바이스(1000)의 제조 방법을 자세히 설명한다.
도 3은 본 발명의 트렌치 게이트형 SiC MOSFET 디바이스(1000)의 제조 방법을 설명하기 위한 도면이다.
먼저, 도 3을 참조하면, 예를 들어, 기판(210)(예, 6 인치 n 형 4o off-axis <0001> 배향된 4H-SiC 기판)에 n형(예, 7 x 1015 cm-3의 농도로 도핑) 에피택셜층(222)을 형성하고, 에피택셜층(222)의 전면에 소스 영역을 위한 도핑층(224, 226, 228)을 형성한 기판(200)을 준비한다(S110). 기판(200)이 도면과 같이 n형 에피택셜층을 갖는 기판인 경우, 소스 영역의 도핑층(224, 226, 228)은 저농도 p형 도핑층인 p-베이스층(224) 위에 고농도 n형 도핑층인 n+ 층(228)과 고농도 p형 도핑층인 p+ 층(226)이 옆으로 나란히 인접한 층을 포함한다. 예를 들어, p-베이스층(224)과 p+ 층(226)은 Al 이온을 주입하는 것에 의하여, n+ 층(228)은 N(질소) 이온을주입하여 형성될 수 있다.
다음에, 소스 영역의 도핑층(224, 226, 228) 보다 더 깊게 식각하여 게이트 트렌치(230)를 형성한다(S120). 예를 들어, PECVD(plasma-enhanced chemical vapor deposition) 장비에 의해 증착된 SiO2를 게이트 전극(250)이 형성될 영역에 대응되는 영역에 대해 패턴해 식각 마스크로서 사용하여, 유도 결합 플라즈마(ICP, inductive coupled plasma)를 이용하는 건식 에쳐(dry etcher)를 통해 트렌치(예, 트렌치 깊이 약 2 μm)를 형성할 수 있다. 일예로서, 활성 영역 5 x 5 mm2에 트렌치 셀 피치 6.5 μm로 하여 형성하였다.
다음에, 게이트 산화막(240)을 형성한다(S130). 예를 들어, 게이트 트렌치 측벽과 바닥면이 포함된 전영역에 절연막 SiO2를 50~110 nm 두께로 형성할 수 있다. 일 실시 예에서, 트렌치 측벽상의 게이트 산화막의 두께는 약 80 nm 정도였다.
게이트 트렌치(230) 영역에서 게이트 산화막(240) 하부에는, 예를 들어, Al이온을 주입하여 도핑된 웰(예, BPW)(225)을 형성한다(S140).
도핑된 웰(예, BPW)(225)을 형성한 후, 게이트 산화막(240) 상에 탄소 캡핑층을 형성하고 Ar 분위기에서 1500~1900℃(예, 1700℃) 온도에서 50~70분(예, 60분) 동안 열처리 후 탄소 캡핑층을 O2 플라즈마 애싱(ashing)에 의해 제거할 수 있다(S150).
Ar 분위기에서 열처리 후, 이어서 게이트 트렌치(230) 형상을 제어하고 게이트 트렌치(230)의 측벽을 매끄럽게 하기 위해 1200~1600℃(예, 1400℃)에서 10~30분(예, 20 분) 동안 H2 분위기에서 열처리한다(S160).
또한, 게이트 전극(250)을 형성하기 전에, SOP(sacrificial oxidation process, 희생산화공정) 처리를 진행한다. 예를 들어, 게이트 트렌치(230) 상에 800~1200℃(예, 1000 ℃)에서 30 ~ 50 분(예, 40 분) 동안 건식 산화을 진행할 수 있다. 비교를 위해 SOP 처리하지 않은 샘플도 준비한다.
SOP(sacrificial oxidation process) 처리를 진행한 후, LPCVD(Low Pressure Chemical Vapor Deposition) 장비에 의해, 예를 들어, 720 ℃에서 TEOS(tetra ethoxysilane) 게이트 산화막을 형성하고 NO 분위기에서 산화 후 열처리, 즉, 800~1200℃(예, 1175 ℃)에서 60 ~ 180 분(예, 120 분) 동안 질화 열처리를 진행할 수 있다. 비교를 위해 SOP 처리하지 않은 샘플도 준비한다.
다음에, 게이트 트렌치(230) 내에 금속이나 다결정 Si 등 전도성 물질로 게이트 전극(250)을 형성한다(S180). 예를 들어, CVD 장비 등을 이용해 고농도로 도핑된 n 형 다결정 Si을 적층한 후 패턴하여 게이트 전극(250)을 형성할 수 있다. 게이트 전극(250)의 상면은 에피택셜층(222)의 도핑층(224, 226, 228)의 표면과 동일 평면이 되도록 형성되는 것이 바람직하다.
다음, 게이트 전극(250)이 형성된 기판 상에 층간절연막(interlayer dielectric, 260)을 형성한다(S190). 층간절연막(260)은 SiO2 와 같은 절연막으로 이루어질 수 있다.
다음, 게이트 산화막(240) 및 층간절연막(260)을 하나의 마스크로 노광작업을 통해 동시에 패터닝할 수 있다(S200).
다음에는, 금속 등 전도성 물질(예, Ti)로 소스 전극(270)을 형성한다(S210). 예를 들어, 기판(200)의 에피택셜층(222)의 전면에 형성된 소스 영역을 위한 도핑층(224, 226, 228)의 상면과 층간절연막(260)의 상면을 덮는 소스 전극(270)을 형성한다.
이어서, 금속 등 전도성 물질(예, Ni / Ti 합금)로 기판(200)의 배면에 드레인 전극(280)을 형성한다(S220).
여기서, 소스 전극(270), 드레인 전극(280) 형성전에 오믹층이 형성될 수 있음은 물론이다.
마지막으로, 게이트 전극(250), 소스 전극(270), 드레인 전극(280) 각각에 대하여 연결된 입출력 패드 금속은 Al로 이루어질 수 있다.
도 4는 본 발명의 트렌치 게이트형 SiC MOSFET 디바이스(1000)에서 H2 열처리 전(a)및 그 후(b)의 트렌치 형상에 대한 SEM 사진의 일례이다.
도 4의 (a)는 게이트 산화막(240) 형성하고 H2 열처리 전의 SEM 사진의 일례이고, 도 4의 (b)는 게이트 산화막(240) 형성하고 H2 열처리 후의 SEM 사진의 일례이다. H2 열처리 후에는 트렌치(230) 상부 및 하부의 모서리가 둥글게 되고, 트렌치(230) 측벽의 표면이 더 매끄러워진다는 것을 확인할 수 있다.
도 5는 본 발명의 트렌치 게이트형 SiC MOSFET 디바이스(1000)에서 SOP 처리한 경우와 아닌 경우에 역방향 바이어스에서 역전류 특성(a)과 항복전압의 특성(b)의 예이다.
도 5의 (a)와 같이, SOP 처리하지 않은 트렌치 MOSFET이 SOP 처리가 진행된 MOSFET에 비해 게이트 역방향 바이어스에서 3 배 더 높은 역방향 누설전류를 가짐을 보여준다. SOP 처리하지 않은 MOSFET의 계면층은 게이트 산화막(240)과 SiC 계면에서 반응하여, 표면층을 화학적으로 변형시킬 수 있는 H2 열처리 공정 동안 탄소 화합물(흑연질 탄소층 등)을 형성할 것으로 예상된다. 따라서, SOP 처리 동안 탄소 화합물이 산화 및 제거되는 것으로 추정된다. SOP 처리가 있거나 없는 MOSFET의 항복 전압은 도 5의 (b)와 같이, 800 ~ 900V 사이에서 측정되었다. SOP의 처리는 항복 전압 특성에는 큰 영향이 없음을 알 수 있다.
도 6은 본 발명의 트렌치 게이트형 SiC MOSFET 디바이스에서 SOP 처리 여부에 따른 투과현미경 관찰 결과를 나타낸 사진이다.
도 6을 참조하면, SOP(희생산화공정) 처리를 통하여 역방향 누설전류 특성이 개선된 이유를 TEM으로 확인할 수 있는데, SOP 공정이 없었던 소자의 경우 게이트 산화막 계면에 두꺼운 계면층이 관찰됨을 보여준다. 이 계면층은 수소 열처리 이후 게이트 산화막에 대한 공정이 진행되면서 형성되는 층으로 판단되고 leaky interfacial layer(누설 계면층)일 것으로 예상되었다. 기 보고된 결과(Y. Kawada et al., Jpn. J. appl. Phys. 48 (2009), p.116508)에 따르면 1700 ℃ Ar 분위기에서 열처리 시 SiC 표면에 carbon층이 형성될 수 있다고 했고 그 원인으로 고온 SiC 표면에서 Si가 승화되고 남은 carbon이 graphitic carbon 층(흑연질 탄소층)을 형성한다고 보고한 바 있다. 마찬가지로 희생산화공정을 진행한 경우 SiC 표면에 남은 graphitic carbon 층이 효과적으로 제거되었을 것으로 판단되고 희생산화공정이 없는 소자의 트렌치 게이트 산화막 계면에서는 carbon 화합물이 생성될 가능성이 높을 것으로 예상되며, 이로 인한 전도성이 높은 graphitic carbon이 포함된 계면층을 통하여 높은 누설전류가 발생됨을 알 수 있다.
상술한 바와 같이, 본 발명에 따른 트렌치 게이트형 SiC MOSFET 디바이스(1000)는, 게이트 산화막(240) 형성 후 H2 열처리와 SOP 공정이 처리되어 양질의 안정적인 게이트 산화막을 갖는 트렌치 게이트형 SiC MOSFET 디바이스를 제공할 수 있다. SiC에서의 낮은 고유 캐리어 농도, 높은 절연 파괴 특성, 높은 열전도성과 전자 이동도, 낮은 온 저항 등 우수한 특성을 이용해, 트렌치 게이트형 SiC MOSFET 디바이스(1000)는, 디바이스의 미세화, 즉, 셀 피치의 소형화가 가능하고, 고내압을 실현하기 위한 전력 디바이스로 작동할 수 있다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시 예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명의 사상은 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 트렌치 게이트형 SiC MOSFET 디바이스에 있어서,
    SiC 기판에 형성된 게이트 트렌치를 덮는 게이트 산화막;
    상기 게이트 트렌치 영역에서 상기 게이트 산화막 하부에 형성된 도핑된 웰;
    상기 게이트 산화막이 덮인 상기 게이트 트렌치 내부에 형성된 게이트 전극;
    상기 게이트 전극 위에 형성된 층간절연막;
    상기 기판의 에피택셜층의 전면에 형성된 소스 영역을 위한 도핑층의 상면과 상기 층간절연막의 상면을 덮는 소스 전극; 및
    상기 기판의 배면에 형성된 드레인 전극
    을 포함하는 것을 특징으로 하는 트렌치 게이트형 SiC MOSFET 디바이스.
  2. 제1항에 있어서,
    상기 게이트 산화막은, 상기 게이트 전극의 형성 전에 H2 분위기에서 열처리되어 제조되는 것을 특징으로 하는 트렌치 게이트형 SiC MOSFET 디바이스.
  3. 제1항에 있어서,
    상기 게이트 전극의 형성 전에, 상기 게이트 산화막 상에 탄소 캡핑층을 형성하고 Ar 분위기에서 열처리 후 탄소 캡핑층을 제거한 후,
    상기 게이트 산화막은, H2 분위기에서 열처리되어 제조되는 것을 특징으로 트렌치 게이트형 SiC MOSFET 디바이스.
  4. 제1항에 있어서,
    상기 게이트 전극의 형성 전에, 800~1200℃에서 30 ~ 50 분 동안 건식 산화를 수행하는 SOP(sacrificial oxidation process) 공정을 포함하여 제조되는 것을 특징으로 트렌치 게이트형 SiC MOSFET 디바이스.
  5. 제4항에 있어서,
    상기 게이트 산화막이 상기 게이트 전극의 형성 전에 H2 분위기에서 열처리될 때, 상기 열처리에 의해 SiC 계면에서 발생된 탄소 화합물을 상기 SOP 공정에 의하여 산화 또는 제거하는 것을 특징으로 트렌치 게이트형 SiC MOSFET 디바이스.
  6. 제1항에 있어서,
    상기 게이트 전극의 형성 전에, 상기 게이트 산화막 상에 TEOS 산화막을 형성하고 NO 분위기에서 열처리되어 제조되는 것을 특징으로 하는 트렌치 게이트형 SiC MOSFET 디바이스.
  7. 제1항에 있어서,
    상기 기판은 4H-SiC 기판인 것을 특징으로 하는 트렌치 게이트형 SiC MOSFET 디바이스.
  8. 제1항에 있어서,
    상기 기판의 에피택셜층의 전면에 형성된 상기 소스 영역의 상기 도핑층은, 상기 게이트 전극의 좌우로 도핑층을 포함하는 것을 특징으로 하는 트렌치 게이트형 SiC MOSFET 디바이스.
  9. 제1항에 있어서,
    상기 기판이 N형 에피택셜층을 갖는 기판인 경우, 상기 소스 영역의 도핑층은 상기 게이트 전극의 좌우로 p-베이스층 위에 n+ 층과 p+ 층이 옆으로 나란히 인접한 층을 포함하는 것을 특징으로 하는 트렌치 게이트형 SiC MOSFET 디바이스.
  10. 소스 영역을 위한 도핑층을 갖는 SiC 기판을 상기 소스 영역의 도핑층 보다 더 깊게 식각하여 게이트 트렌치를 형성하는 단계;
    게이트 산화막을 형성하는 단계;
    상기 게이트 트렌치 영역에서 상기 게이트 산화막 하부에 도핑된 웰을 형성하기 위하여 이온 주입하는 단계;
    열처리하는 단계;
    상기 게이트 트렌치 내에 게이트 전극을 형성하는 단계;
    상기 게이트 전극이 형성된 기판 상에 층간절연막을 형성하는 단계;
    상기 게이트 산화막 및 층간절연막을 패터닝하는 단계;
    상기 기판의 에피택셜층의 전면에 형성된 소스 영역을 위한 도핑층의 상면과 상기 층간절연막의 상면을 덮는 소스 전극을 형성하는 단계; 및
    상기 기판의 배면에 드레인 전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 트렌치 게이트형 SiC MOSFET 디바이스의 제조 방법.
  11. 제10항에 있어서,
    상기 열처리하는 단계는, H2 분위기에서 열처리하는 것을 특징으로 하는 트렌치 게이트형 SiC MOSFET 디바이스의 제조 방법.
  12. 제10항에 있어서,
    상기 열처리하는 단계 전에,
    상기 게이트 산화막 상에 탄소 캡핑층을 형성하고 Ar 분위기에서 열처리 후 탄소 캡핑층을 제거하는 단계
    를 더 포함하는 것을 특징으로 하는 트렌치 게이트형 SiC MOSFET 디바이스의 제조 방법.
  13. 제10항에 있어서,
    상기 게이트 전극을 형성하는 단계 전에,
    800~1200℃에서 30 ~ 50 분 동안 건식 산화를 수행하는 SOP(sacrificial oxidation process) 공정을 수행하는 단계
    를 포함하는 것을 특징으로 하는 트렌치 게이트형 SiC MOSFET 디바이스의 제조 방법.
  14. 제13항에 있어서,
    H2 분위기에서 상기 열처리에 의해 SiC 계면에서 발생된 탄소 화합물을 상기 SOP 공정에 의하여 산화 또는 제거하는 것을 특징으로 하는 트렌치 게이트형 SiC MOSFET 디바이스의 제조 방법.
  15. 제14항에 있어서,
    상기 탄소 화합물은 상기 트렌치 게이트형 SiC MOSFET 디바이스에서 leaky interfacial layer(누설 계면층)를 형성해 역방향 누설전류를 일으키며, 상기 SOP 공정에 의하여 상기 역방향 누설전류를 감소시키는 것을 특징으로 하는 트렌치 게이트형 SiC MOSFET 디바이스의 제조 방법.
  16. 제14항에 있어서,
    상기 탄소 화합물은 흑연질 탄소층을 포함하는 것을 특징으로 하는 트렌치 게이트형 SiC MOSFET 디바이스의 제조 방법.
  17. 제10항에 있어서,
    상기 게이트 전극을 형성하는 단계 전에,
    상기 게이트 산화막 상에 TEOS 산화막을 형성하고 NO 분위기에서 열처리하는 단계
    를 더 포함하는 것을 특징으로 하는 트렌치 게이트형 SiC MOSFET 디바이스의 제조 방법.
  18. 제10항에 있어서,
    상기 기판은 4H-SiC 기판인 것을 특징으로 하는 트렌치 게이트형 SiC MOSFET 디바이스의 제조 방법.
  19. 제10항에 있어서,
    상기 기판의 에피택셜층의 전면에 형성된 상기 소스 영역의 상기 도핑층은, 상기 게이트 전극의 좌우로 도핑층을 포함하는 것을 특징으로 하는 트렌치 게이트형 SiC MOSFET 디바이스의 제조 방법.
  20. 제10항에 있어서,
    상기 기판이 N형 에피택셜층을 갖는 기판인 경우, 상기 소스 영역의 도핑층은 상기 게이트 전극의 좌우로 p-베이스층 위에 n+ 층과 p+ 층이 옆으로 나란히 인접한 층을 포함하는 것을 특징으로 하는 트렌치 게이트형 SiC MOSFET 디바이스의 제조 방법.
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