WO2021037637A1 - Halbleitervorrichtung und verfahren zum herstellen einer halbleitervorrichtung - Google Patents

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trench
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Alberto MARTINEZ-LIMIA
Klaus Heyers
Wolfgang Feiler
Stephan Schwaiger
Jan-Hendrik Alsmeier
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Robert Bosch Gmbh
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    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode

Definitions

  • the invention relates to a semiconductor device and a method for manufacturing a semiconductor device.
  • a field effect transistor for example a MOSFET, for example a silicon carbide MOSFET (SiC-MOSFET), which has a gate that is formed as a trench structure (also referred to as a trench structure; the terms trench and trench are used synonymously herein)
  • a trench structure also referred to as a trench structure; the terms trench and trench are used synonymously herein
  • conventionally used for shielding the trench structure preferably uses deep p + structures which run laterally adjacent to the trench and are optionally also formed in an L-shape with a buried leg below the trench. See e.g. US 8,946,726 B2.
  • Alternative approaches use an implantation of a p-area below the trench (as a so-called "bubble"), e.g. by implantation through the trench. (e.g. US 2018/0097 079 Al).
  • Conventional field shielding represents a compromise between (as low as possible) a load on a gate oxide and (as low as possible) electrical resistance when a current flows through a drift area of the MOSFET, e.g. through a JFET zone that can be formed within the drift area.
  • the object is achieved by a semiconductor device which has a drift region of a first conductivity type, a channel region of a second conductivity type on the drift region, a source region of the first conductivity type on or in the channel region, a trench which forms an insulated gate and extends through the source region and the channel region so that its bottom is located in the drift region, and at least one buried region of the second conductivity type, which extends within the drift region from an edge region of the drift region to the trench and with a first partial region of a surface of the trench is in direct contact.
  • the second conductivity type can be opposite to the first conductivity type, a second partial region of a surface of the trench can be in direct contact with the drift region, and the buried region can be connected to the source region in an electrically conductive manner.
  • the semiconductor device can clearly be designed as a field effect transistor, for example MOSFET, in which a gate shield is provided as a buried region which extends as far as the gate oxide, so that the gate oxide is particularly well protected there.
  • the buried area is designed in such a way that it only touches part of the length of the trench, so that areas remain in which the (vertical) current flow through the (horizontally arranged) buried area is not or only insignificantly impaired.
  • the object is achieved by a method for producing a semiconductor device, which comprises forming a drift region of a first conductivity type, forming a channel region of a second conductivity type on the drift region, forming a source region of the first conductivity type on the or in the channel region, forming a trench which forms an insulated gate and extends through the source region and the channel region so that its bottom is in the drift region, forming at least one buried region of the second conductivity type which is within the drift region of an edge region of the drift region extends to the trench and is in direct contact with a first partial region of a surface of the trench, and has an electrically conductive connection of the buried region to the source region.
  • a second partial area of a surface of the trench can be in direct contact with the drift region, and the second conductivity type can be opposite to the first conductivity type.
  • a field effect transistor e.g. a MOSFET
  • a field effect transistor e.g. a MOSFET
  • the semiconductor device for example the drift region and possibly further regions, for example the source region, the channel region and / or the buried region, can consist of silicon carbide (SiC). Accordingly, in various exemplary embodiments, a SiC trench MOSFET can be provided with an effective shielding of its gate oxide.
  • a MOSFET is provided with a shield of its trench oxide while at the same time limiting a saturation current by means of an effective JFET effect.
  • the buried region can extend as far as below the trench. A partial enclosure of the trench bottom, and in particular the trench edges in the area of their rounding, can thus be achieved by the buried area, which leads to a particularly effective field shielding of the trench bottom or the trench edges.
  • the buried region can extend on a first side of the trench from the edge region of the drift region to the trench and extend on an opposite side of the trench from the edge region of the drift region to the trench and each be in direct contact with a first partial region of a surface of the trench .
  • This arrangement can be used, for example as a toothed structure, in such a way that a higher density of the shielding regions is provided under the trench, while a distance between the buried regions in a third dimension is wide enough for good current conduction in the case of passage. Effective field shielding of the trench floor can thus be achieved through the “interdigital” structure of the buried areas with good current flow in the case of passage.
  • the buried area extending on two opposite sides of the trench from the edge area to the trench can also mean in various exemplary embodiments that there is an adjustment invariance in the direction of the trench axis and a large overlap between the trench and the buried area in a direction perpendicular to the trench, which means that the design of the semiconductor device can be very tolerant of misalignment.
  • FIG. 1 schematically shows a semiconductor device according to an embodiment
  • FIG. 2 schematically shows a semiconductor device according to an embodiment
  • Figure 3 schematically shows a plan view of a cross section of the
  • FIGS. 4A to 41 show a schematic illustration of a method for producing a semiconductor device according to an embodiment
  • FIGS. 5A to 51 show a schematic illustration of a method for producing a semiconductor device according to an embodiment
  • FIG. 6 shows a flow chart of a method for producing a semiconductor device according to one embodiment.
  • FIG. 1 and FIG. 2 each show a schematic cross-sectional view of a semiconductor device 1 according to an embodiment
  • FIG. 3 is a schematic plan view of a cross section of the semiconductor device from FIG. 1 or FIG. 2 in the direction of the arrow shown there.
  • FIG. 2 may be a preferred embodiment of the semiconductor device 1.
  • some areas have a first conductivity type and other areas have a second conductivity type opposite to the first conductivity type.
  • regions of the first conductivity type are n-doped and regions of the second conductivity type are p-doped.
  • the conductivity types can be exactly the opposite.
  • the semiconductor device 1 as shown in FIG. 1 and FIG. 2, have a substrate 16, for example an SiC substrate or another wide-bandgap semiconductor substrate, which can be n-doped.
  • the semiconductor device 1 is also referred to herein as a cell.
  • the cell can be divided into two half-cells by a trench 5, which is described further below.
  • An n-doped drift region (in the narrower sense) 15 can be formed over the substrate 16, for example thereon.
  • An n-doped region 14, which is also referred to as nSpreadingFET region 14 in the following, can be arranged above, for example on top.
  • At least one n-doped region 13, which is also referred to below as nJFET region 13, and at least one p-doped buried region 12 can be arranged next to one another, for example in a common plane.
  • An n-doped region 11, 111 which is also referred to below as n-spreading region 11, 111, can be arranged above, for example on top.
  • the n-spreading region 11, 111 can be formed, for example, as a layer, the n-spreading region being designated 111 in the left half-cell and 11 in the right half-cell.
  • a p-doped channel region 8, 108 (also referred to as a body region) can be arranged, again as two half-cells.
  • An n-doped source region 9, 109 can be formed as two half cells on or in the channel region 8, 108.
  • the drift region 15, the nSpreadingFET region 14, the nJFET region 13 and the nSpreading area 11, 111 can be understood together as a drift area in the broader sense.
  • the semiconductor device 1 can furthermore have the trench 5, which extends from an upper side of the semiconductor device 1, for example from a surface of the source region 9, 109, through the source region 9, 109 and the channel region 8, 108 to FIG the drift area (in the broader sense) extends.
  • a bottom of the trench 5 can be located, for example, in an area in which the nJFET region 13 and the p-doped buried region 12 adjoin one another, so that a surface of the trench 5 is in contact with both the nJFET region 13 and the buried region 12 is.
  • the at least one buried region 12 can be located with a part below the trench 5.
  • the area of the surface of the trench 5 which is in contact with the buried area 12 is referred to as the first partial area 32.
  • the area of the surface of the trench 5 that is in contact with the nJFET area 13 is referred to as the second sub-area 34.
  • the trench 5 can have a gate oxide 6, 7 on its walls, the gate oxide 7 being the gate oxide at the bottom of the trench 5, which can be thicker than the gate oxide 6 on sidewalls of the trench 5.
  • the trench 5 can furthermore have a gate electrode 4 have, which can be formed for example from polysilicon.
  • FIG. 1 and FIG. 2 further show an optional additional p-doped shielding region 17, which is directly adjacent to the trench bottom, for example formed below the trench 5.
  • the gate electrode 4 and the gate oxide 6, 7 can be regarded as belonging to the trench 5, the trench is summarized here denoted by the reference number 5.
  • the buried region 12 can be connected in an electrically conductive manner to the source region 9, 109.
  • p + -doped regions 10, 110 running parallel to the trench 5 can be arranged in an edge region of each of the half cells of the semiconductor device 1: Adjacent regions of the same doping are conductively connected to one another and thus form the electrically conductive connection.
  • the p + -doped regions 10, 110 and / or their tails 21, 121 can, as shown in FIG. 1, extend into the buried region 12, as a result of which their doping there is superimposed on that of the buried region.
  • the p + -doped region 110 only extends into the n-doped nJFET region 13.
  • the schematic view from FIG. 3 shows, however, that a plurality of the nJFET regions 13 and a plurality of the buried regions 12 can alternate with one another both in the left half-cell and in the right half-cell in a direction perpendicular to the plane of the paper.
  • the p + -doped region 110 below or above the plane of the paper with (at least) another of the buried regions 12 can be in electrically conductive contact.
  • the trench 5 is always deeper than the p + -doped regions 10, 110 and their tails 12, 121.
  • the p + -doped regions 10, 110 can be designed in such a way that they do not extend into the buried region 12, but only into the n-spreading region 11, 111.
  • An electrically conductive connection between the buried region 12 and the p + -doped regions 10, 110 can, for example, by means of a p-doped connection region 18, 118 (the p-doped connection region 118 cannot be seen in FIG. 2 because it is outside on the plane of the paper, but it is shown in FIGS. 4B to 41). This is exemplified in FIG. 2, 41 and FIG. 51 shown. It can be advantageous here that a depth of the trench 5, which extends deeper than the p + -doped regions 10, 110, is no longer determined by a depth of the p + -doped regions 10, 110 or their tails 21, 121.
  • the p-doped connecting region 18, 118 can, similar to the p + -doped region 10, 110, extend parallel to the trench 5 over its entire length (this is shown by way of example in FIG. 41), or only over one or more sections of the entire trench Length parallel to the trench 5, for example only over the buried regions 12.
  • the connecting region 18, 118 can then be designed in a columnar manner.
  • FIG. 51 the right-hand part of the illustration shows a side view (in the direction of the arrows) of the semiconductor device 1 shown on the left-hand side, which makes the columnar configuration of the connection region 18 recognizable.
  • connection area 18 (the pJFET contact area) creates cross connections in the n-spreading area 11, 111 between adjacent semiconductor devices 1 (cells), see the side view in FIG. 51, which make a forward resistance R on of the semiconductor device additionally less sensitive to adjustment tolerances of the p + -doped regions 10, 110 and the connecting region 18, 118 with respect to the trench 5, since a lateral equalizing current between adjacent cells is enabled or facilitated.
  • connection region The part of the electrically conductive connection running through the semiconductor between the at least one buried region 12 and the source region 9, 109 can be referred to as the connection region.
  • the connection region In the exemplary embodiment from FIG. 1, the p + -doped regions 10, 110 (and possibly also the tails 21, 121) in which Embodiments from FIG. 2, FIG. 41 and FIG. 51 the p + -doped regions 10, 110 (possibly also the tails 21, 121) and the p-doped connection regions 18, 118.
  • the shielding region 17 can be electrically connected to the source potential through the buried region 12, which, as explained in more detail below, can have a “herringbone structure”, as well as the p + -doped regions 10, 110 (and possibly the connecting regions 18, 118) and thus represent an additional shielding of the gate oxide 6, 7 from high electrical fields occurring at high voltages between drain 3 and source 2, 102.
  • At least one can also be provided on the top side of the semiconductor device, for example on the source region 9, 109 and the p + -doped regions 10, 110
  • Metallization 2, 102 can be arranged, which can extend over the channel region 8, 108.
  • the metallization 2, 102 is at source potential.
  • the contact between the metallization 2, 102 and the underlying semiconductor forms an ohmic contact. In the embodiment with the shielding region 17, this can be connected to the source potential via the buried region 12 and the p + -doped regions 10, 110.
  • the semiconductor device can furthermore have a rear-side contact 3 at drain potential, which makes contact with the substrate 16.
  • the semiconductor device 1 can furthermore have an edge termination for receiving a reverse voltage in the lateral direction and a gate pad (both not shown here).
  • the buried areas 12 are shown in FIG. 1 to 5 shown very schematically.
  • the position of the trench 5 (or the optional shielding region 17 located directly below it and the p + -doped regions 10, 110 is indicated by dashed lines.
  • the active region consists of preferably identical strip-shaped MOSFETs arranged parallel to one another.
  • the at least one buried region 12 can be formed as a plurality of buried regions 12, for example strips.
  • the strips can be embedded in the n-doped nJFET regions 13. That is, the first sub-area 32 has a plurality of first sub-area sections, the second sub-area 34 being in each case between two of the first sub-area sections.
  • the buried regions 12 can be arranged in such a way that they only extend on one side of the trench 5 from the edge region to the trench 5.
  • the buried areas 12 can extend on both sides of the trench 5 from the edge area to the trench 5, for example as shown in FIG. 3 is shown.
  • Each of the buried regions 12 can be formed in such a way that it encloses an angle f with the longitudinal direction of the trench 5, it being possible for 0 ° ⁇ f ⁇ 90 °.
  • All of the buried regions 12 which are located on the same side of the trench 5 can be arranged at the same angle f, that is to say parallel to one another.
  • An angle fi which the buried regions 12 on one side of the trench 5 form with the latter (to the left of the right trench 5 in FIG. 3) can be different in various exemplary embodiments from an angle F which the buried regions 12 on the other Form side of the trench 5 with this (in FIG. 3 to the right of the right trench 5).
  • fi f 5e ⁇ h (not shown).
  • fi and F can be adjacent angles, as shown in FIG. 3 shown.
  • the buried areas 12 can form a “herringbone structure”.
  • the arrangement of the buried regions 12, for example the fishbone structure, can (preferably) continue periodically in the lateral directions parallel and perpendicular to the trench 5 and be formed in the entire active region.
  • the buried regions 12 run in two directions that are not parallel and also not perpendicular to the trench 5, in the case of the presence of the additional shielding structure 17 even in three directions.
  • the buried regions 12 it is furthermore possible for the buried regions 12 to contain additional strips which are arranged below the p + -doped regions 10, 110 and run parallel to the trench 5 at a distance therefrom.
  • the source potential at the metallization 2, 102 can, for example, be at reference potential.
  • a space charge zone based on the boundaries between p- and n-areas, can extend essentially into the n-doped areas due to doping conditions, e.g. into the n-spreading area 11 , 111, the nJFET region 13, the nSpreadingFET region 14 and the drift region 15.
  • the at least one buried region 12 (and possibly the shielding structure 17) can then have the task of protecting the gate oxide 6, 7 from fields that are too high.
  • An effective field shielding of a base of the trench 5 and in particular of edges of the trench 5 in the area of its rounded areas can be brought about by being partially enclosed by the buried (p-doped) regions 12 and possibly the shielding structure 17.
  • an inversion channel can be influenced on a trench-side surface of the channel region 8, 108 (of the body region), so that a current from the drain 3 via the substrate 16, the drift region (in the narrower sense) 15, the nSpreadFET region 14, the nJFET region 13, the nSpread region 11, 111, the channel region 8, 108 and the source region
  • the resistance R D s 0N can be reduced in that the nJFET region 13 is designed to be narrower (eg flatter) and more highly doped.
  • FIG. 4A to 41 show a schematic illustration of a method for manufacturing a semiconductor device according to an embodiment, for example one of the semiconductor devices 1 described above.
  • nSpreadingFET region 14 which can be produced in the course of a first epitaxy or as a deep implant after the first epitaxy, is not shown.
  • a (e.g. SiC) wafer substrate 16 with a first epitaxial layer (a drift region in the narrower sense) 15 (FIG pJFET) buried region 12 can be defined by ion implantation.
  • a second epitaxial layer 118, 18, 19 can then be applied over the entire surface of these structures. This can be p-doped in a lower part, which forms connection regions 18, 118 in the finished semiconductor device, and n-doped in an upper part (FIG. 4B).
  • p + -doped regions 10, 110 can be produced by means of ion implantation in such a way that they extend into or approach the p-doped buried region 12 of the second epitaxial layer (FIG. 4C).
  • An implant can then be used for a channel region (body region) 8, 108 (FIG. 4D) and an implant, which the p-doped regions of the second epitaxial layer apart from the p + -doped regions 10, 100 redoped to form n-doped n-spreading regions 1, 111 (FIG. 4E).
  • the connection areas (pJFET contact areas) 18, 118 can also arise.
  • An implant for source regions 9, 109 (FIG. 4F), a formation of the trench 5 (FIG. 4G) and, if necessary, an additional shielding region 17 under the trench can then be produced by implantation in the trench 5 (FIG. 4H). .
  • the trench sidewall can be protected by a protective layer during implantation.
  • the trench 5 can be filled and metallizations can be applied to the front and back as a drain contact 3, gate contact (both not shown) and source contact (FIG. 41).
  • metallizations can be applied to the front and back as a drain contact 3, gate contact (both not shown) and source contact (FIG. 41).
  • the order of the implants for the channel region 8, 108 and the source regions 9, 109 can be interchanged with one another.
  • FIG. 5A to 51 show a schematic illustration of a method for manufacturing a semiconductor device according to an embodiment, for example one of the semiconductor devices 1 described above.
  • a wafer substrate 16 can essentially be as shown in FIG. 4A correspond to (FIG. 5A), including the first epitaxial layer.
  • An nJFET region 13 and at least one (eg pJFET) buried region 12 can then be defined by ion implantation.
  • An n-spreading region 11, 111 can be applied as a second epitaxial layer above the first epitaxial layer (FIG. 5B).
  • the connection regions (pJFET contact regions) 18, 118 can be produced by means of implantation in the second epitaxial layer (FIG. 5C).
  • a preferably n-doped third epitaxial layer 19 can then be grown on a surface of the second epitaxial layer (FIG. 5D).
  • the p + -doped regions 10, 100 can be produced by means of ion implantation.
  • An implant for a source region 9, 109 (FIG. 5E) and redoping of the third epitaxial layer 19 outside the p + -doped regions 10, 100 to form a channel region 8, 108 (FIG. 5F) can then take place.
  • the formation of a trench 5 (FIG. 5G) and, if necessary, the production of an additional shielding region 17 under the trench 5 can be produced by implantation in the trench 5 (FIG. 5H).
  • the trench side wall can be protected by a protective layer during the implantation.
  • the trench 5 can be filled and metallizations can be applied to the front and back as a drain contact 3, gate contact (both not shown) and source contact (FIG. 51).
  • the sequence of the implants for the channel region 8, 108 and the source regions 9, 109 can be interchanged.
  • Contacting can be implemented using methods of contact production and metallization customary in SiC technology, for example by alloying a Ni contact on the front and back of the semiconductor device 1 with a sufficient thermal budget and then applying the metallizations 2, 3, e.g. the front metallization 2 based on Al or Cu, and the rear (drain) metallization 3 based on Pd / Au.
  • FIG. 6 shows a flow diagram 60 of a method for manufacturing a semiconductor device according to an embodiment.
  • the method may include forming a drift region of a first conductivity type (at 61), forming at least one buried region of the second conductivity type (at 62), forming a channel region of a second conductivity type on the drift region (at 63), forming a source region of the first conductivity type on or in the channel region (at 64), forming a trench which forms an insulated gate and extends through the source region and the channel region so that its bottom is in the drift region (at 65) which, and an electrically conductive connection of the buried region to the source region, wherein the at least one buried region extends within the drift region from an edge region of the drift region to the trench and can be in direct contact with a first partial region of a surface of the trench, wherein a The second sub-area of a surface of the trench can be in direct contact with the drift area d the second conductivity type may be opposite to the first conductivity type (at 66).
  • an embodiment comprises an “and / or” link between a first feature and a second feature, this is to be read in such a way that the embodiment according to one embodiment includes both the first feature and the second feature and according to a further embodiment either only the has the first feature or only the second feature.

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Abstract

Es wird eine Halbleitervorrichtung (1) bereitgestellt. Die Halbleitervorrichtung (1) kann ein Driftgebiet (11, 111, 13, 14, 15) eines ersten Leitfähigkeitstyps, ein Kanalgebiet (8, 108) eines zweiten Leitfähigkeitstyps auf dem Driftgebiet (11, 111, 13, 14, 15), wobei der zweite Leitfähigkeitstyp dem ersten Leitfähigkeitstyp entgegengesetzt ist, ein Source-Gebiet (9, 109) vom ersten Leitfähigkeitstyp auf dem Kanalgebiet (8, 108), einen Graben (5), der ein isoliertes Gate bildet und sich durch das Source-Gebiet (9, 109) und das Kanalgebiet (8, 108) erstreckt, so dass sein Boden sich im Driftgebiet (11, 111, 13, 14, 15) befindet, und mindestens einen vergrabenen Bereich (12) des zweiten Leitfähigkeitstyps, welcher sich innerhalb des Driftgebiets (11, 111, 13, 14, 15) von einem Randbereich des Driftgebiets (11, 111, 13, 14, 15) zum Graben (5) erstreckt und mit einem ersten Teilbereich (32) einer Oberfläche des Grabens (5) in direktem Kontakt ist, aufweisen, wobei ein zweiter Teilbereich (34) einer Oberfläche des Grabens (5) in direktem Kontakt mit dem Driftgebiet (11, 111, 13, 14, 15) ist, und wobei der vergrabene Bereich (12) elektrisch leitend mit dem Source-Gebiet (9, 109) verbunden ist.

Description

Beschreibung
HALBLEITERVORRICHTUNG UND VERFAHREN ZUM HERSTELLEN EINER HALBLEITERVORRICHTUNG
Die Erfindung betrifft eine Halbleitervorrichtung und ein Verfahren zum Herstellen einer Halbleitervorrichtung.
Bei einem Feldeffekttransistor, z.B. einem MOSFET, z.B. einem Siliziumcarbid-MOSFET (SiC- MOSFET), welcher ein Gate hat, das als Grabenstruktur (auch als Trenchstruktur bezeichnet; die Begriffe Trench und Graben werden hierin synonym verwendet) gebildet ist, werden herkömmlich zur Abschirmung der Trenchstruktur vorzugsweise tiefe p+-Strukturen verwendet, die lateral benachbart zum Trench verlaufen und ggf. auch in L-Form mit vergrabenem Schenkel unterhalb des Trenches gebildet sind. Siehe dazu z.B. US 8,946,726 B2. Alternative Ansätze nutzen eine Implantation eines p-Gebietes unterhalb des Trenches (als so genannte „Bubble“), z.B. durch Implantation durch den Trench. (z.B. US 2018 /0097 079 Al).
Eine herkömmliche Feldabschirmung stellt einen Kompromiss dar zwischen einer (möglichst niedrigen) Belastung eines Gateoxids und einem (möglichst niedrigen) elektrischen Widerstand bei einem Stromfluss durch ein Driftgebiet des MOSFETs, z.B. durch eine JFET-Zone hindurch, die innerhalb des Driftgebiets gebildet sein kann.
Es ist eine Aufgabe der Erfindung, eine Halbleitervorrichtung bzw. ein Verfahren zu ihrer Herstellung bereitzustellen, welche einen möglichst hohen Schutz für das Gateoxid bietet, dabei jedoch einen Stromfluss durch die Halbleitervorrichtung möglichst unbeeinträchtigt lässt.
Die Aufgabe wird gemäß einem Aspekt der Erfindung gelöst durch eine Halbleitervorrichtung, welche ein Driftgebiet eines ersten Leitfähigkeitstyps, ein Kanalgebiet eines zweiten Leitfähigkeitstyps auf dem Driftgebiet, ein Source-Gebiet vom ersten Leitfähigkeitstyp auf dem oder im Kanalgebiet, einen Graben, der ein isoliertes Gate bildet und sich durch das Source- Gebiet und das Kanalgebiet erstreckt, so dass sein Boden sich im Driftgebiet befindet, und mindestens einen vergrabenen Bereich des zweiten Leitfähigkeitstyps, welcher sich innerhalb des Driftgebiets von einem Randbereich des Driftgebiets zum Graben erstreckt und mit einem ersten Teilbereich einer Oberfläche des Grabens in direktem Kontakt ist, aufweist. Dabei kann der zweite Leitfähigkeitstyp dem ersten Leitfähigkeitstyp entgegengesetzt sein, ein zweiter Teilbereich einer Oberfläche des Grabens kann in direktem Kontakt mit dem Driftgebiet sein, und der vergrabene Bereich kann elektrisch leitend mit dem Source-Gebiet verbunden sein. Anschaulich kann die Halbleitervorrichtung als Feldeffekttransistor, z.B. MOSFET, gestaltet sein, bei welchem eine Gateabschirmung als ein vergrabener Bereich bereitgestellt ist, welcher sich bis zum Gateoxid erstreckt, so dass das Gateoxid dort besonders gut geschützt ist. Allerdings ist der vergrabene Bereich so ausgebildet, dass er nur auf einem Teil der Länge des Grabens diesen berührt, so dass Bereiche verbleiben, in welchen der (vertikale) Stromfluss durch den (horizontal angeordneten) vergrabenen Bereich nicht oder nur unwesentlich beeinträchtigt ist.
Die Aufgabe wird gemäß einem weiteren Aspekt der Erfindung gelöst durch ein Verfahren zum Herstellen einer Halbleitervorrichtung, das ein Bilden eines Driftgebiets eines ersten Leitfähigkeitstyps, ein Bilden eines Kanalgebiets eines zweiten Leitfähigkeitstyps auf dem Driftgebiet, ein Bilden eines Source-Gebiets vom ersten Leitfähigkeitstyp auf dem oder im Kanalgebiet, ein Bilden eines Grabens, der ein isoliertes Gate bildet und sich durch das Source- Gebiet und das Kanalgebiet erstreckt, so dass sein Boden sich im Driftgebiet befindet, ein Bilden mindestens eines vergrabenen Bereichs des zweiten Leitfähigkeitstyps, welcher sich innerhalb des Driftgebiets von einem Randbereich des Driftgebiets zum Graben erstreckt und mit einem ersten Teilbereich einer Oberfläche des Grabens in direktem Kontakt ist, und ein elektrisch leitendes Verbinden des vergrabenen Bereichs mit dem Source-Gebiet aufweist. Dabei kann ein zweiter Teilbereich einer Oberfläche des Grabens in direktem Kontakt mit dem Driftgebiet sein, und der zweite Leitfähigkeitstyp kann dem ersten Leitfähigkeitstyp entgegengesetzt sein.
Anschaulich wird mittels des Verfahrens ein Feldeffekttransistor, z.B. ein MOSFET, mit den oben beschriebenen Eigenschaften gebildet.
In verschiedenen Ausführungsbeispielen kann die Halbleitervorrichtung, beispielsweise das Driftgebiet und gegebenenfalls weitere Gebiete, z.B. das Source-Gebiet, das Kanalgebiet und/oder der vergrabene Bereich, aus Siliziumcarbid (SiC) bestehen. Dementsprechend kann in verschiedenen Ausführungsbeispielen ein SiC-Trench-MOSFET mit einer effektiven Abschirmung seines Gateoxids bereitgestellt sein.
In verschiedenen Ausführungsbeispielen ist ein MOSFET mit einer Abschirmung seines Trench- Oxides bei gleichzeitiger Begrenzung eines Sättigungsstromes durch eine effektive JFET- Wirkung bereitgestellt. Der vergrabene Bereich kann sich in verschiedenen Ausführungsbeispielen bis unter den Graben erstrecken. Damit kann eine teilweise Umschließung des Trenchbodens, und insbesondere der Trench- Kanten im Bereich ihrer Verrundung, durch den vergrabenen Bereich erreicht werden, was zu einer besonders effektiven Feldabschirmung des Trenchbodens bzw. der Trench- Kanten führt.
In verschiedenen Ausführungsbeispielen kann der vergrabene Bereich sich auf einer ersten Seite des Grabens vom Randbereich des Driftgebiets zum Graben erstrecken und sich auf einer gegenüberliegenden Seite des Grabens vom Randbereich des Driftgebiets zum Graben erstrecken und jeweils mit einem ersten Teilbereich einer Oberfläche des Grabens in direktem Kontakt sein. Diese Anordnung kann, beispielsweise als verzahnte Struktur, so genutzt werden, dass eine höhere Dichte der Abschirmgebiete unter dem Trench bereitgestellt wird, während ein Abstand zwischen den vergrabenen Bereichen in einer dritten Dimension breit genug für eine gute Stromführung im Durchlassfall ist. Somit kann eine effektive Feldabschirmung des Trenchbodens durch die „interdigitale“ Struktur der vergrabenen Gebiete bei gutem Stromfluss im Durchlassfall erreicht werden.
Der sich auf zwei gegenüberliegenden Seiten des Grabens vom Randbereich zum Graben erstreckenden vergrabene Bereich kann in verschiedenen Ausführungsbeispielen ferner bedeuten, dass eine Justage-Invarianz in Richtung der Trench-Achse und ein großer Überlapp zwischen Trench und vergrabenem Bereich in einer Richtung senkrecht zum Graben vorliegt, was bedeutet, dass die Gestaltung der Halbleitervorrichtung sehr fehljustagetolerant sein kann.
Weiterbildungen der Aspekte sind in den Unteransprüchen und der Beschreibung dargelegt. Ausführungsformen der Erfindung sind in den Figuren dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigen:
Figur 1 schematisch eine Halbleitervorrichtung gemäß einer Ausführungsform;
Figur 2 schematisch eine Halbleitervorrichtung gemäß einer Ausführungsform;
Figur 3 schematisch eine Draufsicht auf einen Querschnitt der
Halbleitervorrichtung aus Fig. 1 oder Fig. 2 in der dort dargestellten Pfeilrichtung;
Figuren 4A bis 41 eine schematische Veranschaulichung eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform; Figuren 5A bis 51 eine schematische Veranschaulichung eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform; und
Figur 6 ein Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform.
FIG. 1 und FIG. 2 zeigen jeweils eine schematische Querschnittsansicht einer Halbleitervorrichtung 1 gemäß einer Ausführungsform, und FIG. 3 eine schematische Draufsicht auf einen Querschnitt der Halbleitervorrichtung aus FIG. 1 oder FIG. 2 in der dort dargestellten Pfeilrichtung. FIG. 2 kann eine bevorzugte Ausführungsform der Halbleitervorrichtung 1 sein.
In der Halbleitervorrichtung 1 weisen manche Bereiche einen ersten Leitfähigkeitstyp auf, und andere Bereiche weisen einen zweiten Leitfähigkeitstyp auf, der dem ersten Leitfähigkeitstyp entgegengesetzt ist. In den im Folgenden beschriebenen Ausführungsformen sind Bereiche des ersten Leitfähigkeitstyps n-dotiert, und Bereiche des zweiten Leitfähigkeitstyps sind p-dotiert. In weiteren nicht dargestellten Ausführungsformen können die Leitfähigkeitstypen genau umgekehrt sein.
Die Halbleitervorrichtung 1 kann, wie in FIG. 1 und FIG. 2 dargestellt ist, ein Substrat 16, z.B. ein SiC-Substrat oder ein anderes Wide-Bandgap-Halbleitersubstrat, aufweisen, welches n- dotiert sein kann. Die Halbleitervorrichtung 1 wird hierin auch als Zelle bezeichnet. Durch einen Graben 5, der weiter unten beschrieben wird, kann die Zelle in zwei Halbzellen unterteilt sein. Über dem Substrat 16, z.B. darauf, kann ein n-dotiertes Driftgebiet (im engeren Sinne) 15 gebildet sein. Darüber, z.B. darauf, kann ein n-dotiertes Gebiet 14 angeordnet sein, welches im Folgenden auch als nSpreadingFET-Gebiet 14 bezeichnet wird. Darüber, z.B. darauf, können nebeneinander, z.B. in einer gemeinsamen Ebene, mindestens ein n-dotiertes Gebiet 13, welches im Folgenden auch als nJFETGebiet 13 bezeichnet wird, und mindestens ein p- dotierter vergrabener Bereich 12 angeordnet sein. Darüber, z.B. darauf, kann ein n-dotiertes Gebiet 11, 111 angeordnet sein, welches im Folgenden auch als nSpreading-Gebiet 11, 111 bezeichnet wird. Das nSpreading-Gebiet 11, 111 kann beispielsweise als eine Schicht gebildet sein, wobei das nSpreading-Gebiet in der linken Halbzelle mit 111 und in der rechten Halbzelle mit 11 bezeichnet ist. Darüber, z.B. darauf, kann, wiederum als zwei Halbzellen, ein p-dotiertes Kanalgebiet 8, 108 (auch als Bodygebiet bezeichnet) angeordnet sein. Auf oder in dem Kanalgebiet 8, 108, kann, als zwei Halbzellen, ein n-dotiertes Source-Gebiet 9, 109 gebildet sein. Das Driftgebiet 15, das nSpreadingFET-Gebiet 14, das nJFETGebiet 13 und das nSpreading-Gebiet 11, 111 können gemeinsam als ein Driftgebiet im weiteren Sinne verstanden werden.
Die Halbleitervorrichtung 1 kann ferner den Graben (Trench) 5 aufweisen, der sich von einer Oberseite der Halbleitervorrichtung 1, z.B. von einer Oberfläche des Source-Gebiets 9, 109, durch das Source-Gebiet 9, 109 und das Kanalgebiet 8, 108 bis in das Driftgebiet (im weiteren Sinne) erstreckt. Ein Boden des Grabens 5 kann sich beispielsweise in einem Bereich befinden, in welchem das nJFETGebiet 13 und der p-dotierte vergrabene Bereich 12 aneinander angrenzen, so dass eine Oberfläche des Grabens 5 sowohl mit dem nJFETGebiet 13 als auch mit dem vergrabenen Bereich 12 in Kontakt ist. In verschiedenen Ausführungsbeispielen, z.B. wie in FIG. 1, 2, 3, 41 und 51 dargestellt, kann der mindestens eine vergrabene Bereich 12 sich mit einem Teil unterhalb des Grabens 5 befinden. Der Bereich der Oberfläche des Grabens 5, der mit dem vergrabenen Bereich 12 in Kontakt ist, wird als erster Teilbereich 32 bezeichnet.
Der Bereich der Oberfläche des Grabens 5, der mit dem dem nJFETGebiet 13 in Kontakt ist, wird als zweiter Teilbereich 34 bezeichnet. Der Graben 5 kann an seinen Wänden ein Gateoxid 6, 7 aufweisen, wobei das Gateoxid 7 das Gateoxid am Boden des Grabens 5 bezeichnen kann, welches dicker sein kann als das Gateoxid 6 an Seitenwänden des Grabens 5. Der Graben 5 kann ferner eine Gateelektrode 4 aufweisen, welche beispielsweise aus Polysilizium gebildet sein kann. FIG. 1 und FIG. 2 zeigen ferner ein optionales, direkt an den Trenchboden angrenzendes, z.B. unterhalb des Trenches 5 ausgebildetes, zusätzliches p-dotiertes Abschirmgebiet 17. Obwohl die Gateelektrode 4 und das Gateoxid 6, 7 als zum Graben 5 gehörig betrachtet werden können, wird der Graben hierin zusammenfassend mit dem Bezugszeichen 5 bezeichnet.
In der Halbleitervorrichtung 1 kann das vergrabene Gebiet 12 mit dem Source-Gebiet 9, 109 elektrisch leitend verbunden sein. Dafür können in einem Randbereich jeder der Halbzellen der Halbleitervorrichtung 1 parallel zum Graben 5 verlaufende p+-dotierte Gebiete 10, 110 angeordnet sein: aneinander angrenzende Gebiete gleicher Dotierung sind leitend miteinander verbunden und bilden somit die elektrisch leitende Verbindung. Die p+-dotierten Gebiete 10, 110 und/oder ihre Tails 21, 121 können sich, wie in FIG. 1 dargestellt, bis in den vergrabenen Bereich 12 erstrecken, wodurch sich ihre Dotierung dort der des vergrabenen Bereiches überlagert. In der linken Halbzelle in FIG. 1 hat es den Anschein, als würde sich das p+-dotierte Gebiet 110 lediglich in das n-dotierte nJFET-Gebiet 13 erstrecken. Die schematische Ansicht aus FIG. 3 zeigt jedoch, dass sich sowohl in der linken Halbzelle als auch in der rechten Halbzelle in einer Richtung senkrecht zur Papierebene eine Mehrzahl der nJFET-Gebiete 13 und eine Mehrzahl der vergrabenen Bereiche 12 miteinander abwechseln können. Das heißt, dass das p+-dotierte Gebiet 110 unterhalb oder oberhalb der Papierebene mit (mindestens) einem weiteren der vergrabenen Bereiche 12 in elektrisch leitendem Kontakt sein kann. In der Halbleitervorrichtung 1 ist der Graben 5 stets tiefer als die p+-dotierten Gebiete 10, 110 und ihre Tails 12, 121.
Bei der Ausführungsform aus FIG. 2 können die p+-dotierten Gebiete 10, 110 so gestaltet sein, dass sie sich nicht bis in das vergrabene Gebiet 12, sondern nur bis in das nSpreading-Gebiet 11, 111 erstrecken. Eine elektrisch leitende Verbindung zwischen dem vergrabenen Gebiet 12 und den p+-dotierten Gebieten 10, 110 kann beispielsweise mittels eines p-dotierten Verbindungsbereichs 18, 118 (der p-dotierte Verbindungsbereich 118 ist in FIG. 2 nicht zu sehen, weil er sich außerhalb der Papierebene befindet, in FIG. 4B bis FIG. 41 ist er jedoch dargestellt) bereitgestellt sein. Das ist beispielhaft in FIG. 2, Fig. 41 und FIG. 51 dargestellt. Vorteilhaft kann hierbei sein, dass eine Tiefe des tiefer als die p+-dotierten Gebiete 10, 110 reichenden Trenches 5 nicht mehr durch eine Tiefe der p+-dotierten Gebiete 10, 110 bzw. deren Tails 21, 121 bestimmt wird.
Der p-dotierte Verbindungsbereich 18, 118 kann sich, ähnlich dem p+-dotierten Bereich 10, 110, parallel zum Graben 5 über dessen gesamte Länge erstrecken (das ist beispielhaft in FIG 41 gezeigt), oder nur auf einem oder mehreren Abschnitten der gesamten Länge parallel zum Graben 5 gebildet sein, beispielsweise nur über den vergrabenen Bereichen 12. Der Verbindungsbereich 18, 118 kann dann säulenförmig gestaltet sein. In FIG. 51 zeigt der rechte Teil der Abbildung eine Seitenansicht (in Richtung der Pfeile) der auf der linken Seite abgebildeten Halbleitervorrichtung 1, was die säulenförmige Gestaltung des Verbindungsbereichs 18 erkennbar macht.
Durch die säulenförmige Ausführung des Verbindungsbereichs 18 (des pJFET-Kontaktgebiets) entstehen Querverbindungen im nSpreading-Gebiet 11, 111 zwischen benachbarten Halbleitervorrichtungen 1 (Zellen), siehe dazu die Seitenansicht in FIG. 51, die einen Durchlasswiderstand Ron der Halbleitervorrichtung zusätzlich unempfindlicher gegenüber Justagetoleranzen der p+-dotierten Gebiete 10, 110 und des Verbindungsbereichs 18, 118 gegenüber dem Trench 5 werden lassen, da ein lateraler Ausgleichsstrom zwischen benachbarten Zellen ermöglicht bzw. erleichtert wird.
Der durch den Halbleiter verlaufende Teil der elektrisch leitenden Verbindung zwischen dem mindestens einen vergrabenen Gebiet 12 und dem Source-Gebiet 9, 109 kann als Verbindungsgebiet bezeichnet werden. Das Verbindungsgebiet weist im Ausführungsbeispiel aus FIG. 1 die p+-dotierten Gebiete 10, 110 (und ggf. noch die Tails 21, 121) auf, in den Ausführungsbeispielen aus FIG. 2, FIG. 41 und FIG. 51 die p+-dotierten Gebiete 10, 110 (ggf. noch die Tails 21, 121) und die p-dotierten Verbindungsbereiche 18, 118.
Das Abschirmgebiet 17 kann durch den vergrabenen Bereich 12, der, wie unten näher ausgeführt eine „Fischgräten-Struktur“ haben kann, sowie die p+-dotierten Gebiete 10, 110 (und gegebenenfalls die Verbindungsbereiche 18, 118) elektrisch mit dem Sourcepotenzial verbunden sein und damit eine zusätzliche Abschirmung des Gateoxids 6, 7 vor bei hohen Spannungen zwischen Drain 3 und Source 2, 102 auftretenden hohen elektrischen Feldern darstellen.
Für die elektrisch leitende Verbindung zwischen dem mindestens einen vergrabenen Bereich 12 und dem Source-Gebiet 9, 109 kann ferner an der Oberseite der Halbleitervorrichtung, z.B. auf dem Source-Gebiet 9, 109 und den p+-dotierten Gebieten 10, 110, mindestens eine Metallisierung 2, 102 angeordnet sein, welche sich über das Kanalgebiet 8, 108 erstrecken kann. Die Metallisierung 2, 102 liegt auf Sourcepotenzial. Der Kontakt zwischen der Metallisierung 2, 102 und dem darunterliegenden Halbleiter bildet einen ohmschen Kontakt. In der Ausführungsform mit dem Abschirmgebiet 17 kann dieses über den vergrabenen Bereich 12 und die p+-dotierten Gebiete 10, 110 mit dem Sourcepotenzial verbunden sein.
Die Halbleitervorrichtung kann ferner einen Rückseitenkontakt 3 auf Drainpotenzial aufweisen, der das Substrat 16 kontaktiert.
In verschiedenen Ausführungsbeispielen kann die Halbleitervorrichtung 1 ferner einen Randabschluss zur Aufnahme einer Sperrspannung in lateraler Richtung und ein Gatepad (beides hier nicht gezeigt) aufweisen.
Eine Mehrzahl der Halbleitervorrichtungen 1 kann, wie in FIG. 3 angedeutet, zueinander benachbart gebildet sein und ein gemeinsames aktives Gebiet (eine Halbleitereinrichtung) bilden.
Die vergrabenen Gebiete 12 sind in FIG. 1 bis 5 stark schematisch dargestellt. In FIG. 3 ist die Lage des Trenches 5 (bzw. des direkt darunter befindlichen optionalen Abschirmgebiets 17 und der p+-dotierten-Gebiete 10, 110 gestrichelt angedeutet. Es ist ersichtlich, dass das aktive Gebiet aus parallel zueinander angeordneten vorzugsweise identischen streifenförmigen MOSFETs besteht.
In verschiedenen Ausführungsformen kann das mindestens eine vergrabene Gebiet 12 als eine Mehrzahl von vergrabenen Gebieten 12, z.B. Streifen, gebildet sein. Die Streifen können eingebettet sein in die n-dotierten nJFET-Gebiete 13. Das heißt, dass der erste Teilbereich 32 eine Mehrzahl erster Teilbereichsabschnitte aufweist, wobei sich jeweils zwischen zwei der ersten Teilbereichsabschnitte der zweite Teilbereich 34 befindet.
In verschiedenen Ausführungsformen können die vergrabenen Bereiche 12 so angeordnet sein, dass sie sich nur auf einer Seite des Grabens 5 vom Randbereich zum Graben 5 erstrecken. In verschiedenen Ausführungsformen können die vergrabenen Bereiche 12 sich auf beiden Seiten des Grabens 5 vom Randbereich zum Graben 5 erstrecken, beispielsweise wie das in FIG. 3 dargestellt ist. Jeder der vergrabenen Bereiche 12 kann so gebildet sein, dass er einen Winkel f mit der Längsrichtung des Grabens 5 einschließt, wobei 0° < f < 90° sein kann. Bevorzugte Werte können bei f = 45° ± 5° liegen, oder beispielsweise um 30° oder um 60°. Alle vergrabenen Bereiche 12, welche sich auf derselben Seite des Grabens 5 befinden, können mit demselben Winkel f angeordnet sein, d.h. zueinander parallel sein. Ein Winkel fi, welchen die vergrabenen Bereiche 12 auf der einen Seite des Grabens 5 mit diesem bilden (in FIG. 3 links vom rechten Graben 5), kann in verschiedenen Ausführungsbeispielen verschieden sein von einem Winkel F , welchen die vergrabenen Bereiche 12 auf der anderen Seite des Grabens 5 mit diesem bilden (in FIG. 3 rechts vom rechten Graben 5). Beispielsweise kann fi = 60° und f = 30° sein, wie in FIG. 3 dargestellt. In verschiedenen Ausführungsbeispielen kann fi = f 5eίh (nicht dargestellt). In verschiedenen Ausführungsbeispielen können fi und F benachbarte Winkel sein, wie in FIG. 3 dargestellt. In dem Fall können die vergrabenen Bereiche 12 eine „Fischgräten-Struktur“ bilden. Die Anordnung der vergrabenen Bereiche 12, z.B. die Fishbone- Struktur, kann sich in den lateralen Richtungen parallel und senkrecht zum Trench 5 (vorzugsweise) periodisch fortsetzen und im gesamten aktiven Gebiet ausgebildet sein. In dem in FIG. 3 dargestellten Ausführungsbeispiel verlaufen die vergrabenen Gebiete 12 in zwei nicht parallel und auch nicht senkrecht zum Trench 5 weisenden Richtungen, im Falle des Vorhandenseins der zusätzlichen Abschirmstruktur 17 sogar in drei Richtungen.
In verschiedenen Ausführungsbeispielen ist es ferner möglich, dass die vergrabenen Gebiete 12 zusätzliche Streifen beinhalten, die unterhalb der p+-dotierten Bereiche 10, 110 angeordnet sind und parallel zum Graben 5 beabstandet von diesem verlaufen.
Das Sourcepotenzial an der Metallisierung 2, 102 kann beispielsweise auf Bezugspotenzial liegen. In einem Sperrfall mit einer hohen Drainspannung am Rückseitenkontakt 3 und einer Gatespannung unterhalb einer Schwellspannung kann sich eine Raumladungszone ausgehend von Grenzen zwischen p- und n-Gebieten aufgrund von Dotierungsverhältnissen im Wesentlichen in die n-dotierten Gebiete ausdehnen, z.B. in das nSpreading-Gebiet 11, 111, das nJFET-Gebiet 13, das nSpreadingFET-Gebiet 14 und das Driftgebiet 15. Das mindestens eine vergrabene Gebiet 12 (und ggf. die Abschirmstruktur 17) kann/können dann die Aufgabe haben, das Gateoxid 6, 7 vor zu hohen Feldern zu schützen. Eine effektive Feldabschirmung eines Bodens des Trenches 5 und insbesondere von Kanten des Trenches 5 im Bereich seiner Verrundungen können durch teilweise Umschließung durch die vergrabenen (p-dotierte) Gebiete 12 und ggf. die Abschirmstruktur 17 bewirkt werden.
In einem Durchlassfall mit einer Gatespannung oberhalb der Schwellspannung kann an einer trenchseitigen Oberfläche des Kanalgebiets 8, 108 (des Body-Gebiets) ein Inversionskanal influenziert werden, sodass ein Strom vom Drain 3 über das Substrat 16, das Driftgebiet (im engeren Sinne) 15, das nSpreadFET-Gebiet 14, das nJFET-Gebiet 13, das nSpread-gebiet 11, 111, das Kanalgebiet 8, 108 und das Source-Gebiet
9, 109 zur (Source-) Metallisierung 2, 102 fließen. In verschiedenen Ausführungsbeispielen kann beispielsweise der Widerstand RDs0N dadurch reduziert werden, dass nJFET-Gebiet 13 schmaler (z.B. flacher) gestaltet und höher dotiert ist.
FIG. 4A bis 41 zeigen eine schematische Veranschaulichung eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform, beispielsweise einer der oben beschriebenen Halbleitervorrichtungen 1.
Beim Verfahren gemäß FIG. 4A bis 41 wird ein so genanntes Doppel-Epi-Konzept angewendet. Vereinfachend ist hier und in FIG. 5A bis 51 das nSpreadingFET-Gebiet 14, das im Zuge einer ersten Epitaxie oder als tiefer Implant nach der ersten Epitaxie hergestellt werden kann, nicht gezeigt.
Aufbauend auf einem (z.B. SiC-)Wafersubstrat 16 mit einer von einer gewünschten Durchbruchspannung der Halbleitervorrichtung 1 in Dicke und Dotierungskonzentration abhängigen ersten Epitaxieschicht (einem Driftgebiet im engeren Sinne) 15 (FIG. 4A) können ein nJFET-Gebiet 13 und mindestens ein (z.B. pJFET-) vergrabenes Gebiet 12 durch Ionenimplantation definiert werden. Daraufhin kann eine zweite Epitaxieschicht 118, 18, 19 ganzflächig über diese Strukturen aufgebracht werden. Diese kann in einem unteren Teil, der in der fertigen Halbleitervorrichtung Verbindungsbereiche 18, 118 bildet, p-dotiert sein, und in einem oberen Teil n-dotiert sein (FIG. 4B). Anschließend können p+-dotierte-Gebiete 10, 110 mittels Ionenimplantation dergestalt erzeugt werden, dass sie in den p-dotierten vergrabenen Bereich 12 der zweiten Epitaxieschicht hinein- oder an diesen heranreichen (FIG. 4C).
Daraufhin können ein Implant für ein Kanalgebiet (Body-Gebiet) 8, 108 (FIG. 4D) und ein Implant, der die p-dotierten Gebiete der zweiten Epitaxieschicht abseits der p+-dotierten-Gebiete 10, 100 zu n-dotierten nSpreading-Gebieten 1, 111 umdotiert, ausgeführt werden (FIG. 4E). Dadurch können ebenfalls die Verbindungsbereiche (pJFET-Kontaktgebiete) 18, 118 entstehen. Anschließend können jeweils ein Implant für Source-Gebiete 9, 109 (FIG. 4F), eine Ausbildung des Trenches 5 (FIG. 4G) und gegebenenfalls ein zusätzliches Abschirmgebiet 17 unter dem Trench durch Implantation in den Trench 5 erzeugt werden (FIG. 4H). Hierbei kann die Trench- Seitenwand durch eine Schutzschicht während der Implantation geschützt werden. Dann kann nach einem Trench-Anneal ein Füllen des Trenches 5 und ein Aufbringen von Metallisierungen auf Vorder- und Rückseite als Drainkontakt 3, Gatekontakt (beide nicht dargestellt) und Sourcekontakt erfolgen (FIG. 41). Prinzipiell ist die Reihenfolge der Implants für das Kanalgebiet 8, 108 und die Source-Gebiete 9, 109 miteinander vertauschbar.
FIG. 5A bis 51 zeigen eine schematische Veranschaulichung eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform, beispielsweise einer der oben beschriebenen Halbleitervorrichtungen 1.
Beim Verfahren gemäß FIG. 5A bis 51 kann ein so genanntes Triple-Epi-Kozept angewendet werden. Ein Wafersubstrat 16 kann im Wesentlichen dem aus FIG. 4A entsprechen (FIG. 5A), einschließlich der ersten Epitaxieschicht. Dann können ein nJFET-Gebiet 13 und mindestens ein (z.B. pJFET-) vergrabenes Gebiet 12 durch Ionenimplantation definiert werden. Ein nSpreading-Gebiet 11, 111 kann als zweite Epitaxieschicht oberhalb der ersten Epitaxieschicht aufgebracht werden (FIG. 5B). Die Verbindungsbereiche (pJFET-Kontaktgebiete) 18, 118 können mittels Implantation in die zweite Epitaxieschicht erzeugt werden (FIG. 5C). Daraufhin kann ein Aufwachsen einer vorzugsweise n-dotierten dritten Epitaxieschicht 19 auf eine Oberfläche der zweiten Epitaxieschicht erfolgen (FIG. 5D). Eine Erzeugung der p+-dotierten- Gebiete 10, 100 kann mittels Ionenimplantation erfolgen. Dann kann ein Implant für ein Sourcegebiet 9, 109 (FIG. 5E) und ein Umdotieren der dritten Epitaxieschicht 19 außerhalb der p+-dotierten-Gebiete 10, 100 zu einem Kanalgebiet 8, 108 erfolgen (FIG. 5F). Eine Ausbildung eines Trenches 5 (FIG. 5G) und gegebenenfalls eine Erzeugung eines zusätzlichen Abschirmgebiets 17 unter dem Trench 5 kann durch Implantation in den Trench 5 erzeugt werden (FIG. 5H). Hierbei kann die Trench-Seitenwand durch eine Schutzschicht während der Implantation geschützt werden. Dann kann nach einem Trench-Anneal ein Füllen des Trenches 5 und ein Aufbringen von Metallisierungen auf Vorder- und Rückseite als Drainkontakt 3, Gatekontakt (beide nicht dargestellt) und Sourcekontakt erfolgen (FIG. 51). Prizipiell ist die Reihenfolge der Implants für das Kanalgebiet 8, 108 und die Source-Gebiete 9, 109 miteinander vertauschbar. Eine Kontaktierung kann mittels in der SiCTechnologie üblicher Verfahren der Kontaktherstellung und Metallisierung realisiert werden, beispielsweise indem ein Ni-Kontakt auf Vorder- und Rückseite der Halbleitervorrichtung 1 mit hinreichendem thermischen Budget einlegiert wird und anschließend die Metallisierungen 2, 3 aufgebracht werden, z.B. die vorderseitige Metallisierung 2 auf AI- oder Cu-Basis, und die rückseitige (Drain-)Metallisierung 3 auf Pd/Au-Basis.
FIG. 6 zeigt ein Ablaufdiagramm 60 eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einer Ausführungsform.
Das Verfahren kann ein Bilden eines Driftgebiets eines ersten Leitfähigkeitstyps (bei 61), ein Bilden mindestens eines vergrabenen Bereichs des zweiten Leitfähigkeitstyps (bei 62), ein Bilden eines Kanalgebiets eines zweiten Leitfähigkeitstyps auf dem Driftgebiet (bei 63), ein Bilden eines Source-Gebiets vom ersten Leitfähigkeitstyp auf dem oder im Kanalgebiet (bei 64), ein Bilden eines Grabens, der ein isoliertes Gate bildet und sich durch das Source-Gebiet und das Kanalgebiet erstreckt, so dass sein Boden sich im Driftgebiet befindet (bei 65), welcher , und ein elektrisch leitendes Verbinden des vergrabenen Bereichs mit dem Source-Gebiet aufweisen, wobei der mindestens eine vergrabene Bereich sich innerhalb des Driftgebiets von einem Randbereich des Driftgebiets zum Graben erstreckt und mit einem ersten Teilbereich einer Oberfläche des Grabens in direktem Kontakt sein kann, wobei ein zweiter Teilbereich einer Oberfläche des Grabens in direktem Kontakt mit dem Driftgebiet sein kann und der zweite Leitfähigkeitstyp dem ersten Leitfähigkeitstyp entgegengesetzt sein kann (bei 66).
Weitere vorteilhafte Ausgestaltungen des Verfahrens ergeben sich aus der Beschreibung der Vorrichtung und umgekehrt.
Ferner können erfindungsgemäße Verfahrensschritte wiederholt sowie in einer anderen als in der beschriebenen Reihenfolge ausgeführt werden.
Umfasst ein Ausführungsform eine „und/oder“-Verknüpfung zwischen einem ersten Merkmal und einem zweiten Merkmal, so ist dies so zu lesen, dass das Ausführungsform gemäß einer Ausführungsform sowohl das erste Merkmal als auch das zweite Merkmal und gemäß einer weiteren Ausführungsform entweder nur das erste Merkmal oder nur das zweite Merkmal aufweist.

Claims

Patentansprüche
1. Halbleitervorrichtung (1), aufweisend: ein Driftgebiet (11, 111, 13, 14, 15) eines ersten Leitfähigkeitstyps; ein Kanalgebiet (8, 108) eines zweiten Leitfähigkeitstyps auf dem Driftgebiet (11, 111, 13,
14. 15), wobei der zweite Leitfähigkeitstyp dem ersten Leitfähigkeitstyp entgegengesetzt ist; ein Source-Gebiet (9, 109) vom ersten Leitfähigkeitstyp auf dem oder im Kanalgebiet (8, 108); einen Graben (5), der ein isoliertes Gate bildet und sich durch das Source-Gebiet (9, 109) und das Kanalgebiet (8, 108) erstreckt, so dass sein Boden sich im Driftgebiet (11, 111, 13,
14. 15) befindet; und mindestens einen vergrabenen Bereich (12) des zweiten Leitfähigkeitstyps, welcher sich innerhalb des Driftgebiets (11, 111, 13, 14, 15) von einem Randbereich des Driftgebiets (11, 111, 13, 14, 15) zum Graben (5) erstreckt und mit einem ersten Teilbereich (32) einer Oberfläche des Grabens (5) in direktem Kontakt ist, wobei ein zweiter Teilbereich (34) einer Oberfläche des Grabens (5) in direktem Kontakt mit dem Driftgebiet (11, 111, 13, 14, 15) ist, und wobei der vergrabene Bereich (12) elektrisch leitend mit dem Source-Gebiet (9, 109) verbunden ist.
2. Halbleitervorrichtung gemäß Anspruch 1, wobei der mindestens eine vergrabene Bereich (12) sich unter den Graben (5) erstreckt.
3. Halbleitervorrichtung gemäß Anspruch 1 oder Anspruch 2, wobei der mindestens eine vergrabene Bereich (12) eine Mehrzahl vergrabener Bereiche (12) aufweist; wobei der erste Teilbereich (32) der Oberfläche des Grabens (5) eine Mehrzahl erster Teilbereichsabschnitte aufweist, und wobei sich zwischen den ersten Teilbereichsabschnitten der zweite Teilbereich (34) befindet.
4. Halbleitervorrichtung gemäß Anspruch 3, wobei der Graben sich lateral in eine Längsrichtung und eine dazu senkrechte Querrichtung erstreckt, wobei die Ausdehnung des Grabens (5) in der Längsrichtung länger ist als in der Querrichtung; und wobei die ersten Teilbereichsabschnitte entlang der Längsrichtung auf einer ersten Seitenfläche des Grabens (5) und auf einer der erstem Seitenfläche gegenüberliegenden zweiten Seitenfläche des Grabens (5) angeordnet sind.
5. Halbleitervorrichtung gemäß Anspruch 4, wobei die ersten Teilbereichsabschnitte entlang der Längsrichtung abwechselnd auf der ersten Seitenfläche und auf der zweiten Seitenfläche des Grabens (5) angeordnet sind.
6. Halbleitervorrichtung gemäß einem der Ansprüche 4 bis 5, wobei jeder der vergrabenen Bereiche (12) so gebildet ist, dass er einen Winkel mit der Längsrichtung des Grabens (5) einschließt.
7. Halbleitervorrichtung gemäß Anspruch 6, wobei die vergrabenen Bereiche (12), die mit den ersten Teilbereichsabschnitten auf der ersten Seitenfläche in Kontakt sind, einen ersten Winkel fi mit der Längsrichtung des Grabens (5) einschließen, wobei die vergrabenen Bereiche (12), die mit den ersten Teilbereichsabschnitten auf der zweiten Seitenfläche in Kontakt sind, einen zweiten Winkel F2 mit der Längsrichtung des Grabens (5) einschließen.
8. Halbleitervorrichtung gemäß Anspruch 7, wobei fi = 45° + a und F2 = 45° - a für 0° < a < 45°, bevorzugt a = 5°.
9. Halbleitervorrichtung gemäß einem der Ansprüche 4 bis 8, wobei die elektrisch leitende Verbindung zwischen dem vergrabenen Bereich (12) und dem Source-Gebiet (9, 109) ein Verbindungsgebiet des zweiten Leitfähigkeitstyps aufweist, welches sich zwischen einer oberen Oberfläche des Kanalgebiets (8, 108) und dem vergrabenen Bereich (12) erstreckt.
10. Verfahren zum Herstellen einer Halbleitervorrichtung, aufweisend:
Bilden eines Driftgebiets (11, 111, 13, 14, 15) eines ersten Leitfähigkeitstyps;
Bilden mindestens eines vergrabenen Bereichs (12) des zweiten Leitfähigkeitstyps; Bilden eines Kanalgebiets (8, 108) eines zweiten Leitfähigkeitstyps auf dem Driftgebiet (11, 111,
13, 14, 15), wobei der zweite Leitfähigkeitstyp dem ersten Leitfähigkeitstyp entgegengesetzt ist;
Bilden eines Source-Gebiets (9, 109) vom ersten Leitfähigkeitstyp auf dem oder im Kanalgebiet (8, 108); Bilden eines Grabens (5), der ein isoliertes Gate bildet und sich durch das Source-Gebiet (9, 109) und das Kanalgebiet (8, 108) erstreckt, so dass sein Boden sich im Driftgebiet (11,
111, 13, 14, 15) befindet; wobei der mindestens eine vergrabene Bereich sich innerhalb des Driftgebiets (11, 111, 13, 14, 15) von einem Randbereich des Driftgebiets (11, 111, 13, 14, 15) zum Graben erstreckt und mit einem ersten Teilbereich (32) einer Oberfläche des Grabens (5) in direktem Kontakt ist, wobei ein zweiter Teilbereich (34) einer Oberfläche des Grabens (5) in direktem Kontakt mit dem Driftgebiet (11, 111, 13, 14, 15) ist; und elektrisch leitendes Verbinden des vergrabenen Bereichs (12) mit dem Source-Gebiet (9, 109).
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