WO2020255617A1 - 半導体装置およびその製造方法 - Google Patents

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    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Definitions

  • the present invention relates to a semiconductor device provided with a temperature sensitive diode and a method for manufacturing the same.
  • a semiconductor device including a temperature-sensitive diode is disclosed in, for example, Japanese Patent Application Laid-Open No. 2017-103272.
  • the semiconductor device of JP-A-2017-103272 includes a temperature-sensitive diode composed of a polysilicon diode on a semiconductor chip on which a power transistor is formed.
  • the forward voltage of the temperature sensitive diode fluctuates according to the temperature of the semiconductor chip. Therefore, the temperature of the semiconductor chip can be detected by monitoring the forward voltage.
  • an abnormal heat generation can be detected by a temperature sensitive diode. By turning off the power transistor in response to the detection of abnormal heat generation, it is possible to avoid destruction of the semiconductor device due to abnormal heat generation.
  • Temperature detection using a temperature sensitive diode depends on the forward characteristics of the temperature sensitive diode. Therefore, it is necessary to make the temperature sensitive diode so as to have the desired forward characteristic. If the temperature-sensitive diode does not have the desired forward characteristics, the semiconductor device is not a good product and cannot be supplied to the market. Therefore, the built-in accuracy of the temperature sensitive diode affects the yield of the product.
  • One embodiment of the present invention provides a method for manufacturing a semiconductor device capable of improving the yield.
  • One embodiment of the present invention provides a semiconductor device that can be confirmed to have been manufactured by a highly accurate method.
  • One embodiment of the present invention is a method for manufacturing a semiconductor device, in which a semiconductor element that generates heat during operation is formed in an active region of a semiconductor substrate, and a temperature-sensitive diode sensor that detects temperature is formed in the temperature-sensitive diode region of the semiconductor substrate.
  • This method includes a step of forming a polysilicon layer for forming the temperature sensitive diode sensor in the temperature sensitive diode region.
  • the method comprises the step of forming a mask.
  • the mask has an element pattern having an element opening that exposes a region constituting the semiconductor element in the active region.
  • the mask has a diode pattern with a diode aperture that exposes a portion of the temperature sensitive diode region.
  • the mask is provided in the diode pattern and has a monitor pattern smaller than the diode aperture.
  • the method includes a step of introducing impurities into the semiconductor substrate and the polysilicon layer via the mask.
  • the semiconductor device includes a semiconductor substrate.
  • the semiconductor device includes a semiconductor element provided in the active region of the semiconductor substrate and generating heat during operation.
  • the semiconductor device is provided in the temperature-sensitive diode region of the semiconductor substrate, and includes a temperature-sensitive diode sensor that detects the temperature.
  • the temperature sensitive diode sensor includes a polysilicon layer formed in the temperature sensitive diode region.
  • a diode is formed in the temperature sensitive diode region.
  • the diode includes an anode region and a cathode region.
  • the anode region may be a region in which p-type impurities are introduced into the polysilicon layer.
  • the cathode region may be a region in which n-type impurities are introduced into the polysilicon layer.
  • the polysilicon layer is formed with a monitor impurity pattern having a line width smaller than that of the anode region or the cathode region.
  • FIG. 1 is a plan view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is an enlarged plan view for explaining a configuration example of a cell region of the semiconductor device.
  • FIG. 3 is a sectional view taken along line III-III of FIG.
  • FIG. 4 is an enlarged plan view for explaining a configuration example of the temperature sensitive diode region.
  • FIG. 5 is an electric circuit diagram showing an electrical configuration of a temperature sensitive diode region.
  • FIG. 6 is a cross-sectional view showing a structural example along the VI-VI line shown in FIG.
  • FIG. 7 is an enlarged plan view of the diode forming region.
  • FIG. 8 is an enlarged cross-sectional view of the diode forming region.
  • FIG. 1 is a plan view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is an enlarged plan view for explaining a configuration example of a cell region of the semiconductor device.
  • FIG. 3 is a sectional view taken along
  • FIG. 11A is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 11B is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 11C is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 11D is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 11E is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 11F is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 11G is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 11H is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 11I is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 11J is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 11E is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 11G is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 11H is
  • FIG. 11K is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 11L is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 11M is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 12A is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 12B is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 12C is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 12A is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 12B is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 12C is
  • FIG. 12D is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 12E is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 12F is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 12G is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 12H is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 12I is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 12J is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 12K is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 12L is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 12M is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
  • FIG. 13A is a schematic cross-sectional view for explaining the deviation of the pn junction position due to the formation state of the photoresist mask for implanting p-type impurity ions.
  • FIG. 13A is a schematic cross-sectional view for explaining the deviation of the pn junction position due to the formation state of the photoresist mask for implanting p-type impurity ions.
  • FIG. 13B is a schematic cross-sectional view for explaining the deviation of the pn junction position due to the formation state of the photoresist mask for implanting n-type impurity ions.
  • FIG. 14 is a plan view for explaining the configuration of the semiconductor device according to another embodiment of the present invention.
  • FIG. 1 is a plan view of the semiconductor device 1 according to the embodiment of the present invention.
  • the semiconductor device 1 is an electronic component having an IGBT (Insulated Gate Bipolar Transistor).
  • the IGBT is an example of a power device.
  • the semiconductor device 1 is an example of a discrete device having a power device.
  • the semiconductor device 1 includes a chip-shaped semiconductor layer 2.
  • the semiconductor layer 2 has a first main surface 2a on one side and a second main surface 2b on the other side (see FIG. 3). Both the first main surface 2a and the second main surface 2b are flat surfaces.
  • FIG. 1 shows the configuration of the semiconductor device 1 in a plan view viewed from a direction perpendicular to the first main surface 2a.
  • the first main surface 2a and the second main surface 2b have a rectangular shape, more specifically, a rectangular shape in this embodiment.
  • the semiconductor layer 2 has side surfaces 2c, 2d, 2e, and 2f (four side surfaces in this embodiment) connecting the first main surface 2a and the second main surface 2b.
  • the direction perpendicular to the first main surface 2a and the second main surface 2b that is, the direction parallel to the normal of the first main surface 2a and the second main surface 2b is the direction of the semiconductor layer 2. It is called “normal direction Z”. Further, viewing from the normal direction Z is called “planar view”. Further, for convenience, the direction perpendicular to the normal direction Z and parallel to one side surface 2c is referred to as “first direction X”, and is a direction perpendicular to both the normal direction Z and the first direction X (for convenience). The direction (direction parallel to the other side surface 2d adjacent to the side surface 2c) is referred to as "second direction Y".
  • the semiconductor layer 2 includes an active region 3 and an outer region 4 (peripheral region).
  • the active region 3 and the outer region 4 are set on the first main surface 2a of the semiconductor layer 2.
  • the active region 3 is set in the central portion of the semiconductor layer 2 at intervals inward from the side surfaces 2c to 2f of the semiconductor layer 2 in a plan view.
  • the active region 3 may be set in a rectangular shape (more specifically, a rectangular shape) having four sides parallel to the four side surfaces 2c to 2f of the semiconductor layer 2 in a plan view.
  • the outer region 4 is an region outside the active region 3.
  • the outer region 4 extends in a strip shape along the peripheral edge of the active region 3 in a plan view.
  • the outer region 4 surrounds the active region 3 in plan view. More specifically, the outer region 4 is set in an endless shape (square ring) surrounding the active region 3 in a plan view.
  • a film-shaped emitter terminal electrode 5 is arranged so as to cover almost the entire area of the active region 3.
  • the emitter terminal electrode 5 is drawn to have the same shape and size as the active region 3.
  • a film-shaped gate terminal electrode 6 is arranged in the outer region 4.
  • the gate terminal electrode 6 and the emitter terminal electrode 5 are separated from each other and are electrically insulated from each other.
  • the gate wiring 7 is electrically connected to the gate terminal electrode 6.
  • the gate wiring 7 is formed in the outer region 4 and has an annular portion 7A surrounding the active region 3.
  • the gate wiring 7 further includes a gate finger 7B formed so as to extend from the annular portion 7A toward the active region 3 and cross the active region 3.
  • the gate wiring 7 transmits the gate signal applied to the gate terminal electrode 6 to the active region 3.
  • a plurality of gate fingers 7B extend in a band shape along the first direction X and are formed at intervals in the second direction Y in the active region 3.
  • the gate finger 7B is arranged below the emitter terminal electrode 5 in a state of being insulated from the emitter terminal electrode 5.
  • a cell region 8 is arranged between a pair of adjacent gate fingers 7B.
  • Power transistor cells 11 are arranged in the cell region 8.
  • the power transistor cell 11 is an example of a semiconductor element that generates heat during operation.
  • a temperature sensitive diode region 9 is further provided in the outer region 4.
  • a temperature-sensitive diode sensor 41 made of a polysilicon diode is formed in the temperature-sensitive diode region 9.
  • the outer region 4 is further provided with an anode terminal electrode 37 and a cathode terminal electrode 38 of the temperature sensitive diode sensor 41 (see FIG. 4).
  • FIG. 2 is an enlarged plan view for explaining a partial configuration example of the active region 3, and shows a detailed structure of the surface (first main surface 2a) of the semiconductor layer 2 in the cell region 8. More precisely, FIG. 2 is an enlarged plan view of the emitter terminal electrode 5 and the interlayer insulating film formed on the first main surface 2a of the semiconductor layer 2 without illustration.
  • each cell region 8 a plurality of power transistor cells 11 are arranged along the first direction X in which the gate finger 7B extends. More specifically, a plurality of trench gate structures 10 are formed in the semiconductor layer 2. Each trench gate structure 10 extends linearly, for example, along the second direction Y. The plurality of trench gate structures 10 are formed in parallel at intervals in the first direction X.
  • the power transistor cell 11 is defined by, for example, a portion in the cell region 8 that includes one trench gate structure 10.
  • each trench gate structure 10 Both ends of each trench gate structure 10 are connected to a pair of outer trench gate structures 12 (only one outer trench gate structure 12 is shown in FIG. 2). As a result, the plurality of trench gate structures 10 in each cell region 8 are connected to each other by the outer trench gate structure 12.
  • the outer trench gate structure 12 extends linearly along the first direction X.
  • the outer trench gate structure 12 is electrically connected to the gate finger 7B via a gate extraction electrode layer 13 made of a polysilicon film.
  • FIG. 3 is a sectional view taken along line III-III of FIG. 2, showing an example of a sectional structure in the vicinity of the trench gate structure 10.
  • the semiconductor layer 2 has a single crystal structure including an n - type semiconductor substrate 15.
  • the semiconductor substrate 15 may be an FZ substrate made of silicon formed through an FZ (Floating Zone) method. It may be an FZ substrate made of silicon formed through the FZ (Floating Zone) method.
  • the concentration of n-type impurities in the semiconductor substrate 15 may be 4.0 ⁇ 10 13 cm -3 or more and 2.0 ⁇ 10 14 cm -3 or less.
  • the thickness of the semiconductor substrate 15 may be 50 ⁇ m or more and 200 ⁇ m or less. Examples of n-type impurities are phosphorus, arsenic and the like.
  • a collector electrode 16 is formed on the second main surface 2b of the semiconductor layer 2.
  • the collector electrode 16 is electrically connected to the second main surface 2b of the semiconductor layer 2.
  • the collector electrode 16 forms ohmic contact with the second main surface 2b of the semiconductor layer 2.
  • the collector electrode 16 transmits a collector signal to the active region 3.
  • a p-type collector region 17 is formed on the surface layer portion of the second main surface 2b of the semiconductor layer 2.
  • the concentration of p-type impurities in the collector region 17 may be 1.0 ⁇ 10 15 cm -3 or more and 1.0 ⁇ 10 18 cm -3 or less.
  • the collector region 17 forms ohmic contact with the collector electrode 16.
  • the collector region 17 may be formed over the entire surface layer portion of the second main surface 2b.
  • An example of a p-type impurity is boron.
  • n-type buffer layer 18 is laminated in the collector area 17.
  • the buffer layer 18 may be formed over the entire surface layer portion of the second main surface 2b of the semiconductor layer 2.
  • the concentration of n-type impurities in the buffer layer 18 is higher than the concentration of n-type impurities in the semiconductor substrate 15.
  • the trench gate structure 10 includes a gate trench 20, a gate insulating layer 21, and a gate electrode layer 22.
  • the gate trench 20 is formed on the first main surface 2a of the semiconductor layer 2. More specifically, the gate trench 20 extends from the first main surface 2a to a predetermined depth in the semiconductor layer 2 in a direction perpendicular to the first main surface 2a (normal direction Z) and is dug down.
  • the width orthogonal to the longitudinal direction of the gate trench 20 may be 0.5 ⁇ m or more and 3.0 ⁇ m or less (for example, about 1.2 ⁇ m).
  • the width of the gate trench 20 is the width of the gate trench 20 in the first direction X.
  • the width of the gate trench 20 is 0.5 ⁇ m or more and 1.0 ⁇ m or less, 1.0 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2.0 ⁇ m or less, 2.0 ⁇ m or more and 2.5 ⁇ m or less, or 2.5 ⁇ m or more. It may be 0 ⁇ m or less.
  • the gate insulating layer 21 is formed in a film shape along the inner wall of the gate trench 20.
  • the gate insulating layer 21 partitions a concave space in the gate trench 20.
  • the gate insulating layer 21 includes a silicon oxide film.
  • the gate insulating layer 21 may include a silicon nitride film in place of or in addition to the silicon oxide film.
  • the gate electrode layer 22 is embedded in the gate trench 20 with the gate insulating layer 21 interposed therebetween. More specifically, the gate electrode layer 22 is embedded in the concave space partitioned by the gate insulating layer 21 in the gate trench 20. A gate signal is transmitted to the gate electrode layer 22. That is, the gate electrode layer 22 is electrically connected to the gate terminal electrode 6 (see FIG. 1).
  • the FET structure 30 includes a p-shaped body region 31 formed on the surface layer portion of the first main surface 2a of the semiconductor layer 2.
  • the p-type impurity concentration in the body region 31 may be 1.0 ⁇ 10 16 cm -3 or more and 1.0 ⁇ 10 18 cm -3 or less.
  • the body region 31 is formed in a strip shape extending along the trench gate structure 10 in a plan view.
  • the body region 31 is exposed from the side wall of the gate trench 20.
  • the bottom of the body region 31 is arranged at a depth position between the first main surface 2a of the semiconductor layer 2 and the bottom wall of the gate trench 20 in a direction perpendicular to the first main surface 2a (normal direction Z). There is.
  • the FET structure 30 includes an n + type emitter region 32 formed on the surface layer portion of the body region 31.
  • the concentration of n-type impurities in the emitter region 32 may be 1.0 ⁇ 10 19 cm -3 or more and 1.0 ⁇ 10 21 cm -3 or less.
  • the emitter region 32 is formed in a strip shape extending along the trench gate structure 10 in a plan view.
  • the emitter region 32 is exposed from the first main surface 2a of the semiconductor layer 2. Further, the emitter region 32 is exposed from the side wall of the gate trench 20.
  • the bottom portion of the emitter region 32 is arranged at a depth position between the upper end portion of the gate electrode layer 22 and the bottom portion of the body region 31 in a direction perpendicular to the first main surface 2a (normal direction Z).
  • the FET structure 30 includes a p + type contact region 33 that extends from the first main surface 2a of the semiconductor layer 2 through the emitter region 32 to the body region 31.
  • the p-type impurity concentration in the contact region 33 is higher than the p-type impurity concentration in the body region 31.
  • the p-type impurity concentration in the contact region 33 may be 1.0 ⁇ 10 19 cm -3 or more and 1.0 ⁇ 10 20 cm -3 or less.
  • the contact region 33 is located so as to sandwich the emitter region 32 with the trench gate structure 10, and extends in a strip shape along the trench gate structure 10 in a plan view.
  • the contact region 33 is exposed on the first main surface 2a of the semiconductor layer 2.
  • the FET structure 30 is configured such that the gate electrode layer 22 faces the body region 31 and the emitter region 32 with the gate insulating layer 21 interposed therebetween.
  • An IGBT channel is formed in a region of the body region 31 facing the gate trench 20. Channel on / off is controlled by the gate signal.
  • a main surface insulating layer 25 is formed on the first main surface 2a of the semiconductor layer 2.
  • the main surface insulating layer 25 is formed in a film shape along the first main surface 2a.
  • the main surface insulating layer 25 is continuous with the gate insulating layer 21.
  • the main surface insulating layer 25 includes a silicon oxide film in this embodiment.
  • the main surface insulating layer 25 may include a silicon nitride film in place of or in addition to the silicon oxide film.
  • An interlayer insulating layer 26 is formed on the main surface insulating layer 25.
  • the interlayer insulating layer 26 is formed in a film shape along the first main surface 2a of the semiconductor layer 2.
  • the interlayer insulating layer 26 may contain silicon oxide or silicon nitride.
  • the interlayer insulating layer 26 may include PSG (Phosphor Silicate Glass) and / or BPSG (Boron Phosphor Silicate Glass) as an example of silicon oxide.
  • the interlayer insulating layer 26 may be a laminated film in which a PSG layer and a BPSG layer are laminated in order from the first main surface 2a side.
  • An emitter contact opening 35 is formed in the interlayer insulating layer 26.
  • the emitter contact opening 35 exposes the emitter region 32 and the contact region 33 between adjacent trench gate structures 10.
  • the emitter terminal electrode 5 is formed on the interlayer insulating layer 26.
  • the emitter terminal electrode 5 is at least one of aluminum, copper, Al—Si—Cu (aluminum-silicon-copper) alloy, Al—Si (aluminum-silicon) alloy, and Al—Cu (aluminum-copper) alloy. May include.
  • the emitter terminal electrode 5 may have a single-layer structure including any one of these conductive materials.
  • the emitter terminal electrode 5 may have a laminated structure in which at least two of these conductive materials are laminated in any order.
  • the emitter terminal electrode 5 enters the emitter contact opening 35 from above the interlayer insulating layer 26. That is, the emitter terminal electrode 5 is electrically connected to the emitter region 32 and the contact region 33 at the emitter contact opening 35.
  • the gate terminal electrode 6, the anode terminal electrode 37, and the cathode terminal electrode 38 shown in FIG. 1 are also formed on the interlayer insulating layer 26. These may be made of the same conductive material as the emitter terminal electrode 5.
  • FIG. 4 is an enlarged plan view for explaining a configuration example of the temperature sensitive diode region 9, and FIG. 5 is an electric circuit diagram showing an electrical configuration of the temperature sensitive diode region 9.
  • FIG. 6 is a cross-sectional view showing a structural example along the VI-VI line shown in FIG.
  • the temperature sensitive diode region 9 includes the temperature sensitive diode sensor 41 and the protection element 42.
  • the temperature-sensitive diode sensor 41 includes a first series circuit 81 composed of a diode train in which a plurality of first diodes 43 are connected in series in the forward direction.
  • the first diode 43 is an example of a sensor diode.
  • the plurality of first diodes 43 are arranged so as to form a linear row.
  • the protection element 42 includes a second series circuit 82 composed of a diode train in which a plurality of second diodes 44 are connected in series in the forward direction.
  • the second diode 44 is an example of a protection diode.
  • the plurality of second diodes 44 are arranged so as to form a linear row.
  • the row of the first diode 43 and the row of the second diode 44 are parallel to each other.
  • the temperature sensitive diode sensor 41 and the protection element 42 are connected in parallel in opposite directions.
  • the first series circuit 81 of the plurality of first diodes 43 constituting the temperature sensitive diode sensor 41 and the second series circuit 82 of the plurality of second diodes 44 constituting the protection element 42 are first.
  • the diode 43 and the second diode 44 are connected in parallel with the directions opposite to each other.
  • the parallel circuit configured in this way is connected to the anode terminal electrode 37 (see FIG. 1) via the first terminal wiring 45 and to the cathode terminal electrode 38 (see FIG. 1) via the second terminal wiring 46. There is.
  • the temperature sensitive diode region 9 further includes dummy diodes 47 and 48 that are electrically separated from both the temperature sensitive diode sensor 41 and the protection element 42.
  • a first dummy diode 47 and a second dummy diode 48 are provided.
  • the first dummy diode 47 is arranged so as to form a linear row together with the first diode 43 constituting the temperature sensitive diode sensor 41.
  • a first dummy diode 47 is arranged at one end of the row.
  • the second dummy diode 48 is arranged so as to form a linear row together with the second dummy diode 48 constituting the protection element 42.
  • a second dummy diode 48 is arranged at one end of the row.
  • the first dummy diode 47 and the second dummy diode 48 are arranged next to each other.
  • the dummy diodes 47 and 48 are mainly formed to fill the empty space in the temperature sensitive diode region 9.
  • the first diode 43 and the second diode 44 constituting the temperature sensitive diode sensor 41 and the protection element 42 can be formed with high accuracy.
  • the temperature-sensitive diode sensor 41 includes a polysilicon layer 50 formed on the first main surface 2a of the semiconductor layer 2.
  • the temperature-sensitive diode sensor 41 is formed by selectively introducing n-type impurities and p-type impurities into the polysilicon layer 50.
  • the polysilicon layer 50 is formed on the main surface insulating layer 25.
  • the polysilicon layer 50 is electrically insulated from the semiconductor layer 2 by the main surface insulating layer 25.
  • the thickness of the polysilicon layer 50 may be 0.2 ⁇ m or more and 1.0 ⁇ m or less.
  • the polysilicon layer 50 has a rectangular shape elongated in the first direction X in this embodiment.
  • a first circuit forming region 51 and a second circuit forming region 52 are set in the polysilicon layer 50.
  • the first circuit forming region 51 and the second circuit forming region 52 are set at intervals along the lateral direction of the polysilicon layer 50, and extend in parallel along the longitudinal direction of the polysilicon layer 50. There is.
  • the first circuit forming region 51 includes a plurality of (four in this embodiment) first diode forming regions 53 and a first dummy diode forming region 55.
  • the first diode forming region 53 is a region in which the first diode 43 is formed.
  • the first dummy diode forming region 55 is a region in which the first dummy diode 47 is formed.
  • the plurality of first diode forming regions 53 and the first dummy diode forming region 55 are set so as to be spaced apart from each other (equally spaced in this embodiment) in the longitudinal direction of the polysilicon layer 50 (first direction X in this embodiment). Has been done.
  • Each of the first diode forming region 53 and the first dummy diode forming region 55 is set in a rectangular shape in a plan view in this embodiment.
  • the second circuit forming region 52 includes a plurality of (four in this embodiment) second diode forming regions 54 and a second dummy diode forming region 56.
  • the second diode forming region 54 is a region in which the second diode 44 is formed.
  • the second dummy diode forming region 56 is a region in which the second dummy diode 48 is formed.
  • the plurality of second diode forming regions 54 and the second dummy diode forming regions 56 are set so as to be spaced apart from each other in the longitudinal direction of the polysilicon layer 50 (the first direction X in this embodiment).
  • Each of the second diode forming region 54 and the second dummy diode forming region 56 is set in a rectangular shape in a plan view in this embodiment.
  • FIG. 7 shows an enlarged plan view of the first dummy diode 47 and a part of the first diode 43
  • FIG. 8 shows an enlarged cross-sectional structure of FIG. 7 on lines VIII-VIII.
  • a p-type first anode region 61 and an n-type first cathode region 63 are formed in each of the first diode forming region 53 and the first dummy diode forming region 55.
  • the first anode region 61 is formed in the central portion of the first diode forming region 53 and the first dummy diode forming region 55, respectively.
  • the first anode region 61 is exposed from the first surface 50a and the second surface 50b of the polysilicon layer 50.
  • the first anode region 61 is formed in a substantially rectangular shape in a plan view.
  • the planar shape of the first anode region 61 is arbitrary.
  • the first anode region 61 may be formed in a polygonal shape such as a triangular shape or a hexagonal shape, a circular shape, or an elliptical shape in a plan view.
  • the first cathode region 63 is formed along the peripheral edge of the first anode region 61.
  • the first cathode region 63 is formed in a C-shape or a U-shape surrounding the first anode region 61 in a plan view.
  • the first cathode region 63 may be formed in an annular shape surrounding the entire circumference of the first anode region 61.
  • the first cathode region 63 is electrically connected to the first anode region 61.
  • the first cathode region 63 is exposed from the first surface 50a and the second surface 50b of the polysilicon layer 50.
  • the first cathode region 63 is connected to the first anode region 61 over the entire thickness direction of the polysilicon layer 50.
  • the first cathode region 63 forms a pn junction 60 at the interface with the first anode region 61.
  • the first cathode region 63 surrounds the first anode region 61 in a C-shape or a U-shape, so that the pn junction 60 is C-shaped or U-shaped in a plan view. ..
  • the pn junction 60 has an annular shape in a plan view accordingly. ..
  • first diode 43 having the first anode region 61 as the anode and the first cathode region 63 as the cathode is formed in each first diode forming region 53.
  • first dummy diode forming region 55 the first dummy diode 47 having the first anode region 61 and the first cathode region 63 is formed.
  • the first dummy diode 47 has no electrical function.
  • the structures of the second diode forming region 54 and the second dummy diode forming region 56 are substantially the same as the structures of the first diode forming region 53 and the first dummy diode forming region 55, respectively.
  • the second diode forming region 54 is an intermediate portion of the rectangular region including the plurality of first diode forming regions 53 with respect to the direction in which the plurality of first diodes 43 are arranged (first direction X). It has a structure in which the first diode forming region 53 is mirror-inverted.
  • the second dummy diode forming region 56 mirrors the first dummy diode forming region 55 at the intermediate portion of the first dummy diode forming region 55 with respect to the direction in which the plurality of first diodes 43 are arranged (first direction X). It has an inverted structure.
  • the p-type second anode region 62 and the n-type second cathode region 64 are formed in the second diode forming region 54 and the second dummy diode forming region 56.
  • the second anode region 62 is formed in the central portion of the second diode forming region 54 and the second dummy diode forming region 56, respectively.
  • the second anode region 62 is exposed from the first surface 50a and the second surface 50b of the polysilicon layer 50 in this embodiment.
  • the second anode region 62 is formed in a substantially rectangular shape in a plan view.
  • the planar shape of the second anode region 62 is arbitrary.
  • the second anode region 62 may be formed in a polygonal shape such as a triangular shape or a hexagonal shape, a circular shape, or an elliptical shape in a plan view.
  • the second cathode region 64 is formed along the peripheral edge of the second anode region 62.
  • the second cathode region 64 is formed in a C-shape or a U-shape surrounding the second anode region 62 in a plan view.
  • the second cathode region 64 may be formed in an annular shape surrounding the entire circumference of the second anode region 62.
  • the second cathode region 64 is electrically connected to the second anode region 62.
  • the second cathode region 64 is exposed from the first surface 50a and the second surface 50b of the polysilicon layer 50.
  • the second cathode region 64 is connected to the second anode region 62 over the entire thickness direction of the polysilicon layer 50.
  • the second cathode region 64 forms a pn junction 60 with the second anode region 62.
  • the second cathode region 64 surrounds the second anode region 62 in a C-shape or a U-shape, so that the pn junction 60 has a C-shape or a U-shape in a plan view. ..
  • the pn junction 60 has an annular shape in a plan view accordingly. ..
  • one second diode 44 having the second anode region 62 as the anode and the second cathode region 64 as the cathode is formed in each second diode forming region 54.
  • the second dummy diode forming region 56 the second dummy diode 48 having the second anode region 62 and the second cathode region 64 is formed.
  • the second dummy diode 48 has no electrical function.
  • the above-mentioned interlayer insulating layer 26 covers the polysilicon layer 50.
  • a first anode opening 65 and a first cathode opening 67 are formed in a portion of the interlayer insulating layer 26 that covers each first diode forming region 53.
  • the first anode opening 65 exposes the first anode region 61.
  • the first anode opening 65 is formed so as to penetrate the interlayer insulating layer 26.
  • the first anode opening 65 is formed in a substantially rectangular shape in a plan view in this embodiment.
  • the planar shape of the first anode opening 65 is arbitrary and is not limited to a rectangle, and may be any polygonal shape, circular shape or elliptical shape.
  • the first anode opening 65 may extend in a band shape along the peripheral edge of the first anode region 61 in a plan view.
  • the first anode opening 65 may be annular, elliptical, polygonal, or the like in a plan view.
  • a plurality of first anode openings 65 may be formed at intervals in the first diode forming region 53.
  • the first cathode opening 67 exposes the first cathode region 63 of the first diode forming region 53.
  • the first cathode opening 67 is formed so as to penetrate the interlayer insulating layer 26. As shown in FIGS. 4 and 7, the first cathode opening 67 extends in a strip shape along the peripheral edge of the first anode region 61 in a plan view.
  • the first cathode opening 67 is formed in a C shape or a U shape in a plan view.
  • the planar shape of the first cathode opening 67 is arbitrary and is not limited to a C-shape or a U-shape.
  • the first cathode opening 67 may be formed in a polygonal shape such as a triangular shape, a quadrangular shape, a hexagonal shape, or an elliptical shape in a plan view. Further, a plurality of first cathode openings 67 may be formed at intervals in the first diode forming region 53.
  • a second anode opening 66 and a second cathode opening 68 are formed in the portion of the interlayer insulating layer 26 that covers each second diode forming region 54.
  • the second anode opening 66 exposes the second anode region 62.
  • the second anode opening 66 is formed so as to penetrate the interlayer insulating layer 26.
  • the second anode opening 66 is formed to be substantially rectangular in a plan view.
  • the planar shape of the second anode opening 66 is arbitrary and is not limited to a rectangle, and may be any polygonal shape, circular shape or elliptical shape.
  • the second anode opening 66 may extend in a band shape along the peripheral edge of the second anode region 62 in a plan view.
  • the second anode opening 66 may be an annular shape, an elliptical ring road, a polygonal ring road, or the like in a plan view. Further, a plurality of second anode openings 66 may be formed at intervals in the second diode forming region 54.
  • the second cathode opening 68 exposes the second cathode region 64 of the second diode forming region 54.
  • the second cathode opening 68 is formed so as to penetrate the interlayer insulating layer 26.
  • the second cathode opening 68 extends in a strip shape along the peripheral edge of the second anode region 62 in a plan view.
  • the second cathode opening 68 is formed in a C shape or a U shape in a plan view.
  • the planar shape of the second cathode opening 68 is arbitrary and is not limited to a C-shape or a U-shape.
  • the second cathode opening 68 may be formed in a polygonal shape such as a triangular shape, a quadrangular shape, a hexagonal shape, or an elliptical shape in a plan view. Further, a plurality of second cathode openings 68 may be formed at intervals in the second diode forming region 54.
  • the first diode wiring 71 is formed on the portion of the interlayer insulating layer 26 that covers the first circuit forming region 51 (see FIG. 4).
  • the first diode wiring 71 connects a plurality of first diodes 43 in series in the forward direction between the first terminal wiring 45 and the second terminal wiring 46.
  • the first diode wiring 71 has one end connected to the first terminal wiring 45 and the other end connected to the second terminal wiring 46.
  • the first diode wiring 71 is at least one of aluminum, copper, Al—Si—Cu (aluminum-silicon-copper) alloy, Al—Si (aluminum-silicon) alloy, and Al—Cu (aluminum-copper) alloy. It may contain one kind.
  • the first diode wiring 71 includes a plurality of first anode electrodes 73, a plurality of first cathode electrodes 75, and a plurality of first connection electrodes 77.
  • Each first anode electrode 73 is formed on a portion of the interlayer insulating layer 26 that covers each first diode forming region 53.
  • the first anode electrode 73 is formed to be substantially rectangular in a plan view.
  • the planar shape of the first anode electrode 73 is arbitrary.
  • the first anode electrode 73 may be formed in a polygonal shape such as a triangular shape, a square shape, a hexagonal shape, a circular shape, or an elliptical shape in a plan view.
  • the first anode electrode 73 penetrates into the first anode opening 65 from above the interlayer insulating layer 26.
  • the first anode electrode 73 is electrically connected to the first anode region 61 within the first anode opening 65.
  • the first cathode electrode 75 is formed on the portion of the interlayer insulating layer 26 that covers the first diode forming region 53.
  • the first cathode electrode 75 extends in a strip shape along the first anode electrode 73 in a plan view.
  • the first cathode electrode 75 is formed in a C shape or a U shape in a plan view.
  • the planar shape of the first cathode electrode 75 is arbitrary and is not limited to a C-shape or a U-shape.
  • the first cathode electrode 75 may be formed in a polygonal shape such as a triangular shape, a square shape, a hexagonal shape, a circular shape, or an elliptical shape in a plan view.
  • the first cathode electrode 75 enters the first cathode opening 67 from above the interlayer insulating layer 26.
  • the first cathode electrode 75 is electrically connected to the first cathode region 63 within the first catho
  • the first connection electrode 77 is formed on a portion of the interlayer insulating layer 26 that covers a region between a pair of first diode forming regions 53 adjacent to each other.
  • the first connection electrode 77 is drawn from the first cathode electrode 75 of one first diode forming region 53 and is connected to the first anode electrode 73 of the other first diode forming region 53.
  • the first connection electrode 77 is formed in a band shape extending along the longitudinal direction of the polysilicon layer 50 (in this embodiment, the first direction X) in a plan view.
  • the first connection electrode 77 may be routed in a line in a region between a pair of first diode forming regions 53 adjacent to each other.
  • One first connection electrode 77 located on one end side in the longitudinal direction of the polysilicon layer 50 is connected to the first terminal wiring 45.
  • One first connection electrode 77 located on the other end side in the longitudinal direction of the polysilicon layer 50 is connected to the second terminal wiring 46.
  • a first series circuit 81 including a plurality of (four in this embodiment) first diodes 43 connected in series in the forward direction is formed in the region between the first terminal wiring 45 and the second terminal wiring 46. ing.
  • the first anode electrode 73 and the first cathode electrode 75 are also formed in the first dummy diode forming region 55. However, these are not connected to other diodes or the terminal wirings 45 and 46.
  • a second diode wiring 72 is formed on the portion of the interlayer insulating layer 26 that covers the second circuit forming region 52.
  • the second diode wiring 72 connects a plurality of second diodes 44 in series in the forward direction between the first terminal wiring 45 and the second terminal wiring 46.
  • the second diode wiring 72 has one end connected to the first terminal wiring 45 and the other end connected to the second terminal wiring 46.
  • the second diode wiring 72 is at least one of aluminum, copper, Al—Si—Cu (aluminum-silicon-copper) alloy, Al—Si (aluminum-silicon) alloy, or Al—Cu (aluminum-copper) alloy. It may contain one kind.
  • the second diode wiring 72 includes a plurality of second anode electrodes 74, a plurality of second cathode electrodes 76, and a plurality of second connection electrodes 78.
  • Each second anode electrode 74 is formed on a portion of the interlayer insulating layer 26 that covers each second diode forming region 54.
  • the second anode electrode 74 is formed to be substantially rectangular in a plan view.
  • the planar shape of the second anode electrode 74 is arbitrary.
  • the second anode electrode 74 may be formed in a polygonal shape such as a triangular shape, a square shape, a hexagonal shape, a circular shape, or an elliptical shape in a plan view.
  • the second anode electrode 74 penetrates into the second anode opening 66 from above the interlayer insulating layer 26.
  • the second anode electrode 74 is electrically connected to the second anode region 62 within the second anode opening 66.
  • the second cathode electrode 76 is formed on the portion of the interlayer insulating layer 26 that covers the second diode forming region 54.
  • the second cathode electrode 76 extends in a strip shape along the second anode electrode 74 in a plan view.
  • the second cathode electrode 76 is formed in a C shape or a U shape in a plan view.
  • the planar shape of the second cathode electrode 76 is arbitrary and is not limited to a C-shape or a U-shape.
  • the second cathode electrode 76 may be formed in a polygonal shape such as a triangular shape, a quadrangular shape, a hexagonal shape, a circular shape, or an elliptical shape in a plan view.
  • the second cathode electrode 76 penetrates into the second cathode opening 68 from above the interlayer insulating layer 26.
  • the second cathode electrode 76 is electrically connected to the second cathode region 64 within the second cathode opening 68.
  • the second connection electrode 78 is formed on the portion of the interlayer insulating layer 26 that covers the region between the plurality of second diode forming regions 54 adjacent to each other.
  • the second connection electrode 78 is drawn from the second cathode electrode 76 of one second diode forming region 54 and is connected to the second anode electrode 74 of the other second diode forming region 54.
  • the second connection electrode 78 is formed in a strip shape extending along the longitudinal direction of the polysilicon layer 50 (in this embodiment, the first direction X) in a plan view.
  • the second connection electrode 78 may be routed in a line in a region between a pair of second diode forming regions 54 adjacent to each other.
  • One second connection electrode 78 located on one end side in the longitudinal direction of the polysilicon layer 50 is connected to the second terminal wiring 46.
  • the second connection electrode 78 located on the other end side in the longitudinal direction of the polysilicon layer 50 is connected to the first terminal wiring 45.
  • a second series circuit 82 including a plurality of (four in this embodiment) second diodes 44 connected in series in the forward direction is formed in the region between the first terminal wiring 45 and the second terminal wiring 46. ing.
  • the second anode electrode 74 and the second cathode electrode 76 are also formed in the second dummy diode forming region 56. However, these are not connected to other diodes or the terminal wirings 45 and 46.
  • a pn junction 60 is formed.
  • the forward voltage of the first diode 43 depends on the junction length of the pn junction 60. Therefore, when the junction length of the pn junction 60 of each first diode 43 is larger or smaller than the design value, the forward voltage of the temperature sensitive diode sensor 41 deviates from the expected value. Therefore, the temperature may not be measured accurately.
  • the mask in this case is typically a photoresist mask.
  • the photoresist mask is formed by exposing the photoresist layer with an exposure machine and developing the photoresist after exposure. Misalignment of the exposure machine (for example, out of focus) causes deterioration of the accuracy of the photoresist mask. Even if the exposure machine is carefully adjusted, the adjustment state may fluctuate during the production of a large number of semiconductor devices, resulting in poor adjustment.
  • FIG. 9 shows a pattern example of the photoresist mask 90 applied to p-type impurity ion implantation.
  • the photoresist mask 90 has an opening in the region where p-type impurity ions should be injected.
  • the photoresist mask 90 includes an element pattern 92 having a plurality of element openings 91 corresponding to the p + type contact region 33 of the cell region 8.
  • the photoresist mask 90 includes a diode pattern 94 having a plurality of diode openings 93 corresponding to the anode regions 61 and 62 of the temperature sensitive diode region 9. Therefore, the p + type contact region 33 and the anode regions 61 and 62 are simultaneously formed by the step including the selective injection of p-type impurity ions using the photoresist mask 90 as a mask.
  • the diode pattern 94 includes a sensor pattern 94S corresponding to the first diode 43 (sensor diode). Further, the diode pattern 94 includes a protection pattern 94P corresponding to the second diode 44 (protection diode). Further, the diode pattern 94 includes a dummy pattern 94D corresponding to the dummy diodes 47 and 48.
  • the photoresist mask 90 has a pattern having a line width of about 1 ⁇ m in the region corresponding to the cell region 8.
  • Each element opening 91 has, for example, a band shape corresponding to the contact region 33.
  • the line width of the element opening 91 corresponds to the line width of the contact region 33, and is, for example, about 1 ⁇ m.
  • the photoresist mask 90 has a pattern having a line width of about 100 ⁇ m to 200 ⁇ m in the region corresponding to the temperature sensitive diode region 9.
  • the diode opening 93 has a rectangular shape having a size corresponding to the anode regions 61 and 62, its long side is 150 ⁇ m to 200 ⁇ m (for example, about 170 ⁇ m), and its short side is 120 ⁇ m to 170 ⁇ m (for example, 140 ⁇ m). is there.
  • the distance between the pair of diode openings 93 adjacent to each other in the first direction X is 50 ⁇ m to 100 ⁇ m (for example, 70 ⁇ m).
  • the distance between the pair of diode openings 93 adjacent to each other in the second direction Y is 50 ⁇ m to 110 ⁇ m (for example, 85 ⁇ m).
  • the photoresist mask 90 has a monitor pattern 95 inside at least one of the plurality of diode openings 93.
  • the monitor pattern 95 may be arranged in the diode opening 93 corresponding to at least one first diode 43.
  • the monitor pattern 95 may be arranged in the diode opening 93 corresponding to at least one second diode 44. As shown in FIG. 9, the monitor pattern 95 may be arranged in the diode opening 93 corresponding to the first dummy diode 47.
  • the monitor pattern 95 may be arranged in the diode opening 93 corresponding to the second dummy diode 48.
  • a plurality of monitor patterns 95 may be formed in one diode opening 93, or may be formed in each of the plurality of diode openings 93.
  • the monitor pattern 95 is preferably arranged at a position retracted inward from the opening edge of the diode opening 93. This is to prevent the monitor pattern 95 from affecting the pn junction.
  • the monitor pattern 95 has a fine density, that is, a line width, which can be observed at the same magnification as that of the scanning electron microscope for observing the pattern in the cell region 8. More specifically, the monitor pattern 95 has a line width equivalent to that of the cell region 8. That is, it has a line width of about 1 ⁇ m to 5 ⁇ m. In the example of FIG. 9, the monitor pattern 95 has a plurality of linear portions 95L having a plurality of equal widths (for example, about 1.2 ⁇ m) and a predetermined length (for example, about 20 ⁇ m) arranged in parallel at intervals (for example, about 3 ⁇ m). Is formed.
  • the linear portion 95L having a linear shape extends in the second direction Y, but the direction in which the linear portion 95L having a linear shape extends is a plane including the first direction X and the second direction Y. Can be set arbitrarily within.
  • the linear portion 95L may extend in the first direction X.
  • the shape of the monitor pattern 95 is arbitrary, and may be a linear shape, a polygonal line, a curved line, a spiral shape, a character shape, or the like. Further, a plurality of monitor patterns 95 having different line widths may be formed in one diode opening 93, or may be formed in each of the plurality of diode openings 93.
  • the line width refers to the width of the linear portion of the photoresist pattern in the direction orthogonal to the extending direction of the linear portion.
  • the width of the linear photoresist portion and the spacing between the adjacent linear portions can both be line widths. That is, when the line-and-space pattern is used as the monitor pattern, the line width may be the width of the line portion or the width of the space portion.
  • a monitor impurity pattern 97 that follows the shape of the monitor pattern 95 is polylined below the monitor pattern 95, as shown in FIGS. 7 and 8. It is formed on the silicon layer 50.
  • p-type impurity ions were injected between the p-type impurity non-injection region in which the injection of p-type impurity ions was blocked by the photoresist constituting the monitor pattern 95 and the photoresist of the monitor pattern 95. Includes a p-type impurity injection region.
  • the p-type impurity non-implanted region may disappear by thermal diffusion treatment after ion implantation (see FIGS. 11K and 12K), or its trace may remain even after the thermal diffusion treatment to form a monitor impurity pattern 97. ..
  • a p + type contact region 33 (see FIG. 3) is formed at the position of the element opening 91.
  • the contact region 33 is an example of an element impurity pattern.
  • FIG. 10 shows a pattern example of the photoresist mask 100 applied to the implantation of n-type impurity ions.
  • the photoresist mask 100 has an opening in the region where n-type impurity ions should be injected.
  • the photoresist mask 100 includes an element pattern 102 having a plurality of element openings 101 corresponding to the n + type emitter region 32 of the cell region 8.
  • the photoresist mask 100 includes a diode pattern 104 having a plurality of diode openings 103 corresponding to the cathode regions 63 and 64 of the temperature sensitive diode region 9. Therefore, the n + type emitter region 32 and the cathode regions 63 and 64 are simultaneously formed by the step including the selective injection of n-type impurity ions using the photoresist mask 100 as a mask.
  • the diode pattern 104 includes a sensor pattern 104S corresponding to the first diode 43 (sensor diode). Further, the diode pattern 104 includes a protection pattern 104P corresponding to the second diode 44 (protection diode). Further, the diode pattern 104 includes a dummy pattern 104D corresponding to the dummy diodes 47 and 48.
  • the photoresist mask 100 has a pattern having a line width of about 1 ⁇ m in the region corresponding to the cell region 8.
  • Each element opening 101 has, for example, a band shape corresponding to the emitter region 32.
  • the line width of the element opening 101 corresponds to the line width of the emitter region 32, and is, for example, about 1 ⁇ m.
  • the photoresist mask 100 has a pattern having a line width of about 100 ⁇ m to 200 ⁇ m in the region corresponding to the temperature sensitive diode region 9.
  • the diode opening 103 has a size and shape corresponding to the cathode regions 63 and 64. That is, in this embodiment, the diode opening 103 has a strip shape having a C-shaped or U-shaped planar shape.
  • the width of the band-shaped diode opening 103 is 20 ⁇ m to 30 ⁇ m (for example, 25 ⁇ m).
  • the distance between the pair of diode openings 103 adjacent to each other in the first direction X is 30 ⁇ m to 100 ⁇ m (for example, 50 ⁇ m).
  • the distance between the pair of diode openings 93 adjacent to each other in the second direction Y is 25 ⁇ m to 50 ⁇ m (for example, 35 ⁇ m).
  • the photoresist mask 100 has a monitor pattern 105 in a region surrounded by at least one of the plurality of diode openings 103 (enclosed from three sides in this embodiment). ..
  • the monitor pattern 105 is provided inside the region corresponding to at least one of the plurality of anode regions 61 and 62.
  • the monitor pattern 105 may be formed in a region corresponding to the first anode region 61 of at least one first diode 43.
  • the monitor pattern 105 may be formed in the region corresponding to the second anode region 62 of at least one second diode 44. As shown in FIG. 10, the monitor pattern 105 may be formed in the region corresponding to the first anode region 61 of the first dummy diode 47.
  • the monitor pattern 105 may be formed in the region corresponding to the second anode region 62 of the second dummy diode 48.
  • a plurality of monitor patterns 105 may be formed in a region corresponding to one anode region 61, 62, or may be formed in a region corresponding to a plurality of anode regions 61, 62, respectively.
  • the monitor pattern 105 is formed outside the diode opening 103, and is arranged at a position away from the opening edge of the diode opening 103. This is to prevent the monitor pattern 105 from affecting the pn junction. More specifically, in the example of FIG. 10, the monitor pattern 105 is formed at a position recessed inward from the outer edge of the region corresponding to the anode regions 61 and 62.
  • the monitor pattern 105 has a fine density, that is, a line width, which can be observed at the same magnification as the magnification of the scanning electron microscope for observing the pattern in the cell region 8. More specifically, the monitor pattern 105 has a line width equivalent to that of the cell region 8. That is, it has a line width of about 1 ⁇ m to 5 ⁇ m. In the example of FIG. 10, the monitor pattern 105 has a plurality of linear openings 105L of equal width (for example, about 1.2 ⁇ m) and a predetermined length (for example, about 20 ⁇ m) arranged in parallel at intervals (for example, about 3 ⁇ m). Is formed.
  • the linear opening 105L of the linear shape extends in the second direction Y, but the direction in which the linear opening 105L of the linear shape extends extends in the first direction X and the second direction Y. It can be set arbitrarily within the including plane. For example, the linear opening 105L may extend in the first direction X.
  • the shape of the monitor pattern 105 is arbitrary, and may be a straight line, a polygonal line, a curved line, a spiral shape, a character shape, or the like. Further, a plurality of monitor patterns 105 having different line widths may be formed in a region corresponding to one anode region 61, 62, or may be formed in a region corresponding to a plurality of anode regions 61, 62, respectively. Good.
  • a monitor impurity pattern 107 that follows the shape of the monitor pattern 105 is formed below the monitor pattern 105, as shown in FIGS. 7 and 8. It is formed on the polysilicon layer 50.
  • the injection of n-type impurity ions was blocked by the photoresist between the n-type impurity injection region in which the n-type impurity was injected through the linear opening 105L of the monitor pattern 105 and the opening. Includes an n-type impurity non-injection region.
  • the n-type impurity non-implanted region may disappear by the thermal diffusion treatment (FIGS. 11K and 12K) after the ion implantation, or the trace may remain after the thermal diffusion treatment to form the monitor impurity pattern 107.
  • the formation positions of the monitor patterns 95 and 105 provided on the photoresist masks 90 and 100 may overlap each other, but if the formation positions are separated from each other, the monitor impurity patterns 97 and 107 may be formed as needed. Is preferable because it can be confirmed individually.
  • an n + type emitter region 32 is formed at the position of the element opening 101.
  • the emitter region 32 is an example of an element impurity pattern.
  • 11A to 11M and 12A to 12M are cross-sectional views of a main part for explaining the manufacturing method of the semiconductor device 1.
  • 11A to 11M show cross-sectional structures of the temperature-sensitive diode region 9 in a plurality of manufacturing processes
  • FIGS. 12A to 12M show cross-sectional structures of the cell region 8 corresponding to each of these processes.
  • FIGS. 11A to 11M and FIGS. 12A to 12M are not necessarily drawn on the same scale.
  • a p-type body region 31 is formed on the surface layer portion on the first main surface 2a side of the semiconductor layer 2. Specifically, the p-type body region 31 is formed by selective injection of p-type impurity ions into the semiconductor layer 2 and subsequent heat treatment.
  • a hard mask 110 having an opening corresponding to the gate trench 20 is formed on the first main surface 2a of the semiconductor layer 2.
  • the hard mask 110 is formed by, for example, a CVD method (chemical vapor deposition method) and is made of a silicon oxide film.
  • the gate trench 20 is opened by dry etching via the hard mask 110. After that, the hard mask 110 is removed.
  • the opening width of the gate trench 20 may be, for example, 1 ⁇ m to 2 ⁇ m (more specifically, 1.2 ⁇ m).
  • the gate insulating layer 21 is formed by thermally oxidizing the surface of the semiconductor layer 2.
  • the gate insulating layer 21 covers the first main surface 2a of the semiconductor layer 2 and covers the inner wall surface of the trench 20.
  • the polysilicon film 85 is deposited on the semiconductor layer 2 by a CVD method performed while adding n-type impurities such as phosphorus. At the same time, polysilicon conductive by n-type impurities is embedded in the gate trench 20.
  • the thickness of the polysilicon film 85 on the first main surface 2a of the semiconductor layer 2 may be, for example, 0.5 ⁇ m to 1 ⁇ m (more specifically, 0.6 ⁇ m).
  • Polysilicon can be embedded in the gate trench 20 by forming the polysilicon film 85 having a thickness of at least half the opening width of the gate trench 20.
  • a mask 111 for example, a photoresist mask covering the polysilicon film 85 in the temperature sensitive diode region 9 is formed, and the polysilicon film 85 is etched through the mask 111. It is backed up and the unnecessary part is removed.
  • the gate electrode layer 22 made of polysilicon is left in the gate trench 20.
  • a polysilicon film 85 corresponding to the gate extraction electrode layer 13 is left.
  • the polysilicon film 85 on the main surface insulating layer 25 is left to become the polysilicon layer 50, and the polysilicon film 85 in the other regions is removed.
  • a protective film 86 is formed on the entire surface.
  • the protective film 86 may be a silicon oxide film formed by the CVD method.
  • the protective film 86 protects the surface of the layer below the impurity ion implantation described below.
  • a photoresist mask 90 for implanting p-type impurity ions is formed.
  • the photoresist mask 90 has the form described with reference to FIG. That is, the photoresist mask 90 has a plurality of element openings 91 corresponding to the p + type contact region 33 in the cell region 8, and a plurality of diodes corresponding to the anode regions 61 and 62 in the temperature sensitive diode region 9. It has an opening 93. Then, for example, a monitor pattern 95 is formed in the diode opening 93 corresponding to one or both anode regions 61 and 62 of the dummy diodes 47 and 48.
  • the formation of the photoresist mask 90 includes a step of forming a photoresist layer, a step of exposing the photoresist layer with an exposure machine, and a step of developing the photoresist layer after exposure.
  • the photoresist mask 90 is inspected for the semi-finished product in which the photoresist mask 90 is formed. Specifically, the cell region 8 and the temperature-sensitive diode region 9 are observed by a scanning electron microscope. As a result, it is confirmed that the dimensions and arrangement of the mask pattern (element pattern 92) formed in the cell region 8 are within a predetermined process margin range, and the mask pattern (element pattern 92) formed in the temperature sensitive diode region 9 is confirmed. It is confirmed that the dimensions and line width of the diode pattern 94) are within a predetermined process margin. When the size or arrangement of the mask pattern in any region is outside the predetermined process margin range, the semi-finished product is discarded without further steps.
  • the cell region 8 and the temperature sensitive diode region 9 are observed by a scanning electron microscope having the same magnification.
  • the monitor pattern 95 is observed with a scanning electron microscope, and its dimensions and arrangement are examined.
  • a similar monitor pattern may be provided in the cell region 8 and the monitor pattern may be observed with a scanning electron microscope when inspecting the cell region 8.
  • the photoresist mask 90 After confirming that the photoresist mask 90 is formed with appropriate accuracy in both the cell region 8 and the temperature sensitive diode region 9, as shown in FIGS. 11I and 12I via the photoresist mask 90. Ions of p-type impurities such as boron are injected into the. After that, the photoresist mask 90 is peeled off.
  • the injection of p-type impurity ions may be single-stage injection or multi-stage injection.
  • a photoresist mask 100 for implanting n-type impurity ions is formed.
  • the photoresist mask 100 has a form described with reference to FIG. That is, the photoresist mask 100 has an element opening 101 corresponding to the n-type emitter region 32 in the cell region 8 and a diode opening 103 corresponding to the cathode region in the temperature sensitive diode region 9. Then, for example, the monitor pattern 105 is provided at a position corresponding to the anode regions 61 and 62 of the dummy diodes 47 and 48.
  • the formation of the photoresist mask 100 includes a step of forming a photoresist layer, a step of exposing the photoresist layer with an exposure machine, and a step of developing the photoresist layer after exposure.
  • the photoresist mask 100 is inspected for the semi-finished product in which the photoresist mask 100 is formed. Specifically, the cell region 8 and the temperature-sensitive diode region 9 are observed by a scanning electron microscope. As a result, it is confirmed that the dimensions and arrangement of the mask pattern (element pattern 102) formed in the cell region 8 are within a predetermined process margin range, and the mask pattern (element pattern 102) formed in the temperature sensitive diode region 9 is confirmed. It is confirmed that the dimensions and line width of the diode pattern 104) are within a predetermined process margin. When the size or arrangement of the mask pattern in any region is outside the predetermined process margin range, the semi-finished product is discarded without further steps.
  • the cell region 8 and the temperature sensitive diode region 9 are observed by a scanning electron microscope having the same magnification.
  • the monitor pattern 105 is observed with a scanning electron microscope, and its dimensions and arrangement are examined.
  • a similar monitor pattern may be provided in the cell region 8 and the monitor pattern may be observed with a scanning electron microscope when inspecting the cell region 8.
  • n-type impurities such as phosphorus and arsenic are injected into. After that, the photoresist mask 100 is peeled off.
  • the injection of the n-type impurity ion may be a single-stage injection or a multi-stage injection.
  • the heat treatment (drive-in) is performed to diffuse the impurity ions injected into the semiconductor layer 2 and the impurity ions injected into the polysilicon layer 50. ..
  • a p + type contact region 33 and an n + type emitter region 32 are formed in the body region 31 of the semiconductor layer 2.
  • p-type anode regions 61 and 62 and n-type cathode regions 63 and 64 are formed in the polysilicon layer 50, and a pn junction 60 is formed between them.
  • a photoresist mask 112 for dividing the polysilicon layer 50 is formed.
  • the photoresist mask 112 By etching through the photoresist mask 112, the polysilicon layer 50 is divided into regions of individual diodes 43, 44, 47, 48. After that, the photoresist mask 112 is peeled off.
  • the interlayer insulating layer 26 is formed, and the emitter contact opening 35, the anode opening 65, 66, the cathode opening 67, 68, etc., penetrating the interlayer insulating layer 26 and the protective film 86, etc. Is formed.
  • the electrode film 87 is formed on the interlayer insulating layer 26 by, for example, a sputtering method.
  • the electrode film 87 includes, for example, a barrier film 88 and a main electrode film 89 laminated on the barrier film 88.
  • a gate terminal electrode 6, an emitter terminal electrode 5, and diode wirings 71 and 72 are formed.
  • the barrier film 88 may contain, for example, titanium and / or titanium nitride.
  • the main electrode film 89 is at least one of aluminum, copper, Al—Si—Cu (aluminum-silicon-copper) alloy, Al—Si (aluminum-silicon) alloy, and Al—Cu (aluminum-copper) alloy. May include.
  • collector electrode 16 in contact with the collector region 17 is formed by, for example, a sputtering method.
  • the material example of the collector electrode 16 may be the same as the material example of the main electrode film 89 described above.
  • FIG. 13A is a schematic cross-sectional view for explaining the deviation of the pn junction position due to the formation state of the photoresist mask 90.
  • the photoresist mask 90 used when injecting p-type impurity ions has a diode opening 93 that exposes the anode regions 61 and 62.
  • the diode opening 93 has an opening edge at the outer edge of the anode regions 61 and 62, that is, at a position recessed inward from the formation position of the pn junction 60 by a predetermined distance (for example, 0.5 ⁇ m to 1 ⁇ m). ..
  • the p-type impurity ion is injected into the region corresponding to the diode opening 93.
  • the injected p-type impurity ions are diffused to the position of the outer edge of the anode regions 61 and 62, that is, the predetermined pn junction position 115 by the subsequent heat treatment.
  • the adjustment of the exposure machine is insufficient, and if, for example, the focus shift occurs, the performance of the photoresist mask 90 deteriorates.
  • the opening edge of the diode opening 93 may deviate from a predetermined position, or the shape of the opening edge may become dull.
  • the region and the profile into which the p-type impurity ion is injected vary accordingly.
  • the p-type impurities may not diffuse to the predetermined pn junction position 115 or may diffuse beyond the predetermined pn junction position 115 due to the diffusion by the heat treatment. In this way, if the pn junction position deviates, the junction length of the pn junction 60 deviates from the design value.
  • the workmanship of the photoresist mask 90 can be confirmed by observing the line width of the monitor pattern 95 with a scanning electron microscope. If the line width of the monitor pattern 95 differs from a predetermined value by a predetermined process margin (for example, a range of ⁇ 1 ⁇ m, and in some cases, a range of ⁇ 0.1 ⁇ m), it is determined that the process is defective. Then, necessary measures such as adjustment of the exposure machine are taken.
  • a predetermined process margin for example, a range of ⁇ 1 ⁇ m, and in some cases, a range of ⁇ 0.1 ⁇ m
  • FIG. 13B is a schematic cross-sectional view for explaining the deviation of the pn junction position due to the formation state of the photoresist mask 100.
  • the photoresist mask 100 used when injecting n-type impurity ions has a diode opening 103 that exposes the cathode regions 63 and 64.
  • the diode opening 103 has an opening edge at the outer edge of the cathode regions 63 and 64, that is, at a position recessed inward from the formation position of the pn junction 60 by a predetermined distance (for example, 0.5 ⁇ m to 1 ⁇ m). ..
  • the n-type impurity ion is injected into the region corresponding to the diode opening 103.
  • the injected n-type impurity ions are diffused to the position of the outer edge of the cathode regions 63 and 64, that is, the predetermined pn junction position 115 by the subsequent heat treatment.
  • the adjustment of the exposure machine is insufficient, and if, for example, the focus shift occurs, the performance of the photoresist mask 100 deteriorates.
  • the opening edge of the diode opening 103 may deviate from a predetermined position, or the shape of the opening edge may become dull.
  • the region and profile into which the n-type impurity ions are injected vary accordingly.
  • the n-type impurities may not diffuse to the predetermined pn junction position 115 due to the diffusion by the heat treatment, or may diffuse beyond the predetermined pn junction position 115. In this way, if the pn junction position deviates, the junction length of the pn junction 60 deviates from the design value.
  • the workmanship of the photoresist mask 100 can be confirmed by observing the line width of the monitor pattern 105 with a scanning electron microscope. If the line width of 105 of the monitor pattern differs from a predetermined value by a predetermined process margin (for example, ⁇ 1 ⁇ m, in some cases ⁇ 0.1 ⁇ m) or more, it is determined that the process is defective. Then, necessary measures such as adjustment of the exposure machine are taken.
  • a predetermined process margin for example, ⁇ 1 ⁇ m, in some cases ⁇ 0.1 ⁇ m
  • the forward voltage characteristic of the first diode 43 as a sensor diode varies due to the variation in the junction length of the pn junction 60, and the forward voltage characteristic of the temperature sensitive diode sensor 41 varies accordingly.
  • the forward voltage of the temperature-sensitive diode sensor 41 may deviate from the design value by about ⁇ 5 mV, and the slope of the current-to-voltage characteristic (IV characteristic) may deviate from the design value. Temperature detection using the temperature sensitive diode sensor 41 becomes inaccurate.
  • the performance of the photoresist masks 90 and 100 can be inspected in detail even in the temperature sensitive diode region 9, so that the semiconductor device 1 can be manufactured while appropriately checking the adjustment state of the exposure machine or the like. As a result, the problem of yield caused by the poor formation of the temperature sensitive diode sensor 41 can be alleviated.
  • the power transistor cell 11 which is a semiconductor element that generates heat during operation is formed in the active region 3 of the semiconductor layer 2 (semiconductor substrate 15), and the temperature sensitive diode sensor 41 detects the temperature. Is formed in the temperature sensitive diode region 9 of the semiconductor layer 2 (semiconductor substrate 15).
  • This manufacturing method includes a step of forming a polysilicon layer 50 for forming the temperature sensitive diode sensor 41 in the temperature sensitive diode region 9. Further, this manufacturing method includes a step of forming a mask (photoresist mask 90) for introducing p-type impurities into the semiconductor layer 2 and the polysilicon layer 50.
  • the photoresist mask 90 has an element pattern 92.
  • the photoresist mask 90 has a diode pattern 94.
  • the photoresist mask 90 has a monitor pattern 95.
  • the element pattern 92 has an element opening 91 that exposes a region (a region corresponding to the p + type contact region 33) constituting the power transistor cell 11 (semiconductor element) in the active region 3.
  • the diode pattern 94 has a diode opening 93 that exposes a part of the temperature sensitive diode region 9 (the region corresponding to the anode regions 61 and 62).
  • the monitor pattern 95 is provided in the diode pattern 94 and is smaller than the diode opening 93. More specifically, the line width of the monitor pattern 95 is smaller than the line width of the diode opening 93.
  • the manufacturing method includes a step of introducing p-type impurities into the semiconductor layer 2 and the polysilicon layer 50 (ion implantation in this embodiment) via such a photoresist mask 90.
  • the manufacturing method includes a step of forming a mask (photoresist mask 100) for introducing n-type impurities into the semiconductor layer 2 and the polysilicon layer 50.
  • the photoresist mask 100 has an element pattern 102, a diode pattern 104, and a monitor pattern 105.
  • the element pattern 102 has an element opening 101 that exposes a region (a region corresponding to the n + type emitter region 32) constituting the power transistor cell 11 (semiconductor element) in the active region 3.
  • the diode pattern 104 has a diode opening 103 that exposes a part of the temperature sensitive diode region 9 (the region corresponding to the cathode regions 63 and 64).
  • the monitor pattern 105 is provided in the diode pattern 104 and is smaller than the diode opening 103. More specifically, the line width of the monitor pattern 105 is smaller than the line width of the diode opening 103.
  • the manufacturing method includes a step of introducing n-type impurities into the semiconductor layer 2 and the polysilicon layer 50 (ion implantation in this embodiment) via such a photoresist mask 100.
  • monitor patterns 95 and 105 are formed in the diode patterns 94 and 104 of the photoresist masks 90 and 100. Therefore, by observing the monitor patterns 95 and 105 with an electron microscope, the temperature sensitive diode region 9 It is possible to examine the performance of the photoresist masks 90 and 100 in the above. In particular, since the monitor patterns 95 and 105 are smaller than the diode openings 93 and 103 (specifically, the line width is small), the monitor pattern 95 keeps the same magnification as when observing the element pattern 92 of the photoresist mask 90. , 105 can be observed.
  • the photoresist masks 90 and 100 are formed with an accuracy within the required process margin in both the cell region 8 and the temperature sensitive diode region 9, and then carry out the subsequent process. .. If the required process margin cannot be secured in either the cell region 8 or the temperature sensitive diode region 9, appropriate measures such as adjustment of the exposure machine are taken. As a result, the occurrence of defective products can be reduced, and the yield can be improved.
  • the monitor patterns 95 and 105 have a line width that can be observed with an electron microscope having a magnification that allows the line widths of the element patterns 92 and 102 to be observed.
  • the element patterns 92 and 102 and the monitor patterns 95 and 105 can be observed with an electron microscope having the same magnification, so that the photoresist masks 90 and 100 can be inspected quickly.
  • the monitor pattern 95 of the photoresist mask 90 is arranged in the diode opening 93. Therefore, since the monitor pattern 95 is arranged in the region corresponding to the impurity region (for example, the anode region 61, 62) constituting the diode 43, 44, 47, 48 (for example, the dummy diode 47, 48), the diode 43, 44 The performance of the photoresist mask 90 can be examined in the formation regions of, 47 and 48. Therefore, the diodes 43, 44, 47, 48 can be manufactured with high accuracy.
  • the monitor pattern 105 of the photoresist mask 100 is arranged outside the diode opening 103.
  • the diode opening 103 is small, the influence of the monitor pattern 105 can be reduced by arranging the monitor pattern 105 on the outside thereof.
  • the cathode regions 63 and 64 have a C-shaped or U-shaped band shape, and the shape of the diode opening 103 also corresponds to this. Therefore, the monitor pattern 105 is arranged outside the diode opening 103. Specifically, it is arranged in a region corresponding to a relatively wide anode regions 61 and 62. As a result, the monitor pattern 105 can be formed without affecting the cathode regions 63 and 64, and the monitor pattern 105 does not significantly affect the relatively wide anode regions 61 and 62.
  • diodes 43, 44, 47, 48 having anode regions 61, 62 and cathode regions 63, 64 are formed in the temperature sensitive diode region 9.
  • the monitor patterns 95 and 105 are arranged in the regions corresponding to the anode regions 61 and 62.
  • the manufacturing method of this embodiment includes a step of forming the anode terminal electrode 37 and the cathode terminal electrode 38 connected to the temperature sensitive diode sensor 41.
  • a first diode 43 as a sensor diode and dummy diodes 47 and 48 are formed in the temperature sensitive diode region 9.
  • the first diode 43 (sensor diode) is connected between the anode terminal electrode 37 and the cathode terminal electrode 38.
  • the dummy diodes 47 and 48 are not connected between the anode terminal electrode 37 and the cathode terminal electrode 38. That is, the dummy diodes 47 and 48 have substantially no electrical function.
  • the diode patterns 94 and 104 have sensor patterns 94S and 104S corresponding to the first diode 43 (sensor diode) and dummy patterns 94D and 104D corresponding to the dummy diodes 47 and 48.
  • the dummy patterns 94D and 104D have substantially the same shape and the same size as the sensor patterns 94S and 104S.
  • the monitor patterns 95 and 105 are incorporated in the dummy patterns 94D and 104D.
  • monitor patterns 95 and 105 are incorporated into the dummy patterns 94D and 104D corresponding to the dummy diodes 47 and 48 having substantially no electrical function, the electrical characteristics of the first diode 43 (sensor diode) can be adjusted. Monitor patterns 95 and 105 can be provided in the temperature sensitive diode region 9 without affecting the temperature sensitive diode region 9.
  • the manufacturing method of this embodiment includes a step of forming the anode terminal electrode 37 and the cathode terminal electrode 38 connected to the temperature sensitive diode sensor 41.
  • a first diode 43 as a sensor diode and a second diode 44 as a protection diode are formed in the temperature sensitive diode region 9.
  • the first diode 43 (sensor diode) is connected between the anode terminal electrode 37 and the cathode terminal electrode 38.
  • the second diode 44 protection diode
  • the second diode 44 forms a protective element 42 that absorbs an electrostatic surge and protects the temperature sensitive diode sensor 41.
  • the monitor patterns 95 and 105 may be incorporated into the diode pattern 94 (protection pattern 94P) of the second diode 44.
  • the semiconductor device 1 includes a semiconductor layer 2 (semiconductor substrate 15).
  • the semiconductor device 1 is provided in the active region 3 of the semiconductor layer 2 and includes a power transistor cell 11 (semiconductor element) that generates heat during operation.
  • the semiconductor device 1 is provided in the temperature-sensitive diode region 9 of the semiconductor layer 2, and includes a temperature-sensitive diode sensor 41 that detects the temperature.
  • the temperature sensitive diode sensor 41 includes a polysilicon layer 50 formed in the temperature sensitive diode region 9. Diodes 43, 44, 47, and 48 are formed in the temperature sensitive diode region 9.
  • the diodes 43, 44, 47, 48 include anode regions 61, 62 in which p-type impurities are introduced in the polysilicon layer 50, and cathode regions 63, 64 in which n-type impurities are introduced in the polysilicon layer 50. ..
  • the polysilicon layer 50 is formed with monitor impurity patterns 97 and 107 having a line width smaller than that of the anode regions 61 and 62 or the cathode regions 63 and 64.
  • the semiconductor device 1 having such a configuration can be manufactured by the above-mentioned manufacturing method.
  • the monitor impurity patterns 97 and 107 are used as a quality assurance index indicating that the photoresist masks 90 and 100 have been produced through a highly accurate process of observing both the cell region 8 and the temperature sensitive diode region 9 with an electron microscope. be able to.
  • the monitor impurity patterns 97 and 107 are of the element impurity patterns (contact region 33, emitter region 32, etc.) constituting the power transistor cell 11 (semiconductor element). It has a line width that can be observed with an electron microscope at a magnification that allows the line width to be observed.
  • the monitor impurity patterns 97 and 107 are formed in the anode regions 61 and 62 so as to correspond to the arrangement of the monitor patterns 95 and 105 of the photoresist masks 90 and 100.
  • the cathode regions 63 and 64 are relatively large regions, one or both of the monitor patterns 95 and 105 may be arranged in the region corresponding to the cathode regions 63 and 64. In this case, the corresponding monitor impurity pattern is formed in the cathode regions 63 and 64.
  • the semiconductor device 1 of this embodiment includes an anode terminal electrode 37 and a cathode terminal electrode 38 connected to a temperature sensitive diode sensor 41.
  • the diode formed in the temperature-sensitive diode region 9 includes a first diode 43 (sensor diode) which is connected between the anode terminal electrode 37 and the cathode terminal electrode 38 and constitutes the temperature-sensitive diode sensor 41.
  • the diode formed in the temperature sensitive diode region 9 includes dummy diodes 47 and 48 that are not connected between the anode terminal electrode 37 and the cathode terminal electrode 38.
  • the monitor impurity patterns 97 and 107 are formed in the regions of the dummy diodes 47 and 48 (for example, the anode regions 61 and 62). Therefore, since the monitor impurity patterns 97 and 107 do not substantially affect the electrical characteristics of the first diode 43 (sensor diode), the temperature-sensitive diode sensor 41 can accurately detect the temperature.
  • the semiconductor device 1 of this embodiment includes an anode terminal electrode 37 and a cathode terminal electrode 38 connected to a temperature sensitive diode sensor 41.
  • the diode formed in the temperature-sensitive diode region 9 includes a first diode 43 (sensor diode) which is connected between the anode terminal electrode 37 and the cathode terminal electrode 38 and constitutes the temperature-sensitive diode sensor 41.
  • the diode formed in the temperature sensitive diode region 9 is a second diode 44 (protection diode) connected in antiparallel to the first diode 43 (sensor diode) between the anode terminal electrode 37 and the cathode terminal electrode 38. )including.
  • the second diode 44 forms a protective element 42 that absorbs an electrostatic surge and protects the temperature sensitive diode sensor 41.
  • the monitor impurity patterns 97 and 107 may be formed in the region of the second diode 44.
  • FIG. 14 is a plan view for explaining the configuration of the semiconductor device 120 according to another embodiment of the present invention. Since the configuration of the semiconductor device 120 is almost the same as that of the above-described embodiment except for the arrangement of the temperature-sensitive diode region 9, FIG. 14 is designated by the same reference numeral as the corresponding portion of the configuration of the above-described embodiment. There is. In addition, each figure referred to in the description of the above-described embodiment will be referred to as necessary.
  • the temperature sensitive diode region 9 is provided in the active region 3 so as to be surrounded by the cell region 8.
  • the semiconductor device 120 having such a configuration can also be manufactured by the manufacturing method as described above.
  • the pattern dimensions and pattern arrangement accuracy of the photoresist masks 90 and 100 can be confirmed not only in the cell region 8 but also in the temperature-sensitive diode region 9 during the manufacturing process. Yield can be improved.
  • the temperature sensitive diode sensor 41 can more accurately detect the heat generation in the active region 3.
  • monitor impurity patterns 97 and 107 are formed in the temperature sensitive diode region 9. If necessary, these monitor impurity patterns 97 and 107 can be observed with an electron microscope. Thereby, it can be confirmed that the semiconductor device 120 is manufactured by a highly accurate method.
  • monitor patterns 95 and 105 are arranged in the dummy diode forming regions 55 and 56 (dummy diode region)
  • monitor patterns may be arranged in the first diode forming region 53 (sensor diode region) and / or the second diode forming region 54 (protection diode region).
  • the monitor patterns 95 and 105 are arranged in the regions corresponding to the anode regions 61 and 62 mainly described.
  • a region monitor pattern corresponding to the cathode regions 63, 64 may be arranged as described above.
  • the monitor patterns 95 and 105 are preferably formed at a position away from the pn junction 60, but when the monitor patterns 95 and 105 are formed in the dummy diode forming regions 55 and 56, the dummy diodes 47 and 48 are formed.
  • the monitor patterns 95 and 105 may be in contact with the position of the pn junction 60.
  • the monitor pattern may be arranged in a region within the temperature sensitive diode region 9 that does not correspond to either the anode region or the cathode region.
  • the photoresist mask 90 for p-type impurity ion implantation has a monitor pattern 95 and the photoresist mask 100 for n-type impurity ion implantation has a monitor pattern 105 has been described. ..
  • the monitor pattern of the photoresist mask 90 or the photoresist mask 100 may be omitted.
  • the polysilicon layer 50 to which an n-type impurity is added is formed.
  • Anode regions 61 and 62 are formed by injecting p-type impurity ions into the n-type polysilicon layer 50, and cathode regions 63 and 64 are formed by injecting n-type impurity ions. Therefore, the polysilicon layer 50 is n-type in the region where p-type impurity ions are not injected. Therefore, with respect to the arrangement of the pn junction 60, the workmanship of the photoresist mask 90 for p-type impurity ion implantation is more important. Therefore, the monitor pattern 105 may be omitted for the photoresist mask 100 for implanting n-type impurity ions.
  • monitor patterns (cell region monitor patterns) having the same line width as the contact region 33, the emitter region 32, etc. are provided on the photoresist masks 90 and 100, and the monitor patterns are observed with an electron microscope. , The performance of the photoresist masks 90, 100 in the cell region 8 may be evaluated.
  • the microscope is not limited to the scanning type, and may be a transmission type.
  • the collector region 17 may be omitted to form a semiconductor device of a MIS (Metal-Insulator-Semiconductor) type FET.
  • MIS Metal-Insulator-Semiconductor
  • “emitter” may be read as “source” and “collector” may be read as “drain”. It is preferable that an n + type contact layer for ohmic contact is provided between the drain electrode 16 and the semiconductor layer 2.
  • each part of the semiconductor device 1 of the above-described embodiment is an example, and the n-type region may be replaced with a p-type region and the p-type region may be replaced with an n-type region in the above description and the accompanying drawings. ..

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Abstract

作動時に発熱する半導体素子を半導体基板のアクティブ領域に形成し、温度を検出する感温ダイオードセンサを前記半導体基板の感温ダイオード領域に形成する、半導体装置の製造方法を提供する。製造方法は、前記感温ダイオード領域に、前記感温ダイオードセンサを構成するためのポリシリコン層を形成する工程と、マスクを形成する工程と、前記マスクを介して、前記半導体基板および前記ポリシリコン層に不純物を導入する工程と、を含む。前記マスクは、前記アクティブ領域において前記半導体素子を構成する領域を露出させる素子開口を有する素子パターンと、前記感温ダイオード領域の一部を露出させるダイオード開口を有するダイオードパターンと、前記ダイオードパターン内に設けられ、前記ダイオード開口よりも小さいモニタパターンとを有する。

Description

半導体装置およびその製造方法
　この発明は、感温ダイオードを備えた半導体装置およびその製造方法に関する。
　感温ダイオードを備えた半導体装置は、たとえば、特開２０１７－１０３２７２号公報に開示されている。特開２０１７－１０３２７２号公報の半導体装置は、パワートランジスタが形成された半導体チップ上にポリシリコンダイオードで構成された感温ダイオードを備えている。半導体チップの温度に応じて、感温ダイオードの順方向電圧が変動する。したがって、順方向電圧を監視することによって、半導体チップの温度を検出できる。たとえば、感温ダイオードによって異常発熱を検出できる。異常発熱の検出に応じてパワートランジスタをオフすることにより、異常発熱に起因する半導体装置の破壊を回避できる。
　感温ダイオードを用いる温度検出は、感温ダイオードの順方向特性に依存する。したがって、所期の順方向特性を有するように感温ダイオードを作り込む必要がある。感温ダイオードが所期の順方向特性を有しなければ、その半導体装置は良品ではないので、市場に供給することができない。よって、感温ダイオードの作り込み精度は、製品の歩留まりに影響する。
　この発明の一実施形態は、歩留まりを向上することができる半導体装置の製造方法を提供する。
　この発明の一実施形態は、精度の高い方法で製造されたことを確認できる半導体装置を提供する。
　この発明の一実施形態は、作動時に発熱する半導体素子を半導体基板のアクティブ領域に形成し、温度を検出する感温ダイオードセンサを前記半導体基板の感温ダイオード領域に形成する、半導体装置の製造方法を提供する。この方法は、前記感温ダイオード領域に、前記感温ダイオードセンサを構成するためのポリシリコン層を形成する工程を含む。前記方法は、マスクを形成する工程を含む。マスクは、前記アクティブ領域において前記半導体素子を構成する領域を露出させる素子開口を有する素子パターンを有する。マスクは、前記感温ダイオード領域の一部を露出させるダイオード開口を有するダイオードパターンを有する。マスクは、前記ダイオードパターン内に設けられ、前記ダイオード開口よりも小さいモニタパターンを有する。前記方法は、前記マスクを介して、前記半導体基板および前記ポリシリコン層に不純物を導入する工程を含む。
　また、この発明の一実施形態は、半導体装置を提供する。半導体装置は、半導体基板を含む。半導体装置は、前記半導体基板のアクティブ領域に備えられ、作動時に発熱する半導体素子を含む。半導体装置は、前記半導体基板の感温ダイオード領域に備えられ、温度を検出する感温ダイオードセンサを含む。前記感温ダイオードセンサは、前記感温ダイオード領域に形成されたポリシリコン層を含む。前記感温ダイオード領域は、ダイオードが形成されている。ダイオードは、アノード領域およびカソード領域を含む。アノード領域は、前記ポリシリコン層内にｐ型不純物が導入された領域であってもよい。カソード領域は、前記ポリシリコン層内にｎ型不純物が導入された領域であってもよい。前記感温ダイオード領域において、前記ポリシリコン層には、前記アノード領域または前記カソード領域よりも線幅が小さいモニタ不純物パターンが形成されている。
　本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、この発明の一実施形態に係る半導体装置の平面図である。 図２は、前記半導体装置のセル領域の構成例を説明するための拡大平面図である。 図３は、図２のIII－III線断面図である。 図４は、感温ダイオード領域の構成例を説明するための拡大平面図である。 図５は、感温ダイオード領域の電気的構成を示す電気回路図である。 図６は、図４に示すVI-VI線に沿う構造例を示す断面図である。 図７は、ダイオード形成領域の拡大平面図である。 図８は、ダイオード形成領域の拡大断面図である。 図９は、ｐ型不純物イオン注入に適用されるフォトレジストマスクのパターン例を示す。 図１０は、ｎ型不純物イオン注入に適用されるフォトレジストマスクのパターン例を示す。 図１１Ａは、半導体装置の製造方法を説明するための要部の断面図である。 図１１Ｂは、半導体装置の製造方法を説明するための要部の断面図である。 図１１Ｃは、半導体装置の製造方法を説明するための要部の断面図である。 図１１Ｄは、半導体装置の製造方法を説明するための要部の断面図である。 図１１Ｅは、半導体装置の製造方法を説明するための要部の断面図である。 図１１Ｆは、半導体装置の製造方法を説明するための要部の断面図である。 図１１Ｇは、半導体装置の製造方法を説明するための要部の断面図である。 図１１Ｈは、半導体装置の製造方法を説明するための要部の断面図である。 図１１Ｉは、半導体装置の製造方法を説明するための要部の断面図である。 図１１Ｊは、半導体装置の製造方法を説明するための要部の断面図である。 図１１Ｋは、半導体装置の製造方法を説明するための要部の断面図である。 図１１Ｌは、半導体装置の製造方法を説明するための要部の断面図である。 図１１Ｍは、半導体装置の製造方法を説明するための要部の断面図である。 図１２Ａは、半導体装置の製造方法を説明するための要部の断面図である。 図１２Ｂは、半導体装置の製造方法を説明するための要部の断面図である。 図１２Ｃは、半導体装置の製造方法を説明するための要部の断面図である。 図１２Ｄは、半導体装置の製造方法を説明するための要部の断面図である。 図１２Ｅは、半導体装置の製造方法を説明するための要部の断面図である。 図１２Ｆは、半導体装置の製造方法を説明するための要部の断面図である。 図１２Ｇは、半導体装置の製造方法を説明するための要部の断面図である。 図１２Ｈは、半導体装置の製造方法を説明するための要部の断面図である。 図１２Ｉは、半導体装置の製造方法を説明するための要部の断面図である。 図１２Ｊは、半導体装置の製造方法を説明するための要部の断面図である。 図１２Ｋは、半導体装置の製造方法を説明するための要部の断面図である。 図１２Ｌは、半導体装置の製造方法を説明するための要部の断面図である。 図１２Ｍは、半導体装置の製造方法を説明するための要部の断面図である。 図１３Ａは、ｐ型不純物イオン注入のためのフォトレジストマスクの形成状態によるｐｎ接合位置のずれを説明するための図解的な断面図である。 図１３Ｂは、ｎ型不純物イオン注入のためのフォトレジストマスクの形成状態によるｐｎ接合位置のずれを説明するための図解的な断面図である。 図１４は、この発明の他の実施形態に係る半導体装置の構成を説明するための平面図である。
　図１は、この発明の一実施形態に係る半導体装置１の平面図である。半導体装置１は、この実施形態では、ＩＧＢＴ(Insulated Gate Bipolar Transistor)を有する電子部品である。ＩＧＢＴは、パワーデバイスの一例である。半導体装置１は、パワーデバイスを有するディスクリートデバイスの一例である。
　半導体装置１は、チップ状の半導体層２を含む。半導体層２は、具体的には、一方側の第１主面２ａおよび他方側の第２主面２ｂ（図３参照）を有している。第１主面２ａおよび第２主面２ｂは、いずれも平坦面である。図１には、第１主面２ａに垂直な方向から見た平面視における半導体装置１の構成が示されている。第１主面２ａおよび第２主面２ｂは、この実施形態では、四角形状、より具体的には矩形状である。半導体層２は、第１主面２ａおよび第２主面２ｂを接続する側面２ｃ，２ｄ，２ｅ，２ｆ（この実施形態では４つの側面）を有している。
　以下の説明において、便宜的に、第１主面２ａおよび第２主面２ｂに垂直な方向、すなわち、第１主面２ａおよび第２主面２ｂの法線に平行な方向を半導体層２の「法線方向Ｚ」という。また、法線方向Ｚから見ることを「平面視」という。さらに、便宜的に、法線方向Ｚに垂直であって一つの側面２ｃに平行な方向を「第１方向Ｘ」といい、法線方向Ｚおよび第１方向Ｘのいずれにも垂直な方向（側面２ｃの隣の他の側面２ｄに平行な方向）を「第２方向Ｙ」という。
　半導体層２は、アクティブ領域３および外側領域４（周辺領域）を含む。アクティブ領域３および外側領域４は、半導体層２の第１主面２ａに設定されている。
　アクティブ領域３は、平面視において、半導体層２の側面２ｃ～２ｆから内方に間隔を空けて半導体層２の中央部に設定されている。アクティブ領域３は、平面視において半導体層２の４つの側面２ｃ～２ｆにそれぞれ平行な４辺を有する四角形状（より具体的には矩形状）に設定されていてもよい。
　外側領域４は、アクティブ領域３の外側の領域である。外側領域４は、平面視においてアクティブ領域３の周縁に沿って帯状に延びている。外側領域４は、平面視において、アクティブ領域３を取り囲んでいる。外側領域４は、より具体的には、平面視においてアクティブ領域３を取り囲む無端状（四角環状）に設定されている。
　アクティブ領域３のほぼ全域を覆うように、膜状のエミッタ端子電極５が配置されている。図１では、便宜上、エミッタ端子電極５をアクティブ領域３と同形同大に描いてある。外側領域４には、膜状のゲート端子電極６が配置されている。ゲート端子電極６とエミッタ端子電極５とは、互いに離隔されており、それによって電気的に絶縁されている。ゲート端子電極６には、ゲート配線７が電気的に接続されている。ゲート配線７は、外側領域４に形成されて、アクティブ領域３を取り囲む環状部７Ａを有している。ゲート配線７は、さらに、環状部７Ａからアクティブ領域３に向かって延び、アクティブ領域３を横切るように形成されたゲートフィンガ７Ｂとを含む。ゲート配線７は、ゲート端子電極６に印加されたゲート信号をアクティブ領域３に伝達する。複数本のゲートフィンガ７Ｂがアクティブ領域３において、第１方向Ｘに沿って帯状に延び、かつ第２方向Ｙに間隔を空けて形成されている。ゲートフィンガ７Ｂは、エミッタ端子電極５の下方において、エミッタ端子電極５から絶縁された状態で配置されている。隣り合う一対のゲートフィンガ７Ｂの間に、セル領域８が配置されている。セル領域８には、パワートランジスタセル１１（図２参照）が配列されている。パワートランジスタセル１１は、作動時に発熱する半導体素子の一例である。
　外側領域４には、さらに、感温ダイオード領域９が設けられている。感温ダイオード領域９には、ポリシリコンダイオードからなる感温ダイオードセンサ４１（図４参照）が形成されている。外側領域４には、さらに、感温ダイオードセンサ４１（図４参照）のアノード端子電極３７およびカソード端子電極３８が設けられている。
　図２は、アクティブ領域３の一部の構成例を説明するための拡大平面図であり、セル領域８における半導体層２の表面（第１主面２ａ）の詳細構造を示す。より正確には、図２は、エミッタ端子電極５のほか、半導体層２の第１主面２ａに形成された層間絶縁膜等の図示を省いた拡大平面図である。
　各セル領域８には、ゲートフィンガ７Ｂが延びる第１方向Ｘに沿って複数のパワートランジスタセル１１が配列されている。より具体的には、複数本のトレンチゲート構造１０が半導体層２に形成されている。各トレンチゲート構造１０は、たとえば第２方向Ｙに沿って直線状に延びている。複数のトレンチゲート構造１０は、第１方向Ｘに間隔を空けて平行に形成されている。パワートランジスタセル１１は、たとえば、セル領域８内において、１本のトレンチゲート構造１０を含む部分によって定義される。
　各トレンチゲート構造１０の両端部は、一対の外側トレンチゲート構造１２（図２には一方側の外側トレンチゲート構造１２のみを示す。）にそれぞれ結合されている。それにより、各セル領域８内の複数のトレンチゲート構造１０は、外側トレンチゲート構造１２によって互いに連結されている。外側トレンチゲート構造１２は、第１方向Ｘに沿って線状に延びている。外側トレンチゲート構造１２は、ポリシリコン膜からなるゲート引出電極層１３を介して、ゲートフィンガ７Ｂに電気的に接続されている。
　図３は、図２のIII－III線断面図であり、トレンチゲート構造１０の近傍の断面構造例を示す。半導体層２は、ｎ－型の半導体基板１５を含む単結晶構造を有している。半導体基板１５は、ＦＺ(Floating Zone)法を経て形成されたシリコン製のＦＺ基板であってもよい。ＦＺ(Floating Zone)法を経て形成されたシリコン製のＦＺ基板であってもよい。半導体基板１５のｎ型不純物濃度は、４．０×１０１３ｃｍ－３以上２．０×１０１４ｃｍ－３以下であってもよい。半導体基板１５の厚さは、５０μｍ以上２００μｍ以下であってもよい。ｎ型の不純物の例は、燐、ヒ素などである。
　半導体層２の第２主面２ｂには、コレクタ電極１６が形成されている。コレクタ電極１６は、半導体層２の第２主面２ｂに電気的に接続されている。コレクタ電極１６は、半導体層２の第２主面２ｂとの間でオーミック接触を形成している。コレクタ電極１６は、アクティブ領域３にコレクタ信号を伝達する。
　半導体層２の第２主面２ｂの表層部には、ｐ型のコレクタ領域１７が形成されている。コレクタ領域１７のｐ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。コレクタ領域１７は、コレクタ電極１６との間でオーミック接触を形成している。コレクタ領域１７は、第２主面２ｂの表層部の全域に形成されていてもよい。ｐ型の不純物の一例は、ボロンである。
　コレクタ領域１７には、ｎ型のバッファ層１８が積層されている。バッファ層１８は、半導体層２の第２主面２ｂの表層部の全域に形成されていてもよい。バッファ層１８のｎ型不純物濃度は、半導体基板１５のｎ型不純物濃度よりも大きい。
　トレンチゲート構造１０は、ゲートトレンチ２０、ゲート絶縁層２１およびゲート電極層２２を含む。ゲートトレンチ２０は、半導体層２の第１主面２ａに形成されている。より具体的には、ゲートトレンチ２０は、第１主面２ａから半導体層２内の所定の深さまで第１主面２ａに垂直な方向（法線方向Ｚ）に延びて掘り下げられている。
　ゲートトレンチ２０の長手方向に直交する幅は、０．５μｍ以上３．０μｍ以下（たとえば、１．２μｍ程度）であってもよい。ゲートトレンチ２０の幅は、ゲートトレンチ２０の第１方向Ｘの幅である。ゲートトレンチ２０の幅は、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下、１．５μｍ以上２．０μｍ以下、２．０μｍ以上２．５μｍ以下、または２．５μｍ以上３．０μｍ以下であってもよい。
　ゲート絶縁層２１は、ゲートトレンチ２０の内壁に沿って膜状に形成されている。ゲート絶縁層２１は、ゲートトレンチ２０内において凹状の空間を区画している。ゲート絶縁層２１は、この実施形態では、酸化シリコン膜を含む。ゲート絶縁層２１は、酸化シリコン膜に代えてまたはこれに加えて、窒化シリコン膜を含んでいてもよい。
　ゲート電極層２２は、ゲート絶縁層２１を挟んでゲートトレンチ２０に埋め込まれている。ゲート電極層２２は、より具体的には、ゲートトレンチ２０においてゲート絶縁層２１によって区画された凹状の空間に埋め込まれている。ゲート電極層２２には、ゲート信号が伝達される。すなわち、ゲート電極層２２は、ゲート端子電極６（図１参照）に電気的に接続されている。
　トレンチゲート構造１０の両側にＦＥＴ（電界効果型トランジスタ）構造３０が形成されている。ＦＥＴ構造３０は、半導体層２の第１主面２ａの表層部に形成されたｐ型のボディ領域３１を含む。ボディ領域３１のｐ型不純物濃度は、１．０×１０１６ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。ボディ領域３１は、平面視においてトレンチゲート構造１０に沿って延びる帯状に形成されている。ボディ領域３１は、ゲートトレンチ２０の側壁から露出している。ボディ領域３１の底部は、第１主面２ａに垂直な方向（法線方向Ｚ）に関して、半導体層２の第１主面２ａおよびゲートトレンチ２０の底壁の間の深さ位置に配置されている。
　ＦＥＴ構造３０は、ボディ領域３１の表層部に形成されたｎ＋型のエミッタ領域３２を含む。エミッタ領域３２のｎ型不純物濃度は、１．０×１０１９ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。
　エミッタ領域３２は、平面視においてトレンチゲート構造１０に沿って延びる帯状に形成されている。エミッタ領域３２は、半導体層２の第１主面２ａから露出している。さらに、エミッタ領域３２は、ゲートトレンチ２０の側壁から露出している。エミッタ領域３２の底部は、第１主面２ａに垂直な方向（法線方向Ｚ）に関して、ゲート電極層２２の上端部およびボディ領域３１の底部の間の深さ位置に配置されている。
　ＦＥＴ構造３０は、半導体層２の第１主面２ａからエミッタ領域３２を貫通してボディ領域３１に至るｐ＋型のコンタクト領域３３を含む。コンタクト領域３３のｐ型不純物濃度は、ボディ領域３１のｐ型不純物濃度よりも大きい。コンタクト領域３３のｐ型不純物濃度は、１．０×１０１９ｃｍ－３以上１．０×１０２０ｃｍ－３以下であってもよい。
　コンタクト領域３３は、トレンチゲート構造１０との間にエミッタ領域３２を挟むように位置しており、平面視において、トレンチゲート構造１０に沿って帯状に延びている。コンタクト領域３３は、半導体層２の第１主面２ａに露出している。
　ＦＥＴ構造３０は、ゲート電極層２２が、ゲート絶縁層２１を挟んでボディ領域３１およびエミッタ領域３２に対向するように構成されている。ボディ領域３１においてゲートトレンチ２０に対向する領域に、ＩＧＢＴのチャネルが形成される。チャネルのオン／オフは、ゲート信号によって制御される。
　半導体層２の第１主面２ａの上には、主面絶縁層２５が形成されている。主面絶縁層２５は、第１主面２ａに沿って膜状に形成されている。主面絶縁層２５は、ゲート絶縁層２１と連続している。主面絶縁層２５は、この実施形態では、酸化シリコン膜を含む。主面絶縁層２５は、酸化シリコン膜に代えてまたはこれに加えて、窒化シリコン膜を含んでいてもよい。
　主面絶縁層２５の上に層間絶縁層２６が形成されている。層間絶縁層２６は、半導体層２の第１主面２ａに沿って膜状に形成されている。層間絶縁層２６は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層２６は、酸化シリコンの一例としてのＰＳＧ（Phosphor Silicate Glass）および／またはＢＰＳＧ（Boron Phosphor Silicate Glass）を含んでいてもよい。層間絶縁層２６は、第１主面２ａ側から順にＰＳＧ層およびＢＰＳＧ層を積層した積層膜であってもよい。
　層間絶縁層２６には、エミッタコンタクト開口３５が形成されている。エミッタコンタクト開口３５は、隣接するトレンチゲート構造１０の間で、エミッタ領域３２およびコンタクト領域３３を露出させている。
　層間絶縁層２６の上には、エミッタ端子電極５が形成されている。エミッタ端子電極５は、アルミニウム、銅、Ａｌ－Ｓｉ－Ｃｕ（アルミニウム－シリコン－銅）合金、Ａｌ－Ｓｉ（アルミニウム－シリコン）合金、または、Ａｌ－Ｃｕ（アルミニウム－銅）合金のうちの少なくとも一種を含んでいてもよい。エミッタ端子電極５は、これらの導電材料のうちのいずれか一種を含む単層構造を有していてもよい。エミッタ端子電極５は、これらの導電材料のうちの少なくとも２種が任意の順序で積層された積層構造を有していてもよい。
　エミッタ端子電極５は、層間絶縁層２６の上から、エミッタコンタクト開口３５に入り込んでいる。すなわち、エミッタ端子電極５は、エミッタコンタクト開口３５において、エミッタ領域３２およびコンタクト領域３３に電気的に接続されている。
　図１に示すゲート端子電極６、アノード端子電極３７およびカソード端子電極３８も層間絶縁層２６上に形成されている。これらは、エミッタ端子電極５と同様の導電材料で構成されていてもよい。
　図４は、感温ダイオード領域９の構成例を説明するための拡大平面図であり、図５は、感温ダイオード領域９の電気的構成を示す電気回路図である。図６は、図４に示すVI-VI線に沿う構造例を示す断面図である。
　感温ダイオード領域９は、感温ダイオードセンサ４１および保護素子４２を含む。感温ダイオードセンサ４１は、複数の第１ダイオード４３を順方向直列接続したダイオード列からなる第１直列回路８１を含む。第１ダイオード４３は、センサダイオードの一例である。複数の第１ダイオード４３は、直線状の列をなすように配列されている。保護素子４２は、複数の第２ダイオード４４を順方向直列接続したダイオード列からなる第２直列回路８２を含む。第２ダイオード４４は、保護ダイオードの一例である。複数の第２ダイオード４４は、直線状の列をなすように配列されている。第１ダイオード４３の列と第２ダイオード４４の列とは、互いに平行である。感温ダイオードセンサ４１と保護素子４２とは、逆方向並列接続されている。具体的には、感温ダイオードセンサ４１を構成する複数の第１ダイオード４３の第１直列回路８１と、保護素子４２を構成する複数の第２ダイオード４４の第２直列回路８２とが、第１ダイオード４３と第２ダイオード４４との方向を逆方向として並列接続されている。こうして構成される並列回路が、第１端子配線４５を介してアノード端子電極３７（図１参照）に接続され、第２端子配線４６を介してカソード端子電極３８（図１参照）に接続されている。
　感温ダイオード領域９は、さらに、感温ダイオードセンサ４１および保護素子４２のいずれからも電気的に分離されたダミーダイオード４７，４８を含む。この実施形態では、第１ダミーダイオード４７および第２ダミーダイオード４８が設けられている。第１ダミーダイオード４７は、感温ダイオードセンサ４１を構成する第１ダイオード４３とともに直線状の列を構成するように配置されている。その列の一端に第１ダミーダイオード４７が配置されている。第２ダミーダイオード４８は、保護素子４２を構成する第２ダミーダイオード４８とともに直線状の列を構成するように配置されている。その列の一端に第２ダミーダイオード４８が配置されている。この実施形態では、第１ダミーダイオード４７および第２ダミーダイオード４８は、隣り合って配置されている。
　ダミーダイオード４７，４８は、主として、感温ダイオード領域９内の空きスペースを満たすために形成される。このようなダミーダイオード４７，４８を設けておくことによって、感温ダイオードセンサ４１および保護素子４２を構成する第１ダイオード４３および第２ダイオード４４を精度よく形成できる。
　図６に表れているように、感温ダイオードセンサ４１は、半導体層２の第１主面２ａの上に形成されたポリシリコン層５０を含む。感温ダイオードセンサ４１は、ポリシリコン層５０にｎ型不純物およびｐ型不純物を選択的に導入することによって形成されている。
　ポリシリコン層５０は、より具体的には、主面絶縁層２５の上に形成されている。ポリシリコン層５０は、主面絶縁層２５によって、半導体層２から電気的に絶縁されている。ポリシリコン層５０の厚さは、０．２μｍ以上１．０μｍ以下であってもよい。
　図４に表れているように、ポリシリコン層５０は、この実施形態では、第１方向Ｘに長手の矩形形状を有している。ポリシリコン層５０には、第１回路形成領域５１および第２回路形成領域５２が設定されている。第１回路形成領域５１および第２回路形成領域５２は、ポリシリコン層５０の短手方向に沿って互いに間隔を空けて設定されており、ポリシリコン層５０の長手方向に沿って平行に延びている。
　第１回路形成領域５１は、この実施形態では、複数（この実施形態では４つ）の第１ダイオード形成領域５３と、第１ダミーダイオード形成領域５５とを含む。第１ダイオード形成領域５３は、第１ダイオード４３が形成される領域である。第１ダミーダイオード形成領域５５は、第１ダミーダイオード４７が形成される領域である。複数の第１ダイオード形成領域５３および第１ダミーダイオード形成領域５５は、ポリシリコン層５０の長手方向（この実施形態では第１方向Ｘ）に互いに間隔（この実施形態では等間隔）を空けて設定されている。
　各第１ダイオード形成領域５３および第１ダミーダイオード形成領域５５は、この実施形態では平面視において四角形状に設定されている。
　第２回路形成領域５２は、この実施形態では、複数（この実施形態では４つ）の第２ダイオード形成領域５４と、第２ダミーダイオード形成領域５６とを含む。第２ダイオード形成領域５４は、第２ダイオード４４が形成される領域である。第２ダミーダイオード形成領域５６は、第２ダミーダイオード４８が形成される領域である。複数の第２ダイオード形成領域５４および第２ダミーダイオード形成領域５６は、ポリシリコン層５０の長手方向（この実施形態では第１方向Ｘ）に互いに間隔を空けて設定されている。
　各第２ダイオード形成領域５４および第２ダミーダイオード形成領域５６は、この実施形態では平面視において四角形状に設定されている。
　図７に第１ダミーダイオード４７および一部の第１ダイオード４３の拡大平面図を示し、図８に図７のVIII－VIII線における断面構造を拡大して示す。各第１ダイオード形成領域５３および第１ダミーダイオード形成領域５５には、ｐ型の第１アノード領域６１およびｎ型の第１カソード領域６３が形成されている。第１アノード領域６１は、第１ダイオード形成領域５３および第１ダミーダイオード形成領域５５の中央部にそれぞれ形成されている。第１アノード領域６１は、この実施形態では、ポリシリコン層５０の第１面５０ａおよび第２面５０ｂから露出している。
　第１アノード領域６１は、この実施形態では、平面視においてほぼ矩形状に形成されている。第１アノード領域６１の平面形状は、任意である。第１アノード領域６１は、平面視において、三角形状、六角形状等の多角形状、円形状、または楕円形状に形成されていてもよい。
　第１カソード領域６３は、第１アノード領域６１の周縁に沿って形成されている。第１カソード領域６３は、この実施形態では、平面視において第１アノード領域６１を取り囲むＣ字状またはＵ字状に形成されている。第１カソード領域６３は、第１アノード領域６１の全周を取り囲む環状に形成されていてもよい。第１カソード領域６３は、第１アノード領域６１に電気的に接続されている。
　第１カソード領域６３は、この実施形態では、ポリシリコン層５０の第１面５０ａおよび第２面５０ｂから露出している。第１カソード領域６３は、ポリシリコン層５０の厚さ方向全域に亘って第１アノード領域６１に接続されている。第１カソード領域６３は、第１アノード領域６１との界面にｐｎ接合部６０を形成している。この実施形態では、第１カソード領域６３は、第１アノード領域６１をＣ字状またはＵ字状に取り囲んでいるので、ｐｎ接合部６０は、平面視において、Ｃ字状またはＵ字状である。第１カソード領域６３が第１アノード領域６１を環状に取り囲んで第１アノード領域６１の全周に接している場合には、それに応じて、ｐｎ接合部６０は、平面視において環状の形態を有する。
　このようにして、各第１ダイオード形成領域５３には、第１アノード領域６１をアノードとし、第１カソード領域６３をカソードとする１つの第１ダイオード４３が形成されている。第１ダミーダイオード形成領域５５においても同様に、第１アノード領域６１および第１カソード領域６３を有する第１ダミーダイオード４７が形成されている。ただし、前述のとおり、第１ダミーダイオード４７には電気的な機能はない。
　第２ダイオード形成領域５４および第２ダミーダイオード形成領域５６の構造は、それぞれ、第１ダイオード形成領域５３および第１ダミーダイオード形成領域５５の構造と実質的に同様である。ただし、図４から明らかなとおり、第２ダイオード形成領域５４は、複数の第１ダイオード４３が並ぶ方向（第１方向Ｘ）に関して、複数の第１ダイオード形成領域５３を含む矩形領域の中間部で当該第１ダイオード形成領域５３をミラー反転した構造を有している。同様に、第２ダミーダイオード形成領域５６は、複数の第１ダイオード４３が並ぶ方向（第１方向Ｘ）に関して、第１ダミーダイオード形成領域５５の中間部で当該第１ダミーダイオード形成領域５５をミラー反転した構造を有している。
　具体的には、第２ダイオード形成領域５４および第２ダミーダイオード形成領域５６には、ｐ型の第２アノード領域６２およびｎ型の第２カソード領域６４が形成されている。第２アノード領域６２は、第２ダイオード形成領域５４および第２ダミーダイオード形成領域５６の中央部にそれぞれ形成されている。第２アノード領域６２は、この実施形態では、ポリシリコン層５０の第１面５０ａおよび第２面５０ｂから露出している。
　第２アノード領域６２は、この実施形態では、平面視においてほぼ矩形状に形成されている。第２アノード領域６２の平面形状は、任意である。第２アノード領域６２は、平面視において、三角形状、六角形状等の多角形状、円形状、または楕円形状に形成されていてもよい。
　第２カソード領域６４は、第２アノード領域６２の周縁に沿って形成されている。第２カソード領域６４は、この実施形態では、平面視において第２アノード領域６２を取り囲むＣ字状またはＵ字状に形成されている。第２カソード領域６４は、第２アノード領域６２の全周を取り囲む環状に形成されていてもよい。第２カソード領域６４は、第２アノード領域６２に電気的に接続されている。
　第２カソード領域６４は、この実施形態では、ポリシリコン層５０の第１面５０ａおよび第２面５０ｂから露出している。第２カソード領域６４は、ポリシリコン層５０の厚さ方向全域に亘って第２アノード領域６２に接続されている。第２カソード領域６４は、第２アノード領域６２との間でｐｎ接合部６０を形成している。この実施形態では、第２カソード領域６４は、第２アノード領域６２をＣ字状またはＵ字状に取り囲んでいるので、ｐｎ接合部６０は、平面視において、Ｃ字状またはＵ字状である。第２カソード領域６４が第２アノード領域６２を環状に取り囲んで第２アノード領域６２の全周に接している場合には、それに応じて、ｐｎ接合部６０は、平面視において環状の形態を有する。
　このようにして、各第２ダイオード形成領域５４には、第２アノード領域６２をアノードとし、第２カソード領域６４をカソードとする１つの第２ダイオード４４が形成されている。第２ダミーダイオード形成領域５６においても同様に、第２アノード領域６２および第２カソード領域６４を有する第２ダミーダイオード４８が形成されている。ただし、前述のとおり、第２ダミーダイオード４８には電気的な機能はない。
　図６および図８を参照して、前述の層間絶縁層２６は、ポリシリコン層５０を被覆している。層間絶縁層２６において各第１ダイオード形成領域５３を被覆する部分には、第１アノード開口６５および第１カソード開口６７が形成されている。
　第１アノード開口６５は、第１アノード領域６１を露出させている。第１アノード開口６５は、層間絶縁層２６を貫通して形成されている。図４および図７に表れているように、第１アノード開口６５は、この実施形態では、平面視においてほぼ矩形に形成されている。むろん、第１アノード開口６５の平面形状は任意であり、矩形に限定されず、任意の多角形状であってもよく、円形状または楕円形状であってもよい。また、第１アノード開口６５は、平面視において、第１アノード領域６１の周縁に沿って帯状に延びていてもよい。この場合、第１アノード開口６５は、平面視において、円環状、楕円環状、多角環状等の環状であってもよい。さらに、第１ダイオード形成領域５３に複数の第１アノード開口６５が間隔を空けて形成されていてもよい。
　第１カソード開口６７は、第１ダイオード形成領域５３の第１カソード領域６３を露出させている。第１カソード開口６７は、層間絶縁層２６を貫通して形成されている。図４および図７に表れているように、第１カソード開口６７は、平面視において第１アノード領域６１の周縁に沿って帯状に延びている。第１カソード開口６７は、平面視においてＣ字状またはＵ字状に形成されている。第１カソード開口６７の平面形状は任意であり、Ｃ字状またはＵ字状に限定されない。第１カソード開口６７は、平面視において、三角形状、四角形状、六角形状等の多角形状、または、楕円形状に形成されていてもよい。また、複数の第１カソード開口６７が第１ダイオード形成領域５３に間隔を空けて形成されていてもよい。
　層間絶縁層２６において各第２ダイオード形成領域５４を被覆する部分には、第２アノード開口６６および第２カソード開口６８が形成されている。
　第２アノード開口６６は、第２アノード領域６２を露出させている。第２アノード開口６６は、層間絶縁層２６を貫通して形成されている。第２アノード開口６６は、この実施形態では、平面視においてほぼ矩形に形成されている。むろん、第２アノード開口６６の平面形状は任意であり、矩形に限定されず、任意の多角形状であってもよく、円形状または楕円形状であってもよい。また、第２アノード開口６６は、平面視において、第２アノード領域６２の周縁に沿って帯状に延びていてもよい。この場合、第２アノード開口６６は、平面視において、円環状、楕円環状、多角環状等の環状であってもよい。さらに、第２ダイオード形成領域５４に複数の第２アノード開口６６が間隔を空けて形成されていてもよい。
　第２カソード開口６８は、第２ダイオード形成領域５４の第２カソード領域６４を露出させている。第２カソード開口６８は、層間絶縁層２６を貫通して形成されている。第２カソード開口６８は、平面視において第２アノード領域６２の周縁に沿って帯状に延びている。第２カソード開口６８は、平面視においてＣ字状またはＵ字状に形成されている。第２カソード開口６８の平面形状は任意であり、Ｃ字状またはＵ字状に限定されない。第２カソード開口６８は、平面視において、三角形状、四角形状、六角形状等の多角形状、または、楕円形状に形成されていてもよい。また、複数の第２カソード開口６８が第２ダイオード形成領域５４に間隔を空けて形成されていてもよい。
　層間絶縁層２６において第１回路形成領域５１（図４参照）を被覆する部分の上には、第１ダイオード配線７１が形成されている。第１ダイオード配線７１は、第１端子配線４５および第２端子配線４６の間において複数の第１ダイオード４３を順方向直列接続する。第１ダイオード配線７１は、第１端子配線４５に接続された一端部、および第２端子配線４６に接続された他端部を有している。
　第１ダイオード配線７１は、アルミニウム、銅、Ａｌ－Ｓｉ－Ｃｕ（アルミニウム－シリコン－銅）合金、Ａｌ－Ｓｉ（アルミニウム－シリコン）合金、または、Ａｌ－Ｃｕ（アルミニウム－銅）合金のうちの少なくとも一種を含んでいてもよい。
　第１ダイオード配線７１は、より具体的には、複数の第１アノード電極７３、複数の第１カソード電極７５、および複数の第１接続電極７７を含む。
　各第１アノード電極７３は、層間絶縁層２６において各第１ダイオード形成領域５３を被覆する部分の上に形成されている。第１アノード電極７３は、平面視においてほぼ矩形に形成されている。第１アノード電極７３の平面形状は、任意である。第１アノード電極７３は、平面視において、三角形状、四角形状、六角形状等の多角形状、円形、または楕円形状に形成されていてもよい。第１アノード電極７３は、層間絶縁層２６の上から第１アノード開口６５に入り込んでいる。第１アノード電極７３は、第１アノード開口６５内において第１アノード領域６１に電気的に接続されている。
　第１カソード電極７５は、層間絶縁層２６において第１ダイオード形成領域５３を被覆する部分の上に形成されている。第１カソード電極７５は、平面視において第１アノード電極７３に沿って帯状に延びている。第１カソード電極７５は、この実施形態では、平面視においてＣ字状またはＵ字状に形成されている。第１カソード電極７５の平面形状は任意であり、Ｃ字状またはＵ字状に限定されない。第１カソード電極７５は、平面視において、三角形状、四角形状、六角形状等の多角形状、円形、または楕円形状に形成されていてもよい。第１カソード電極７５は、層間絶縁層２６の上から第１カソード開口６７に入り込んでいる。第１カソード電極７５は、第１カソード開口６７内において第１カソード領域６３に電気的に接続されている。
　第１接続電極７７は、層間絶縁層２６において互いに隣り合う一対の第１ダイオード形成領域５３の間の領域を被覆する部分の上に形成されている。第１接続電極７７は、一方の第１ダイオード形成領域５３の第１カソード電極７５から引き出され、他方の第１ダイオード形成領域５３の第１アノード電極７３に接続されている。第１接続電極７７は、この実施形態では、平面視においてポリシリコン層５０の長手方向（この実施形態では第１方向Ｘ）に沿って延びる帯状に形成されている。第１接続電極７７は、互いに隣り合う一対の第１ダイオード形成領域５３の間の領域をライン状に引き回されていてもよい。
　ポリシリコン層５０の長手方向一端部側に位置する１つの第１接続電極７７は、第１端子配線４５に接続されている。ポリシリコン層５０の長手方向他端部側に位置する１つの第１接続電極７７は、第２端子配線４６に接続されている。
　これにより、第１端子配線４５および第２端子配線４６の間の領域に、順方向直列接続された複数（この実施形態では４つ）の第１ダイオード４３を含む第１直列回路８１が形成されている。
　第１ダミーダイオード形成領域５５にも第１アノード電極７３および第１カソード電極７５が形成されている。しかし、これらは他のダイオードにも端子配線４５，４６にも接続されていない。
　層間絶縁層２６において第２回路形成領域５２を被覆する部分の上には、第２ダイオード配線７２が形成されている。第２ダイオード配線７２は、第１端子配線４５および第２端子配線４６の間において複数の第２ダイオード４４を順方向直列接続する。第２ダイオード配線７２は、第１端子配線４５に接続された一端部、および第２端子配線４６に接続された他端部を有している。
　第２ダイオード配線７２は、アルミニウム、銅、Ａｌ－Ｓｉ－Ｃｕ（アルミニウム－シリコン－銅）合金、Ａｌ－Ｓｉ（アルミニウム－シリコン）合金、または、Ａｌ－Ｃｕ（アルミニウム－銅）合金のうちの少なくとも一種を含んでいてもよい。
　第２ダイオード配線７２は、より具体的には、複数の第２アノード電極７４、複数の第２カソード電極７６、および、複数の第２接続電極７８を含む。
　各第２アノード電極７４は、層間絶縁層２６において各第２ダイオード形成領域５４を被覆する部分の上に形成されている。第２アノード電極７４は、平面視においてほぼ矩形に形成されている。第２アノード電極７４の平面形状は、任意である。第２アノード電極７４は、平面視において、三角形状、四角形状、六角形状等の多角形状、円形、または楕円形状に形成されていてもよい。第２アノード電極７４は、層間絶縁層２６の上から第２アノード開口６６に入り込んでいる。第２アノード電極７４は、第２アノード開口６６内において第２アノード領域６２に電気的に接続されている。
　第２カソード電極７６は、層間絶縁層２６において第２ダイオード形成領域５４を被覆する部分の上に形成されている。第２カソード電極７６は、平面視において第２アノード電極７４に沿って帯状に延びている。第２カソード電極７６は、この実施形態では、平面視においてＣ字状またはＵ字状に形成されている。第２カソード電極７６の平面形状は任意であり、Ｃ字状またはＵ字状に限定されない。第２カソード電極７６は、平面視において、三角形状、四角形状、六角形状等の多角形状、円形、または楕円形状に形成されていてもよい。第２カソード電極７６は、層間絶縁層２６の上から第２カソード開口６８に入り込んでいる。第２カソード電極７６は、第２カソード開口６８内において第２カソード領域６４に電気的に接続されている。
　第２接続電極７８は、層間絶縁層２６において互いに隣り合う複数の第２ダイオード形成領域５４の間の領域を被覆する部分の上に形成されている。第２接続電極７８は、一方の第２ダイオード形成領域５４の第２カソード電極７６から引き出され、他方の第２ダイオード形成領域５４の第２アノード電極７４に接続されている。第２接続電極７８は、この実施形態では、平面視においてポリシリコン層５０の長手方向（この実施形態では第１方向Ｘ）に沿って延びる帯状に形成されている。第２接続電極７８は、互いに隣り合う一対の第２ダイオード形成領域５４の間の領域をライン状に引き回されていてもよい。
　ポリシリコン層５０の長手方向一端部側に位置する一つの第２接続電極７８は、第２端子配線４６に接続されている。ポリシリコン層５０の長手方向他端部側に位置する第２接続電極７８は、第１端子配線４５に接続されている。
　これにより、第１端子配線４５および第２端子配線４６の間の領域に、順方向直列接続された複数（この実施形態では４つ）の第２ダイオード４４を含む第２直列回路８２が形成されている。
　第２ダミーダイオード形成領域５６にも第２アノード電極７４および第２カソード電極７６が形成されている。しかし、これらは、他のダイオードにも端子配線４５，４６にも接続されていない。
　図７および図８に最も良く表れているように、ほぼ矩形の第１アノード領域６１と、それを取り囲むようにＣ字状またはＵ字状に形成された第１カソード領域６３との間に、ｐｎ接合部６０が形成されている。第１ダイオード４３の順方向電圧は、ｐｎ接合部６０の接合長に依存する。したがって、各第１ダイオード４３のｐｎ接合部６０の接合長が設計値に対して大きいか、または小さい場合には、感温ダイオードセンサ４１の順方向電圧が所期の値からずれる。そのため、温度を正確に計測できないおそれがある。
　ｐｎ接合部６０の接合長が設計値からずれる要因の一つは、ポリシリコン層５０にｐ型不純物をイオン注入する際のマスクの精度である。この場合のマスクは、典型的には、フォトレジストマスクである。フォトレジストマスクは、フォトレジスト層を露光機によって露光し、露光後のフォトレジストを現像することによって形成される。露光機の調整不良（たとえば焦点ずれ）は、フォトレジストマスクの精度悪化の原因となる。露光機を注意深く調整したとしても、多数の半導体装置を製造する間に調整状態が変動し、調整不良に陥る場合がある。
　図９は、ｐ型不純物イオン注入に適用されるフォトレジストマスク９０のパターン例を示す。フォトレジストマスク９０は、ｐ型不純物イオンを注入すべき領域に開口を有している。具体的には、フォトレジストマスク９０は、セル領域８のｐ＋型のコンタクト領域３３に対応した複数の素子開口９１を有する素子パターン９２を備えている。また、フォトレジストマスク９０は、感温ダイオード領域９のアノード領域６１，６２に対応した複数のダイオード開口９３を有するダイオードパターン９４を備えている。したがって、フォトレジストマスク９０をマスクとしたｐ型不純物イオンの選択注入を含む工程によって、ｐ＋型のコンタクト領域３３およびアノード領域６１，６２が同時に形成される。
　ダイオードパターン９４は、第１ダイオード４３（センサダイオード）に対応したセンサパターン９４Ｓを含む。また、ダイオードパターン９４は、第２ダイオード４４（保護ダイオード）に対応した保護パターン９４Ｐを含む。さらに、ダイオードパターン９４は、ダミーダイオード４７，４８に対応したダミーパターン９４Ｄを含む。
　フォトレジストマスク９０は、セル領域８に相当する領域において、線幅が１μｍ程度のパターンを有している。各素子開口９１は、たとえば、コンタクト領域３３に対応した帯状である。素子開口９１の線幅は、コンタクト領域３３の線幅に相当し、たとえば１μｍ程度である。
　一方、フォトレジストマスク９０は、感温ダイオード領域９に相当する領域において、線幅が１００μｍ～２００μｍ程度のパターンを有している。たとえば、ダイオード開口９３は、アノード領域６１，６２に対応した大きさの矩形形状であり、その長辺は１５０μｍ～２００μｍ（たとえば１７０μｍ程度）であり、その短辺は１２０μｍ～１７０μｍ（たとえば１４０μｍ）である。また、第１方向Ｘに隣り合う一対のダイオード開口９３の間隔は、５０μｍ～１００μｍ（たとえば７０μｍ）である。さらに、第２方向Ｙに隣り合う一対のダイオード開口９３の間隔は、５０μｍ～１１０μｍ（たとえば８５μｍ）である。
　このように、セル領域８に対応するパターンの線幅と、感温ダイオード領域９に対応するパターンの線幅との間には、１００倍～２００倍程度の相違がある。そのため、各領域におけるパターンを走査型電子顕微鏡（ＳＥＭ）で観察するためには、その設定倍率を変更しなければならない。
　そこで、この実施形態では、フォトレジストマスク９０は、複数のダイオード開口９３のうちの少なくとも一つの内方に、モニタパターン９５を有している。
　モニタパターン９５は、少なくとも一つの第１ダイオード４３に対応したダイオード開口９３内に配置されてもよい。モニタパターン９５は、少なくとも一つの第２ダイオード４４に対応したダイオード開口９３内に配置されてもよい。モニタパターン９５は、図９に示されているように、第１ダミーダイオード４７に対応したダイオード開口９３内に配置されてもよい。モニタパターン９５は、第２ダミーダイオード４８に対応したダイオード開口９３内に配置されてもよい。複数のモニタパターン９５が一つのダイオード開口９３内に形成されてもよく、複数のダイオード開口９３内にそれぞれ形成されてもよい。
　モニタパターン９５は、ダイオード開口９３の開口縁から内方に後退した位置に配置されることが好ましい。モニタパターン９５がｐｎ接合に影響を与えないようにするためである。
　モニタパターン９５は、セル領域８のパターンを観察する走査型電子顕微鏡の倍率と同じ倍率で観察可能な細密度、すなわち、線幅を有している。より具体的には、モニタパターン９５は、セル領域８のパターンと同等の線幅を有している。すなわち、１μｍ～５μｍ程度の線幅を有している。モニタパターン９５は、図９の例では、複数の等幅（たとえば１．２μｍ程度）および所定長（たとえば２０μｍ程度）の線状部９５Ｌを、間隔（たとえば３μｍ程度）を空けて平行に配列して形成されている。図９には、直線形状の線状部９５Ｌが第２方向Ｙに延びている例を示すが、直線形状の線状部９５Ｌが延びる方向は、第１方向Ｘおよび第２方向Ｙを含む平面内で任意に設定できる。たとえば、線状部９５Ｌは、第１方向Ｘに延びていてもよい。
　モニタパターン９５の形状は、任意であり、直線形状のほか、折れ線状、曲線状、渦巻き状、文字形状等であってもよい。また、線幅の異なる複数のモニタパターン９５が、一つのダイオード開口９３内に形成されてもよく、複数のダイオード開口９３にそれぞれ形成されてもよい。
　線幅とは、フォトレジストパターンの線状部分において、当該線状部分の延びる方向に直交する方向の幅をいう。複数の平行な線状部が形成される場合には、線状のフォトレジスト部分の幅、および隣り合う線状部の間隔は、いずれも線幅であり得る。すなわち、ライン・アンド・スペースのパターンをモニタパターンとして用いる場合の線幅は、ライン部の幅であっても、スペース部の幅であってもよい。
　モニタパターン９５を形成するフォトレジストは、ｐ型不純物イオンをブロックするので、モニタパターン９５の下方には、図７および図８に示すように、当該モニタパターン９５の形状に従うモニタ不純物パターン９７がポリシリコン層５０に形成される。モニタ不純物パターン９７は、モニタパターン９５を構成するフォトレジストによってｐ型不純物イオンの注入が阻止されたｐ型不純物非注入領域と、モニタパターン９５のフォトレジストの間からｐ型不純物イオンが注入されたｐ型不純物注入領域とを含む。ｐ型不純物非注入領域は、イオン注入後の熱拡散処理（図１１Ｋおよび図１２Ｋ参照）により消滅する場合と、熱拡散処理後にもその痕跡が残り、モニタ不純物パターン９７を形成する場合とがある。
　素子パターン９２に対応する領域では、素子開口９１の位置にｐ＋型のコンタクト領域３３（図３参照）が形成される。このコンタクト領域３３は、素子不純物パターンの一例である。
　図１０は、ｎ型不純物イオン注入に適用されるフォトレジストマスク１００のパターン例を示す。フォトレジストマスク１００は、ｎ型不純物イオンを注入すべき領域に開口を有している。具体的には、フォトレジストマスク１００は、セル領域８のｎ＋型のエミッタ領域３２に対応した複数の素子開口１０１を有する素子パターン１０２を備えている。また、フォトレジストマスク１００は、感温ダイオード領域９のカソード領域６３，６４に対応した複数のダイオード開口１０３を有するダイオードパターン１０４を備えている。したがって、フォトレジストマスク１００をマスクとしたｎ型不純物イオンの選択注入を含む工程によって、ｎ＋型のエミッタ領域３２およびカソード領域６３，６４が同時に形成される。
　ダイオードパターン１０４は、第１ダイオード４３（センサダイオード）に対応したセンサパターン１０４Ｓを含む。また、ダイオードパターン１０４は、第２ダイオード４４（保護ダイオード）に対応した保護パターン１０４Ｐを含む。さらに、ダイオードパターン１０４は、ダミーダイオード４７，４８に対応したダミーパターン１０４Ｄを含む。
　フォトレジストマスク１００は、セル領域８に相当する領域において、線幅が１μｍ程度のパターンを有している。各素子開口１０１は、たとえば、エミッタ領域３２に対応した帯状である。素子開口１０１の線幅は、エミッタ領域３２の線幅に相当し、たとえば１μｍ程度である。
　一方、フォトレジストマスク１００は、感温ダイオード領域９に相当する領域において、線幅が１００μｍ～２００μｍ程度のパターンを有している。たとえば、ダイオード開口１０３は、カソード領域６３，６４に対応した大きさおよび形状を有している。すなわち、この実施形態では、ダイオード開口１０３は、Ｃ字状またはＵ字状の平面形状をなす帯状である。帯状のダイオード開口１０３の幅は、２０μｍ～３０μｍ（たとえば２５μｍ）である。また、第１方向Ｘに隣り合う一対のダイオード開口１０３の間隔は、３０μｍ～１００μｍ（たとえば５０μｍ）である。さらに、第２方向Ｙに隣り合う一対のダイオード開口９３の間隔は、２５μｍ～５０μｍ（たとえば３５μｍ）である。
　このように、セル領域８に対応するパターンの線幅と、感温ダイオード領域９に対応するパターンの線幅との間には、２５倍～１００倍程度の相違がある。そのため、各領域におけるパターンを走査型電子顕微鏡で観察するためには、その設定倍率を変更しなければならない。
　そこで、この実施形態では、フォトレジストマスク１００は、複数のダイオード開口１０３のうちの少なくとも一つによって囲まれた（この実施形態では三方から囲まれた）領域に、モニタパターン１０５を有している。換言すれば、複数のアノード領域６１，６２のうちの少なくとも一つに相当する領域の内方に、モニタパターン１０５が設けられている。
　モニタパターン１０５は、少なくとも一つの第１ダイオード４３の第１アノード領域６１に対応する領域内に形成されてもよい。モニタパターン１０５は、少なくとも一つの第２ダイオード４４の第２アノード領域６２に対応する領域内に形成されてもよい。モニタパターン１０５は、図１０に示されているように、第１ダミーダイオード４７の第１アノード領域６１に対応する領域内に形成されてもよい。モニタパターン１０５は、第２ダミーダイオード４８の第２アノード領域６２に対応する領域内に形成されてもよい。複数のモニタパターン１０５が、一つのアノード領域６１，６２に対応する領域内に形成されてもよく、複数のアノード領域６１，６２に対応する領域内にそれぞれ形成されてもよい。
　モニタパターン１０５は、この実施形態では、ダイオード開口１０３外に形成されており、ダイオード開口１０３の開口縁から外方に離れた位置に配置されている。モニタパターン１０５がｐｎ接合に影響を与えないようにするためである。より具体的には、図１０の例では、モニタパターン１０５は、アノード領域６１，６２に対応する領域の外縁から内方に後退した位置に形成されている。
　モニタパターン１０５は、セル領域８のパターンを観察する走査型電子顕微鏡の倍率と同じ倍率で観察可能な細密度、すなわち、線幅を有している。より具体的には、モニタパターン１０５は、セル領域８のパターンと同等の線幅を有している。すなわち、１μｍ～５μｍ程度の線幅を有している。モニタパターン１０５は、図１０の例では、複数の等幅（たとえば１．２μｍ程度）および所定長（たとえば２０μｍ程度）の線状開口部１０５Ｌを、間隔（たとえば３μｍ程度）を空けて平行に配列して形成されている。図１０には、直線形状の線状開口部１０５Ｌが第２方向Ｙに延びている例を示すが、直線形状の線状開口部１０５Ｌが延びる方向は、第１方向Ｘおよび第２方向Ｙを含む平面内で任意に設定できる。たとえば、線状開口部１０５Ｌは、第１方向Ｘに延びていてもよい。
　モニタパターン１０５の形状は、任意であり、直線状のほか、折れ線状、曲線状、渦巻き状、文字形状等であってもよい。また、線幅の異なる、複数のモニタパターン１０５が、一つのアノード領域６１，６２に対応する領域内に形成されてもよく、複数のアノード領域６１，６２に対応する領域にそれぞれ形成されてもよい。
　モニタパターン１０５の線状開口部１０５Ｌは、ｎ型不純物イオンを透過させるので、モニタパターン１０５の下方には、図７および図８に示すように、当該モニタパターン１０５の形状に従うモニタ不純物パターン１０７がポリシリコン層５０に形成される。モニタ不純物パターン１０７は、モニタパターン１０５の線状開口部１０５Ｌを通ってｎ型不純物が注入されたｎ型不純物注入領域と、開口部の間のフォトレジストによってｎ型不純物イオンの注入が阻止されたｎ型不純物非注入領域とを含む。ｎ型不純物非注入領域は、イオン注入後の熱拡散処理（図１１Ｋおよび図１２Ｋ）により消滅する場合と、熱拡散処理後にもその痕跡が残り、モニタ不純物パターン１０７を形成する場合とがある。
　フォトレジストマスク９０，１００にそれぞれ設けられるモニタパターン９５，１０５の形成位置は互いに重複していてもよいが、それらの形成位置が互いに離れていれば、必要に応じて、モニタ不純物パターン９７，１０７を個別に確認できるので好ましい。
　素子パターン１０２に対応する領域では、素子開口１０１の位置にｎ＋型のエミッタ領域３２が形成される。このエミッタ領域３２は、素子不純物パターンの一例である。
　図１１Ａ～図１１Ｍおよび図１２Ａ～図１２Ｍは、半導体装置１の製造方法を説明するための要部の断面図である。図１１Ａ～図１１Ｍは、複数の製造工程における感温ダイオード領域９の断面構造を示し、それらの工程にそれぞれ対応するセル領域８の断面構造が図１２Ａ～図１２Ｍに示されている。ただし、図１１Ａ～図１１Ｍと、図１２Ａ～図１２Ｍとは、必ずしも同じスケールでは描かれていない。
　図１１Ａおよび図１２Ａに示すように、半導体層２の第１主面２ａ側の表層部にｐ型のボディ領域３１が形成される。具体的には、半導体層２に対するｐ型不純物イオンの選択注入およびその後の熱処理によって、ｐ型のボディ領域３１が形成される。
　次に、図１１Ｂおよび図１２Ｂに示すように、半導体層２の第１主面２ａに、ゲートトレンチ２０に対応した開口を有するハードマスク１１０が形成される。ハードマスク１１０は、たとえば、ＣＶＤ法（化学的気相成長法）で形成され酸化シリコン膜からなる。
　次に、図１１Ｃおよび図１２Ｃに示すように、ハードマスク１１０を介するドライエッチングによって、ゲートトレンチ２０が開口される。その後、ハードマスク１１０が除去される。ゲートトレンチ２０の開口幅は、たとえば１μｍ～２μｍ（より具体的には１．２μｍ）であってもよい。
　次に、図１１Ｄおよび図１２Ｄに示すように、半導体層２の表面が熱酸化されることによって、ゲート絶縁層２１が形成される。ゲート絶縁層２１は、半導体層２の第１主面２ａを覆い、かつトレンチ２０の内壁面を覆う。トレンチ２０外、すなわち、第１主面２ａに形成されるゲート絶縁層２１は、主面絶縁層２５を形成する。
　次いで、図１１Ｅおよび図１２Ｅに示すように、燐等のｎ型不純物を添加しながら行うＣＶＤ法によって、半導体層２上にポリシリコン膜８５が堆積される。同時に、ゲートトレンチ２０には、ｎ型不純物によって導電化されたポリシリコンが埋め込まれる。半導体層２の第１主面２ａ上のポリシリコン膜８５の厚さは、たとえば０．５μｍ～１μｍ（より具体的には０．６μｍ）であってもよい。ゲートトレンチ２０の開口幅の半分以上の厚さのポリシリコン膜８５を形成することによって、ゲートトレンチ２０内にポリシリコンを埋め込むことができる。
　次に、図１１Ｆおよび図１２Ｆに示すように、感温ダイオード領域９のポリシリコン膜８５を覆うマスク１１１（たとえばフォトレジストマスク）が形成され、このマスク１１１を介して、ポリシリコン膜８５がエッチバックされ、その不要部分が除去される。それにより、ゲートトレンチ２０内にポリシリコンからなるゲート電極層２２が残される。また、ゲートトレンチ２０外の主面絶縁層２５上では、ゲート引出電極層１３（図２参照）に相当するポリシリコン膜８５が残される。さらに、感温ダイオード領域９においても、主面絶縁層２５上のポリシリコン膜８５が残されてポリシリコン層５０となり、それ以外の領域のポリシリコン膜８５が除去される。
　次に、図１１Ｇおよび図１２Ｇに示すように、全面に保護膜８６が形成される。保護膜８６は、ＣＶＤ法によって形成される酸化シリコン膜であってもよい。保護膜８６は、次に説明する不純物イオン注入の際に、その下方の層の表面を保護する。
　次に、図１１Ｈおよび図１２Ｈに示すように、ｐ型不純物イオン注入用のフォトレジストマスク９０が形成される。このフォトレジストマスク９０は、図９を参照して説明した形態を有している。すなわち、フォトレジストマスク９０は、セル領域８において、ｐ＋型のコンタクト領域３３に対応した複数の素子開口９１を有し、感温ダイオード領域９において、アノード領域６１，６２に対応した複数のダイオード開口９３を有している。そして、たとえば、ダミーダイオード４７，４８の一方または両方のアノード領域６１，６２に対応するダイオード開口９３内には、モニタパターン９５が形成されている。
　フォトレジストマスク９０の形成は、フォトレジスト層を形成する工程と、フォトレジスト層を露光機で露光する工程と、露光後のフォトレジスト層を現像する工程とを含む。
　フォトレジストマスク９０が形成された状態の半製品に対して、フォトレジストマスク９０の検査が行われる。具体的には、走査型電子顕微鏡によって、セル領域８と感温ダイオード領域９とが観察される。それにより、セル領域８に形成されたマスクパターン（素子パターン９２）の寸法および配置が所定のプロセスマージン範囲内の値であることが確認され、かつ感温ダイオード領域９に形成されたマスクパターン（ダイオードパターン９４）の寸法および線幅が所定のプロセスマージンの範囲内であることが確認される。いずれかの領域におけるマスクパターンの寸法または配置が所定のプロセスマージン範囲外であるときには、これ以後の工程は行わずに、半製品を廃棄する。
　セル領域８および感温ダイオード領域９は、同倍率の走査型電子顕微鏡によって観察される。この場合、感温ダイオード領域９の観察においては、モニタパターン９５が走査型電子顕微鏡で観察され、その寸法および配置が調べられる。セル領域８にも同様のモニタパターンを設けておき、セル領域８の検査に際しても、当該モニタパターンを走査型電子顕微鏡で観察してもよい。
　こうしてフォトレジストマスク９０がセル領域８および感温ダイオード領域９のいずれにおいても適切な精度で形成されていることを確認した後、そのフォトレジストマスク９０を介して、図１１Ｉおよび図１２Ｉに示すように、ボロン等のｐ型不純物のイオンが注入される。その後、フォトレジストマスク９０が剥離される。ｐ型不純物イオンの注入は、単段注入であってもよいし、多段注入であってもよい。
　次いで、図１１Ｊおよび図１２Ｊに示すように、ｎ型不純物イオン注入用のフォトレジストマスク１００が形成される。このフォトレジストマスク１００は、図１０を参照して説明した形態を有している。すなわち、フォトレジストマスク１００は、セル領域８において、ｎ型のエミッタ領域３２に対応する素子開口１０１を有し、感温ダイオード領域９において、カソード領域に対応したダイオード開口１０３を有している。そして、たとえば、ダミーダイオード４７，４８のアノード領域６１，６２に対応する位置に、モニタパターン１０５を有している。
　フォトレジストマスク１００の形成は、フォトレジスト層を形成する工程と、フォトレジスト層を露光機で露光する工程と、露光後のフォトレジスト層を現像する工程とを含む。
　フォトレジストマスク１００が形成された状態の半製品に対して、フォトレジストマスク１００の検査が行われる。具体的には、走査型電子顕微鏡によって、セル領域８と感温ダイオード領域９とが観察される。それにより、セル領域８に形成されたマスクパターン（素子パターン１０２）の寸法および配置が所定のプロセスマージン範囲内の値であることが確認され、かつ感温ダイオード領域９に形成されたマスクパターン（ダイオードパターン１０４）の寸法および線幅が所定のプロセスマージンの範囲内であることが確認される。いずれかの領域におけるマスクパターンの寸法または配置が所定のプロセスマージン範囲外であるときには、これ以後の工程は行わずに、半製品を廃棄する。
　セル領域８および感温ダイオード領域９は、同倍率の走査型電子顕微鏡によって観察される。この場合、感温ダイオード領域９の観察においては、モニタパターン１０５が走査型電子顕微鏡で観察され、その寸法および配置が調べられる。セル領域８にも同様のモニタパターンを設けておき、セル領域８の検査に際しても、当該モニタパターンを走査型電子顕微鏡で観察してもよい。
　こうしてフォトレジストマスク１００がセル領域８および感温ダイオード領域９のいずれにおいても適切な精度で形成されていることを確認した後、そのフォトレジストマスク１００を介して、図１１Ｊおよび図１２Ｊに示すように、燐、ヒ素などのｎ型不純物のイオンが注入される。その後、フォトレジストマスク１００が剥離される。ｎ型不純物イオンの注入は、単段注入であってもよいし、多段注入であってもよい。
　次いで、図１１Ｋおよび図１２Ｋに示すように、熱処理（ドライブイン）が行われることにより、半導体層２に注入された不純物イオンが拡散し、かつポリシリコン層５０に注入された不純物イオンが拡散する。それにより、半導体層２のボディ領域３１内にｐ＋型のコンタクト領域３３とｎ＋型のエミッタ領域３２とが形成される。また、ポリシリコン層５０内にはｐ型のアノード領域６１，６２とｎ型のカソード領域６３，６４とが形成され、それらの間にｐｎ接合部６０が形成される。
　その後、図１１Ｌおよび図１２Ｌに示すように、ポリシリコン層５０を分割するためのフォトレジストマスク１１２が形成される。このフォトレジストマスク１１２を介するエッチングによって、ポリシリコン層５０が、個々のダイオード４３，４４，４７，４８の領域に分割される。その後、フォトレジストマスク１１２が剥離される。
　その後、図１１Ｍおよび図１２Ｍに示すように、層間絶縁層２６が形成されて、その層間絶縁層２６および保護膜８６を貫通するエミッタコンタクト開口３５、アノード開口６５，６６、カソード開口６７，６８等が形成される。
　その後は、図３および図８に示すように、層間絶縁層２６上に、たとえばスパッタ法によって、電極膜８７が形成される。電極膜８７は、たとえば、バリア膜８８と、そのバリア膜８８上に積層された主電極膜８９とを含む。この電極膜８７がエッチングされることにより、ゲート端子電極６、エミッタ端子電極５、およびダイオード配線７１，７２（アノード電極７３，７４、カソード電極７５，７６および接続電極７７，７８）が形成される。バリア膜８８は、たとえば、チタンおよび／または窒化チタンを含んでいてもよい。具体的には、チタン層もしくは窒化チタン層を含む単層構造、またはチタン層および窒化チタン層を積層した積層構造を有していてもよい。主電極膜８９は、アルミニウム、銅、Ａｌ－Ｓｉ－Ｃｕ（アルミニウム－シリコン－銅）合金、Ａｌ－Ｓｉ（アルミニウム－シリコン）合金、または、Ａｌ－Ｃｕ（アルミニウム－銅）合金のうちの少なくとも一種を含んでいてもよい。
　さらに、半導体基板１５の裏面側には、ｐ型不純物イオンが導入され、それが熱拡散されることによって、コレクタ領域１７が形成される。そして、コレクタ領域１７に接するコレクタ電極１６が、たとえばスパッタ法によって形成される。コレクタ電極１６の材料例は、前述の主電極膜８９の材料例と同様であってもよい。
　図１３Ａは、フォトレジストマスク９０の形成状態によるｐｎ接合位置のずれを説明するための図解的な断面図である。図１３Ａに示すように、ｐ型不純物イオンの注入時に使用するフォトレジストマスク９０は、アノード領域６１，６２を露出させるダイオード開口９３を有している。ダイオード開口９３は、アノード領域６１，６２の外縁、すなわち、ｐｎ接合部６０の形成位置よりも内方に所定距離（たとえば０．５μｍ～１μｍ）だけ後退した位置に、開口縁を有している。このようなダイオード開口９３に対応した領域にｐ型不純物イオンが注入される。注入されたｐ型不純物イオンは、その後の熱処理によって、アノード領域６１，６２の外縁の位置、すなわち、所定のｐｎ接合位置１１５まで拡散する。
　フォトレジストマスク９０を形成する際の露光工程において、露光機の調整が不足しており、たとえばピントずれが生じていると、フォトレジストマスク９０の出来栄えが悪くなる。具体的には、二点鎖線で示すように、ダイオード開口９３の開口縁が所定位置からずれたり、開口縁の形状が鈍ったりする場合がある。すると、それに応じてｐ型不純物イオンが注入される領域およびプロファイルが変動する。その結果、熱処理による拡散によってｐ型不純物が所定のｐｎ接合位置１１５まで拡散しなかったり、所定のｐｎ接合位置１１５を超えて拡散したりするおそれがある。こうして、ｐｎ接合位置にずれが生じると、ｐｎ接合部６０の接合長が設計値からずれてしまう。
　前述のとおり、フォトレジストマスク９０の出来栄えは、モニタパターン９５の線幅を走査型電子顕微鏡で観察することによって確認できる。モニタパターン９５の線幅が所定値から所定のプロセスマージン（たとえば±１μｍの範囲。場合によっては±０．１μｍの範囲）以上異なっている場合には、プロセス不良と判断される。そして、露光機の調整等の必要な対処が行われる。
　図１３Ｂは、フォトレジストマスク１００の形成状態によるｐｎ接合位置のずれを説明するための図解的な断面図である。図１３Ｂに示すように、ｎ型不純物イオンの注入時に使用するフォトレジストマスク１００は、カソード領域６３，６４を露出させるダイオード開口１０３を有している。ダイオード開口１０３は、カソード領域６３，６４の外縁、すなわち、ｐｎ接合部６０の形成位置よりも内方に所定距離（たとえば０．５μｍ～１μｍ）だけ後退した位置に、開口縁を有している。このようなダイオード開口１０３に対応した領域にｎ型不純物イオンが注入される。注入されたｎ型不純物イオンは、その後の熱処理によって、カソード領域６３，６４の外縁の位置、すなわち、所定のｐｎ接合位置１１５まで拡散する。
　フォトレジストマスク１００を形成する際の露光工程において、露光機の調整が不足しており、たとえばピントずれが生じていると、フォトレジストマスク１００の出来栄えが悪くなる。具体的には、二点鎖線で示すように、ダイオード開口１０３の開口縁が所定位置からずれたり、開口縁の形状が鈍ったりする場合がある。すると、それに応じてｎ型不純物イオンが注入される領域およびプロファイルが変動する。その結果、熱処理による拡散によってｎ型不純物が所定のｐｎ接合位置１１５まで拡散しなかったり、所定のｐｎ接合位置１１５を超えて拡散したりするおそれがある。こうして、ｐｎ接合位置にずれが生じると、ｐｎ接合部６０の接合長が設計値からずれてしまう。
　前述のとおり、フォトレジストマスク１００の出来栄えは、モニタパターン１０５の線幅を走査型電子顕微鏡で観察することによって確認できる。モニタパターンの１０５の線幅が所定値から所定のプロセスマージン（たとえば±１μｍ。場合によっては±０．１μｍ）以上異なっている場合には、プロセス不良と判断される。そして、露光機の調整等の必要な対処が行われる。
　ｐｎ接合部６０の接合長のばらつきにより、センサダイオードとしての第１ダイオード４３の順方向電圧特性がばらつき、それに応じて、感温ダイオードセンサ４１の順方向電圧特性がばらつく。たとえば、感温ダイオードセンサ４１の順方向電圧が設計値に対して±５ｍＶ程度ずれるおそれがあり、かつ電流対電圧特性（ＩＶ特性）の傾斜が設計値からずれるおそれがある。感温ダイオードセンサ４１を用いる温度検出が不正確になる。
　この実施形態では、フォトレジストマスク９０，１００の出来栄えが、感温ダイオード領域９においても詳細に検査可能であるので、露光機等の調整状態を適切に調べながら、半導体装置１を製造できる。それにより、感温ダイオードセンサ４１の形成不良に起因する歩留まりの問題を緩和できる。
　このように、この実施形態の製造方法では、作動時に発熱する半導体素子であるパワートランジスタセル１１が半導体層２（半導体基板１５）のアクティブ領域３に形成され、温度を検出する感温ダイオードセンサ４１が、半導体層２（半導体基板１５）の感温ダイオード領域９に形成される。この製造方法は、感温ダイオード領域９に、感温ダイオードセンサ４１を構成するためのポリシリコン層５０を形成する工程を含む。また、この製造方法は、ｐ型不純物を半導体層２およびポリシリコン層５０に導入するためのマスク（フォトレジストマスク９０）を形成する工程を含む。
　フォトレジストマスク９０は、素子パターン９２を有している。フォトレジストマスク９０は、ダイオードパターン９４を有している。フォトレジストマスク９０は、モニタパターン９５を有している。素子パターン９２は、アクティブ領域３においてパワートランジスタセル１１（半導体素子）を構成する領域（ｐ＋型のコンタクト領域３３に対応する領域）を露出させる素子開口９１を有する。ダイオードパターン９４は、感温ダイオード領域９の一部（アノード領域６１，６２に対応する領域）を露出させるダイオード開口９３を有する。モニタパターン９５は、ダイオードパターン９４内に設けられ、ダイオード開口９３よりも小さい。より具体的には、モニタパターン９５の線幅は、ダイオード開口９３の線幅よりも小さい。
　前記製造方法は、このようなフォトレジストマスク９０を介して、半導体層２およびポリシリコン層５０にｐ型不純物を導入（この実施形態ではイオン注入）する工程を含む。
　さらに、前記製造方法は、ｎ型不純物を半導体層２およびポリシリコン層５０に導入するためのマスク（フォトレジストマスク１００）を形成する工程を含む。
　フォトレジストマスク１００は、素子パターン１０２と、ダイオードパターン１０４と、モニタパターン１０５とを有している。素子パターン１０２は、アクティブ領域３においてパワートランジスタセル１１（半導体素子）を構成する領域（ｎ＋型のエミッタ領域３２に対応する領域）を露出させる素子開口１０１を有する。ダイオードパターン１０４は、感温ダイオード領域９の一部（カソード領域６３，６４に対応する領域）を露出させるダイオード開口１０３を有する。モニタパターン１０５は、ダイオードパターン１０４内に設けられ、ダイオード開口１０３よりも小さい。より具体的には、モニタパターン１０５の線幅は、ダイオード開口１０３の線幅よりも小さい。
　前記製造方法は、このようなフォトレジストマスク１００を介して、半導体層２およびポリシリコン層５０にｎ型不純物を導入（この実施形態ではイオン注入）する工程を含む。
　この製造方法では、フォトレジストマスク９０，１００のダイオードパターン９４，１０４内にモニタパターン９５，１０５が形成されるので、このモニタパターン９５，１０５を電子顕微鏡で観察することにより、感温ダイオード領域９におけるフォトレジストマスク９０，１００の出来栄えを調べることができる。とくに、モニタパターン９５，１０５は、ダイオード開口９３，１０３よりも小さい（具体的には線幅が小さい）ので、フォトレジストマスク９０の素子パターン９２を観察するときの倍率のままで、モニタパターン９５，１０５を観察することができる。したがって、セル領域８および感温ダイオード領域９の両方において所要のプロセスマージン内の精度でフォトレジストマスク９０，１００が形成されていることを迅速に確認したうえで、その後のプロセスを行うことができる。もしも、セル領域８および感温ダイオード領域９のいずれかにおいて所要のプロセスマージンを確保できていなければ、露光機の調整等の適切な措置が取られる。これにより、不良品の発生を削減できるので、歩留まりを向上することができる。
　とくに、この実施形態では、モニタパターン９５，１０５は、素子パターン９２，１０２の線幅を観察可能な倍率の電子顕微鏡で観察可能な線幅を有する。それにより、素子パターン９２，１０２およびモニタパターン９５，１０５を、同倍率の電子顕微鏡で観察できるので、フォトレジストマスク９０，１００の検査を迅速に行うことができる。
　また、この実施形態では、フォトレジストマスク９０のモニタパターン９５は、ダイオード開口９３内に配置される。したがって、ダイオード４３，４４，４７，４８（たとえばダミーダイオード４７，４８）を構成する不純物領域（たとえばアノード領域６１，６２）に相当する領域内にモニタパターン９５が配置されるので、ダイオード４３，４４，４７，４８の形成領域内においてフォトレジストマスク９０の出来栄えを調べることができる。したがって、ダイオード４３，４４，４７，４８を高精度に作り込むことができる。
　また、この実施形態では、フォトレジストマスク１００のモニタパターン１０５は、ダイオード開口１０３外に配置される。ダイオード開口１０３が小さい場合には、その外側にモニタパターン１０５を配置することによって、モニタパターン１０５による影響を低減できる。具体的には、この実施形態では、カソード領域６３，６４がＣ字形またはＵ字形をなす帯状であり、ダイオード開口１０３の形状もこれに相当する。そこで、モニタパターン１０５は、ダイオード開口１０３の外側に配置される。具体的には、比較的広いアノード領域６１，６２に対応する領域に配置される。これにより、カソード領域６３，６４に影響を与えることなくモニタパターン１０５を形成でき、かつ比較的広いアノード領域６１，６２に対してもモニタパターン１０５が大きな影響を及ぼすことがない。
　この実施形態では、感温ダイオード領域９に、アノード領域６１，６２およびカソード領域６３，６４を有するダイオード４３，４４，４７，４８が形成される。そして、モニタパターン９５，１０５が、アノード領域６１，６２に対応する領域に配置される。とくに、アノード領域６１，６２が比較的広い領域である場合に、このような配置を採用することが有利である。
　この実施形態の製造方法は、感温ダイオードセンサ４１に接続されるアノード端子電極３７およびカソード端子電極３８を形成する工程を含む。感温ダイオード領域９には、センサダイオードとしての第１ダイオード４３と、ダミーダイオード４７，４８とが形成される。第１ダイオード４３（センサダイオード）は、アノード端子電極３７およびカソード端子電極３８の間に接続される。ダミーダイオード４７，４８は、アノード端子電極３７およびカソード端子電極３８の間に接続されない。すなわち、ダミーダイオード４７，４８は、実質的に電気的機能を有していない。ダイオードパターン９４，１０４は、第１ダイオード４３（センサダイオード）に対応したセンサパターン９４Ｓ，１０４Ｓと、ダミーダイオード４７，４８に対応したダミーパターン９４Ｄ，１０４Ｄとを有している。ダミーパターン９４Ｄ，１０４Ｄは、この実施形態では、センサパターン９４Ｓ，１０４Ｓと実質的に同形同大である。モニタパターン９５，１０５は、ダミーパターン９４Ｄ，１０４Ｄに組み込まれている。
　このように、実質的に電気的機能を有しないダミーダイオード４７，４８に対応するダミーパターン９４Ｄ，１０４Ｄにモニタパターン９５，１０５が組み込まれるので、第１ダイオード４３（センサダイオード）の電気的特性に影響を与えることなく感温ダイオード領域９にモニタパターン９５，１０５を設けることができる。
　また、この実施形態の製造方法は、感温ダイオードセンサ４１に接続されるアノード端子電極３７およびカソード端子電極３８を形成する工程を含む。感温ダイオード領域９には、センサダイオードとしての第１ダイオード４３と、保護ダイオードとしての第２ダイオード４４とが形成される。第１ダイオード４３（センサダイオード）は、アノード端子電極３７およびカソード端子電極３８の間に接続される。第２ダイオード４４（保護ダイオード）は、アノード端子電極３７およびカソード端子電極３８の間に第１ダイオード４３（センサダイオード）に対して逆並列接続される。第２ダイオード４４は、静電サージを吸収して感温ダイオードセンサ４１を保護する保護素子４２を形成する。
　第２ダイオード４４（保護ダイオード）の電気的特性は温度検出精度には影響しないので、モニタパターン９５，１０５を第２ダイオード４４のダイオードパターン９４（保護パターン９４Ｐ）に組み込んでもよい。
　この実施形態は、さらに、半導体装置１を提供する。半導体装置１は、半導体層２（半導体基板１５）を含む。半導体装置１は、半導体層２のアクティブ領域３に備えられ、作動時に発熱するパワートランジスタセル１１（半導体素子）を含む。半導体装置１は、半導体層２の感温ダイオード領域９に備えられ、温度を検出する感温ダイオードセンサ４１を含む。感温ダイオードセンサ４１は、感温ダイオード領域９に形成されたポリシリコン層５０を含む。感温ダイオード領域９には、ダイオード４３，４４，４７，４８が形成されている。ダイオード４３，４４，４７，４８は、ポリシリコン層５０内にｐ型不純物が導入されたアノード領域６１，６２、およびポリシリコン層５０内にｎ型不純物が導入されたカソード領域６３，６４を含む。感温ダイオード領域９において、ポリシリコン層５０には、アノード領域６１，６２またはカソード領域６３，６４よりも線幅が小さいモニタ不純物パターン９７，１０７が形成されている。
　このような構成の半導体装置１は、前述の製造方法によって作製することができる。モニタ不純物パターン９７，１０７は、フォトレジストマスク９０，１００に関してセル領域８および感温ダイオード領域９の両方の電子顕微鏡観察を行う、精度の高い工程を経て作製されたことを示す品質保証指標として用いることができる。
　モニタパターン９５，１０５および素子パターン９２，１０２の関係と同様に、モニタ不純物パターン９７，１０７は、パワートランジスタセル１１（半導体素子）を構成する素子不純物パターン（コンタクト領域３３、エミッタ領域３２等）の線幅を観察可能な倍率の電子顕微鏡で観察可能な線幅を有する。
　また、この実施形態では、フォトレジストマスク９０，１００のモニタパターン９５，１０５の配置に対応するように、モニタ不純物パターン９７，１０７が、アノード領域６１，６２に形成されている。カソード領域６３，６４が比較的大きい領域である場合には、モニタパターン９５，１０５の一方または両方をカソード領域６３，６４に相当する領域内に配置してもよい。この場合には、カソード領域６３，６４内に、対応するモニタ不純物パターンが形成される。
　この実施形態の半導体装置１は、感温ダイオードセンサ４１に接続されたアノード端子電極３７およびカソード端子電極３８を含む。感温ダイオード領域９に形成されるダイオードは、アノード端子電極３７およびカソード端子電極３８の間に接続され、感温ダイオードセンサ４１を構成する第１ダイオード４３（センサダイオード）を含む。また、感温ダイオード領域９に形成されるダイオードは、アノード端子電極３７およびカソード端子電極３８の間に接続されていないダミーダイオード４７，４８を含む。そして、モニタ不純物パターン９７，１０７は、ダミーダイオード４７，４８の領域（たとえばアノード領域６１，６２）に形成されている。したがって、モニタ不純物パターン９７，１０７は、第１ダイオード４３（センサダイオード）の電気的特性に実質的な影響を与えないので、感温ダイオードセンサ４１は、温度を正確に検出できる。
　この実施形態の半導体装置１は、感温ダイオードセンサ４１に接続されたアノード端子電極３７およびカソード端子電極３８を含む。感温ダイオード領域９に形成されるダイオードは、アノード端子電極３７およびカソード端子電極３８の間に接続され、感温ダイオードセンサ４１を構成する第１ダイオード４３（センサダイオード）を含む。また、感温ダイオード領域９に形成されるダイオードは、アノード端子電極３７およびカソード端子電極３８の間に、第１ダイオード４３（センサダイオード）に対して逆並列接続された第２ダイオード４４（保護ダイオード）を含む。第２ダイオード４４は、静電サージを吸収して感温ダイオードセンサ４１を保護する保護素子４２を形成している。
　第２ダイオード４４（保護ダイオード）の電気的特性は温度検出精度には影響しないので、モニタ不純物パターン９７，１０７は、第２ダイオード４４の領域に形成されてもよい。
　図１４は、この発明の他の実施形態に係る半導体装置１２０の構成を説明するための平面図である。半導体装置１２０の構成は、感温ダイオード領域９の配置を除いて、前述の実施形態とほぼ同様であるので、図１４には、前述の実施形態の構成の対応部分と同一参照符号を付してある。また、前述の実施形態の説明において参照した各図を必要に応じて参照する。
　この実施形態では、セル領域８に取り囲まれるように、アクティブ領域３内に感温ダイオード領域９が設けられている。このような構成の半導体装置１２０も、前述のような製造方法で作成することができる。それにより、セル領域８だけでなく、感温ダイオード領域９においても、フォトレジストマスク９０，１００（図９および図１０参照）のパターン寸法およびパターン配置の精度を製造工程の途中で確認できるので、歩留まりを向上することができる。感温ダイオード領域９をアクティブ領域３の内部に配置することで、感温ダイオードセンサ４１は、アクティブ領域３の発熱をより正確に検出できる。
　感温ダイオード領域９にモニタ不純物パターン９７，１０７（図７参照）が形成されることも前述の実施形態と同様である。必要に応じてこれらのモニタ不純物パターン９７，１０７を電子顕微鏡で観察することができる。それにより、半導体装置１２０が、精度の高い方法で製造されたことを確認することができる。
　以上、この発明の実施形態について説明してきたが、この発明は、さらに他の形態で実施することができる。
　たとえば、前述の実施形態では、ダミーダイオード形成領域５５，５６（ダミーダイオードの領域）にモニタパターン９５，１０５を配置する例について主として説明した。しかし、それに代えて、またはそれに加えて、第１ダイオード形成領域５３（センサダイオードの領域）および／または第２ダイオード形成領域５４（保護ダイオードの領域）にモニタパターンを配置してもよい。
　また、前述の実施形態では、アノード領域６１，６２に対応する領域にモニタパターン９５，１０５を配置する例について主として説明した。しかし、それに代えて、またはそれに加えて、前述したとおり、カソード領域６３，６４に対応する領域モニタパターンを配置してもよい。モニタパターン９５，１０５は、ｐｎ接合部６０から離れた位置に形成されることが好ましいが、ダミーダイオード形成領域５５，５６にモニタパターン９５，１０５を形成する場合には、ダミーダイオード４７，４８のｐｎ接合部６０の位置にモニタパターン９５，１０５が接していてもよい。さらには、感温ダイオード領域９内において、アノード領域およびカソード領域のいずれにも対応しない領域にモニタパターンを配置してもよい。
　また、前述の実施形態では、ｐ型不純物イオン注入のためのフォトレジストマスク９０がモニタパターン９５を有し、ｎ型不純物イオン注入のためのフォトレジストマスク１００がモニタパターン１０５を有する例について説明した。しかし、場合によっては、フォトレジストマスク９０またはフォトレジストマスク１００のモニタパターンを省いてもよい。たとえば、前述の実施形態では、ｎ型不純物を添加したポリシリコン層５０が形成される。このｎ型のポリシリコン層５０に対して、ｐ型不純物イオンを注入してアノード領域６１，６２が形成され、ｎ型不純物イオンを注入してカソード領域６３，６４が形成される。したがって、ｐ型不純物イオンが注入されない領域では、ポリシリコン層５０はｎ型である。したがって、ｐｎ接合部６０の配置に関しては、ｐ型不純物イオン注入のためのフォトレジストマスク９０の出来栄えが、より重要である。そこで、ｎ型不純物イオン注入のためのフォトレジストマスク１００に関しては、モニタパターン１０５を省略してもよい。
　また、セル領域８に関しても、コンタクト領域３３、エミッタ領域３２等と同等の線幅のモニタパターン（セル領域モニタパターン）をフォトレジストマスク９０，１００に設け、そのモニタパターンを電子顕微鏡で観察して、セル領域８におけるフォトレジストマスク９０，１００の出来栄えを評価してもよい。
　また、フォトレジストマスク９０，１００の素子パターン１０２およびモニタパターン９５，１０５等、ならびに場合によっては素子不純物パターン（コンタクト領域３３、エミッタ領域３２等）およびモニタ不純物パターン９７，１０７を観察するための電子顕微鏡は、走査型に限らず、透過型であってもよい。
　また、前述の実施形態において、コレクタ領域１７を省いて、ＭＩＳ(Metal-Insulator-Semiconductor)型ＦＥＴの半導体装置を構成してもよい。この場合、前述の実施形態に関連する説明において、「エミッタ」を「ソース」と読み替え、「コレクタ」を「ドレイン」と読み替えればよい。ドレイン電極１６と半導体層２との間には、オーミック接触のためのｎ＋型コンタクト層が設けられることが好ましい。
　また、前述の実施形態の半導体装置１の各部の導電型は一例であり、前述の説明および添付図面において、ｎ型領域をｐ型領域に置き換え、ｐ型領域をｎ型領域に置き換えてもよい。
　本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
　この出願は、２０１９年６月２１日提出の日本国特許出願２０１９－１１５７３３号に基づく優先権を主張しており、この出願の全内容はここに引用により組み込まれるものとする。
　　１　半導体装置
　　２　半導体層
　　３　アクティブ領域
　　４　外側領域
　　５　エミッタ端子電極
　　６　ゲート端子電極
　　７　ゲート配線
　　８　セル領域
　　９　感温ダイオード領域
　１０　トレンチゲート構造
　１１　パワートランジスタセル
　１５　半導体基板
　１６　コレクタ電極
　２０　ゲートトレンチ
　３０　ＦＥＴ構造
　３１　ボディ領域
　３２　エミッタ領域
　３３　コンタクト領域
　３７　アノード端子電極
　３８　カソード端子電極
　４１　感温ダイオードセンサ
　４２　保護素子
　４３　第１ダイオード
　４４　第２ダイオード
　４７　第１ダミーダイオード
　４８　第２ダミーダイオード
　５０　ポリシリコン層
　５３　第１ダイオード形成領域
　５４　第２ダイオード形成領域
　５５　第１ダミーダイオード形成領域
　５６　第２ダミーダイオード形成領域
　６０　ｐｎ接合部
　６１　第１アノード領域
　６２　第２アノード領域
　６３　第１カソード領域
　６４　第２カソード領域
　６５　第１アノード開口
　６６　第２アノード開口
　６７　第１カソード開口
　６８　第２カソード開口
　７１　第１ダイオード配線
　７２　第２ダイオード配線
　７３　第１アノード電極
　７４　第２アノード電極
　７５　第１カソード電極
　７６　第２カソード電極
　７７　第１接続電極
　７８　第２接続電極
　８１　第１直列回路
　８２　第２直列回路
　８５　ポリシリコン膜
　９０　フォトレジストマスク
　９１　素子開口
　９２　素子パターン
　９３　ダイオード開口
　９４　ダイオードパターン
　　９４Ｓ　センサパターン
　　９４Ｐ　保護パターン
　　９４Ｄ　ダミーパターン
　９５　モニタパターン
　　９５Ｌ　線状部
　９７　モニタ不純物パターン
１００　フォトレジストマスク
１０１　素子開口
１０２　素子パターン
１０３　ダイオード開口
１０４　ダイオードパターン
　１０４Ｓ　センサパターン
　１０４Ｐ　保護パターン
　１０４Ｄ　ダミーパターン
１０５　モニタパターン
　１０５Ｌ　線状開口部
１０７　モニタ不純物パターン
１１５　所定のｐｎ接合位置
１２０　半導体装置

Claims (13)

  1. 　作動時に発熱する半導体素子を半導体基板のアクティブ領域に形成し、温度を検出する感温ダイオードセンサを前記半導体基板の感温ダイオード領域に形成する、半導体装置の製造方法であって、
    　前記感温ダイオード領域に、前記感温ダイオードセンサを構成するためのポリシリコン層を形成する工程と、
    　前記アクティブ領域において前記半導体素子を構成する領域を露出させる素子開口を有する素子パターンと、前記感温ダイオード領域の一部を露出させるダイオード開口を有するダイオードパターンと、前記ダイオードパターン内に設けられ、前記ダイオード開口よりも小さいモニタパターンとを有するマスクを形成する工程と、
    　前記マスクを介して、前記半導体基板および前記ポリシリコン層に不純物を導入する工程と、
    を含む、半導体装置の製造方法。
  2. 　前記モニタパターンは、前記素子パターンの線幅を観察可能な倍率の電子顕微鏡で観察可能な線幅を有する、請求項１に記載の半導体装置の製造方法。
  3. 　前記素子パターンおよび前記モニタパターンを、同倍率の電子顕微鏡で観察する工程をさらに含む、請求項１または２に記載の半導体装置の製造方法。
  4. 　前記モニタパターンが、前記ダイオード開口内に配置されるモニタパターンを含む、請求項１～３のいずれか一項に記載の半導体装置の製造方法。
  5. 　前記モニタパターンが、前記ダイオード開口外に配置されるモニタパターンを含む、請求項１～４のいずれか一項に記載の半導体装置の製造方法。
  6. 　前記感温ダイオード領域に、アノード領域およびカソード領域を有するダイオードが形成され、前記モニタパターンが、前記アノード領域に対応する領域に配置される、請求項１～５のいずれか一項に記載の半導体装置の製造方法。
  7. 　前記感温ダイオードセンサに接続されるアノード端子電極およびカソード端子電極を形成する工程をさらに含み、
    　前記感温ダイオード領域に、前記アノード端子電極および前記カソード端子電極の間に接続されるセンサダイオードと、前記アノード端子電極および前記カソード端子電極の間に接続されないダミーダイオードとが形成され、
    　前記ダイオードパターンが、前記センサダイオードに対応したセンサパターンと、前記ダミーダイオードに対応したダミーパターンとを有し、
    　前記モニタパターンが、前記ダミーパターンに組み込まれている、請求項１～６のいずれか一項に記載の半導体装置の製造方法。
  8. 　前記感温ダイオードセンサに接続されるアノード端子電極およびカソード端子電極を形成する工程をさらに含み、
    　前記感温ダイオード領域に、前記アノード端子電極および前記カソード端子電極の間に接続されるセンサダイオードと、前記アノード端子電極および前記カソード端子電極の間に前記センサダイオードに対して逆並列接続される保護ダイオードとが形成される、請求項１～７のいずれか一項に記載の半導体装置の製造方法。
  9. 　半導体基板と、
    　前記半導体基板のアクティブ領域に備えられ、作動時に発熱する半導体素子と、
    　前記半導体基板の感温ダイオード領域に備えられ、温度を検出する感温ダイオードセンサと、を含み、
    　前記感温ダイオードセンサが、前記感温ダイオード領域に形成されたポリシリコン層を含み、
    　前記感温ダイオード領域には、前記ポリシリコン層内にｐ型不純物が導入されたアノード領域、および前記ポリシリコン層内にｎ型不純物が導入されたカソード領域を含むダイオードが形成されており、
    　前記感温ダイオード領域において、前記ポリシリコン層には、前記アノード領域または前記カソード領域よりも線幅が小さいモニタ不純物パターンが形成されている、半導体装置。
  10. 　前記モニタ不純物パターンは、前記半導体素子を構成する素子不純物パターンの線幅を観察可能な倍率の電子顕微鏡で観察可能な線幅を有する、請求項９に記載の半導体装置。
  11. 　前記モニタ不純物パターンが、前記アノード領域および前記カソード領域の少なくとも一方に形成されている、請求項９または１０に記載の半導体装置。
  12. 　前記半導体装置が、前記感温ダイオードセンサに接続されたアノード端子電極およびカソード端子電極を含み、
    　前記ダイオードが、前記アノード端子電極および前記カソード端子電極の間に接続され、前記感温ダイオードセンサを構成するセンサダイオードと、前記アノード端子電極および前記カソード端子電極の間に接続されていないダミーダイオードとを含み、
    　前記モニタ不純物パターンが、前記ダミーダイオードの領域に形成されている、請求項９～１１のいずれか一項に記載の半導体装置。
  13. 　前記半導体装置が、前記感温ダイオードセンサに接続されたアノード端子電極およびカソード端子電極を含み、
    　前記ダイオードが、前記アノード端子電極および前記カソード端子電極の間に接続され、前記感温ダイオードセンサを構成するセンサダイオードと、前記アノード端子電極および前記カソード端子電極の間に前記センサダイオードに対して逆並列接続された保護ダイオードとを含む、請求項９～１２のいずれか一項に記載の半導体装置。
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