WO2020255617A1 - 半導体装置およびその製造方法 - Google Patents
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- the present invention relates to a semiconductor device provided with a temperature sensitive diode and a method for manufacturing the same.
- a semiconductor device including a temperature-sensitive diode is disclosed in, for example, Japanese Patent Application Laid-Open No. 2017-103272.
- the semiconductor device of JP-A-2017-103272 includes a temperature-sensitive diode composed of a polysilicon diode on a semiconductor chip on which a power transistor is formed.
- the forward voltage of the temperature sensitive diode fluctuates according to the temperature of the semiconductor chip. Therefore, the temperature of the semiconductor chip can be detected by monitoring the forward voltage.
- an abnormal heat generation can be detected by a temperature sensitive diode. By turning off the power transistor in response to the detection of abnormal heat generation, it is possible to avoid destruction of the semiconductor device due to abnormal heat generation.
- Temperature detection using a temperature sensitive diode depends on the forward characteristics of the temperature sensitive diode. Therefore, it is necessary to make the temperature sensitive diode so as to have the desired forward characteristic. If the temperature-sensitive diode does not have the desired forward characteristics, the semiconductor device is not a good product and cannot be supplied to the market. Therefore, the built-in accuracy of the temperature sensitive diode affects the yield of the product.
- One embodiment of the present invention provides a method for manufacturing a semiconductor device capable of improving the yield.
- One embodiment of the present invention provides a semiconductor device that can be confirmed to have been manufactured by a highly accurate method.
- One embodiment of the present invention is a method for manufacturing a semiconductor device, in which a semiconductor element that generates heat during operation is formed in an active region of a semiconductor substrate, and a temperature-sensitive diode sensor that detects temperature is formed in the temperature-sensitive diode region of the semiconductor substrate.
- This method includes a step of forming a polysilicon layer for forming the temperature sensitive diode sensor in the temperature sensitive diode region.
- the method comprises the step of forming a mask.
- the mask has an element pattern having an element opening that exposes a region constituting the semiconductor element in the active region.
- the mask has a diode pattern with a diode aperture that exposes a portion of the temperature sensitive diode region.
- the mask is provided in the diode pattern and has a monitor pattern smaller than the diode aperture.
- the method includes a step of introducing impurities into the semiconductor substrate and the polysilicon layer via the mask.
- the semiconductor device includes a semiconductor substrate.
- the semiconductor device includes a semiconductor element provided in the active region of the semiconductor substrate and generating heat during operation.
- the semiconductor device is provided in the temperature-sensitive diode region of the semiconductor substrate, and includes a temperature-sensitive diode sensor that detects the temperature.
- the temperature sensitive diode sensor includes a polysilicon layer formed in the temperature sensitive diode region.
- a diode is formed in the temperature sensitive diode region.
- the diode includes an anode region and a cathode region.
- the anode region may be a region in which p-type impurities are introduced into the polysilicon layer.
- the cathode region may be a region in which n-type impurities are introduced into the polysilicon layer.
- the polysilicon layer is formed with a monitor impurity pattern having a line width smaller than that of the anode region or the cathode region.
- FIG. 1 is a plan view of a semiconductor device according to an embodiment of the present invention.
- FIG. 2 is an enlarged plan view for explaining a configuration example of a cell region of the semiconductor device.
- FIG. 3 is a sectional view taken along line III-III of FIG.
- FIG. 4 is an enlarged plan view for explaining a configuration example of the temperature sensitive diode region.
- FIG. 5 is an electric circuit diagram showing an electrical configuration of a temperature sensitive diode region.
- FIG. 6 is a cross-sectional view showing a structural example along the VI-VI line shown in FIG.
- FIG. 7 is an enlarged plan view of the diode forming region.
- FIG. 8 is an enlarged cross-sectional view of the diode forming region.
- FIG. 1 is a plan view of a semiconductor device according to an embodiment of the present invention.
- FIG. 2 is an enlarged plan view for explaining a configuration example of a cell region of the semiconductor device.
- FIG. 3 is a sectional view taken along
- FIG. 11A is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 11B is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 11C is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 11D is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 11E is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 11F is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 11G is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 11H is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 11I is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 11J is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 11E is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 11G is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 11H is
- FIG. 11K is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 11L is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 11M is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 12A is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 12B is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 12C is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 12A is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 12B is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 12C is
- FIG. 12D is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 12E is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 12F is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 12G is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 12H is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 12I is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 12J is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 12K is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 12L is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 12M is a cross-sectional view of a main part for explaining a method of manufacturing a semiconductor device.
- FIG. 13A is a schematic cross-sectional view for explaining the deviation of the pn junction position due to the formation state of the photoresist mask for implanting p-type impurity ions.
- FIG. 13A is a schematic cross-sectional view for explaining the deviation of the pn junction position due to the formation state of the photoresist mask for implanting p-type impurity ions.
- FIG. 13B is a schematic cross-sectional view for explaining the deviation of the pn junction position due to the formation state of the photoresist mask for implanting n-type impurity ions.
- FIG. 14 is a plan view for explaining the configuration of the semiconductor device according to another embodiment of the present invention.
- FIG. 1 is a plan view of the semiconductor device 1 according to the embodiment of the present invention.
- the semiconductor device 1 is an electronic component having an IGBT (Insulated Gate Bipolar Transistor).
- the IGBT is an example of a power device.
- the semiconductor device 1 is an example of a discrete device having a power device.
- the semiconductor device 1 includes a chip-shaped semiconductor layer 2.
- the semiconductor layer 2 has a first main surface 2a on one side and a second main surface 2b on the other side (see FIG. 3). Both the first main surface 2a and the second main surface 2b are flat surfaces.
- FIG. 1 shows the configuration of the semiconductor device 1 in a plan view viewed from a direction perpendicular to the first main surface 2a.
- the first main surface 2a and the second main surface 2b have a rectangular shape, more specifically, a rectangular shape in this embodiment.
- the semiconductor layer 2 has side surfaces 2c, 2d, 2e, and 2f (four side surfaces in this embodiment) connecting the first main surface 2a and the second main surface 2b.
- the direction perpendicular to the first main surface 2a and the second main surface 2b that is, the direction parallel to the normal of the first main surface 2a and the second main surface 2b is the direction of the semiconductor layer 2. It is called “normal direction Z”. Further, viewing from the normal direction Z is called “planar view”. Further, for convenience, the direction perpendicular to the normal direction Z and parallel to one side surface 2c is referred to as “first direction X”, and is a direction perpendicular to both the normal direction Z and the first direction X (for convenience). The direction (direction parallel to the other side surface 2d adjacent to the side surface 2c) is referred to as "second direction Y".
- the semiconductor layer 2 includes an active region 3 and an outer region 4 (peripheral region).
- the active region 3 and the outer region 4 are set on the first main surface 2a of the semiconductor layer 2.
- the active region 3 is set in the central portion of the semiconductor layer 2 at intervals inward from the side surfaces 2c to 2f of the semiconductor layer 2 in a plan view.
- the active region 3 may be set in a rectangular shape (more specifically, a rectangular shape) having four sides parallel to the four side surfaces 2c to 2f of the semiconductor layer 2 in a plan view.
- the outer region 4 is an region outside the active region 3.
- the outer region 4 extends in a strip shape along the peripheral edge of the active region 3 in a plan view.
- the outer region 4 surrounds the active region 3 in plan view. More specifically, the outer region 4 is set in an endless shape (square ring) surrounding the active region 3 in a plan view.
- a film-shaped emitter terminal electrode 5 is arranged so as to cover almost the entire area of the active region 3.
- the emitter terminal electrode 5 is drawn to have the same shape and size as the active region 3.
- a film-shaped gate terminal electrode 6 is arranged in the outer region 4.
- the gate terminal electrode 6 and the emitter terminal electrode 5 are separated from each other and are electrically insulated from each other.
- the gate wiring 7 is electrically connected to the gate terminal electrode 6.
- the gate wiring 7 is formed in the outer region 4 and has an annular portion 7A surrounding the active region 3.
- the gate wiring 7 further includes a gate finger 7B formed so as to extend from the annular portion 7A toward the active region 3 and cross the active region 3.
- the gate wiring 7 transmits the gate signal applied to the gate terminal electrode 6 to the active region 3.
- a plurality of gate fingers 7B extend in a band shape along the first direction X and are formed at intervals in the second direction Y in the active region 3.
- the gate finger 7B is arranged below the emitter terminal electrode 5 in a state of being insulated from the emitter terminal electrode 5.
- a cell region 8 is arranged between a pair of adjacent gate fingers 7B.
- Power transistor cells 11 are arranged in the cell region 8.
- the power transistor cell 11 is an example of a semiconductor element that generates heat during operation.
- a temperature sensitive diode region 9 is further provided in the outer region 4.
- a temperature-sensitive diode sensor 41 made of a polysilicon diode is formed in the temperature-sensitive diode region 9.
- the outer region 4 is further provided with an anode terminal electrode 37 and a cathode terminal electrode 38 of the temperature sensitive diode sensor 41 (see FIG. 4).
- FIG. 2 is an enlarged plan view for explaining a partial configuration example of the active region 3, and shows a detailed structure of the surface (first main surface 2a) of the semiconductor layer 2 in the cell region 8. More precisely, FIG. 2 is an enlarged plan view of the emitter terminal electrode 5 and the interlayer insulating film formed on the first main surface 2a of the semiconductor layer 2 without illustration.
- each cell region 8 a plurality of power transistor cells 11 are arranged along the first direction X in which the gate finger 7B extends. More specifically, a plurality of trench gate structures 10 are formed in the semiconductor layer 2. Each trench gate structure 10 extends linearly, for example, along the second direction Y. The plurality of trench gate structures 10 are formed in parallel at intervals in the first direction X.
- the power transistor cell 11 is defined by, for example, a portion in the cell region 8 that includes one trench gate structure 10.
- each trench gate structure 10 Both ends of each trench gate structure 10 are connected to a pair of outer trench gate structures 12 (only one outer trench gate structure 12 is shown in FIG. 2). As a result, the plurality of trench gate structures 10 in each cell region 8 are connected to each other by the outer trench gate structure 12.
- the outer trench gate structure 12 extends linearly along the first direction X.
- the outer trench gate structure 12 is electrically connected to the gate finger 7B via a gate extraction electrode layer 13 made of a polysilicon film.
- FIG. 3 is a sectional view taken along line III-III of FIG. 2, showing an example of a sectional structure in the vicinity of the trench gate structure 10.
- the semiconductor layer 2 has a single crystal structure including an n - type semiconductor substrate 15.
- the semiconductor substrate 15 may be an FZ substrate made of silicon formed through an FZ (Floating Zone) method. It may be an FZ substrate made of silicon formed through the FZ (Floating Zone) method.
- the concentration of n-type impurities in the semiconductor substrate 15 may be 4.0 ⁇ 10 13 cm -3 or more and 2.0 ⁇ 10 14 cm -3 or less.
- the thickness of the semiconductor substrate 15 may be 50 ⁇ m or more and 200 ⁇ m or less. Examples of n-type impurities are phosphorus, arsenic and the like.
- a collector electrode 16 is formed on the second main surface 2b of the semiconductor layer 2.
- the collector electrode 16 is electrically connected to the second main surface 2b of the semiconductor layer 2.
- the collector electrode 16 forms ohmic contact with the second main surface 2b of the semiconductor layer 2.
- the collector electrode 16 transmits a collector signal to the active region 3.
- a p-type collector region 17 is formed on the surface layer portion of the second main surface 2b of the semiconductor layer 2.
- the concentration of p-type impurities in the collector region 17 may be 1.0 ⁇ 10 15 cm -3 or more and 1.0 ⁇ 10 18 cm -3 or less.
- the collector region 17 forms ohmic contact with the collector electrode 16.
- the collector region 17 may be formed over the entire surface layer portion of the second main surface 2b.
- An example of a p-type impurity is boron.
- n-type buffer layer 18 is laminated in the collector area 17.
- the buffer layer 18 may be formed over the entire surface layer portion of the second main surface 2b of the semiconductor layer 2.
- the concentration of n-type impurities in the buffer layer 18 is higher than the concentration of n-type impurities in the semiconductor substrate 15.
- the trench gate structure 10 includes a gate trench 20, a gate insulating layer 21, and a gate electrode layer 22.
- the gate trench 20 is formed on the first main surface 2a of the semiconductor layer 2. More specifically, the gate trench 20 extends from the first main surface 2a to a predetermined depth in the semiconductor layer 2 in a direction perpendicular to the first main surface 2a (normal direction Z) and is dug down.
- the width orthogonal to the longitudinal direction of the gate trench 20 may be 0.5 ⁇ m or more and 3.0 ⁇ m or less (for example, about 1.2 ⁇ m).
- the width of the gate trench 20 is the width of the gate trench 20 in the first direction X.
- the width of the gate trench 20 is 0.5 ⁇ m or more and 1.0 ⁇ m or less, 1.0 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2.0 ⁇ m or less, 2.0 ⁇ m or more and 2.5 ⁇ m or less, or 2.5 ⁇ m or more. It may be 0 ⁇ m or less.
- the gate insulating layer 21 is formed in a film shape along the inner wall of the gate trench 20.
- the gate insulating layer 21 partitions a concave space in the gate trench 20.
- the gate insulating layer 21 includes a silicon oxide film.
- the gate insulating layer 21 may include a silicon nitride film in place of or in addition to the silicon oxide film.
- the gate electrode layer 22 is embedded in the gate trench 20 with the gate insulating layer 21 interposed therebetween. More specifically, the gate electrode layer 22 is embedded in the concave space partitioned by the gate insulating layer 21 in the gate trench 20. A gate signal is transmitted to the gate electrode layer 22. That is, the gate electrode layer 22 is electrically connected to the gate terminal electrode 6 (see FIG. 1).
- the FET structure 30 includes a p-shaped body region 31 formed on the surface layer portion of the first main surface 2a of the semiconductor layer 2.
- the p-type impurity concentration in the body region 31 may be 1.0 ⁇ 10 16 cm -3 or more and 1.0 ⁇ 10 18 cm -3 or less.
- the body region 31 is formed in a strip shape extending along the trench gate structure 10 in a plan view.
- the body region 31 is exposed from the side wall of the gate trench 20.
- the bottom of the body region 31 is arranged at a depth position between the first main surface 2a of the semiconductor layer 2 and the bottom wall of the gate trench 20 in a direction perpendicular to the first main surface 2a (normal direction Z). There is.
- the FET structure 30 includes an n + type emitter region 32 formed on the surface layer portion of the body region 31.
- the concentration of n-type impurities in the emitter region 32 may be 1.0 ⁇ 10 19 cm -3 or more and 1.0 ⁇ 10 21 cm -3 or less.
- the emitter region 32 is formed in a strip shape extending along the trench gate structure 10 in a plan view.
- the emitter region 32 is exposed from the first main surface 2a of the semiconductor layer 2. Further, the emitter region 32 is exposed from the side wall of the gate trench 20.
- the bottom portion of the emitter region 32 is arranged at a depth position between the upper end portion of the gate electrode layer 22 and the bottom portion of the body region 31 in a direction perpendicular to the first main surface 2a (normal direction Z).
- the FET structure 30 includes a p + type contact region 33 that extends from the first main surface 2a of the semiconductor layer 2 through the emitter region 32 to the body region 31.
- the p-type impurity concentration in the contact region 33 is higher than the p-type impurity concentration in the body region 31.
- the p-type impurity concentration in the contact region 33 may be 1.0 ⁇ 10 19 cm -3 or more and 1.0 ⁇ 10 20 cm -3 or less.
- the contact region 33 is located so as to sandwich the emitter region 32 with the trench gate structure 10, and extends in a strip shape along the trench gate structure 10 in a plan view.
- the contact region 33 is exposed on the first main surface 2a of the semiconductor layer 2.
- the FET structure 30 is configured such that the gate electrode layer 22 faces the body region 31 and the emitter region 32 with the gate insulating layer 21 interposed therebetween.
- An IGBT channel is formed in a region of the body region 31 facing the gate trench 20. Channel on / off is controlled by the gate signal.
- a main surface insulating layer 25 is formed on the first main surface 2a of the semiconductor layer 2.
- the main surface insulating layer 25 is formed in a film shape along the first main surface 2a.
- the main surface insulating layer 25 is continuous with the gate insulating layer 21.
- the main surface insulating layer 25 includes a silicon oxide film in this embodiment.
- the main surface insulating layer 25 may include a silicon nitride film in place of or in addition to the silicon oxide film.
- An interlayer insulating layer 26 is formed on the main surface insulating layer 25.
- the interlayer insulating layer 26 is formed in a film shape along the first main surface 2a of the semiconductor layer 2.
- the interlayer insulating layer 26 may contain silicon oxide or silicon nitride.
- the interlayer insulating layer 26 may include PSG (Phosphor Silicate Glass) and / or BPSG (Boron Phosphor Silicate Glass) as an example of silicon oxide.
- the interlayer insulating layer 26 may be a laminated film in which a PSG layer and a BPSG layer are laminated in order from the first main surface 2a side.
- An emitter contact opening 35 is formed in the interlayer insulating layer 26.
- the emitter contact opening 35 exposes the emitter region 32 and the contact region 33 between adjacent trench gate structures 10.
- the emitter terminal electrode 5 is formed on the interlayer insulating layer 26.
- the emitter terminal electrode 5 is at least one of aluminum, copper, Al—Si—Cu (aluminum-silicon-copper) alloy, Al—Si (aluminum-silicon) alloy, and Al—Cu (aluminum-copper) alloy. May include.
- the emitter terminal electrode 5 may have a single-layer structure including any one of these conductive materials.
- the emitter terminal electrode 5 may have a laminated structure in which at least two of these conductive materials are laminated in any order.
- the emitter terminal electrode 5 enters the emitter contact opening 35 from above the interlayer insulating layer 26. That is, the emitter terminal electrode 5 is electrically connected to the emitter region 32 and the contact region 33 at the emitter contact opening 35.
- the gate terminal electrode 6, the anode terminal electrode 37, and the cathode terminal electrode 38 shown in FIG. 1 are also formed on the interlayer insulating layer 26. These may be made of the same conductive material as the emitter terminal electrode 5.
- FIG. 4 is an enlarged plan view for explaining a configuration example of the temperature sensitive diode region 9, and FIG. 5 is an electric circuit diagram showing an electrical configuration of the temperature sensitive diode region 9.
- FIG. 6 is a cross-sectional view showing a structural example along the VI-VI line shown in FIG.
- the temperature sensitive diode region 9 includes the temperature sensitive diode sensor 41 and the protection element 42.
- the temperature-sensitive diode sensor 41 includes a first series circuit 81 composed of a diode train in which a plurality of first diodes 43 are connected in series in the forward direction.
- the first diode 43 is an example of a sensor diode.
- the plurality of first diodes 43 are arranged so as to form a linear row.
- the protection element 42 includes a second series circuit 82 composed of a diode train in which a plurality of second diodes 44 are connected in series in the forward direction.
- the second diode 44 is an example of a protection diode.
- the plurality of second diodes 44 are arranged so as to form a linear row.
- the row of the first diode 43 and the row of the second diode 44 are parallel to each other.
- the temperature sensitive diode sensor 41 and the protection element 42 are connected in parallel in opposite directions.
- the first series circuit 81 of the plurality of first diodes 43 constituting the temperature sensitive diode sensor 41 and the second series circuit 82 of the plurality of second diodes 44 constituting the protection element 42 are first.
- the diode 43 and the second diode 44 are connected in parallel with the directions opposite to each other.
- the parallel circuit configured in this way is connected to the anode terminal electrode 37 (see FIG. 1) via the first terminal wiring 45 and to the cathode terminal electrode 38 (see FIG. 1) via the second terminal wiring 46. There is.
- the temperature sensitive diode region 9 further includes dummy diodes 47 and 48 that are electrically separated from both the temperature sensitive diode sensor 41 and the protection element 42.
- a first dummy diode 47 and a second dummy diode 48 are provided.
- the first dummy diode 47 is arranged so as to form a linear row together with the first diode 43 constituting the temperature sensitive diode sensor 41.
- a first dummy diode 47 is arranged at one end of the row.
- the second dummy diode 48 is arranged so as to form a linear row together with the second dummy diode 48 constituting the protection element 42.
- a second dummy diode 48 is arranged at one end of the row.
- the first dummy diode 47 and the second dummy diode 48 are arranged next to each other.
- the dummy diodes 47 and 48 are mainly formed to fill the empty space in the temperature sensitive diode region 9.
- the first diode 43 and the second diode 44 constituting the temperature sensitive diode sensor 41 and the protection element 42 can be formed with high accuracy.
- the temperature-sensitive diode sensor 41 includes a polysilicon layer 50 formed on the first main surface 2a of the semiconductor layer 2.
- the temperature-sensitive diode sensor 41 is formed by selectively introducing n-type impurities and p-type impurities into the polysilicon layer 50.
- the polysilicon layer 50 is formed on the main surface insulating layer 25.
- the polysilicon layer 50 is electrically insulated from the semiconductor layer 2 by the main surface insulating layer 25.
- the thickness of the polysilicon layer 50 may be 0.2 ⁇ m or more and 1.0 ⁇ m or less.
- the polysilicon layer 50 has a rectangular shape elongated in the first direction X in this embodiment.
- a first circuit forming region 51 and a second circuit forming region 52 are set in the polysilicon layer 50.
- the first circuit forming region 51 and the second circuit forming region 52 are set at intervals along the lateral direction of the polysilicon layer 50, and extend in parallel along the longitudinal direction of the polysilicon layer 50. There is.
- the first circuit forming region 51 includes a plurality of (four in this embodiment) first diode forming regions 53 and a first dummy diode forming region 55.
- the first diode forming region 53 is a region in which the first diode 43 is formed.
- the first dummy diode forming region 55 is a region in which the first dummy diode 47 is formed.
- the plurality of first diode forming regions 53 and the first dummy diode forming region 55 are set so as to be spaced apart from each other (equally spaced in this embodiment) in the longitudinal direction of the polysilicon layer 50 (first direction X in this embodiment). Has been done.
- Each of the first diode forming region 53 and the first dummy diode forming region 55 is set in a rectangular shape in a plan view in this embodiment.
- the second circuit forming region 52 includes a plurality of (four in this embodiment) second diode forming regions 54 and a second dummy diode forming region 56.
- the second diode forming region 54 is a region in which the second diode 44 is formed.
- the second dummy diode forming region 56 is a region in which the second dummy diode 48 is formed.
- the plurality of second diode forming regions 54 and the second dummy diode forming regions 56 are set so as to be spaced apart from each other in the longitudinal direction of the polysilicon layer 50 (the first direction X in this embodiment).
- Each of the second diode forming region 54 and the second dummy diode forming region 56 is set in a rectangular shape in a plan view in this embodiment.
- FIG. 7 shows an enlarged plan view of the first dummy diode 47 and a part of the first diode 43
- FIG. 8 shows an enlarged cross-sectional structure of FIG. 7 on lines VIII-VIII.
- a p-type first anode region 61 and an n-type first cathode region 63 are formed in each of the first diode forming region 53 and the first dummy diode forming region 55.
- the first anode region 61 is formed in the central portion of the first diode forming region 53 and the first dummy diode forming region 55, respectively.
- the first anode region 61 is exposed from the first surface 50a and the second surface 50b of the polysilicon layer 50.
- the first anode region 61 is formed in a substantially rectangular shape in a plan view.
- the planar shape of the first anode region 61 is arbitrary.
- the first anode region 61 may be formed in a polygonal shape such as a triangular shape or a hexagonal shape, a circular shape, or an elliptical shape in a plan view.
- the first cathode region 63 is formed along the peripheral edge of the first anode region 61.
- the first cathode region 63 is formed in a C-shape or a U-shape surrounding the first anode region 61 in a plan view.
- the first cathode region 63 may be formed in an annular shape surrounding the entire circumference of the first anode region 61.
- the first cathode region 63 is electrically connected to the first anode region 61.
- the first cathode region 63 is exposed from the first surface 50a and the second surface 50b of the polysilicon layer 50.
- the first cathode region 63 is connected to the first anode region 61 over the entire thickness direction of the polysilicon layer 50.
- the first cathode region 63 forms a pn junction 60 at the interface with the first anode region 61.
- the first cathode region 63 surrounds the first anode region 61 in a C-shape or a U-shape, so that the pn junction 60 is C-shaped or U-shaped in a plan view. ..
- the pn junction 60 has an annular shape in a plan view accordingly. ..
- first diode 43 having the first anode region 61 as the anode and the first cathode region 63 as the cathode is formed in each first diode forming region 53.
- first dummy diode forming region 55 the first dummy diode 47 having the first anode region 61 and the first cathode region 63 is formed.
- the first dummy diode 47 has no electrical function.
- the structures of the second diode forming region 54 and the second dummy diode forming region 56 are substantially the same as the structures of the first diode forming region 53 and the first dummy diode forming region 55, respectively.
- the second diode forming region 54 is an intermediate portion of the rectangular region including the plurality of first diode forming regions 53 with respect to the direction in which the plurality of first diodes 43 are arranged (first direction X). It has a structure in which the first diode forming region 53 is mirror-inverted.
- the second dummy diode forming region 56 mirrors the first dummy diode forming region 55 at the intermediate portion of the first dummy diode forming region 55 with respect to the direction in which the plurality of first diodes 43 are arranged (first direction X). It has an inverted structure.
- the p-type second anode region 62 and the n-type second cathode region 64 are formed in the second diode forming region 54 and the second dummy diode forming region 56.
- the second anode region 62 is formed in the central portion of the second diode forming region 54 and the second dummy diode forming region 56, respectively.
- the second anode region 62 is exposed from the first surface 50a and the second surface 50b of the polysilicon layer 50 in this embodiment.
- the second anode region 62 is formed in a substantially rectangular shape in a plan view.
- the planar shape of the second anode region 62 is arbitrary.
- the second anode region 62 may be formed in a polygonal shape such as a triangular shape or a hexagonal shape, a circular shape, or an elliptical shape in a plan view.
- the second cathode region 64 is formed along the peripheral edge of the second anode region 62.
- the second cathode region 64 is formed in a C-shape or a U-shape surrounding the second anode region 62 in a plan view.
- the second cathode region 64 may be formed in an annular shape surrounding the entire circumference of the second anode region 62.
- the second cathode region 64 is electrically connected to the second anode region 62.
- the second cathode region 64 is exposed from the first surface 50a and the second surface 50b of the polysilicon layer 50.
- the second cathode region 64 is connected to the second anode region 62 over the entire thickness direction of the polysilicon layer 50.
- the second cathode region 64 forms a pn junction 60 with the second anode region 62.
- the second cathode region 64 surrounds the second anode region 62 in a C-shape or a U-shape, so that the pn junction 60 has a C-shape or a U-shape in a plan view. ..
- the pn junction 60 has an annular shape in a plan view accordingly. ..
- one second diode 44 having the second anode region 62 as the anode and the second cathode region 64 as the cathode is formed in each second diode forming region 54.
- the second dummy diode forming region 56 the second dummy diode 48 having the second anode region 62 and the second cathode region 64 is formed.
- the second dummy diode 48 has no electrical function.
- the above-mentioned interlayer insulating layer 26 covers the polysilicon layer 50.
- a first anode opening 65 and a first cathode opening 67 are formed in a portion of the interlayer insulating layer 26 that covers each first diode forming region 53.
- the first anode opening 65 exposes the first anode region 61.
- the first anode opening 65 is formed so as to penetrate the interlayer insulating layer 26.
- the first anode opening 65 is formed in a substantially rectangular shape in a plan view in this embodiment.
- the planar shape of the first anode opening 65 is arbitrary and is not limited to a rectangle, and may be any polygonal shape, circular shape or elliptical shape.
- the first anode opening 65 may extend in a band shape along the peripheral edge of the first anode region 61 in a plan view.
- the first anode opening 65 may be annular, elliptical, polygonal, or the like in a plan view.
- a plurality of first anode openings 65 may be formed at intervals in the first diode forming region 53.
- the first cathode opening 67 exposes the first cathode region 63 of the first diode forming region 53.
- the first cathode opening 67 is formed so as to penetrate the interlayer insulating layer 26. As shown in FIGS. 4 and 7, the first cathode opening 67 extends in a strip shape along the peripheral edge of the first anode region 61 in a plan view.
- the first cathode opening 67 is formed in a C shape or a U shape in a plan view.
- the planar shape of the first cathode opening 67 is arbitrary and is not limited to a C-shape or a U-shape.
- the first cathode opening 67 may be formed in a polygonal shape such as a triangular shape, a quadrangular shape, a hexagonal shape, or an elliptical shape in a plan view. Further, a plurality of first cathode openings 67 may be formed at intervals in the first diode forming region 53.
- a second anode opening 66 and a second cathode opening 68 are formed in the portion of the interlayer insulating layer 26 that covers each second diode forming region 54.
- the second anode opening 66 exposes the second anode region 62.
- the second anode opening 66 is formed so as to penetrate the interlayer insulating layer 26.
- the second anode opening 66 is formed to be substantially rectangular in a plan view.
- the planar shape of the second anode opening 66 is arbitrary and is not limited to a rectangle, and may be any polygonal shape, circular shape or elliptical shape.
- the second anode opening 66 may extend in a band shape along the peripheral edge of the second anode region 62 in a plan view.
- the second anode opening 66 may be an annular shape, an elliptical ring road, a polygonal ring road, or the like in a plan view. Further, a plurality of second anode openings 66 may be formed at intervals in the second diode forming region 54.
- the second cathode opening 68 exposes the second cathode region 64 of the second diode forming region 54.
- the second cathode opening 68 is formed so as to penetrate the interlayer insulating layer 26.
- the second cathode opening 68 extends in a strip shape along the peripheral edge of the second anode region 62 in a plan view.
- the second cathode opening 68 is formed in a C shape or a U shape in a plan view.
- the planar shape of the second cathode opening 68 is arbitrary and is not limited to a C-shape or a U-shape.
- the second cathode opening 68 may be formed in a polygonal shape such as a triangular shape, a quadrangular shape, a hexagonal shape, or an elliptical shape in a plan view. Further, a plurality of second cathode openings 68 may be formed at intervals in the second diode forming region 54.
- the first diode wiring 71 is formed on the portion of the interlayer insulating layer 26 that covers the first circuit forming region 51 (see FIG. 4).
- the first diode wiring 71 connects a plurality of first diodes 43 in series in the forward direction between the first terminal wiring 45 and the second terminal wiring 46.
- the first diode wiring 71 has one end connected to the first terminal wiring 45 and the other end connected to the second terminal wiring 46.
- the first diode wiring 71 is at least one of aluminum, copper, Al—Si—Cu (aluminum-silicon-copper) alloy, Al—Si (aluminum-silicon) alloy, and Al—Cu (aluminum-copper) alloy. It may contain one kind.
- the first diode wiring 71 includes a plurality of first anode electrodes 73, a plurality of first cathode electrodes 75, and a plurality of first connection electrodes 77.
- Each first anode electrode 73 is formed on a portion of the interlayer insulating layer 26 that covers each first diode forming region 53.
- the first anode electrode 73 is formed to be substantially rectangular in a plan view.
- the planar shape of the first anode electrode 73 is arbitrary.
- the first anode electrode 73 may be formed in a polygonal shape such as a triangular shape, a square shape, a hexagonal shape, a circular shape, or an elliptical shape in a plan view.
- the first anode electrode 73 penetrates into the first anode opening 65 from above the interlayer insulating layer 26.
- the first anode electrode 73 is electrically connected to the first anode region 61 within the first anode opening 65.
- the first cathode electrode 75 is formed on the portion of the interlayer insulating layer 26 that covers the first diode forming region 53.
- the first cathode electrode 75 extends in a strip shape along the first anode electrode 73 in a plan view.
- the first cathode electrode 75 is formed in a C shape or a U shape in a plan view.
- the planar shape of the first cathode electrode 75 is arbitrary and is not limited to a C-shape or a U-shape.
- the first cathode electrode 75 may be formed in a polygonal shape such as a triangular shape, a square shape, a hexagonal shape, a circular shape, or an elliptical shape in a plan view.
- the first cathode electrode 75 enters the first cathode opening 67 from above the interlayer insulating layer 26.
- the first cathode electrode 75 is electrically connected to the first cathode region 63 within the first catho
- the first connection electrode 77 is formed on a portion of the interlayer insulating layer 26 that covers a region between a pair of first diode forming regions 53 adjacent to each other.
- the first connection electrode 77 is drawn from the first cathode electrode 75 of one first diode forming region 53 and is connected to the first anode electrode 73 of the other first diode forming region 53.
- the first connection electrode 77 is formed in a band shape extending along the longitudinal direction of the polysilicon layer 50 (in this embodiment, the first direction X) in a plan view.
- the first connection electrode 77 may be routed in a line in a region between a pair of first diode forming regions 53 adjacent to each other.
- One first connection electrode 77 located on one end side in the longitudinal direction of the polysilicon layer 50 is connected to the first terminal wiring 45.
- One first connection electrode 77 located on the other end side in the longitudinal direction of the polysilicon layer 50 is connected to the second terminal wiring 46.
- a first series circuit 81 including a plurality of (four in this embodiment) first diodes 43 connected in series in the forward direction is formed in the region between the first terminal wiring 45 and the second terminal wiring 46. ing.
- the first anode electrode 73 and the first cathode electrode 75 are also formed in the first dummy diode forming region 55. However, these are not connected to other diodes or the terminal wirings 45 and 46.
- a second diode wiring 72 is formed on the portion of the interlayer insulating layer 26 that covers the second circuit forming region 52.
- the second diode wiring 72 connects a plurality of second diodes 44 in series in the forward direction between the first terminal wiring 45 and the second terminal wiring 46.
- the second diode wiring 72 has one end connected to the first terminal wiring 45 and the other end connected to the second terminal wiring 46.
- the second diode wiring 72 is at least one of aluminum, copper, Al—Si—Cu (aluminum-silicon-copper) alloy, Al—Si (aluminum-silicon) alloy, or Al—Cu (aluminum-copper) alloy. It may contain one kind.
- the second diode wiring 72 includes a plurality of second anode electrodes 74, a plurality of second cathode electrodes 76, and a plurality of second connection electrodes 78.
- Each second anode electrode 74 is formed on a portion of the interlayer insulating layer 26 that covers each second diode forming region 54.
- the second anode electrode 74 is formed to be substantially rectangular in a plan view.
- the planar shape of the second anode electrode 74 is arbitrary.
- the second anode electrode 74 may be formed in a polygonal shape such as a triangular shape, a square shape, a hexagonal shape, a circular shape, or an elliptical shape in a plan view.
- the second anode electrode 74 penetrates into the second anode opening 66 from above the interlayer insulating layer 26.
- the second anode electrode 74 is electrically connected to the second anode region 62 within the second anode opening 66.
- the second cathode electrode 76 is formed on the portion of the interlayer insulating layer 26 that covers the second diode forming region 54.
- the second cathode electrode 76 extends in a strip shape along the second anode electrode 74 in a plan view.
- the second cathode electrode 76 is formed in a C shape or a U shape in a plan view.
- the planar shape of the second cathode electrode 76 is arbitrary and is not limited to a C-shape or a U-shape.
- the second cathode electrode 76 may be formed in a polygonal shape such as a triangular shape, a quadrangular shape, a hexagonal shape, a circular shape, or an elliptical shape in a plan view.
- the second cathode electrode 76 penetrates into the second cathode opening 68 from above the interlayer insulating layer 26.
- the second cathode electrode 76 is electrically connected to the second cathode region 64 within the second cathode opening 68.
- the second connection electrode 78 is formed on the portion of the interlayer insulating layer 26 that covers the region between the plurality of second diode forming regions 54 adjacent to each other.
- the second connection electrode 78 is drawn from the second cathode electrode 76 of one second diode forming region 54 and is connected to the second anode electrode 74 of the other second diode forming region 54.
- the second connection electrode 78 is formed in a strip shape extending along the longitudinal direction of the polysilicon layer 50 (in this embodiment, the first direction X) in a plan view.
- the second connection electrode 78 may be routed in a line in a region between a pair of second diode forming regions 54 adjacent to each other.
- One second connection electrode 78 located on one end side in the longitudinal direction of the polysilicon layer 50 is connected to the second terminal wiring 46.
- the second connection electrode 78 located on the other end side in the longitudinal direction of the polysilicon layer 50 is connected to the first terminal wiring 45.
- a second series circuit 82 including a plurality of (four in this embodiment) second diodes 44 connected in series in the forward direction is formed in the region between the first terminal wiring 45 and the second terminal wiring 46. ing.
- the second anode electrode 74 and the second cathode electrode 76 are also formed in the second dummy diode forming region 56. However, these are not connected to other diodes or the terminal wirings 45 and 46.
- a pn junction 60 is formed.
- the forward voltage of the first diode 43 depends on the junction length of the pn junction 60. Therefore, when the junction length of the pn junction 60 of each first diode 43 is larger or smaller than the design value, the forward voltage of the temperature sensitive diode sensor 41 deviates from the expected value. Therefore, the temperature may not be measured accurately.
- the mask in this case is typically a photoresist mask.
- the photoresist mask is formed by exposing the photoresist layer with an exposure machine and developing the photoresist after exposure. Misalignment of the exposure machine (for example, out of focus) causes deterioration of the accuracy of the photoresist mask. Even if the exposure machine is carefully adjusted, the adjustment state may fluctuate during the production of a large number of semiconductor devices, resulting in poor adjustment.
- FIG. 9 shows a pattern example of the photoresist mask 90 applied to p-type impurity ion implantation.
- the photoresist mask 90 has an opening in the region where p-type impurity ions should be injected.
- the photoresist mask 90 includes an element pattern 92 having a plurality of element openings 91 corresponding to the p + type contact region 33 of the cell region 8.
- the photoresist mask 90 includes a diode pattern 94 having a plurality of diode openings 93 corresponding to the anode regions 61 and 62 of the temperature sensitive diode region 9. Therefore, the p + type contact region 33 and the anode regions 61 and 62 are simultaneously formed by the step including the selective injection of p-type impurity ions using the photoresist mask 90 as a mask.
- the diode pattern 94 includes a sensor pattern 94S corresponding to the first diode 43 (sensor diode). Further, the diode pattern 94 includes a protection pattern 94P corresponding to the second diode 44 (protection diode). Further, the diode pattern 94 includes a dummy pattern 94D corresponding to the dummy diodes 47 and 48.
- the photoresist mask 90 has a pattern having a line width of about 1 ⁇ m in the region corresponding to the cell region 8.
- Each element opening 91 has, for example, a band shape corresponding to the contact region 33.
- the line width of the element opening 91 corresponds to the line width of the contact region 33, and is, for example, about 1 ⁇ m.
- the photoresist mask 90 has a pattern having a line width of about 100 ⁇ m to 200 ⁇ m in the region corresponding to the temperature sensitive diode region 9.
- the diode opening 93 has a rectangular shape having a size corresponding to the anode regions 61 and 62, its long side is 150 ⁇ m to 200 ⁇ m (for example, about 170 ⁇ m), and its short side is 120 ⁇ m to 170 ⁇ m (for example, 140 ⁇ m). is there.
- the distance between the pair of diode openings 93 adjacent to each other in the first direction X is 50 ⁇ m to 100 ⁇ m (for example, 70 ⁇ m).
- the distance between the pair of diode openings 93 adjacent to each other in the second direction Y is 50 ⁇ m to 110 ⁇ m (for example, 85 ⁇ m).
- the photoresist mask 90 has a monitor pattern 95 inside at least one of the plurality of diode openings 93.
- the monitor pattern 95 may be arranged in the diode opening 93 corresponding to at least one first diode 43.
- the monitor pattern 95 may be arranged in the diode opening 93 corresponding to at least one second diode 44. As shown in FIG. 9, the monitor pattern 95 may be arranged in the diode opening 93 corresponding to the first dummy diode 47.
- the monitor pattern 95 may be arranged in the diode opening 93 corresponding to the second dummy diode 48.
- a plurality of monitor patterns 95 may be formed in one diode opening 93, or may be formed in each of the plurality of diode openings 93.
- the monitor pattern 95 is preferably arranged at a position retracted inward from the opening edge of the diode opening 93. This is to prevent the monitor pattern 95 from affecting the pn junction.
- the monitor pattern 95 has a fine density, that is, a line width, which can be observed at the same magnification as that of the scanning electron microscope for observing the pattern in the cell region 8. More specifically, the monitor pattern 95 has a line width equivalent to that of the cell region 8. That is, it has a line width of about 1 ⁇ m to 5 ⁇ m. In the example of FIG. 9, the monitor pattern 95 has a plurality of linear portions 95L having a plurality of equal widths (for example, about 1.2 ⁇ m) and a predetermined length (for example, about 20 ⁇ m) arranged in parallel at intervals (for example, about 3 ⁇ m). Is formed.
- the linear portion 95L having a linear shape extends in the second direction Y, but the direction in which the linear portion 95L having a linear shape extends is a plane including the first direction X and the second direction Y. Can be set arbitrarily within.
- the linear portion 95L may extend in the first direction X.
- the shape of the monitor pattern 95 is arbitrary, and may be a linear shape, a polygonal line, a curved line, a spiral shape, a character shape, or the like. Further, a plurality of monitor patterns 95 having different line widths may be formed in one diode opening 93, or may be formed in each of the plurality of diode openings 93.
- the line width refers to the width of the linear portion of the photoresist pattern in the direction orthogonal to the extending direction of the linear portion.
- the width of the linear photoresist portion and the spacing between the adjacent linear portions can both be line widths. That is, when the line-and-space pattern is used as the monitor pattern, the line width may be the width of the line portion or the width of the space portion.
- a monitor impurity pattern 97 that follows the shape of the monitor pattern 95 is polylined below the monitor pattern 95, as shown in FIGS. 7 and 8. It is formed on the silicon layer 50.
- p-type impurity ions were injected between the p-type impurity non-injection region in which the injection of p-type impurity ions was blocked by the photoresist constituting the monitor pattern 95 and the photoresist of the monitor pattern 95. Includes a p-type impurity injection region.
- the p-type impurity non-implanted region may disappear by thermal diffusion treatment after ion implantation (see FIGS. 11K and 12K), or its trace may remain even after the thermal diffusion treatment to form a monitor impurity pattern 97. ..
- a p + type contact region 33 (see FIG. 3) is formed at the position of the element opening 91.
- the contact region 33 is an example of an element impurity pattern.
- FIG. 10 shows a pattern example of the photoresist mask 100 applied to the implantation of n-type impurity ions.
- the photoresist mask 100 has an opening in the region where n-type impurity ions should be injected.
- the photoresist mask 100 includes an element pattern 102 having a plurality of element openings 101 corresponding to the n + type emitter region 32 of the cell region 8.
- the photoresist mask 100 includes a diode pattern 104 having a plurality of diode openings 103 corresponding to the cathode regions 63 and 64 of the temperature sensitive diode region 9. Therefore, the n + type emitter region 32 and the cathode regions 63 and 64 are simultaneously formed by the step including the selective injection of n-type impurity ions using the photoresist mask 100 as a mask.
- the diode pattern 104 includes a sensor pattern 104S corresponding to the first diode 43 (sensor diode). Further, the diode pattern 104 includes a protection pattern 104P corresponding to the second diode 44 (protection diode). Further, the diode pattern 104 includes a dummy pattern 104D corresponding to the dummy diodes 47 and 48.
- the photoresist mask 100 has a pattern having a line width of about 1 ⁇ m in the region corresponding to the cell region 8.
- Each element opening 101 has, for example, a band shape corresponding to the emitter region 32.
- the line width of the element opening 101 corresponds to the line width of the emitter region 32, and is, for example, about 1 ⁇ m.
- the photoresist mask 100 has a pattern having a line width of about 100 ⁇ m to 200 ⁇ m in the region corresponding to the temperature sensitive diode region 9.
- the diode opening 103 has a size and shape corresponding to the cathode regions 63 and 64. That is, in this embodiment, the diode opening 103 has a strip shape having a C-shaped or U-shaped planar shape.
- the width of the band-shaped diode opening 103 is 20 ⁇ m to 30 ⁇ m (for example, 25 ⁇ m).
- the distance between the pair of diode openings 103 adjacent to each other in the first direction X is 30 ⁇ m to 100 ⁇ m (for example, 50 ⁇ m).
- the distance between the pair of diode openings 93 adjacent to each other in the second direction Y is 25 ⁇ m to 50 ⁇ m (for example, 35 ⁇ m).
- the photoresist mask 100 has a monitor pattern 105 in a region surrounded by at least one of the plurality of diode openings 103 (enclosed from three sides in this embodiment). ..
- the monitor pattern 105 is provided inside the region corresponding to at least one of the plurality of anode regions 61 and 62.
- the monitor pattern 105 may be formed in a region corresponding to the first anode region 61 of at least one first diode 43.
- the monitor pattern 105 may be formed in the region corresponding to the second anode region 62 of at least one second diode 44. As shown in FIG. 10, the monitor pattern 105 may be formed in the region corresponding to the first anode region 61 of the first dummy diode 47.
- the monitor pattern 105 may be formed in the region corresponding to the second anode region 62 of the second dummy diode 48.
- a plurality of monitor patterns 105 may be formed in a region corresponding to one anode region 61, 62, or may be formed in a region corresponding to a plurality of anode regions 61, 62, respectively.
- the monitor pattern 105 is formed outside the diode opening 103, and is arranged at a position away from the opening edge of the diode opening 103. This is to prevent the monitor pattern 105 from affecting the pn junction. More specifically, in the example of FIG. 10, the monitor pattern 105 is formed at a position recessed inward from the outer edge of the region corresponding to the anode regions 61 and 62.
- the monitor pattern 105 has a fine density, that is, a line width, which can be observed at the same magnification as the magnification of the scanning electron microscope for observing the pattern in the cell region 8. More specifically, the monitor pattern 105 has a line width equivalent to that of the cell region 8. That is, it has a line width of about 1 ⁇ m to 5 ⁇ m. In the example of FIG. 10, the monitor pattern 105 has a plurality of linear openings 105L of equal width (for example, about 1.2 ⁇ m) and a predetermined length (for example, about 20 ⁇ m) arranged in parallel at intervals (for example, about 3 ⁇ m). Is formed.
- the linear opening 105L of the linear shape extends in the second direction Y, but the direction in which the linear opening 105L of the linear shape extends extends in the first direction X and the second direction Y. It can be set arbitrarily within the including plane. For example, the linear opening 105L may extend in the first direction X.
- the shape of the monitor pattern 105 is arbitrary, and may be a straight line, a polygonal line, a curved line, a spiral shape, a character shape, or the like. Further, a plurality of monitor patterns 105 having different line widths may be formed in a region corresponding to one anode region 61, 62, or may be formed in a region corresponding to a plurality of anode regions 61, 62, respectively. Good.
- a monitor impurity pattern 107 that follows the shape of the monitor pattern 105 is formed below the monitor pattern 105, as shown in FIGS. 7 and 8. It is formed on the polysilicon layer 50.
- the injection of n-type impurity ions was blocked by the photoresist between the n-type impurity injection region in which the n-type impurity was injected through the linear opening 105L of the monitor pattern 105 and the opening. Includes an n-type impurity non-injection region.
- the n-type impurity non-implanted region may disappear by the thermal diffusion treatment (FIGS. 11K and 12K) after the ion implantation, or the trace may remain after the thermal diffusion treatment to form the monitor impurity pattern 107.
- the formation positions of the monitor patterns 95 and 105 provided on the photoresist masks 90 and 100 may overlap each other, but if the formation positions are separated from each other, the monitor impurity patterns 97 and 107 may be formed as needed. Is preferable because it can be confirmed individually.
- an n + type emitter region 32 is formed at the position of the element opening 101.
- the emitter region 32 is an example of an element impurity pattern.
- 11A to 11M and 12A to 12M are cross-sectional views of a main part for explaining the manufacturing method of the semiconductor device 1.
- 11A to 11M show cross-sectional structures of the temperature-sensitive diode region 9 in a plurality of manufacturing processes
- FIGS. 12A to 12M show cross-sectional structures of the cell region 8 corresponding to each of these processes.
- FIGS. 11A to 11M and FIGS. 12A to 12M are not necessarily drawn on the same scale.
- a p-type body region 31 is formed on the surface layer portion on the first main surface 2a side of the semiconductor layer 2. Specifically, the p-type body region 31 is formed by selective injection of p-type impurity ions into the semiconductor layer 2 and subsequent heat treatment.
- a hard mask 110 having an opening corresponding to the gate trench 20 is formed on the first main surface 2a of the semiconductor layer 2.
- the hard mask 110 is formed by, for example, a CVD method (chemical vapor deposition method) and is made of a silicon oxide film.
- the gate trench 20 is opened by dry etching via the hard mask 110. After that, the hard mask 110 is removed.
- the opening width of the gate trench 20 may be, for example, 1 ⁇ m to 2 ⁇ m (more specifically, 1.2 ⁇ m).
- the gate insulating layer 21 is formed by thermally oxidizing the surface of the semiconductor layer 2.
- the gate insulating layer 21 covers the first main surface 2a of the semiconductor layer 2 and covers the inner wall surface of the trench 20.
- the polysilicon film 85 is deposited on the semiconductor layer 2 by a CVD method performed while adding n-type impurities such as phosphorus. At the same time, polysilicon conductive by n-type impurities is embedded in the gate trench 20.
- the thickness of the polysilicon film 85 on the first main surface 2a of the semiconductor layer 2 may be, for example, 0.5 ⁇ m to 1 ⁇ m (more specifically, 0.6 ⁇ m).
- Polysilicon can be embedded in the gate trench 20 by forming the polysilicon film 85 having a thickness of at least half the opening width of the gate trench 20.
- a mask 111 for example, a photoresist mask covering the polysilicon film 85 in the temperature sensitive diode region 9 is formed, and the polysilicon film 85 is etched through the mask 111. It is backed up and the unnecessary part is removed.
- the gate electrode layer 22 made of polysilicon is left in the gate trench 20.
- a polysilicon film 85 corresponding to the gate extraction electrode layer 13 is left.
- the polysilicon film 85 on the main surface insulating layer 25 is left to become the polysilicon layer 50, and the polysilicon film 85 in the other regions is removed.
- a protective film 86 is formed on the entire surface.
- the protective film 86 may be a silicon oxide film formed by the CVD method.
- the protective film 86 protects the surface of the layer below the impurity ion implantation described below.
- a photoresist mask 90 for implanting p-type impurity ions is formed.
- the photoresist mask 90 has the form described with reference to FIG. That is, the photoresist mask 90 has a plurality of element openings 91 corresponding to the p + type contact region 33 in the cell region 8, and a plurality of diodes corresponding to the anode regions 61 and 62 in the temperature sensitive diode region 9. It has an opening 93. Then, for example, a monitor pattern 95 is formed in the diode opening 93 corresponding to one or both anode regions 61 and 62 of the dummy diodes 47 and 48.
- the formation of the photoresist mask 90 includes a step of forming a photoresist layer, a step of exposing the photoresist layer with an exposure machine, and a step of developing the photoresist layer after exposure.
- the photoresist mask 90 is inspected for the semi-finished product in which the photoresist mask 90 is formed. Specifically, the cell region 8 and the temperature-sensitive diode region 9 are observed by a scanning electron microscope. As a result, it is confirmed that the dimensions and arrangement of the mask pattern (element pattern 92) formed in the cell region 8 are within a predetermined process margin range, and the mask pattern (element pattern 92) formed in the temperature sensitive diode region 9 is confirmed. It is confirmed that the dimensions and line width of the diode pattern 94) are within a predetermined process margin. When the size or arrangement of the mask pattern in any region is outside the predetermined process margin range, the semi-finished product is discarded without further steps.
- the cell region 8 and the temperature sensitive diode region 9 are observed by a scanning electron microscope having the same magnification.
- the monitor pattern 95 is observed with a scanning electron microscope, and its dimensions and arrangement are examined.
- a similar monitor pattern may be provided in the cell region 8 and the monitor pattern may be observed with a scanning electron microscope when inspecting the cell region 8.
- the photoresist mask 90 After confirming that the photoresist mask 90 is formed with appropriate accuracy in both the cell region 8 and the temperature sensitive diode region 9, as shown in FIGS. 11I and 12I via the photoresist mask 90. Ions of p-type impurities such as boron are injected into the. After that, the photoresist mask 90 is peeled off.
- the injection of p-type impurity ions may be single-stage injection or multi-stage injection.
- a photoresist mask 100 for implanting n-type impurity ions is formed.
- the photoresist mask 100 has a form described with reference to FIG. That is, the photoresist mask 100 has an element opening 101 corresponding to the n-type emitter region 32 in the cell region 8 and a diode opening 103 corresponding to the cathode region in the temperature sensitive diode region 9. Then, for example, the monitor pattern 105 is provided at a position corresponding to the anode regions 61 and 62 of the dummy diodes 47 and 48.
- the formation of the photoresist mask 100 includes a step of forming a photoresist layer, a step of exposing the photoresist layer with an exposure machine, and a step of developing the photoresist layer after exposure.
- the photoresist mask 100 is inspected for the semi-finished product in which the photoresist mask 100 is formed. Specifically, the cell region 8 and the temperature-sensitive diode region 9 are observed by a scanning electron microscope. As a result, it is confirmed that the dimensions and arrangement of the mask pattern (element pattern 102) formed in the cell region 8 are within a predetermined process margin range, and the mask pattern (element pattern 102) formed in the temperature sensitive diode region 9 is confirmed. It is confirmed that the dimensions and line width of the diode pattern 104) are within a predetermined process margin. When the size or arrangement of the mask pattern in any region is outside the predetermined process margin range, the semi-finished product is discarded without further steps.
- the cell region 8 and the temperature sensitive diode region 9 are observed by a scanning electron microscope having the same magnification.
- the monitor pattern 105 is observed with a scanning electron microscope, and its dimensions and arrangement are examined.
- a similar monitor pattern may be provided in the cell region 8 and the monitor pattern may be observed with a scanning electron microscope when inspecting the cell region 8.
- n-type impurities such as phosphorus and arsenic are injected into. After that, the photoresist mask 100 is peeled off.
- the injection of the n-type impurity ion may be a single-stage injection or a multi-stage injection.
- the heat treatment (drive-in) is performed to diffuse the impurity ions injected into the semiconductor layer 2 and the impurity ions injected into the polysilicon layer 50. ..
- a p + type contact region 33 and an n + type emitter region 32 are formed in the body region 31 of the semiconductor layer 2.
- p-type anode regions 61 and 62 and n-type cathode regions 63 and 64 are formed in the polysilicon layer 50, and a pn junction 60 is formed between them.
- a photoresist mask 112 for dividing the polysilicon layer 50 is formed.
- the photoresist mask 112 By etching through the photoresist mask 112, the polysilicon layer 50 is divided into regions of individual diodes 43, 44, 47, 48. After that, the photoresist mask 112 is peeled off.
- the interlayer insulating layer 26 is formed, and the emitter contact opening 35, the anode opening 65, 66, the cathode opening 67, 68, etc., penetrating the interlayer insulating layer 26 and the protective film 86, etc. Is formed.
- the electrode film 87 is formed on the interlayer insulating layer 26 by, for example, a sputtering method.
- the electrode film 87 includes, for example, a barrier film 88 and a main electrode film 89 laminated on the barrier film 88.
- a gate terminal electrode 6, an emitter terminal electrode 5, and diode wirings 71 and 72 are formed.
- the barrier film 88 may contain, for example, titanium and / or titanium nitride.
- the main electrode film 89 is at least one of aluminum, copper, Al—Si—Cu (aluminum-silicon-copper) alloy, Al—Si (aluminum-silicon) alloy, and Al—Cu (aluminum-copper) alloy. May include.
- collector electrode 16 in contact with the collector region 17 is formed by, for example, a sputtering method.
- the material example of the collector electrode 16 may be the same as the material example of the main electrode film 89 described above.
- FIG. 13A is a schematic cross-sectional view for explaining the deviation of the pn junction position due to the formation state of the photoresist mask 90.
- the photoresist mask 90 used when injecting p-type impurity ions has a diode opening 93 that exposes the anode regions 61 and 62.
- the diode opening 93 has an opening edge at the outer edge of the anode regions 61 and 62, that is, at a position recessed inward from the formation position of the pn junction 60 by a predetermined distance (for example, 0.5 ⁇ m to 1 ⁇ m). ..
- the p-type impurity ion is injected into the region corresponding to the diode opening 93.
- the injected p-type impurity ions are diffused to the position of the outer edge of the anode regions 61 and 62, that is, the predetermined pn junction position 115 by the subsequent heat treatment.
- the adjustment of the exposure machine is insufficient, and if, for example, the focus shift occurs, the performance of the photoresist mask 90 deteriorates.
- the opening edge of the diode opening 93 may deviate from a predetermined position, or the shape of the opening edge may become dull.
- the region and the profile into which the p-type impurity ion is injected vary accordingly.
- the p-type impurities may not diffuse to the predetermined pn junction position 115 or may diffuse beyond the predetermined pn junction position 115 due to the diffusion by the heat treatment. In this way, if the pn junction position deviates, the junction length of the pn junction 60 deviates from the design value.
- the workmanship of the photoresist mask 90 can be confirmed by observing the line width of the monitor pattern 95 with a scanning electron microscope. If the line width of the monitor pattern 95 differs from a predetermined value by a predetermined process margin (for example, a range of ⁇ 1 ⁇ m, and in some cases, a range of ⁇ 0.1 ⁇ m), it is determined that the process is defective. Then, necessary measures such as adjustment of the exposure machine are taken.
- a predetermined process margin for example, a range of ⁇ 1 ⁇ m, and in some cases, a range of ⁇ 0.1 ⁇ m
- FIG. 13B is a schematic cross-sectional view for explaining the deviation of the pn junction position due to the formation state of the photoresist mask 100.
- the photoresist mask 100 used when injecting n-type impurity ions has a diode opening 103 that exposes the cathode regions 63 and 64.
- the diode opening 103 has an opening edge at the outer edge of the cathode regions 63 and 64, that is, at a position recessed inward from the formation position of the pn junction 60 by a predetermined distance (for example, 0.5 ⁇ m to 1 ⁇ m). ..
- the n-type impurity ion is injected into the region corresponding to the diode opening 103.
- the injected n-type impurity ions are diffused to the position of the outer edge of the cathode regions 63 and 64, that is, the predetermined pn junction position 115 by the subsequent heat treatment.
- the adjustment of the exposure machine is insufficient, and if, for example, the focus shift occurs, the performance of the photoresist mask 100 deteriorates.
- the opening edge of the diode opening 103 may deviate from a predetermined position, or the shape of the opening edge may become dull.
- the region and profile into which the n-type impurity ions are injected vary accordingly.
- the n-type impurities may not diffuse to the predetermined pn junction position 115 due to the diffusion by the heat treatment, or may diffuse beyond the predetermined pn junction position 115. In this way, if the pn junction position deviates, the junction length of the pn junction 60 deviates from the design value.
- the workmanship of the photoresist mask 100 can be confirmed by observing the line width of the monitor pattern 105 with a scanning electron microscope. If the line width of 105 of the monitor pattern differs from a predetermined value by a predetermined process margin (for example, ⁇ 1 ⁇ m, in some cases ⁇ 0.1 ⁇ m) or more, it is determined that the process is defective. Then, necessary measures such as adjustment of the exposure machine are taken.
- a predetermined process margin for example, ⁇ 1 ⁇ m, in some cases ⁇ 0.1 ⁇ m
- the forward voltage characteristic of the first diode 43 as a sensor diode varies due to the variation in the junction length of the pn junction 60, and the forward voltage characteristic of the temperature sensitive diode sensor 41 varies accordingly.
- the forward voltage of the temperature-sensitive diode sensor 41 may deviate from the design value by about ⁇ 5 mV, and the slope of the current-to-voltage characteristic (IV characteristic) may deviate from the design value. Temperature detection using the temperature sensitive diode sensor 41 becomes inaccurate.
- the performance of the photoresist masks 90 and 100 can be inspected in detail even in the temperature sensitive diode region 9, so that the semiconductor device 1 can be manufactured while appropriately checking the adjustment state of the exposure machine or the like. As a result, the problem of yield caused by the poor formation of the temperature sensitive diode sensor 41 can be alleviated.
- the power transistor cell 11 which is a semiconductor element that generates heat during operation is formed in the active region 3 of the semiconductor layer 2 (semiconductor substrate 15), and the temperature sensitive diode sensor 41 detects the temperature. Is formed in the temperature sensitive diode region 9 of the semiconductor layer 2 (semiconductor substrate 15).
- This manufacturing method includes a step of forming a polysilicon layer 50 for forming the temperature sensitive diode sensor 41 in the temperature sensitive diode region 9. Further, this manufacturing method includes a step of forming a mask (photoresist mask 90) for introducing p-type impurities into the semiconductor layer 2 and the polysilicon layer 50.
- the photoresist mask 90 has an element pattern 92.
- the photoresist mask 90 has a diode pattern 94.
- the photoresist mask 90 has a monitor pattern 95.
- the element pattern 92 has an element opening 91 that exposes a region (a region corresponding to the p + type contact region 33) constituting the power transistor cell 11 (semiconductor element) in the active region 3.
- the diode pattern 94 has a diode opening 93 that exposes a part of the temperature sensitive diode region 9 (the region corresponding to the anode regions 61 and 62).
- the monitor pattern 95 is provided in the diode pattern 94 and is smaller than the diode opening 93. More specifically, the line width of the monitor pattern 95 is smaller than the line width of the diode opening 93.
- the manufacturing method includes a step of introducing p-type impurities into the semiconductor layer 2 and the polysilicon layer 50 (ion implantation in this embodiment) via such a photoresist mask 90.
- the manufacturing method includes a step of forming a mask (photoresist mask 100) for introducing n-type impurities into the semiconductor layer 2 and the polysilicon layer 50.
- the photoresist mask 100 has an element pattern 102, a diode pattern 104, and a monitor pattern 105.
- the element pattern 102 has an element opening 101 that exposes a region (a region corresponding to the n + type emitter region 32) constituting the power transistor cell 11 (semiconductor element) in the active region 3.
- the diode pattern 104 has a diode opening 103 that exposes a part of the temperature sensitive diode region 9 (the region corresponding to the cathode regions 63 and 64).
- the monitor pattern 105 is provided in the diode pattern 104 and is smaller than the diode opening 103. More specifically, the line width of the monitor pattern 105 is smaller than the line width of the diode opening 103.
- the manufacturing method includes a step of introducing n-type impurities into the semiconductor layer 2 and the polysilicon layer 50 (ion implantation in this embodiment) via such a photoresist mask 100.
- monitor patterns 95 and 105 are formed in the diode patterns 94 and 104 of the photoresist masks 90 and 100. Therefore, by observing the monitor patterns 95 and 105 with an electron microscope, the temperature sensitive diode region 9 It is possible to examine the performance of the photoresist masks 90 and 100 in the above. In particular, since the monitor patterns 95 and 105 are smaller than the diode openings 93 and 103 (specifically, the line width is small), the monitor pattern 95 keeps the same magnification as when observing the element pattern 92 of the photoresist mask 90. , 105 can be observed.
- the photoresist masks 90 and 100 are formed with an accuracy within the required process margin in both the cell region 8 and the temperature sensitive diode region 9, and then carry out the subsequent process. .. If the required process margin cannot be secured in either the cell region 8 or the temperature sensitive diode region 9, appropriate measures such as adjustment of the exposure machine are taken. As a result, the occurrence of defective products can be reduced, and the yield can be improved.
- the monitor patterns 95 and 105 have a line width that can be observed with an electron microscope having a magnification that allows the line widths of the element patterns 92 and 102 to be observed.
- the element patterns 92 and 102 and the monitor patterns 95 and 105 can be observed with an electron microscope having the same magnification, so that the photoresist masks 90 and 100 can be inspected quickly.
- the monitor pattern 95 of the photoresist mask 90 is arranged in the diode opening 93. Therefore, since the monitor pattern 95 is arranged in the region corresponding to the impurity region (for example, the anode region 61, 62) constituting the diode 43, 44, 47, 48 (for example, the dummy diode 47, 48), the diode 43, 44 The performance of the photoresist mask 90 can be examined in the formation regions of, 47 and 48. Therefore, the diodes 43, 44, 47, 48 can be manufactured with high accuracy.
- the monitor pattern 105 of the photoresist mask 100 is arranged outside the diode opening 103.
- the diode opening 103 is small, the influence of the monitor pattern 105 can be reduced by arranging the monitor pattern 105 on the outside thereof.
- the cathode regions 63 and 64 have a C-shaped or U-shaped band shape, and the shape of the diode opening 103 also corresponds to this. Therefore, the monitor pattern 105 is arranged outside the diode opening 103. Specifically, it is arranged in a region corresponding to a relatively wide anode regions 61 and 62. As a result, the monitor pattern 105 can be formed without affecting the cathode regions 63 and 64, and the monitor pattern 105 does not significantly affect the relatively wide anode regions 61 and 62.
- diodes 43, 44, 47, 48 having anode regions 61, 62 and cathode regions 63, 64 are formed in the temperature sensitive diode region 9.
- the monitor patterns 95 and 105 are arranged in the regions corresponding to the anode regions 61 and 62.
- the manufacturing method of this embodiment includes a step of forming the anode terminal electrode 37 and the cathode terminal electrode 38 connected to the temperature sensitive diode sensor 41.
- a first diode 43 as a sensor diode and dummy diodes 47 and 48 are formed in the temperature sensitive diode region 9.
- the first diode 43 (sensor diode) is connected between the anode terminal electrode 37 and the cathode terminal electrode 38.
- the dummy diodes 47 and 48 are not connected between the anode terminal electrode 37 and the cathode terminal electrode 38. That is, the dummy diodes 47 and 48 have substantially no electrical function.
- the diode patterns 94 and 104 have sensor patterns 94S and 104S corresponding to the first diode 43 (sensor diode) and dummy patterns 94D and 104D corresponding to the dummy diodes 47 and 48.
- the dummy patterns 94D and 104D have substantially the same shape and the same size as the sensor patterns 94S and 104S.
- the monitor patterns 95 and 105 are incorporated in the dummy patterns 94D and 104D.
- monitor patterns 95 and 105 are incorporated into the dummy patterns 94D and 104D corresponding to the dummy diodes 47 and 48 having substantially no electrical function, the electrical characteristics of the first diode 43 (sensor diode) can be adjusted. Monitor patterns 95 and 105 can be provided in the temperature sensitive diode region 9 without affecting the temperature sensitive diode region 9.
- the manufacturing method of this embodiment includes a step of forming the anode terminal electrode 37 and the cathode terminal electrode 38 connected to the temperature sensitive diode sensor 41.
- a first diode 43 as a sensor diode and a second diode 44 as a protection diode are formed in the temperature sensitive diode region 9.
- the first diode 43 (sensor diode) is connected between the anode terminal electrode 37 and the cathode terminal electrode 38.
- the second diode 44 protection diode
- the second diode 44 forms a protective element 42 that absorbs an electrostatic surge and protects the temperature sensitive diode sensor 41.
- the monitor patterns 95 and 105 may be incorporated into the diode pattern 94 (protection pattern 94P) of the second diode 44.
- the semiconductor device 1 includes a semiconductor layer 2 (semiconductor substrate 15).
- the semiconductor device 1 is provided in the active region 3 of the semiconductor layer 2 and includes a power transistor cell 11 (semiconductor element) that generates heat during operation.
- the semiconductor device 1 is provided in the temperature-sensitive diode region 9 of the semiconductor layer 2, and includes a temperature-sensitive diode sensor 41 that detects the temperature.
- the temperature sensitive diode sensor 41 includes a polysilicon layer 50 formed in the temperature sensitive diode region 9. Diodes 43, 44, 47, and 48 are formed in the temperature sensitive diode region 9.
- the diodes 43, 44, 47, 48 include anode regions 61, 62 in which p-type impurities are introduced in the polysilicon layer 50, and cathode regions 63, 64 in which n-type impurities are introduced in the polysilicon layer 50. ..
- the polysilicon layer 50 is formed with monitor impurity patterns 97 and 107 having a line width smaller than that of the anode regions 61 and 62 or the cathode regions 63 and 64.
- the semiconductor device 1 having such a configuration can be manufactured by the above-mentioned manufacturing method.
- the monitor impurity patterns 97 and 107 are used as a quality assurance index indicating that the photoresist masks 90 and 100 have been produced through a highly accurate process of observing both the cell region 8 and the temperature sensitive diode region 9 with an electron microscope. be able to.
- the monitor impurity patterns 97 and 107 are of the element impurity patterns (contact region 33, emitter region 32, etc.) constituting the power transistor cell 11 (semiconductor element). It has a line width that can be observed with an electron microscope at a magnification that allows the line width to be observed.
- the monitor impurity patterns 97 and 107 are formed in the anode regions 61 and 62 so as to correspond to the arrangement of the monitor patterns 95 and 105 of the photoresist masks 90 and 100.
- the cathode regions 63 and 64 are relatively large regions, one or both of the monitor patterns 95 and 105 may be arranged in the region corresponding to the cathode regions 63 and 64. In this case, the corresponding monitor impurity pattern is formed in the cathode regions 63 and 64.
- the semiconductor device 1 of this embodiment includes an anode terminal electrode 37 and a cathode terminal electrode 38 connected to a temperature sensitive diode sensor 41.
- the diode formed in the temperature-sensitive diode region 9 includes a first diode 43 (sensor diode) which is connected between the anode terminal electrode 37 and the cathode terminal electrode 38 and constitutes the temperature-sensitive diode sensor 41.
- the diode formed in the temperature sensitive diode region 9 includes dummy diodes 47 and 48 that are not connected between the anode terminal electrode 37 and the cathode terminal electrode 38.
- the monitor impurity patterns 97 and 107 are formed in the regions of the dummy diodes 47 and 48 (for example, the anode regions 61 and 62). Therefore, since the monitor impurity patterns 97 and 107 do not substantially affect the electrical characteristics of the first diode 43 (sensor diode), the temperature-sensitive diode sensor 41 can accurately detect the temperature.
- the semiconductor device 1 of this embodiment includes an anode terminal electrode 37 and a cathode terminal electrode 38 connected to a temperature sensitive diode sensor 41.
- the diode formed in the temperature-sensitive diode region 9 includes a first diode 43 (sensor diode) which is connected between the anode terminal electrode 37 and the cathode terminal electrode 38 and constitutes the temperature-sensitive diode sensor 41.
- the diode formed in the temperature sensitive diode region 9 is a second diode 44 (protection diode) connected in antiparallel to the first diode 43 (sensor diode) between the anode terminal electrode 37 and the cathode terminal electrode 38. )including.
- the second diode 44 forms a protective element 42 that absorbs an electrostatic surge and protects the temperature sensitive diode sensor 41.
- the monitor impurity patterns 97 and 107 may be formed in the region of the second diode 44.
- FIG. 14 is a plan view for explaining the configuration of the semiconductor device 120 according to another embodiment of the present invention. Since the configuration of the semiconductor device 120 is almost the same as that of the above-described embodiment except for the arrangement of the temperature-sensitive diode region 9, FIG. 14 is designated by the same reference numeral as the corresponding portion of the configuration of the above-described embodiment. There is. In addition, each figure referred to in the description of the above-described embodiment will be referred to as necessary.
- the temperature sensitive diode region 9 is provided in the active region 3 so as to be surrounded by the cell region 8.
- the semiconductor device 120 having such a configuration can also be manufactured by the manufacturing method as described above.
- the pattern dimensions and pattern arrangement accuracy of the photoresist masks 90 and 100 can be confirmed not only in the cell region 8 but also in the temperature-sensitive diode region 9 during the manufacturing process. Yield can be improved.
- the temperature sensitive diode sensor 41 can more accurately detect the heat generation in the active region 3.
- monitor impurity patterns 97 and 107 are formed in the temperature sensitive diode region 9. If necessary, these monitor impurity patterns 97 and 107 can be observed with an electron microscope. Thereby, it can be confirmed that the semiconductor device 120 is manufactured by a highly accurate method.
- monitor patterns 95 and 105 are arranged in the dummy diode forming regions 55 and 56 (dummy diode region)
- monitor patterns may be arranged in the first diode forming region 53 (sensor diode region) and / or the second diode forming region 54 (protection diode region).
- the monitor patterns 95 and 105 are arranged in the regions corresponding to the anode regions 61 and 62 mainly described.
- a region monitor pattern corresponding to the cathode regions 63, 64 may be arranged as described above.
- the monitor patterns 95 and 105 are preferably formed at a position away from the pn junction 60, but when the monitor patterns 95 and 105 are formed in the dummy diode forming regions 55 and 56, the dummy diodes 47 and 48 are formed.
- the monitor patterns 95 and 105 may be in contact with the position of the pn junction 60.
- the monitor pattern may be arranged in a region within the temperature sensitive diode region 9 that does not correspond to either the anode region or the cathode region.
- the photoresist mask 90 for p-type impurity ion implantation has a monitor pattern 95 and the photoresist mask 100 for n-type impurity ion implantation has a monitor pattern 105 has been described. ..
- the monitor pattern of the photoresist mask 90 or the photoresist mask 100 may be omitted.
- the polysilicon layer 50 to which an n-type impurity is added is formed.
- Anode regions 61 and 62 are formed by injecting p-type impurity ions into the n-type polysilicon layer 50, and cathode regions 63 and 64 are formed by injecting n-type impurity ions. Therefore, the polysilicon layer 50 is n-type in the region where p-type impurity ions are not injected. Therefore, with respect to the arrangement of the pn junction 60, the workmanship of the photoresist mask 90 for p-type impurity ion implantation is more important. Therefore, the monitor pattern 105 may be omitted for the photoresist mask 100 for implanting n-type impurity ions.
- monitor patterns (cell region monitor patterns) having the same line width as the contact region 33, the emitter region 32, etc. are provided on the photoresist masks 90 and 100, and the monitor patterns are observed with an electron microscope. , The performance of the photoresist masks 90, 100 in the cell region 8 may be evaluated.
- the microscope is not limited to the scanning type, and may be a transmission type.
- the collector region 17 may be omitted to form a semiconductor device of a MIS (Metal-Insulator-Semiconductor) type FET.
- MIS Metal-Insulator-Semiconductor
- “emitter” may be read as “source” and “collector” may be read as “drain”. It is preferable that an n + type contact layer for ohmic contact is provided between the drain electrode 16 and the semiconductor layer 2.
- each part of the semiconductor device 1 of the above-described embodiment is an example, and the n-type region may be replaced with a p-type region and the p-type region may be replaced with an n-type region in the above description and the accompanying drawings. ..
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Abstract
作動時に発熱する半導体素子を半導体基板のアクティブ領域に形成し、温度を検出する感温ダイオードセンサを前記半導体基板の感温ダイオード領域に形成する、半導体装置の製造方法を提供する。製造方法は、前記感温ダイオード領域に、前記感温ダイオードセンサを構成するためのポリシリコン層を形成する工程と、マスクを形成する工程と、前記マスクを介して、前記半導体基板および前記ポリシリコン層に不純物を導入する工程と、を含む。前記マスクは、前記アクティブ領域において前記半導体素子を構成する領域を露出させる素子開口を有する素子パターンと、前記感温ダイオード領域の一部を露出させるダイオード開口を有するダイオードパターンと、前記ダイオードパターン内に設けられ、前記ダイオード開口よりも小さいモニタパターンとを有する。
Description
この発明は、感温ダイオードを備えた半導体装置およびその製造方法に関する。
感温ダイオードを備えた半導体装置は、たとえば、特開2017-103272号公報に開示されている。特開2017-103272号公報の半導体装置は、パワートランジスタが形成された半導体チップ上にポリシリコンダイオードで構成された感温ダイオードを備えている。半導体チップの温度に応じて、感温ダイオードの順方向電圧が変動する。したがって、順方向電圧を監視することによって、半導体チップの温度を検出できる。たとえば、感温ダイオードによって異常発熱を検出できる。異常発熱の検出に応じてパワートランジスタをオフすることにより、異常発熱に起因する半導体装置の破壊を回避できる。
感温ダイオードを用いる温度検出は、感温ダイオードの順方向特性に依存する。したがって、所期の順方向特性を有するように感温ダイオードを作り込む必要がある。感温ダイオードが所期の順方向特性を有しなければ、その半導体装置は良品ではないので、市場に供給することができない。よって、感温ダイオードの作り込み精度は、製品の歩留まりに影響する。
この発明の一実施形態は、歩留まりを向上することができる半導体装置の製造方法を提供する。
この発明の一実施形態は、精度の高い方法で製造されたことを確認できる半導体装置を提供する。
この発明の一実施形態は、作動時に発熱する半導体素子を半導体基板のアクティブ領域に形成し、温度を検出する感温ダイオードセンサを前記半導体基板の感温ダイオード領域に形成する、半導体装置の製造方法を提供する。この方法は、前記感温ダイオード領域に、前記感温ダイオードセンサを構成するためのポリシリコン層を形成する工程を含む。前記方法は、マスクを形成する工程を含む。マスクは、前記アクティブ領域において前記半導体素子を構成する領域を露出させる素子開口を有する素子パターンを有する。マスクは、前記感温ダイオード領域の一部を露出させるダイオード開口を有するダイオードパターンを有する。マスクは、前記ダイオードパターン内に設けられ、前記ダイオード開口よりも小さいモニタパターンを有する。前記方法は、前記マスクを介して、前記半導体基板および前記ポリシリコン層に不純物を導入する工程を含む。
また、この発明の一実施形態は、半導体装置を提供する。半導体装置は、半導体基板を含む。半導体装置は、前記半導体基板のアクティブ領域に備えられ、作動時に発熱する半導体素子を含む。半導体装置は、前記半導体基板の感温ダイオード領域に備えられ、温度を検出する感温ダイオードセンサを含む。前記感温ダイオードセンサは、前記感温ダイオード領域に形成されたポリシリコン層を含む。前記感温ダイオード領域は、ダイオードが形成されている。ダイオードは、アノード領域およびカソード領域を含む。アノード領域は、前記ポリシリコン層内にp型不純物が導入された領域であってもよい。カソード領域は、前記ポリシリコン層内にn型不純物が導入された領域であってもよい。前記感温ダイオード領域において、前記ポリシリコン層には、前記アノード領域または前記カソード領域よりも線幅が小さいモニタ不純物パターンが形成されている。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図1は、この発明の一実施形態に係る半導体装置1の平面図である。半導体装置1は、この実施形態では、IGBT(Insulated Gate Bipolar Transistor)を有する電子部品である。IGBTは、パワーデバイスの一例である。半導体装置1は、パワーデバイスを有するディスクリートデバイスの一例である。
半導体装置1は、チップ状の半導体層2を含む。半導体層2は、具体的には、一方側の第1主面2aおよび他方側の第2主面2b(図3参照)を有している。第1主面2aおよび第2主面2bは、いずれも平坦面である。図1には、第1主面2aに垂直な方向から見た平面視における半導体装置1の構成が示されている。第1主面2aおよび第2主面2bは、この実施形態では、四角形状、より具体的には矩形状である。半導体層2は、第1主面2aおよび第2主面2bを接続する側面2c,2d,2e,2f(この実施形態では4つの側面)を有している。
以下の説明において、便宜的に、第1主面2aおよび第2主面2bに垂直な方向、すなわち、第1主面2aおよび第2主面2bの法線に平行な方向を半導体層2の「法線方向Z」という。また、法線方向Zから見ることを「平面視」という。さらに、便宜的に、法線方向Zに垂直であって一つの側面2cに平行な方向を「第1方向X」といい、法線方向Zおよび第1方向Xのいずれにも垂直な方向(側面2cの隣の他の側面2dに平行な方向)を「第2方向Y」という。
半導体層2は、アクティブ領域3および外側領域4(周辺領域)を含む。アクティブ領域3および外側領域4は、半導体層2の第1主面2aに設定されている。
アクティブ領域3は、平面視において、半導体層2の側面2c~2fから内方に間隔を空けて半導体層2の中央部に設定されている。アクティブ領域3は、平面視において半導体層2の4つの側面2c~2fにそれぞれ平行な4辺を有する四角形状(より具体的には矩形状)に設定されていてもよい。
外側領域4は、アクティブ領域3の外側の領域である。外側領域4は、平面視においてアクティブ領域3の周縁に沿って帯状に延びている。外側領域4は、平面視において、アクティブ領域3を取り囲んでいる。外側領域4は、より具体的には、平面視においてアクティブ領域3を取り囲む無端状(四角環状)に設定されている。
アクティブ領域3のほぼ全域を覆うように、膜状のエミッタ端子電極5が配置されている。図1では、便宜上、エミッタ端子電極5をアクティブ領域3と同形同大に描いてある。外側領域4には、膜状のゲート端子電極6が配置されている。ゲート端子電極6とエミッタ端子電極5とは、互いに離隔されており、それによって電気的に絶縁されている。ゲート端子電極6には、ゲート配線7が電気的に接続されている。ゲート配線7は、外側領域4に形成されて、アクティブ領域3を取り囲む環状部7Aを有している。ゲート配線7は、さらに、環状部7Aからアクティブ領域3に向かって延び、アクティブ領域3を横切るように形成されたゲートフィンガ7Bとを含む。ゲート配線7は、ゲート端子電極6に印加されたゲート信号をアクティブ領域3に伝達する。複数本のゲートフィンガ7Bがアクティブ領域3において、第1方向Xに沿って帯状に延び、かつ第2方向Yに間隔を空けて形成されている。ゲートフィンガ7Bは、エミッタ端子電極5の下方において、エミッタ端子電極5から絶縁された状態で配置されている。隣り合う一対のゲートフィンガ7Bの間に、セル領域8が配置されている。セル領域8には、パワートランジスタセル11(図2参照)が配列されている。パワートランジスタセル11は、作動時に発熱する半導体素子の一例である。
外側領域4には、さらに、感温ダイオード領域9が設けられている。感温ダイオード領域9には、ポリシリコンダイオードからなる感温ダイオードセンサ41(図4参照)が形成されている。外側領域4には、さらに、感温ダイオードセンサ41(図4参照)のアノード端子電極37およびカソード端子電極38が設けられている。
図2は、アクティブ領域3の一部の構成例を説明するための拡大平面図であり、セル領域8における半導体層2の表面(第1主面2a)の詳細構造を示す。より正確には、図2は、エミッタ端子電極5のほか、半導体層2の第1主面2aに形成された層間絶縁膜等の図示を省いた拡大平面図である。
各セル領域8には、ゲートフィンガ7Bが延びる第1方向Xに沿って複数のパワートランジスタセル11が配列されている。より具体的には、複数本のトレンチゲート構造10が半導体層2に形成されている。各トレンチゲート構造10は、たとえば第2方向Yに沿って直線状に延びている。複数のトレンチゲート構造10は、第1方向Xに間隔を空けて平行に形成されている。パワートランジスタセル11は、たとえば、セル領域8内において、1本のトレンチゲート構造10を含む部分によって定義される。
各トレンチゲート構造10の両端部は、一対の外側トレンチゲート構造12(図2には一方側の外側トレンチゲート構造12のみを示す。)にそれぞれ結合されている。それにより、各セル領域8内の複数のトレンチゲート構造10は、外側トレンチゲート構造12によって互いに連結されている。外側トレンチゲート構造12は、第1方向Xに沿って線状に延びている。外側トレンチゲート構造12は、ポリシリコン膜からなるゲート引出電極層13を介して、ゲートフィンガ7Bに電気的に接続されている。
図3は、図2のIII-III線断面図であり、トレンチゲート構造10の近傍の断面構造例を示す。半導体層2は、n-型の半導体基板15を含む単結晶構造を有している。半導体基板15は、FZ(Floating Zone)法を経て形成されたシリコン製のFZ基板であってもよい。FZ(Floating Zone)法を経て形成されたシリコン製のFZ基板であってもよい。半導体基板15のn型不純物濃度は、4.0×1013cm-3以上2.0×1014cm-3以下であってもよい。半導体基板15の厚さは、50μm以上200μm以下であってもよい。n型の不純物の例は、燐、ヒ素などである。
半導体層2の第2主面2bには、コレクタ電極16が形成されている。コレクタ電極16は、半導体層2の第2主面2bに電気的に接続されている。コレクタ電極16は、半導体層2の第2主面2bとの間でオーミック接触を形成している。コレクタ電極16は、アクティブ領域3にコレクタ信号を伝達する。
半導体層2の第2主面2bの表層部には、p型のコレクタ領域17が形成されている。コレクタ領域17のp型不純物濃度は、1.0×1015cm-3以上1.0×1018cm-3以下であってもよい。コレクタ領域17は、コレクタ電極16との間でオーミック接触を形成している。コレクタ領域17は、第2主面2bの表層部の全域に形成されていてもよい。p型の不純物の一例は、ボロンである。
コレクタ領域17には、n型のバッファ層18が積層されている。バッファ層18は、半導体層2の第2主面2bの表層部の全域に形成されていてもよい。バッファ層18のn型不純物濃度は、半導体基板15のn型不純物濃度よりも大きい。
トレンチゲート構造10は、ゲートトレンチ20、ゲート絶縁層21およびゲート電極層22を含む。ゲートトレンチ20は、半導体層2の第1主面2aに形成されている。より具体的には、ゲートトレンチ20は、第1主面2aから半導体層2内の所定の深さまで第1主面2aに垂直な方向(法線方向Z)に延びて掘り下げられている。
ゲートトレンチ20の長手方向に直交する幅は、0.5μm以上3.0μm以下(たとえば、1.2μm程度)であってもよい。ゲートトレンチ20の幅は、ゲートトレンチ20の第1方向Xの幅である。ゲートトレンチ20の幅は、0.5μm以上1.0μm以下、1.0μm以上1.5μm以下、1.5μm以上2.0μm以下、2.0μm以上2.5μm以下、または2.5μm以上3.0μm以下であってもよい。
ゲート絶縁層21は、ゲートトレンチ20の内壁に沿って膜状に形成されている。ゲート絶縁層21は、ゲートトレンチ20内において凹状の空間を区画している。ゲート絶縁層21は、この実施形態では、酸化シリコン膜を含む。ゲート絶縁層21は、酸化シリコン膜に代えてまたはこれに加えて、窒化シリコン膜を含んでいてもよい。
ゲート電極層22は、ゲート絶縁層21を挟んでゲートトレンチ20に埋め込まれている。ゲート電極層22は、より具体的には、ゲートトレンチ20においてゲート絶縁層21によって区画された凹状の空間に埋め込まれている。ゲート電極層22には、ゲート信号が伝達される。すなわち、ゲート電極層22は、ゲート端子電極6(図1参照)に電気的に接続されている。
トレンチゲート構造10の両側にFET(電界効果型トランジスタ)構造30が形成されている。FET構造30は、半導体層2の第1主面2aの表層部に形成されたp型のボディ領域31を含む。ボディ領域31のp型不純物濃度は、1.0×1016cm-3以上1.0×1018cm-3以下であってもよい。ボディ領域31は、平面視においてトレンチゲート構造10に沿って延びる帯状に形成されている。ボディ領域31は、ゲートトレンチ20の側壁から露出している。ボディ領域31の底部は、第1主面2aに垂直な方向(法線方向Z)に関して、半導体層2の第1主面2aおよびゲートトレンチ20の底壁の間の深さ位置に配置されている。
FET構造30は、ボディ領域31の表層部に形成されたn+型のエミッタ領域32を含む。エミッタ領域32のn型不純物濃度は、1.0×1019cm-3以上1.0×1021cm-3以下であってもよい。
エミッタ領域32は、平面視においてトレンチゲート構造10に沿って延びる帯状に形成されている。エミッタ領域32は、半導体層2の第1主面2aから露出している。さらに、エミッタ領域32は、ゲートトレンチ20の側壁から露出している。エミッタ領域32の底部は、第1主面2aに垂直な方向(法線方向Z)に関して、ゲート電極層22の上端部およびボディ領域31の底部の間の深さ位置に配置されている。
FET構造30は、半導体層2の第1主面2aからエミッタ領域32を貫通してボディ領域31に至るp+型のコンタクト領域33を含む。コンタクト領域33のp型不純物濃度は、ボディ領域31のp型不純物濃度よりも大きい。コンタクト領域33のp型不純物濃度は、1.0×1019cm-3以上1.0×1020cm-3以下であってもよい。
コンタクト領域33は、トレンチゲート構造10との間にエミッタ領域32を挟むように位置しており、平面視において、トレンチゲート構造10に沿って帯状に延びている。コンタクト領域33は、半導体層2の第1主面2aに露出している。
FET構造30は、ゲート電極層22が、ゲート絶縁層21を挟んでボディ領域31およびエミッタ領域32に対向するように構成されている。ボディ領域31においてゲートトレンチ20に対向する領域に、IGBTのチャネルが形成される。チャネルのオン/オフは、ゲート信号によって制御される。
半導体層2の第1主面2aの上には、主面絶縁層25が形成されている。主面絶縁層25は、第1主面2aに沿って膜状に形成されている。主面絶縁層25は、ゲート絶縁層21と連続している。主面絶縁層25は、この実施形態では、酸化シリコン膜を含む。主面絶縁層25は、酸化シリコン膜に代えてまたはこれに加えて、窒化シリコン膜を含んでいてもよい。
主面絶縁層25の上に層間絶縁層26が形成されている。層間絶縁層26は、半導体層2の第1主面2aに沿って膜状に形成されている。層間絶縁層26は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層26は、酸化シリコンの一例としてのPSG(Phosphor Silicate Glass)および/またはBPSG(Boron Phosphor Silicate Glass)を含んでいてもよい。層間絶縁層26は、第1主面2a側から順にPSG層およびBPSG層を積層した積層膜であってもよい。
層間絶縁層26には、エミッタコンタクト開口35が形成されている。エミッタコンタクト開口35は、隣接するトレンチゲート構造10の間で、エミッタ領域32およびコンタクト領域33を露出させている。
層間絶縁層26の上には、エミッタ端子電極5が形成されている。エミッタ端子電極5は、アルミニウム、銅、Al-Si-Cu(アルミニウム-シリコン-銅)合金、Al-Si(アルミニウム-シリコン)合金、または、Al-Cu(アルミニウム-銅)合金のうちの少なくとも一種を含んでいてもよい。エミッタ端子電極5は、これらの導電材料のうちのいずれか一種を含む単層構造を有していてもよい。エミッタ端子電極5は、これらの導電材料のうちの少なくとも2種が任意の順序で積層された積層構造を有していてもよい。
エミッタ端子電極5は、層間絶縁層26の上から、エミッタコンタクト開口35に入り込んでいる。すなわち、エミッタ端子電極5は、エミッタコンタクト開口35において、エミッタ領域32およびコンタクト領域33に電気的に接続されている。
図1に示すゲート端子電極6、アノード端子電極37およびカソード端子電極38も層間絶縁層26上に形成されている。これらは、エミッタ端子電極5と同様の導電材料で構成されていてもよい。
図4は、感温ダイオード領域9の構成例を説明するための拡大平面図であり、図5は、感温ダイオード領域9の電気的構成を示す電気回路図である。図6は、図4に示すVI-VI線に沿う構造例を示す断面図である。
感温ダイオード領域9は、感温ダイオードセンサ41および保護素子42を含む。感温ダイオードセンサ41は、複数の第1ダイオード43を順方向直列接続したダイオード列からなる第1直列回路81を含む。第1ダイオード43は、センサダイオードの一例である。複数の第1ダイオード43は、直線状の列をなすように配列されている。保護素子42は、複数の第2ダイオード44を順方向直列接続したダイオード列からなる第2直列回路82を含む。第2ダイオード44は、保護ダイオードの一例である。複数の第2ダイオード44は、直線状の列をなすように配列されている。第1ダイオード43の列と第2ダイオード44の列とは、互いに平行である。感温ダイオードセンサ41と保護素子42とは、逆方向並列接続されている。具体的には、感温ダイオードセンサ41を構成する複数の第1ダイオード43の第1直列回路81と、保護素子42を構成する複数の第2ダイオード44の第2直列回路82とが、第1ダイオード43と第2ダイオード44との方向を逆方向として並列接続されている。こうして構成される並列回路が、第1端子配線45を介してアノード端子電極37(図1参照)に接続され、第2端子配線46を介してカソード端子電極38(図1参照)に接続されている。
感温ダイオード領域9は、さらに、感温ダイオードセンサ41および保護素子42のいずれからも電気的に分離されたダミーダイオード47,48を含む。この実施形態では、第1ダミーダイオード47および第2ダミーダイオード48が設けられている。第1ダミーダイオード47は、感温ダイオードセンサ41を構成する第1ダイオード43とともに直線状の列を構成するように配置されている。その列の一端に第1ダミーダイオード47が配置されている。第2ダミーダイオード48は、保護素子42を構成する第2ダミーダイオード48とともに直線状の列を構成するように配置されている。その列の一端に第2ダミーダイオード48が配置されている。この実施形態では、第1ダミーダイオード47および第2ダミーダイオード48は、隣り合って配置されている。
ダミーダイオード47,48は、主として、感温ダイオード領域9内の空きスペースを満たすために形成される。このようなダミーダイオード47,48を設けておくことによって、感温ダイオードセンサ41および保護素子42を構成する第1ダイオード43および第2ダイオード44を精度よく形成できる。
図6に表れているように、感温ダイオードセンサ41は、半導体層2の第1主面2aの上に形成されたポリシリコン層50を含む。感温ダイオードセンサ41は、ポリシリコン層50にn型不純物およびp型不純物を選択的に導入することによって形成されている。
ポリシリコン層50は、より具体的には、主面絶縁層25の上に形成されている。ポリシリコン層50は、主面絶縁層25によって、半導体層2から電気的に絶縁されている。ポリシリコン層50の厚さは、0.2μm以上1.0μm以下であってもよい。
図4に表れているように、ポリシリコン層50は、この実施形態では、第1方向Xに長手の矩形形状を有している。ポリシリコン層50には、第1回路形成領域51および第2回路形成領域52が設定されている。第1回路形成領域51および第2回路形成領域52は、ポリシリコン層50の短手方向に沿って互いに間隔を空けて設定されており、ポリシリコン層50の長手方向に沿って平行に延びている。
第1回路形成領域51は、この実施形態では、複数(この実施形態では4つ)の第1ダイオード形成領域53と、第1ダミーダイオード形成領域55とを含む。第1ダイオード形成領域53は、第1ダイオード43が形成される領域である。第1ダミーダイオード形成領域55は、第1ダミーダイオード47が形成される領域である。複数の第1ダイオード形成領域53および第1ダミーダイオード形成領域55は、ポリシリコン層50の長手方向(この実施形態では第1方向X)に互いに間隔(この実施形態では等間隔)を空けて設定されている。
各第1ダイオード形成領域53および第1ダミーダイオード形成領域55は、この実施形態では平面視において四角形状に設定されている。
第2回路形成領域52は、この実施形態では、複数(この実施形態では4つ)の第2ダイオード形成領域54と、第2ダミーダイオード形成領域56とを含む。第2ダイオード形成領域54は、第2ダイオード44が形成される領域である。第2ダミーダイオード形成領域56は、第2ダミーダイオード48が形成される領域である。複数の第2ダイオード形成領域54および第2ダミーダイオード形成領域56は、ポリシリコン層50の長手方向(この実施形態では第1方向X)に互いに間隔を空けて設定されている。
各第2ダイオード形成領域54および第2ダミーダイオード形成領域56は、この実施形態では平面視において四角形状に設定されている。
図7に第1ダミーダイオード47および一部の第1ダイオード43の拡大平面図を示し、図8に図7のVIII-VIII線における断面構造を拡大して示す。各第1ダイオード形成領域53および第1ダミーダイオード形成領域55には、p型の第1アノード領域61およびn型の第1カソード領域63が形成されている。第1アノード領域61は、第1ダイオード形成領域53および第1ダミーダイオード形成領域55の中央部にそれぞれ形成されている。第1アノード領域61は、この実施形態では、ポリシリコン層50の第1面50aおよび第2面50bから露出している。
第1アノード領域61は、この実施形態では、平面視においてほぼ矩形状に形成されている。第1アノード領域61の平面形状は、任意である。第1アノード領域61は、平面視において、三角形状、六角形状等の多角形状、円形状、または楕円形状に形成されていてもよい。
第1カソード領域63は、第1アノード領域61の周縁に沿って形成されている。第1カソード領域63は、この実施形態では、平面視において第1アノード領域61を取り囲むC字状またはU字状に形成されている。第1カソード領域63は、第1アノード領域61の全周を取り囲む環状に形成されていてもよい。第1カソード領域63は、第1アノード領域61に電気的に接続されている。
第1カソード領域63は、この実施形態では、ポリシリコン層50の第1面50aおよび第2面50bから露出している。第1カソード領域63は、ポリシリコン層50の厚さ方向全域に亘って第1アノード領域61に接続されている。第1カソード領域63は、第1アノード領域61との界面にpn接合部60を形成している。この実施形態では、第1カソード領域63は、第1アノード領域61をC字状またはU字状に取り囲んでいるので、pn接合部60は、平面視において、C字状またはU字状である。第1カソード領域63が第1アノード領域61を環状に取り囲んで第1アノード領域61の全周に接している場合には、それに応じて、pn接合部60は、平面視において環状の形態を有する。
このようにして、各第1ダイオード形成領域53には、第1アノード領域61をアノードとし、第1カソード領域63をカソードとする1つの第1ダイオード43が形成されている。第1ダミーダイオード形成領域55においても同様に、第1アノード領域61および第1カソード領域63を有する第1ダミーダイオード47が形成されている。ただし、前述のとおり、第1ダミーダイオード47には電気的な機能はない。
第2ダイオード形成領域54および第2ダミーダイオード形成領域56の構造は、それぞれ、第1ダイオード形成領域53および第1ダミーダイオード形成領域55の構造と実質的に同様である。ただし、図4から明らかなとおり、第2ダイオード形成領域54は、複数の第1ダイオード43が並ぶ方向(第1方向X)に関して、複数の第1ダイオード形成領域53を含む矩形領域の中間部で当該第1ダイオード形成領域53をミラー反転した構造を有している。同様に、第2ダミーダイオード形成領域56は、複数の第1ダイオード43が並ぶ方向(第1方向X)に関して、第1ダミーダイオード形成領域55の中間部で当該第1ダミーダイオード形成領域55をミラー反転した構造を有している。
具体的には、第2ダイオード形成領域54および第2ダミーダイオード形成領域56には、p型の第2アノード領域62およびn型の第2カソード領域64が形成されている。第2アノード領域62は、第2ダイオード形成領域54および第2ダミーダイオード形成領域56の中央部にそれぞれ形成されている。第2アノード領域62は、この実施形態では、ポリシリコン層50の第1面50aおよび第2面50bから露出している。
第2アノード領域62は、この実施形態では、平面視においてほぼ矩形状に形成されている。第2アノード領域62の平面形状は、任意である。第2アノード領域62は、平面視において、三角形状、六角形状等の多角形状、円形状、または楕円形状に形成されていてもよい。
第2カソード領域64は、第2アノード領域62の周縁に沿って形成されている。第2カソード領域64は、この実施形態では、平面視において第2アノード領域62を取り囲むC字状またはU字状に形成されている。第2カソード領域64は、第2アノード領域62の全周を取り囲む環状に形成されていてもよい。第2カソード領域64は、第2アノード領域62に電気的に接続されている。
第2カソード領域64は、この実施形態では、ポリシリコン層50の第1面50aおよび第2面50bから露出している。第2カソード領域64は、ポリシリコン層50の厚さ方向全域に亘って第2アノード領域62に接続されている。第2カソード領域64は、第2アノード領域62との間でpn接合部60を形成している。この実施形態では、第2カソード領域64は、第2アノード領域62をC字状またはU字状に取り囲んでいるので、pn接合部60は、平面視において、C字状またはU字状である。第2カソード領域64が第2アノード領域62を環状に取り囲んで第2アノード領域62の全周に接している場合には、それに応じて、pn接合部60は、平面視において環状の形態を有する。
このようにして、各第2ダイオード形成領域54には、第2アノード領域62をアノードとし、第2カソード領域64をカソードとする1つの第2ダイオード44が形成されている。第2ダミーダイオード形成領域56においても同様に、第2アノード領域62および第2カソード領域64を有する第2ダミーダイオード48が形成されている。ただし、前述のとおり、第2ダミーダイオード48には電気的な機能はない。
図6および図8を参照して、前述の層間絶縁層26は、ポリシリコン層50を被覆している。層間絶縁層26において各第1ダイオード形成領域53を被覆する部分には、第1アノード開口65および第1カソード開口67が形成されている。
第1アノード開口65は、第1アノード領域61を露出させている。第1アノード開口65は、層間絶縁層26を貫通して形成されている。図4および図7に表れているように、第1アノード開口65は、この実施形態では、平面視においてほぼ矩形に形成されている。むろん、第1アノード開口65の平面形状は任意であり、矩形に限定されず、任意の多角形状であってもよく、円形状または楕円形状であってもよい。また、第1アノード開口65は、平面視において、第1アノード領域61の周縁に沿って帯状に延びていてもよい。この場合、第1アノード開口65は、平面視において、円環状、楕円環状、多角環状等の環状であってもよい。さらに、第1ダイオード形成領域53に複数の第1アノード開口65が間隔を空けて形成されていてもよい。
第1カソード開口67は、第1ダイオード形成領域53の第1カソード領域63を露出させている。第1カソード開口67は、層間絶縁層26を貫通して形成されている。図4および図7に表れているように、第1カソード開口67は、平面視において第1アノード領域61の周縁に沿って帯状に延びている。第1カソード開口67は、平面視においてC字状またはU字状に形成されている。第1カソード開口67の平面形状は任意であり、C字状またはU字状に限定されない。第1カソード開口67は、平面視において、三角形状、四角形状、六角形状等の多角形状、または、楕円形状に形成されていてもよい。また、複数の第1カソード開口67が第1ダイオード形成領域53に間隔を空けて形成されていてもよい。
層間絶縁層26において各第2ダイオード形成領域54を被覆する部分には、第2アノード開口66および第2カソード開口68が形成されている。
第2アノード開口66は、第2アノード領域62を露出させている。第2アノード開口66は、層間絶縁層26を貫通して形成されている。第2アノード開口66は、この実施形態では、平面視においてほぼ矩形に形成されている。むろん、第2アノード開口66の平面形状は任意であり、矩形に限定されず、任意の多角形状であってもよく、円形状または楕円形状であってもよい。また、第2アノード開口66は、平面視において、第2アノード領域62の周縁に沿って帯状に延びていてもよい。この場合、第2アノード開口66は、平面視において、円環状、楕円環状、多角環状等の環状であってもよい。さらに、第2ダイオード形成領域54に複数の第2アノード開口66が間隔を空けて形成されていてもよい。
第2カソード開口68は、第2ダイオード形成領域54の第2カソード領域64を露出させている。第2カソード開口68は、層間絶縁層26を貫通して形成されている。第2カソード開口68は、平面視において第2アノード領域62の周縁に沿って帯状に延びている。第2カソード開口68は、平面視においてC字状またはU字状に形成されている。第2カソード開口68の平面形状は任意であり、C字状またはU字状に限定されない。第2カソード開口68は、平面視において、三角形状、四角形状、六角形状等の多角形状、または、楕円形状に形成されていてもよい。また、複数の第2カソード開口68が第2ダイオード形成領域54に間隔を空けて形成されていてもよい。
層間絶縁層26において第1回路形成領域51(図4参照)を被覆する部分の上には、第1ダイオード配線71が形成されている。第1ダイオード配線71は、第1端子配線45および第2端子配線46の間において複数の第1ダイオード43を順方向直列接続する。第1ダイオード配線71は、第1端子配線45に接続された一端部、および第2端子配線46に接続された他端部を有している。
第1ダイオード配線71は、アルミニウム、銅、Al-Si-Cu(アルミニウム-シリコン-銅)合金、Al-Si(アルミニウム-シリコン)合金、または、Al-Cu(アルミニウム-銅)合金のうちの少なくとも一種を含んでいてもよい。
第1ダイオード配線71は、より具体的には、複数の第1アノード電極73、複数の第1カソード電極75、および複数の第1接続電極77を含む。
各第1アノード電極73は、層間絶縁層26において各第1ダイオード形成領域53を被覆する部分の上に形成されている。第1アノード電極73は、平面視においてほぼ矩形に形成されている。第1アノード電極73の平面形状は、任意である。第1アノード電極73は、平面視において、三角形状、四角形状、六角形状等の多角形状、円形、または楕円形状に形成されていてもよい。第1アノード電極73は、層間絶縁層26の上から第1アノード開口65に入り込んでいる。第1アノード電極73は、第1アノード開口65内において第1アノード領域61に電気的に接続されている。
第1カソード電極75は、層間絶縁層26において第1ダイオード形成領域53を被覆する部分の上に形成されている。第1カソード電極75は、平面視において第1アノード電極73に沿って帯状に延びている。第1カソード電極75は、この実施形態では、平面視においてC字状またはU字状に形成されている。第1カソード電極75の平面形状は任意であり、C字状またはU字状に限定されない。第1カソード電極75は、平面視において、三角形状、四角形状、六角形状等の多角形状、円形、または楕円形状に形成されていてもよい。第1カソード電極75は、層間絶縁層26の上から第1カソード開口67に入り込んでいる。第1カソード電極75は、第1カソード開口67内において第1カソード領域63に電気的に接続されている。
第1接続電極77は、層間絶縁層26において互いに隣り合う一対の第1ダイオード形成領域53の間の領域を被覆する部分の上に形成されている。第1接続電極77は、一方の第1ダイオード形成領域53の第1カソード電極75から引き出され、他方の第1ダイオード形成領域53の第1アノード電極73に接続されている。第1接続電極77は、この実施形態では、平面視においてポリシリコン層50の長手方向(この実施形態では第1方向X)に沿って延びる帯状に形成されている。第1接続電極77は、互いに隣り合う一対の第1ダイオード形成領域53の間の領域をライン状に引き回されていてもよい。
ポリシリコン層50の長手方向一端部側に位置する1つの第1接続電極77は、第1端子配線45に接続されている。ポリシリコン層50の長手方向他端部側に位置する1つの第1接続電極77は、第2端子配線46に接続されている。
これにより、第1端子配線45および第2端子配線46の間の領域に、順方向直列接続された複数(この実施形態では4つ)の第1ダイオード43を含む第1直列回路81が形成されている。
第1ダミーダイオード形成領域55にも第1アノード電極73および第1カソード電極75が形成されている。しかし、これらは他のダイオードにも端子配線45,46にも接続されていない。
層間絶縁層26において第2回路形成領域52を被覆する部分の上には、第2ダイオード配線72が形成されている。第2ダイオード配線72は、第1端子配線45および第2端子配線46の間において複数の第2ダイオード44を順方向直列接続する。第2ダイオード配線72は、第1端子配線45に接続された一端部、および第2端子配線46に接続された他端部を有している。
第2ダイオード配線72は、アルミニウム、銅、Al-Si-Cu(アルミニウム-シリコン-銅)合金、Al-Si(アルミニウム-シリコン)合金、または、Al-Cu(アルミニウム-銅)合金のうちの少なくとも一種を含んでいてもよい。
第2ダイオード配線72は、より具体的には、複数の第2アノード電極74、複数の第2カソード電極76、および、複数の第2接続電極78を含む。
各第2アノード電極74は、層間絶縁層26において各第2ダイオード形成領域54を被覆する部分の上に形成されている。第2アノード電極74は、平面視においてほぼ矩形に形成されている。第2アノード電極74の平面形状は、任意である。第2アノード電極74は、平面視において、三角形状、四角形状、六角形状等の多角形状、円形、または楕円形状に形成されていてもよい。第2アノード電極74は、層間絶縁層26の上から第2アノード開口66に入り込んでいる。第2アノード電極74は、第2アノード開口66内において第2アノード領域62に電気的に接続されている。
第2カソード電極76は、層間絶縁層26において第2ダイオード形成領域54を被覆する部分の上に形成されている。第2カソード電極76は、平面視において第2アノード電極74に沿って帯状に延びている。第2カソード電極76は、この実施形態では、平面視においてC字状またはU字状に形成されている。第2カソード電極76の平面形状は任意であり、C字状またはU字状に限定されない。第2カソード電極76は、平面視において、三角形状、四角形状、六角形状等の多角形状、円形、または楕円形状に形成されていてもよい。第2カソード電極76は、層間絶縁層26の上から第2カソード開口68に入り込んでいる。第2カソード電極76は、第2カソード開口68内において第2カソード領域64に電気的に接続されている。
第2接続電極78は、層間絶縁層26において互いに隣り合う複数の第2ダイオード形成領域54の間の領域を被覆する部分の上に形成されている。第2接続電極78は、一方の第2ダイオード形成領域54の第2カソード電極76から引き出され、他方の第2ダイオード形成領域54の第2アノード電極74に接続されている。第2接続電極78は、この実施形態では、平面視においてポリシリコン層50の長手方向(この実施形態では第1方向X)に沿って延びる帯状に形成されている。第2接続電極78は、互いに隣り合う一対の第2ダイオード形成領域54の間の領域をライン状に引き回されていてもよい。
ポリシリコン層50の長手方向一端部側に位置する一つの第2接続電極78は、第2端子配線46に接続されている。ポリシリコン層50の長手方向他端部側に位置する第2接続電極78は、第1端子配線45に接続されている。
これにより、第1端子配線45および第2端子配線46の間の領域に、順方向直列接続された複数(この実施形態では4つ)の第2ダイオード44を含む第2直列回路82が形成されている。
第2ダミーダイオード形成領域56にも第2アノード電極74および第2カソード電極76が形成されている。しかし、これらは、他のダイオードにも端子配線45,46にも接続されていない。
図7および図8に最も良く表れているように、ほぼ矩形の第1アノード領域61と、それを取り囲むようにC字状またはU字状に形成された第1カソード領域63との間に、pn接合部60が形成されている。第1ダイオード43の順方向電圧は、pn接合部60の接合長に依存する。したがって、各第1ダイオード43のpn接合部60の接合長が設計値に対して大きいか、または小さい場合には、感温ダイオードセンサ41の順方向電圧が所期の値からずれる。そのため、温度を正確に計測できないおそれがある。
pn接合部60の接合長が設計値からずれる要因の一つは、ポリシリコン層50にp型不純物をイオン注入する際のマスクの精度である。この場合のマスクは、典型的には、フォトレジストマスクである。フォトレジストマスクは、フォトレジスト層を露光機によって露光し、露光後のフォトレジストを現像することによって形成される。露光機の調整不良(たとえば焦点ずれ)は、フォトレジストマスクの精度悪化の原因となる。露光機を注意深く調整したとしても、多数の半導体装置を製造する間に調整状態が変動し、調整不良に陥る場合がある。
図9は、p型不純物イオン注入に適用されるフォトレジストマスク90のパターン例を示す。フォトレジストマスク90は、p型不純物イオンを注入すべき領域に開口を有している。具体的には、フォトレジストマスク90は、セル領域8のp+型のコンタクト領域33に対応した複数の素子開口91を有する素子パターン92を備えている。また、フォトレジストマスク90は、感温ダイオード領域9のアノード領域61,62に対応した複数のダイオード開口93を有するダイオードパターン94を備えている。したがって、フォトレジストマスク90をマスクとしたp型不純物イオンの選択注入を含む工程によって、p+型のコンタクト領域33およびアノード領域61,62が同時に形成される。
ダイオードパターン94は、第1ダイオード43(センサダイオード)に対応したセンサパターン94Sを含む。また、ダイオードパターン94は、第2ダイオード44(保護ダイオード)に対応した保護パターン94Pを含む。さらに、ダイオードパターン94は、ダミーダイオード47,48に対応したダミーパターン94Dを含む。
フォトレジストマスク90は、セル領域8に相当する領域において、線幅が1μm程度のパターンを有している。各素子開口91は、たとえば、コンタクト領域33に対応した帯状である。素子開口91の線幅は、コンタクト領域33の線幅に相当し、たとえば1μm程度である。
一方、フォトレジストマスク90は、感温ダイオード領域9に相当する領域において、線幅が100μm~200μm程度のパターンを有している。たとえば、ダイオード開口93は、アノード領域61,62に対応した大きさの矩形形状であり、その長辺は150μm~200μm(たとえば170μm程度)であり、その短辺は120μm~170μm(たとえば140μm)である。また、第1方向Xに隣り合う一対のダイオード開口93の間隔は、50μm~100μm(たとえば70μm)である。さらに、第2方向Yに隣り合う一対のダイオード開口93の間隔は、50μm~110μm(たとえば85μm)である。
このように、セル領域8に対応するパターンの線幅と、感温ダイオード領域9に対応するパターンの線幅との間には、100倍~200倍程度の相違がある。そのため、各領域におけるパターンを走査型電子顕微鏡(SEM)で観察するためには、その設定倍率を変更しなければならない。
そこで、この実施形態では、フォトレジストマスク90は、複数のダイオード開口93のうちの少なくとも一つの内方に、モニタパターン95を有している。
モニタパターン95は、少なくとも一つの第1ダイオード43に対応したダイオード開口93内に配置されてもよい。モニタパターン95は、少なくとも一つの第2ダイオード44に対応したダイオード開口93内に配置されてもよい。モニタパターン95は、図9に示されているように、第1ダミーダイオード47に対応したダイオード開口93内に配置されてもよい。モニタパターン95は、第2ダミーダイオード48に対応したダイオード開口93内に配置されてもよい。複数のモニタパターン95が一つのダイオード開口93内に形成されてもよく、複数のダイオード開口93内にそれぞれ形成されてもよい。
モニタパターン95は、ダイオード開口93の開口縁から内方に後退した位置に配置されることが好ましい。モニタパターン95がpn接合に影響を与えないようにするためである。
モニタパターン95は、セル領域8のパターンを観察する走査型電子顕微鏡の倍率と同じ倍率で観察可能な細密度、すなわち、線幅を有している。より具体的には、モニタパターン95は、セル領域8のパターンと同等の線幅を有している。すなわち、1μm~5μm程度の線幅を有している。モニタパターン95は、図9の例では、複数の等幅(たとえば1.2μm程度)および所定長(たとえば20μm程度)の線状部95Lを、間隔(たとえば3μm程度)を空けて平行に配列して形成されている。図9には、直線形状の線状部95Lが第2方向Yに延びている例を示すが、直線形状の線状部95Lが延びる方向は、第1方向Xおよび第2方向Yを含む平面内で任意に設定できる。たとえば、線状部95Lは、第1方向Xに延びていてもよい。
モニタパターン95の形状は、任意であり、直線形状のほか、折れ線状、曲線状、渦巻き状、文字形状等であってもよい。また、線幅の異なる複数のモニタパターン95が、一つのダイオード開口93内に形成されてもよく、複数のダイオード開口93にそれぞれ形成されてもよい。
線幅とは、フォトレジストパターンの線状部分において、当該線状部分の延びる方向に直交する方向の幅をいう。複数の平行な線状部が形成される場合には、線状のフォトレジスト部分の幅、および隣り合う線状部の間隔は、いずれも線幅であり得る。すなわち、ライン・アンド・スペースのパターンをモニタパターンとして用いる場合の線幅は、ライン部の幅であっても、スペース部の幅であってもよい。
モニタパターン95を形成するフォトレジストは、p型不純物イオンをブロックするので、モニタパターン95の下方には、図7および図8に示すように、当該モニタパターン95の形状に従うモニタ不純物パターン97がポリシリコン層50に形成される。モニタ不純物パターン97は、モニタパターン95を構成するフォトレジストによってp型不純物イオンの注入が阻止されたp型不純物非注入領域と、モニタパターン95のフォトレジストの間からp型不純物イオンが注入されたp型不純物注入領域とを含む。p型不純物非注入領域は、イオン注入後の熱拡散処理(図11Kおよび図12K参照)により消滅する場合と、熱拡散処理後にもその痕跡が残り、モニタ不純物パターン97を形成する場合とがある。
素子パターン92に対応する領域では、素子開口91の位置にp+型のコンタクト領域33(図3参照)が形成される。このコンタクト領域33は、素子不純物パターンの一例である。
図10は、n型不純物イオン注入に適用されるフォトレジストマスク100のパターン例を示す。フォトレジストマスク100は、n型不純物イオンを注入すべき領域に開口を有している。具体的には、フォトレジストマスク100は、セル領域8のn+型のエミッタ領域32に対応した複数の素子開口101を有する素子パターン102を備えている。また、フォトレジストマスク100は、感温ダイオード領域9のカソード領域63,64に対応した複数のダイオード開口103を有するダイオードパターン104を備えている。したがって、フォトレジストマスク100をマスクとしたn型不純物イオンの選択注入を含む工程によって、n+型のエミッタ領域32およびカソード領域63,64が同時に形成される。
ダイオードパターン104は、第1ダイオード43(センサダイオード)に対応したセンサパターン104Sを含む。また、ダイオードパターン104は、第2ダイオード44(保護ダイオード)に対応した保護パターン104Pを含む。さらに、ダイオードパターン104は、ダミーダイオード47,48に対応したダミーパターン104Dを含む。
フォトレジストマスク100は、セル領域8に相当する領域において、線幅が1μm程度のパターンを有している。各素子開口101は、たとえば、エミッタ領域32に対応した帯状である。素子開口101の線幅は、エミッタ領域32の線幅に相当し、たとえば1μm程度である。
一方、フォトレジストマスク100は、感温ダイオード領域9に相当する領域において、線幅が100μm~200μm程度のパターンを有している。たとえば、ダイオード開口103は、カソード領域63,64に対応した大きさおよび形状を有している。すなわち、この実施形態では、ダイオード開口103は、C字状またはU字状の平面形状をなす帯状である。帯状のダイオード開口103の幅は、20μm~30μm(たとえば25μm)である。また、第1方向Xに隣り合う一対のダイオード開口103の間隔は、30μm~100μm(たとえば50μm)である。さらに、第2方向Yに隣り合う一対のダイオード開口93の間隔は、25μm~50μm(たとえば35μm)である。
このように、セル領域8に対応するパターンの線幅と、感温ダイオード領域9に対応するパターンの線幅との間には、25倍~100倍程度の相違がある。そのため、各領域におけるパターンを走査型電子顕微鏡で観察するためには、その設定倍率を変更しなければならない。
そこで、この実施形態では、フォトレジストマスク100は、複数のダイオード開口103のうちの少なくとも一つによって囲まれた(この実施形態では三方から囲まれた)領域に、モニタパターン105を有している。換言すれば、複数のアノード領域61,62のうちの少なくとも一つに相当する領域の内方に、モニタパターン105が設けられている。
モニタパターン105は、少なくとも一つの第1ダイオード43の第1アノード領域61に対応する領域内に形成されてもよい。モニタパターン105は、少なくとも一つの第2ダイオード44の第2アノード領域62に対応する領域内に形成されてもよい。モニタパターン105は、図10に示されているように、第1ダミーダイオード47の第1アノード領域61に対応する領域内に形成されてもよい。モニタパターン105は、第2ダミーダイオード48の第2アノード領域62に対応する領域内に形成されてもよい。複数のモニタパターン105が、一つのアノード領域61,62に対応する領域内に形成されてもよく、複数のアノード領域61,62に対応する領域内にそれぞれ形成されてもよい。
モニタパターン105は、この実施形態では、ダイオード開口103外に形成されており、ダイオード開口103の開口縁から外方に離れた位置に配置されている。モニタパターン105がpn接合に影響を与えないようにするためである。より具体的には、図10の例では、モニタパターン105は、アノード領域61,62に対応する領域の外縁から内方に後退した位置に形成されている。
モニタパターン105は、セル領域8のパターンを観察する走査型電子顕微鏡の倍率と同じ倍率で観察可能な細密度、すなわち、線幅を有している。より具体的には、モニタパターン105は、セル領域8のパターンと同等の線幅を有している。すなわち、1μm~5μm程度の線幅を有している。モニタパターン105は、図10の例では、複数の等幅(たとえば1.2μm程度)および所定長(たとえば20μm程度)の線状開口部105Lを、間隔(たとえば3μm程度)を空けて平行に配列して形成されている。図10には、直線形状の線状開口部105Lが第2方向Yに延びている例を示すが、直線形状の線状開口部105Lが延びる方向は、第1方向Xおよび第2方向Yを含む平面内で任意に設定できる。たとえば、線状開口部105Lは、第1方向Xに延びていてもよい。
モニタパターン105の形状は、任意であり、直線状のほか、折れ線状、曲線状、渦巻き状、文字形状等であってもよい。また、線幅の異なる、複数のモニタパターン105が、一つのアノード領域61,62に対応する領域内に形成されてもよく、複数のアノード領域61,62に対応する領域にそれぞれ形成されてもよい。
モニタパターン105の線状開口部105Lは、n型不純物イオンを透過させるので、モニタパターン105の下方には、図7および図8に示すように、当該モニタパターン105の形状に従うモニタ不純物パターン107がポリシリコン層50に形成される。モニタ不純物パターン107は、モニタパターン105の線状開口部105Lを通ってn型不純物が注入されたn型不純物注入領域と、開口部の間のフォトレジストによってn型不純物イオンの注入が阻止されたn型不純物非注入領域とを含む。n型不純物非注入領域は、イオン注入後の熱拡散処理(図11Kおよび図12K)により消滅する場合と、熱拡散処理後にもその痕跡が残り、モニタ不純物パターン107を形成する場合とがある。
フォトレジストマスク90,100にそれぞれ設けられるモニタパターン95,105の形成位置は互いに重複していてもよいが、それらの形成位置が互いに離れていれば、必要に応じて、モニタ不純物パターン97,107を個別に確認できるので好ましい。
素子パターン102に対応する領域では、素子開口101の位置にn+型のエミッタ領域32が形成される。このエミッタ領域32は、素子不純物パターンの一例である。
図11A~図11Mおよび図12A~図12Mは、半導体装置1の製造方法を説明するための要部の断面図である。図11A~図11Mは、複数の製造工程における感温ダイオード領域9の断面構造を示し、それらの工程にそれぞれ対応するセル領域8の断面構造が図12A~図12Mに示されている。ただし、図11A~図11Mと、図12A~図12Mとは、必ずしも同じスケールでは描かれていない。
図11Aおよび図12Aに示すように、半導体層2の第1主面2a側の表層部にp型のボディ領域31が形成される。具体的には、半導体層2に対するp型不純物イオンの選択注入およびその後の熱処理によって、p型のボディ領域31が形成される。
次に、図11Bおよび図12Bに示すように、半導体層2の第1主面2aに、ゲートトレンチ20に対応した開口を有するハードマスク110が形成される。ハードマスク110は、たとえば、CVD法(化学的気相成長法)で形成され酸化シリコン膜からなる。
次に、図11Cおよび図12Cに示すように、ハードマスク110を介するドライエッチングによって、ゲートトレンチ20が開口される。その後、ハードマスク110が除去される。ゲートトレンチ20の開口幅は、たとえば1μm~2μm(より具体的には1.2μm)であってもよい。
次に、図11Dおよび図12Dに示すように、半導体層2の表面が熱酸化されることによって、ゲート絶縁層21が形成される。ゲート絶縁層21は、半導体層2の第1主面2aを覆い、かつトレンチ20の内壁面を覆う。トレンチ20外、すなわち、第1主面2aに形成されるゲート絶縁層21は、主面絶縁層25を形成する。
次いで、図11Eおよび図12Eに示すように、燐等のn型不純物を添加しながら行うCVD法によって、半導体層2上にポリシリコン膜85が堆積される。同時に、ゲートトレンチ20には、n型不純物によって導電化されたポリシリコンが埋め込まれる。半導体層2の第1主面2a上のポリシリコン膜85の厚さは、たとえば0.5μm~1μm(より具体的には0.6μm)であってもよい。ゲートトレンチ20の開口幅の半分以上の厚さのポリシリコン膜85を形成することによって、ゲートトレンチ20内にポリシリコンを埋め込むことができる。
次に、図11Fおよび図12Fに示すように、感温ダイオード領域9のポリシリコン膜85を覆うマスク111(たとえばフォトレジストマスク)が形成され、このマスク111を介して、ポリシリコン膜85がエッチバックされ、その不要部分が除去される。それにより、ゲートトレンチ20内にポリシリコンからなるゲート電極層22が残される。また、ゲートトレンチ20外の主面絶縁層25上では、ゲート引出電極層13(図2参照)に相当するポリシリコン膜85が残される。さらに、感温ダイオード領域9においても、主面絶縁層25上のポリシリコン膜85が残されてポリシリコン層50となり、それ以外の領域のポリシリコン膜85が除去される。
次に、図11Gおよび図12Gに示すように、全面に保護膜86が形成される。保護膜86は、CVD法によって形成される酸化シリコン膜であってもよい。保護膜86は、次に説明する不純物イオン注入の際に、その下方の層の表面を保護する。
次に、図11Hおよび図12Hに示すように、p型不純物イオン注入用のフォトレジストマスク90が形成される。このフォトレジストマスク90は、図9を参照して説明した形態を有している。すなわち、フォトレジストマスク90は、セル領域8において、p+型のコンタクト領域33に対応した複数の素子開口91を有し、感温ダイオード領域9において、アノード領域61,62に対応した複数のダイオード開口93を有している。そして、たとえば、ダミーダイオード47,48の一方または両方のアノード領域61,62に対応するダイオード開口93内には、モニタパターン95が形成されている。
フォトレジストマスク90の形成は、フォトレジスト層を形成する工程と、フォトレジスト層を露光機で露光する工程と、露光後のフォトレジスト層を現像する工程とを含む。
フォトレジストマスク90が形成された状態の半製品に対して、フォトレジストマスク90の検査が行われる。具体的には、走査型電子顕微鏡によって、セル領域8と感温ダイオード領域9とが観察される。それにより、セル領域8に形成されたマスクパターン(素子パターン92)の寸法および配置が所定のプロセスマージン範囲内の値であることが確認され、かつ感温ダイオード領域9に形成されたマスクパターン(ダイオードパターン94)の寸法および線幅が所定のプロセスマージンの範囲内であることが確認される。いずれかの領域におけるマスクパターンの寸法または配置が所定のプロセスマージン範囲外であるときには、これ以後の工程は行わずに、半製品を廃棄する。
セル領域8および感温ダイオード領域9は、同倍率の走査型電子顕微鏡によって観察される。この場合、感温ダイオード領域9の観察においては、モニタパターン95が走査型電子顕微鏡で観察され、その寸法および配置が調べられる。セル領域8にも同様のモニタパターンを設けておき、セル領域8の検査に際しても、当該モニタパターンを走査型電子顕微鏡で観察してもよい。
こうしてフォトレジストマスク90がセル領域8および感温ダイオード領域9のいずれにおいても適切な精度で形成されていることを確認した後、そのフォトレジストマスク90を介して、図11Iおよび図12Iに示すように、ボロン等のp型不純物のイオンが注入される。その後、フォトレジストマスク90が剥離される。p型不純物イオンの注入は、単段注入であってもよいし、多段注入であってもよい。
次いで、図11Jおよび図12Jに示すように、n型不純物イオン注入用のフォトレジストマスク100が形成される。このフォトレジストマスク100は、図10を参照して説明した形態を有している。すなわち、フォトレジストマスク100は、セル領域8において、n型のエミッタ領域32に対応する素子開口101を有し、感温ダイオード領域9において、カソード領域に対応したダイオード開口103を有している。そして、たとえば、ダミーダイオード47,48のアノード領域61,62に対応する位置に、モニタパターン105を有している。
フォトレジストマスク100の形成は、フォトレジスト層を形成する工程と、フォトレジスト層を露光機で露光する工程と、露光後のフォトレジスト層を現像する工程とを含む。
フォトレジストマスク100が形成された状態の半製品に対して、フォトレジストマスク100の検査が行われる。具体的には、走査型電子顕微鏡によって、セル領域8と感温ダイオード領域9とが観察される。それにより、セル領域8に形成されたマスクパターン(素子パターン102)の寸法および配置が所定のプロセスマージン範囲内の値であることが確認され、かつ感温ダイオード領域9に形成されたマスクパターン(ダイオードパターン104)の寸法および線幅が所定のプロセスマージンの範囲内であることが確認される。いずれかの領域におけるマスクパターンの寸法または配置が所定のプロセスマージン範囲外であるときには、これ以後の工程は行わずに、半製品を廃棄する。
セル領域8および感温ダイオード領域9は、同倍率の走査型電子顕微鏡によって観察される。この場合、感温ダイオード領域9の観察においては、モニタパターン105が走査型電子顕微鏡で観察され、その寸法および配置が調べられる。セル領域8にも同様のモニタパターンを設けておき、セル領域8の検査に際しても、当該モニタパターンを走査型電子顕微鏡で観察してもよい。
こうしてフォトレジストマスク100がセル領域8および感温ダイオード領域9のいずれにおいても適切な精度で形成されていることを確認した後、そのフォトレジストマスク100を介して、図11Jおよび図12Jに示すように、燐、ヒ素などのn型不純物のイオンが注入される。その後、フォトレジストマスク100が剥離される。n型不純物イオンの注入は、単段注入であってもよいし、多段注入であってもよい。
次いで、図11Kおよび図12Kに示すように、熱処理(ドライブイン)が行われることにより、半導体層2に注入された不純物イオンが拡散し、かつポリシリコン層50に注入された不純物イオンが拡散する。それにより、半導体層2のボディ領域31内にp+型のコンタクト領域33とn+型のエミッタ領域32とが形成される。また、ポリシリコン層50内にはp型のアノード領域61,62とn型のカソード領域63,64とが形成され、それらの間にpn接合部60が形成される。
その後、図11Lおよび図12Lに示すように、ポリシリコン層50を分割するためのフォトレジストマスク112が形成される。このフォトレジストマスク112を介するエッチングによって、ポリシリコン層50が、個々のダイオード43,44,47,48の領域に分割される。その後、フォトレジストマスク112が剥離される。
その後、図11Mおよび図12Mに示すように、層間絶縁層26が形成されて、その層間絶縁層26および保護膜86を貫通するエミッタコンタクト開口35、アノード開口65,66、カソード開口67,68等が形成される。
その後は、図3および図8に示すように、層間絶縁層26上に、たとえばスパッタ法によって、電極膜87が形成される。電極膜87は、たとえば、バリア膜88と、そのバリア膜88上に積層された主電極膜89とを含む。この電極膜87がエッチングされることにより、ゲート端子電極6、エミッタ端子電極5、およびダイオード配線71,72(アノード電極73,74、カソード電極75,76および接続電極77,78)が形成される。バリア膜88は、たとえば、チタンおよび/または窒化チタンを含んでいてもよい。具体的には、チタン層もしくは窒化チタン層を含む単層構造、またはチタン層および窒化チタン層を積層した積層構造を有していてもよい。主電極膜89は、アルミニウム、銅、Al-Si-Cu(アルミニウム-シリコン-銅)合金、Al-Si(アルミニウム-シリコン)合金、または、Al-Cu(アルミニウム-銅)合金のうちの少なくとも一種を含んでいてもよい。
さらに、半導体基板15の裏面側には、p型不純物イオンが導入され、それが熱拡散されることによって、コレクタ領域17が形成される。そして、コレクタ領域17に接するコレクタ電極16が、たとえばスパッタ法によって形成される。コレクタ電極16の材料例は、前述の主電極膜89の材料例と同様であってもよい。
図13Aは、フォトレジストマスク90の形成状態によるpn接合位置のずれを説明するための図解的な断面図である。図13Aに示すように、p型不純物イオンの注入時に使用するフォトレジストマスク90は、アノード領域61,62を露出させるダイオード開口93を有している。ダイオード開口93は、アノード領域61,62の外縁、すなわち、pn接合部60の形成位置よりも内方に所定距離(たとえば0.5μm~1μm)だけ後退した位置に、開口縁を有している。このようなダイオード開口93に対応した領域にp型不純物イオンが注入される。注入されたp型不純物イオンは、その後の熱処理によって、アノード領域61,62の外縁の位置、すなわち、所定のpn接合位置115まで拡散する。
フォトレジストマスク90を形成する際の露光工程において、露光機の調整が不足しており、たとえばピントずれが生じていると、フォトレジストマスク90の出来栄えが悪くなる。具体的には、二点鎖線で示すように、ダイオード開口93の開口縁が所定位置からずれたり、開口縁の形状が鈍ったりする場合がある。すると、それに応じてp型不純物イオンが注入される領域およびプロファイルが変動する。その結果、熱処理による拡散によってp型不純物が所定のpn接合位置115まで拡散しなかったり、所定のpn接合位置115を超えて拡散したりするおそれがある。こうして、pn接合位置にずれが生じると、pn接合部60の接合長が設計値からずれてしまう。
前述のとおり、フォトレジストマスク90の出来栄えは、モニタパターン95の線幅を走査型電子顕微鏡で観察することによって確認できる。モニタパターン95の線幅が所定値から所定のプロセスマージン(たとえば±1μmの範囲。場合によっては±0.1μmの範囲)以上異なっている場合には、プロセス不良と判断される。そして、露光機の調整等の必要な対処が行われる。
図13Bは、フォトレジストマスク100の形成状態によるpn接合位置のずれを説明するための図解的な断面図である。図13Bに示すように、n型不純物イオンの注入時に使用するフォトレジストマスク100は、カソード領域63,64を露出させるダイオード開口103を有している。ダイオード開口103は、カソード領域63,64の外縁、すなわち、pn接合部60の形成位置よりも内方に所定距離(たとえば0.5μm~1μm)だけ後退した位置に、開口縁を有している。このようなダイオード開口103に対応した領域にn型不純物イオンが注入される。注入されたn型不純物イオンは、その後の熱処理によって、カソード領域63,64の外縁の位置、すなわち、所定のpn接合位置115まで拡散する。
フォトレジストマスク100を形成する際の露光工程において、露光機の調整が不足しており、たとえばピントずれが生じていると、フォトレジストマスク100の出来栄えが悪くなる。具体的には、二点鎖線で示すように、ダイオード開口103の開口縁が所定位置からずれたり、開口縁の形状が鈍ったりする場合がある。すると、それに応じてn型不純物イオンが注入される領域およびプロファイルが変動する。その結果、熱処理による拡散によってn型不純物が所定のpn接合位置115まで拡散しなかったり、所定のpn接合位置115を超えて拡散したりするおそれがある。こうして、pn接合位置にずれが生じると、pn接合部60の接合長が設計値からずれてしまう。
前述のとおり、フォトレジストマスク100の出来栄えは、モニタパターン105の線幅を走査型電子顕微鏡で観察することによって確認できる。モニタパターンの105の線幅が所定値から所定のプロセスマージン(たとえば±1μm。場合によっては±0.1μm)以上異なっている場合には、プロセス不良と判断される。そして、露光機の調整等の必要な対処が行われる。
pn接合部60の接合長のばらつきにより、センサダイオードとしての第1ダイオード43の順方向電圧特性がばらつき、それに応じて、感温ダイオードセンサ41の順方向電圧特性がばらつく。たとえば、感温ダイオードセンサ41の順方向電圧が設計値に対して±5mV程度ずれるおそれがあり、かつ電流対電圧特性(IV特性)の傾斜が設計値からずれるおそれがある。感温ダイオードセンサ41を用いる温度検出が不正確になる。
この実施形態では、フォトレジストマスク90,100の出来栄えが、感温ダイオード領域9においても詳細に検査可能であるので、露光機等の調整状態を適切に調べながら、半導体装置1を製造できる。それにより、感温ダイオードセンサ41の形成不良に起因する歩留まりの問題を緩和できる。
このように、この実施形態の製造方法では、作動時に発熱する半導体素子であるパワートランジスタセル11が半導体層2(半導体基板15)のアクティブ領域3に形成され、温度を検出する感温ダイオードセンサ41が、半導体層2(半導体基板15)の感温ダイオード領域9に形成される。この製造方法は、感温ダイオード領域9に、感温ダイオードセンサ41を構成するためのポリシリコン層50を形成する工程を含む。また、この製造方法は、p型不純物を半導体層2およびポリシリコン層50に導入するためのマスク(フォトレジストマスク90)を形成する工程を含む。
フォトレジストマスク90は、素子パターン92を有している。フォトレジストマスク90は、ダイオードパターン94を有している。フォトレジストマスク90は、モニタパターン95を有している。素子パターン92は、アクティブ領域3においてパワートランジスタセル11(半導体素子)を構成する領域(p+型のコンタクト領域33に対応する領域)を露出させる素子開口91を有する。ダイオードパターン94は、感温ダイオード領域9の一部(アノード領域61,62に対応する領域)を露出させるダイオード開口93を有する。モニタパターン95は、ダイオードパターン94内に設けられ、ダイオード開口93よりも小さい。より具体的には、モニタパターン95の線幅は、ダイオード開口93の線幅よりも小さい。
前記製造方法は、このようなフォトレジストマスク90を介して、半導体層2およびポリシリコン層50にp型不純物を導入(この実施形態ではイオン注入)する工程を含む。
さらに、前記製造方法は、n型不純物を半導体層2およびポリシリコン層50に導入するためのマスク(フォトレジストマスク100)を形成する工程を含む。
フォトレジストマスク100は、素子パターン102と、ダイオードパターン104と、モニタパターン105とを有している。素子パターン102は、アクティブ領域3においてパワートランジスタセル11(半導体素子)を構成する領域(n+型のエミッタ領域32に対応する領域)を露出させる素子開口101を有する。ダイオードパターン104は、感温ダイオード領域9の一部(カソード領域63,64に対応する領域)を露出させるダイオード開口103を有する。モニタパターン105は、ダイオードパターン104内に設けられ、ダイオード開口103よりも小さい。より具体的には、モニタパターン105の線幅は、ダイオード開口103の線幅よりも小さい。
前記製造方法は、このようなフォトレジストマスク100を介して、半導体層2およびポリシリコン層50にn型不純物を導入(この実施形態ではイオン注入)する工程を含む。
この製造方法では、フォトレジストマスク90,100のダイオードパターン94,104内にモニタパターン95,105が形成されるので、このモニタパターン95,105を電子顕微鏡で観察することにより、感温ダイオード領域9におけるフォトレジストマスク90,100の出来栄えを調べることができる。とくに、モニタパターン95,105は、ダイオード開口93,103よりも小さい(具体的には線幅が小さい)ので、フォトレジストマスク90の素子パターン92を観察するときの倍率のままで、モニタパターン95,105を観察することができる。したがって、セル領域8および感温ダイオード領域9の両方において所要のプロセスマージン内の精度でフォトレジストマスク90,100が形成されていることを迅速に確認したうえで、その後のプロセスを行うことができる。もしも、セル領域8および感温ダイオード領域9のいずれかにおいて所要のプロセスマージンを確保できていなければ、露光機の調整等の適切な措置が取られる。これにより、不良品の発生を削減できるので、歩留まりを向上することができる。
とくに、この実施形態では、モニタパターン95,105は、素子パターン92,102の線幅を観察可能な倍率の電子顕微鏡で観察可能な線幅を有する。それにより、素子パターン92,102およびモニタパターン95,105を、同倍率の電子顕微鏡で観察できるので、フォトレジストマスク90,100の検査を迅速に行うことができる。
また、この実施形態では、フォトレジストマスク90のモニタパターン95は、ダイオード開口93内に配置される。したがって、ダイオード43,44,47,48(たとえばダミーダイオード47,48)を構成する不純物領域(たとえばアノード領域61,62)に相当する領域内にモニタパターン95が配置されるので、ダイオード43,44,47,48の形成領域内においてフォトレジストマスク90の出来栄えを調べることができる。したがって、ダイオード43,44,47,48を高精度に作り込むことができる。
また、この実施形態では、フォトレジストマスク100のモニタパターン105は、ダイオード開口103外に配置される。ダイオード開口103が小さい場合には、その外側にモニタパターン105を配置することによって、モニタパターン105による影響を低減できる。具体的には、この実施形態では、カソード領域63,64がC字形またはU字形をなす帯状であり、ダイオード開口103の形状もこれに相当する。そこで、モニタパターン105は、ダイオード開口103の外側に配置される。具体的には、比較的広いアノード領域61,62に対応する領域に配置される。これにより、カソード領域63,64に影響を与えることなくモニタパターン105を形成でき、かつ比較的広いアノード領域61,62に対してもモニタパターン105が大きな影響を及ぼすことがない。
この実施形態では、感温ダイオード領域9に、アノード領域61,62およびカソード領域63,64を有するダイオード43,44,47,48が形成される。そして、モニタパターン95,105が、アノード領域61,62に対応する領域に配置される。とくに、アノード領域61,62が比較的広い領域である場合に、このような配置を採用することが有利である。
この実施形態の製造方法は、感温ダイオードセンサ41に接続されるアノード端子電極37およびカソード端子電極38を形成する工程を含む。感温ダイオード領域9には、センサダイオードとしての第1ダイオード43と、ダミーダイオード47,48とが形成される。第1ダイオード43(センサダイオード)は、アノード端子電極37およびカソード端子電極38の間に接続される。ダミーダイオード47,48は、アノード端子電極37およびカソード端子電極38の間に接続されない。すなわち、ダミーダイオード47,48は、実質的に電気的機能を有していない。ダイオードパターン94,104は、第1ダイオード43(センサダイオード)に対応したセンサパターン94S,104Sと、ダミーダイオード47,48に対応したダミーパターン94D,104Dとを有している。ダミーパターン94D,104Dは、この実施形態では、センサパターン94S,104Sと実質的に同形同大である。モニタパターン95,105は、ダミーパターン94D,104Dに組み込まれている。
このように、実質的に電気的機能を有しないダミーダイオード47,48に対応するダミーパターン94D,104Dにモニタパターン95,105が組み込まれるので、第1ダイオード43(センサダイオード)の電気的特性に影響を与えることなく感温ダイオード領域9にモニタパターン95,105を設けることができる。
また、この実施形態の製造方法は、感温ダイオードセンサ41に接続されるアノード端子電極37およびカソード端子電極38を形成する工程を含む。感温ダイオード領域9には、センサダイオードとしての第1ダイオード43と、保護ダイオードとしての第2ダイオード44とが形成される。第1ダイオード43(センサダイオード)は、アノード端子電極37およびカソード端子電極38の間に接続される。第2ダイオード44(保護ダイオード)は、アノード端子電極37およびカソード端子電極38の間に第1ダイオード43(センサダイオード)に対して逆並列接続される。第2ダイオード44は、静電サージを吸収して感温ダイオードセンサ41を保護する保護素子42を形成する。
第2ダイオード44(保護ダイオード)の電気的特性は温度検出精度には影響しないので、モニタパターン95,105を第2ダイオード44のダイオードパターン94(保護パターン94P)に組み込んでもよい。
この実施形態は、さらに、半導体装置1を提供する。半導体装置1は、半導体層2(半導体基板15)を含む。半導体装置1は、半導体層2のアクティブ領域3に備えられ、作動時に発熱するパワートランジスタセル11(半導体素子)を含む。半導体装置1は、半導体層2の感温ダイオード領域9に備えられ、温度を検出する感温ダイオードセンサ41を含む。感温ダイオードセンサ41は、感温ダイオード領域9に形成されたポリシリコン層50を含む。感温ダイオード領域9には、ダイオード43,44,47,48が形成されている。ダイオード43,44,47,48は、ポリシリコン層50内にp型不純物が導入されたアノード領域61,62、およびポリシリコン層50内にn型不純物が導入されたカソード領域63,64を含む。感温ダイオード領域9において、ポリシリコン層50には、アノード領域61,62またはカソード領域63,64よりも線幅が小さいモニタ不純物パターン97,107が形成されている。
このような構成の半導体装置1は、前述の製造方法によって作製することができる。モニタ不純物パターン97,107は、フォトレジストマスク90,100に関してセル領域8および感温ダイオード領域9の両方の電子顕微鏡観察を行う、精度の高い工程を経て作製されたことを示す品質保証指標として用いることができる。
モニタパターン95,105および素子パターン92,102の関係と同様に、モニタ不純物パターン97,107は、パワートランジスタセル11(半導体素子)を構成する素子不純物パターン(コンタクト領域33、エミッタ領域32等)の線幅を観察可能な倍率の電子顕微鏡で観察可能な線幅を有する。
また、この実施形態では、フォトレジストマスク90,100のモニタパターン95,105の配置に対応するように、モニタ不純物パターン97,107が、アノード領域61,62に形成されている。カソード領域63,64が比較的大きい領域である場合には、モニタパターン95,105の一方または両方をカソード領域63,64に相当する領域内に配置してもよい。この場合には、カソード領域63,64内に、対応するモニタ不純物パターンが形成される。
この実施形態の半導体装置1は、感温ダイオードセンサ41に接続されたアノード端子電極37およびカソード端子電極38を含む。感温ダイオード領域9に形成されるダイオードは、アノード端子電極37およびカソード端子電極38の間に接続され、感温ダイオードセンサ41を構成する第1ダイオード43(センサダイオード)を含む。また、感温ダイオード領域9に形成されるダイオードは、アノード端子電極37およびカソード端子電極38の間に接続されていないダミーダイオード47,48を含む。そして、モニタ不純物パターン97,107は、ダミーダイオード47,48の領域(たとえばアノード領域61,62)に形成されている。したがって、モニタ不純物パターン97,107は、第1ダイオード43(センサダイオード)の電気的特性に実質的な影響を与えないので、感温ダイオードセンサ41は、温度を正確に検出できる。
この実施形態の半導体装置1は、感温ダイオードセンサ41に接続されたアノード端子電極37およびカソード端子電極38を含む。感温ダイオード領域9に形成されるダイオードは、アノード端子電極37およびカソード端子電極38の間に接続され、感温ダイオードセンサ41を構成する第1ダイオード43(センサダイオード)を含む。また、感温ダイオード領域9に形成されるダイオードは、アノード端子電極37およびカソード端子電極38の間に、第1ダイオード43(センサダイオード)に対して逆並列接続された第2ダイオード44(保護ダイオード)を含む。第2ダイオード44は、静電サージを吸収して感温ダイオードセンサ41を保護する保護素子42を形成している。
第2ダイオード44(保護ダイオード)の電気的特性は温度検出精度には影響しないので、モニタ不純物パターン97,107は、第2ダイオード44の領域に形成されてもよい。
図14は、この発明の他の実施形態に係る半導体装置120の構成を説明するための平面図である。半導体装置120の構成は、感温ダイオード領域9の配置を除いて、前述の実施形態とほぼ同様であるので、図14には、前述の実施形態の構成の対応部分と同一参照符号を付してある。また、前述の実施形態の説明において参照した各図を必要に応じて参照する。
この実施形態では、セル領域8に取り囲まれるように、アクティブ領域3内に感温ダイオード領域9が設けられている。このような構成の半導体装置120も、前述のような製造方法で作成することができる。それにより、セル領域8だけでなく、感温ダイオード領域9においても、フォトレジストマスク90,100(図9および図10参照)のパターン寸法およびパターン配置の精度を製造工程の途中で確認できるので、歩留まりを向上することができる。感温ダイオード領域9をアクティブ領域3の内部に配置することで、感温ダイオードセンサ41は、アクティブ領域3の発熱をより正確に検出できる。
感温ダイオード領域9にモニタ不純物パターン97,107(図7参照)が形成されることも前述の実施形態と同様である。必要に応じてこれらのモニタ不純物パターン97,107を電子顕微鏡で観察することができる。それにより、半導体装置120が、精度の高い方法で製造されたことを確認することができる。
以上、この発明の実施形態について説明してきたが、この発明は、さらに他の形態で実施することができる。
たとえば、前述の実施形態では、ダミーダイオード形成領域55,56(ダミーダイオードの領域)にモニタパターン95,105を配置する例について主として説明した。しかし、それに代えて、またはそれに加えて、第1ダイオード形成領域53(センサダイオードの領域)および/または第2ダイオード形成領域54(保護ダイオードの領域)にモニタパターンを配置してもよい。
また、前述の実施形態では、アノード領域61,62に対応する領域にモニタパターン95,105を配置する例について主として説明した。しかし、それに代えて、またはそれに加えて、前述したとおり、カソード領域63,64に対応する領域モニタパターンを配置してもよい。モニタパターン95,105は、pn接合部60から離れた位置に形成されることが好ましいが、ダミーダイオード形成領域55,56にモニタパターン95,105を形成する場合には、ダミーダイオード47,48のpn接合部60の位置にモニタパターン95,105が接していてもよい。さらには、感温ダイオード領域9内において、アノード領域およびカソード領域のいずれにも対応しない領域にモニタパターンを配置してもよい。
また、前述の実施形態では、p型不純物イオン注入のためのフォトレジストマスク90がモニタパターン95を有し、n型不純物イオン注入のためのフォトレジストマスク100がモニタパターン105を有する例について説明した。しかし、場合によっては、フォトレジストマスク90またはフォトレジストマスク100のモニタパターンを省いてもよい。たとえば、前述の実施形態では、n型不純物を添加したポリシリコン層50が形成される。このn型のポリシリコン層50に対して、p型不純物イオンを注入してアノード領域61,62が形成され、n型不純物イオンを注入してカソード領域63,64が形成される。したがって、p型不純物イオンが注入されない領域では、ポリシリコン層50はn型である。したがって、pn接合部60の配置に関しては、p型不純物イオン注入のためのフォトレジストマスク90の出来栄えが、より重要である。そこで、n型不純物イオン注入のためのフォトレジストマスク100に関しては、モニタパターン105を省略してもよい。
また、セル領域8に関しても、コンタクト領域33、エミッタ領域32等と同等の線幅のモニタパターン(セル領域モニタパターン)をフォトレジストマスク90,100に設け、そのモニタパターンを電子顕微鏡で観察して、セル領域8におけるフォトレジストマスク90,100の出来栄えを評価してもよい。
また、フォトレジストマスク90,100の素子パターン102およびモニタパターン95,105等、ならびに場合によっては素子不純物パターン(コンタクト領域33、エミッタ領域32等)およびモニタ不純物パターン97,107を観察するための電子顕微鏡は、走査型に限らず、透過型であってもよい。
また、前述の実施形態において、コレクタ領域17を省いて、MIS(Metal-Insulator-Semiconductor)型FETの半導体装置を構成してもよい。この場合、前述の実施形態に関連する説明において、「エミッタ」を「ソース」と読み替え、「コレクタ」を「ドレイン」と読み替えればよい。ドレイン電極16と半導体層2との間には、オーミック接触のためのn+型コンタクト層が設けられることが好ましい。
また、前述の実施形態の半導体装置1の各部の導電型は一例であり、前述の説明および添付図面において、n型領域をp型領域に置き換え、p型領域をn型領域に置き換えてもよい。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
この出願は、2019年6月21日提出の日本国特許出願2019-115733号に基づく優先権を主張しており、この出願の全内容はここに引用により組み込まれるものとする。
1 半導体装置
2 半導体層
3 アクティブ領域
4 外側領域
5 エミッタ端子電極
6 ゲート端子電極
7 ゲート配線
8 セル領域
9 感温ダイオード領域
10 トレンチゲート構造
11 パワートランジスタセル
15 半導体基板
16 コレクタ電極
20 ゲートトレンチ
30 FET構造
31 ボディ領域
32 エミッタ領域
33 コンタクト領域
37 アノード端子電極
38 カソード端子電極
41 感温ダイオードセンサ
42 保護素子
43 第1ダイオード
44 第2ダイオード
47 第1ダミーダイオード
48 第2ダミーダイオード
50 ポリシリコン層
53 第1ダイオード形成領域
54 第2ダイオード形成領域
55 第1ダミーダイオード形成領域
56 第2ダミーダイオード形成領域
60 pn接合部
61 第1アノード領域
62 第2アノード領域
63 第1カソード領域
64 第2カソード領域
65 第1アノード開口
66 第2アノード開口
67 第1カソード開口
68 第2カソード開口
71 第1ダイオード配線
72 第2ダイオード配線
73 第1アノード電極
74 第2アノード電極
75 第1カソード電極
76 第2カソード電極
77 第1接続電極
78 第2接続電極
81 第1直列回路
82 第2直列回路
85 ポリシリコン膜
90 フォトレジストマスク
91 素子開口
92 素子パターン
93 ダイオード開口
94 ダイオードパターン
94S センサパターン
94P 保護パターン
94D ダミーパターン
95 モニタパターン
95L 線状部
97 モニタ不純物パターン
100 フォトレジストマスク
101 素子開口
102 素子パターン
103 ダイオード開口
104 ダイオードパターン
104S センサパターン
104P 保護パターン
104D ダミーパターン
105 モニタパターン
105L 線状開口部
107 モニタ不純物パターン
115 所定のpn接合位置
120 半導体装置
2 半導体層
3 アクティブ領域
4 外側領域
5 エミッタ端子電極
6 ゲート端子電極
7 ゲート配線
8 セル領域
9 感温ダイオード領域
10 トレンチゲート構造
11 パワートランジスタセル
15 半導体基板
16 コレクタ電極
20 ゲートトレンチ
30 FET構造
31 ボディ領域
32 エミッタ領域
33 コンタクト領域
37 アノード端子電極
38 カソード端子電極
41 感温ダイオードセンサ
42 保護素子
43 第1ダイオード
44 第2ダイオード
47 第1ダミーダイオード
48 第2ダミーダイオード
50 ポリシリコン層
53 第1ダイオード形成領域
54 第2ダイオード形成領域
55 第1ダミーダイオード形成領域
56 第2ダミーダイオード形成領域
60 pn接合部
61 第1アノード領域
62 第2アノード領域
63 第1カソード領域
64 第2カソード領域
65 第1アノード開口
66 第2アノード開口
67 第1カソード開口
68 第2カソード開口
71 第1ダイオード配線
72 第2ダイオード配線
73 第1アノード電極
74 第2アノード電極
75 第1カソード電極
76 第2カソード電極
77 第1接続電極
78 第2接続電極
81 第1直列回路
82 第2直列回路
85 ポリシリコン膜
90 フォトレジストマスク
91 素子開口
92 素子パターン
93 ダイオード開口
94 ダイオードパターン
94S センサパターン
94P 保護パターン
94D ダミーパターン
95 モニタパターン
95L 線状部
97 モニタ不純物パターン
100 フォトレジストマスク
101 素子開口
102 素子パターン
103 ダイオード開口
104 ダイオードパターン
104S センサパターン
104P 保護パターン
104D ダミーパターン
105 モニタパターン
105L 線状開口部
107 モニタ不純物パターン
115 所定のpn接合位置
120 半導体装置
Claims (13)
- 作動時に発熱する半導体素子を半導体基板のアクティブ領域に形成し、温度を検出する感温ダイオードセンサを前記半導体基板の感温ダイオード領域に形成する、半導体装置の製造方法であって、
前記感温ダイオード領域に、前記感温ダイオードセンサを構成するためのポリシリコン層を形成する工程と、
前記アクティブ領域において前記半導体素子を構成する領域を露出させる素子開口を有する素子パターンと、前記感温ダイオード領域の一部を露出させるダイオード開口を有するダイオードパターンと、前記ダイオードパターン内に設けられ、前記ダイオード開口よりも小さいモニタパターンとを有するマスクを形成する工程と、
前記マスクを介して、前記半導体基板および前記ポリシリコン層に不純物を導入する工程と、
を含む、半導体装置の製造方法。 - 前記モニタパターンは、前記素子パターンの線幅を観察可能な倍率の電子顕微鏡で観察可能な線幅を有する、請求項1に記載の半導体装置の製造方法。
- 前記素子パターンおよび前記モニタパターンを、同倍率の電子顕微鏡で観察する工程をさらに含む、請求項1または2に記載の半導体装置の製造方法。
- 前記モニタパターンが、前記ダイオード開口内に配置されるモニタパターンを含む、請求項1~3のいずれか一項に記載の半導体装置の製造方法。
- 前記モニタパターンが、前記ダイオード開口外に配置されるモニタパターンを含む、請求項1~4のいずれか一項に記載の半導体装置の製造方法。
- 前記感温ダイオード領域に、アノード領域およびカソード領域を有するダイオードが形成され、前記モニタパターンが、前記アノード領域に対応する領域に配置される、請求項1~5のいずれか一項に記載の半導体装置の製造方法。
- 前記感温ダイオードセンサに接続されるアノード端子電極およびカソード端子電極を形成する工程をさらに含み、
前記感温ダイオード領域に、前記アノード端子電極および前記カソード端子電極の間に接続されるセンサダイオードと、前記アノード端子電極および前記カソード端子電極の間に接続されないダミーダイオードとが形成され、
前記ダイオードパターンが、前記センサダイオードに対応したセンサパターンと、前記ダミーダイオードに対応したダミーパターンとを有し、
前記モニタパターンが、前記ダミーパターンに組み込まれている、請求項1~6のいずれか一項に記載の半導体装置の製造方法。 - 前記感温ダイオードセンサに接続されるアノード端子電極およびカソード端子電極を形成する工程をさらに含み、
前記感温ダイオード領域に、前記アノード端子電極および前記カソード端子電極の間に接続されるセンサダイオードと、前記アノード端子電極および前記カソード端子電極の間に前記センサダイオードに対して逆並列接続される保護ダイオードとが形成される、請求項1~7のいずれか一項に記載の半導体装置の製造方法。 - 半導体基板と、
前記半導体基板のアクティブ領域に備えられ、作動時に発熱する半導体素子と、
前記半導体基板の感温ダイオード領域に備えられ、温度を検出する感温ダイオードセンサと、を含み、
前記感温ダイオードセンサが、前記感温ダイオード領域に形成されたポリシリコン層を含み、
前記感温ダイオード領域には、前記ポリシリコン層内にp型不純物が導入されたアノード領域、および前記ポリシリコン層内にn型不純物が導入されたカソード領域を含むダイオードが形成されており、
前記感温ダイオード領域において、前記ポリシリコン層には、前記アノード領域または前記カソード領域よりも線幅が小さいモニタ不純物パターンが形成されている、半導体装置。 - 前記モニタ不純物パターンは、前記半導体素子を構成する素子不純物パターンの線幅を観察可能な倍率の電子顕微鏡で観察可能な線幅を有する、請求項9に記載の半導体装置。
- 前記モニタ不純物パターンが、前記アノード領域および前記カソード領域の少なくとも一方に形成されている、請求項9または10に記載の半導体装置。
- 前記半導体装置が、前記感温ダイオードセンサに接続されたアノード端子電極およびカソード端子電極を含み、
前記ダイオードが、前記アノード端子電極および前記カソード端子電極の間に接続され、前記感温ダイオードセンサを構成するセンサダイオードと、前記アノード端子電極および前記カソード端子電極の間に接続されていないダミーダイオードとを含み、
前記モニタ不純物パターンが、前記ダミーダイオードの領域に形成されている、請求項9~11のいずれか一項に記載の半導体装置。 - 前記半導体装置が、前記感温ダイオードセンサに接続されたアノード端子電極およびカソード端子電極を含み、
前記ダイオードが、前記アノード端子電極および前記カソード端子電極の間に接続され、前記感温ダイオードセンサを構成するセンサダイオードと、前記アノード端子電極および前記カソード端子電極の間に前記センサダイオードに対して逆並列接続された保護ダイオードとを含む、請求項9~12のいずれか一項に記載の半導体装置。
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