CN111883514B - 测试结构，晶圆及测试结构的制作方法 - Google Patents
测试结构，晶圆及测试结构的制作方法 Download PDFInfo
- Publication number
- CN111883514B CN111883514B CN202010555569.XA CN202010555569A CN111883514B CN 111883514 B CN111883514 B CN 111883514B CN 202010555569 A CN202010555569 A CN 202010555569A CN 111883514 B CN111883514 B CN 111883514B
- Authority
- CN
- China
- Prior art keywords
- doping
- fingers
- sets
- test structure
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 153
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 230000015556 catabolic process Effects 0.000 claims abstract description 31
- 230000003071 parasitic effect Effects 0.000 claims abstract description 30
- 238000002955 isolation Methods 0.000 claims description 57
- 238000005468 ion implantation Methods 0.000 claims description 50
- 238000000034 method Methods 0.000 claims description 31
- 230000000694 effects Effects 0.000 abstract description 21
- 239000004065 semiconductor Substances 0.000 abstract description 7
- 238000012544 monitoring process Methods 0.000 abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 23
- 235000012431 wafers Nutrition 0.000 description 20
- 239000000758 substrate Substances 0.000 description 15
- 238000001994 activation Methods 0.000 description 13
- 239000012535 impurity Substances 0.000 description 8
- 238000013461 design Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
公开了一种集成电路的测试结构，包括多组第一掺杂指和多组第二掺杂指，其中，至少一组所述第一掺杂指和至少一组所述第二掺杂指设置为沿第一方向的交叉指型配置，至少一组所述第一掺杂指和至少一组所述第二掺杂指设置为沿第二方向的交叉指型配置，所述第一方向和所述第二方向垂直。本申请的集成电路的测试结构，能够检测芯片中不同方向的寄生结的击穿特性，同时能够兼顾遮挡效应带来的影响，从而更好的监测了集成电路制造过程中的复杂性，提高了半导体集成电路的良率和可靠性。
Description
技术领域
本发明涉及集成电路技术领域，特别涉及一种测试结构，测试结构的制作方法，以及晶圆。
背景技术
集成电路的制造需要根据指定的电路布局在特定的衬底面积上形成大量的电路组件。CMOS由于在工作速度和成本效率上都具有较佳的特性，因此在集成电路中形成有数百万个。
闪存(Flash)芯片在进行读写擦操作时需要采用比电源电压高的多的电压(例如闪存芯片可能会使用+11V的正高压和-11V的负高压)，这就导致了闪存芯片中器件内部和/或不同器件之间的隔离要求越来越高，这种要求不仅包括器件本身的设计(针对寄生PN结和寄生BJT (Bipolar Junction Transistor))需要不断提高，也包括测试这些寄生PN 结和寄生BJT的测试结构也需要提高。随着晶体管尺寸的不断微缩，集成电路设计越来越复杂，寄生PN结，寄生BJT以及离子注入的遮挡效应(shadow effect)越来越严重，对测试结构的要求会越来越高。
遮挡效应与离子注入的方向及光刻胶厚度有关,存储器的电路在布图时因空间限制,同样的电路会有不同方向的配置,导致实际集成电路结构中的电性特性会因离子注入的方向不同而有差异,为了监测实际集成电路结构中的电性特性，本发明提供一种半导体集成电路的测试结构能够反应各方向的电路组件的寄生情况和离子注入的遮挡(shadow)效应。
发明内容
鉴于上述问题，本发明的目的在于提供一种测试结构，通过分别沿第一方向和第二方向交叉指型配置的多个测试结，能够检测芯片中不同方向的寄生结的击穿特性，同时能够兼顾遮挡效应带来的影响，从而更好的监测了集成电路制造过程中的复杂性，提高了半导体集成电路的良率和可靠性。
根据本发明的一方面，提供一种测试结构。所述测试结构包括多组第一掺杂指以及多组第二掺杂指。至少一组所述第一掺杂指和至少一组所述第二掺杂指设置为沿第一方向的交叉指型配置，至少一组所述第一掺杂指和至少一组所述第二掺杂指设置为沿第二方向的交叉指型配置，所述第一方向和所述第二方向垂直。
根据本发明的另一方面，提供一种晶圆。所述晶圆包括芯片阵列和上述测试结构。
根据本发明的又一方面，提供一种测试结构的制作方法。所述方法包括：形成多组第一掺杂指；形成掺杂区域；以及在掺杂区域中形成多组第二掺杂指。其中，所述多组第二掺杂指形成在所述掺杂区域中，至少一组所述第一掺杂指和至少一组所述第二掺杂指设置为沿第一方向的交叉指型配置，至少一组所述第一掺杂指和至少一组所述第二掺杂指设置为沿第二方向的交叉指型配置，所述第一方向和所述第二方向垂直。
本发明提供的半导体集成电路的测试结构，通过分别沿第一方向和第二方向交叉指型配置的多个测试结，能够检测芯片中不同方向的寄生结的击穿特性，同时能够兼顾遮挡效应带来的影响，从而更好的监测了集成电路制造过程中的复杂性，以确保芯片中电路的电性特性都能符合要求，提高了半导体集成电路的良率和可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a和图1b为半导体晶圆的示意图；
图2a为芯片中CMOS的剖面图；
图2b为受到遮挡效应影响的CMOS的剖面图；
图3a为本发明实施例一的测试结构的俯视图；
图3b为沿着图3a中A-A'线截取的测试结构剖面图；
图3c为形成测试结构中的掺杂区域的离子注入工艺的示意图；
图3d和图3e为沿着图3a中B-B'线截取的受光刻胶层的遮挡效应影响程度不同的测试结构剖面图；
图4a为本发明实施例一的测试结构的制作方法的流程图；
图4b-4d为本发明实施例一的测试结构制作过程中的中间阶段的俯视图；
图5为本发明实施例二的测试结构的俯视图；
图6为本发明实施例三的测试结构的俯视图；
图7为本发明实施例四的测试结构的俯视图；
图8a为本发明实施例五的测试结构的俯视图；
图8b为沿着图8a中C-C'线截取的测试结构剖面图；
图8c为沿着图8a中D-D'线截取的测试结构剖面图；
图9为本发明实施例六的测试结构的俯视图；
图10为本发明实施例五的测试结构的制作方法的流程图；
图11a-11e为本发明实施例五的测试结构制作过程中的中间阶段的俯视图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。附图中的各部件仅为示意,不具有实际尺寸比例关系。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
集成电路的制造需要根据指定的电路布局而在特定的衬底面积上形成大量的电路组件，例如多个NMOS和PMOS，为了不影响集成电路的性能，相邻电路组件之间需要做隔离，相应的，也需要对集成电路的隔离情况进行监测，例如集成电路中的寄生PN结或寄生BJT。
集成电路的制造流程可主要分成三个阶段：(1)半导体晶圆的制造， (2)半导体晶圆上的集成电路制造，(3)集成电路的切割、电测试、以及封装。在晶圆上制造集成电路时，衬底被分割成许多单独的芯片(管芯)，并且相邻的芯片由划线分隔开。
当集成电路的芯片制作完成或处于制作过程的中间阶段时，需要测试芯片以确保制作过程符合设计规格。典型测试方法称为晶圆验收测试 (wafer acceptance test，WAT)，其用于通过测试某些虚设构件(测试结构) 监视制作过程偏差。在晶圆验收测试中，该测试结构经由测试焊盘或测试电极电连接至外部电路或探针卡的探针以检查集成电路工艺的质量。
如图1a和1b所示，晶圆包括形成在衬底101上的多个芯片102以及至少一个测试结构103。所述多个芯片102呈阵列排布。测试结构103 形成在芯片102之间的边缘区(如图1a所示)，或者形成在晶圆的划线区(如图1b所示)。该测试结构103与芯片中需要监测的部分具有相同或类似的规格，例如宽度，深度，掺杂类型，掺杂浓度等，用于监测集成电路芯片区102中寄生PN结和/或寄生BJT的击穿特性。
图2a为芯片102中CMOS的剖面图。在芯片102中，存在大量的电路组件，而在相邻组件，例如NMOS和PMOS之间，会形成寄生PN 结和/或寄生BJT。参考图2a，NMOS和PMOS形成在P型衬底101上。其中，NMOS包括P阱1012，N+掺杂区1015(源区和漏区)，以及栅极 1017；PMOS包括N阱1011，P+掺杂区1014(源区和漏区)，以及栅极1016。NMOS还包括P+掺杂区1019。P+掺杂区1019形成在P阱1012 中，作为金属接触窗口，用于向P阱1012提供P阱电压(Bulkvoltage)。 PMOS还包括N+掺杂区1018。N+掺杂区1018形成在N阱1011中，作为金属接触窗口，用于向N阱1011提供N阱电压。NMOS和PMOS通过浅沟槽隔离(shallow trenchisolation，STI)1013进行分隔。
在本描述中，导电类型是指N型掺杂，P型掺杂。P型杂质(掺杂剂)例如包括硼(B)、铝(Al)、镓(Ga)或铟(In)。N型杂质例如包括磷(P)或砷(As)。跟在掺杂类型之后的符号“+”用来说明相对的掺杂浓度。例如，“P+”指比“P”掺杂区的掺杂浓度更高的掺杂浓度。但并不意味着P+掺杂区1014和P+掺杂区1019的掺杂浓度相同。
在图2a所示的结构中，P型衬底的掺杂浓度约为3x 1012cm-3～ 1014cm-3；NMOS的P阱1012的掺杂浓度约为5x 1016cm-3；N+掺杂区 1015作为源/漏区，掺杂浓度约为1017cm-3～5x1019cm-3；PMOS的N 阱1011的掺杂浓度约为1016cm-3；P+掺杂区1014作为源/漏区，掺杂浓度约为5x 1017cm-3～1018cm-3。
相邻NMOS和PMOS之间存在以下寄生BJT。从NMOS的源/漏(N+ 掺杂区1015)到NMOS的P阱1012，再到PMOS的N阱1011，形成的NPN寄生BJT。从PMOS的源/漏(P+掺杂区1014)到PMOS的N 阱1011，再到NMOS的P阱1012形成的PNP寄生BJT。在相邻NMOS 和PMOS之间例如还包括从NMOS的P阱1012到PMOS的N阱1011 形成的寄生PN结等。
图1a和1b中的芯片102可以是任意集成电路芯片，在此示例说明是Flash芯片。Flash芯片包括存储单元阵列以及***电路，***电路包括位线驱动(bit line driver)、字线驱动(word line driver)、感测放大器 (sense amplifier)、缓存器(buffer)等。按照存储单元阵列的配置方式， Flash芯片分为NOR Flash和NAND Flash。典型的存储单元是浮栅晶体管(floating gate transistor)，包括沟道区，源区，漏区，隧穿介质层，浮栅，控制栅，以及浮栅和控制栅之间的介质层。存储单元阵列中，***电路中均存在寄生结构。
图2a所示的CMOS中的P阱1012，N+掺杂区1015，N阱1011，以及P+掺杂区1014都是通过离子注入和激活工艺形成。以本发明实施利为例，通常先形成N阱1011，然后再形成P阱1012。在形成P阱1012 时，使用较厚的光刻胶遮挡住N阱1011。如果形成P阱1012的离子注入工艺的方向为如图2b中箭头所示方向，离子注入角度受到光刻胶遮挡，发生遮挡效应，P阱1012会形成在如图2b所示的位置，后续工艺形成 NMOS的源/漏(N+掺杂区1015)在偏位的P阱中，经由热处理也很难使少量P阱掺杂剂充分扩散到设计上所预定的整个P阱区域，没有注入到P阱的地方是P型衬底，P型衬底的掺杂浓度比P阱的掺杂浓度低得多，隔离能力下降，导致寄生BJT的穿电压低得多，增加电路的漏电。
为了监测芯片中的寄生PN结和寄生BJT是否符合要求，在衬底101 的划线区和/或边缘区形成了测试结构。测试结构包括多组第一掺杂指，掺杂区域，以及多组第二掺杂指。所述掺杂区域围绕所述多组第一掺杂指。所述多组第二掺杂指形成在所述掺杂区域中。至少一组第一掺杂指和至少一组第二掺杂指沿着第一方向延伸，并设置为沿第一方向的交叉指型配置，至少一组第一掺杂指和至少一组第二掺杂指沿着第二方向延伸，并设置为沿第二方向的交叉指型配置。所述第一方向和所述第二方向不同，例如所述第一方向和第二方向垂直。
设置为交叉指型配置的第一掺杂指和第二掺杂指组成测试结。测试结构包括至少两个测试结，所述至少两个测试结的交叉指型配置方向垂直。测试结构对应的芯片区中的寄生结的击穿特性由所述至少两个测试结的击穿特征共同确定。
图3a示出了本发明实施例一的测试结构100的俯视图。该测试结构100包括第一组第一掺杂指121，第二组第一掺杂指221，第一组第二掺杂指122，第二组第二掺杂指222，以及掺杂区域124。第一组第二掺杂指122和第二组第二掺杂指222形成在掺杂区域124中。掺杂区域124 包围所述第一组第一掺杂指121和第二组第一掺杂指221。在其他实施方式中，掺杂区域124部分包围所述第一组第一掺杂指121和第二组第一掺杂指221。
第一组第一掺杂指121和第一组第二掺杂指122沿着Y方向(第一方向)延伸并且交替排列设置形成交叉指型配置。第二组第一掺杂指221 和第二组第二掺杂指222沿着X方向(第二方向)延伸并且交替排列设置形成交叉指型配置。X方向和Y方向垂直。
图3a所示的测试结构100包括三个第一掺杂指121，三个第二掺杂指122，三个第一掺杂指221和三个第二掺杂指222，掺杂指的数量仅为示例性。三个第一掺杂指121连接到X方向延伸的连接部。三个第一掺杂指221连接到Y方向延伸的连接部。三个第二掺杂指122连接到X方向延伸的连接部。三个第二掺杂指222连接到Y方向延伸的连接部。
第一掺杂指121和221，第二掺杂指122和222具有第一导电类型，掺杂区域124具有第二导电类型。第一导电类型是指n型掺杂，第二导电类型是指p型掺杂，或者，第一导电类型是指p型掺杂，第二导电类型是指n型掺杂。第一组第一掺杂指121和第二组第一掺杂指221具有相同的掺杂浓度，第一组第二掺杂指122和第二组第二掺杂指222具有相同的掺杂浓度。在一些实施方式中，第一掺杂指121和221的掺杂浓度与第二掺杂指122和222的掺杂浓度相同。在一些实施方式中，第一掺杂指121和221的掺杂浓度与第二掺杂指122和222的掺杂浓度不同。例如，第二掺杂指122和222的掺杂浓度高于第一掺杂指121和221的掺杂浓度。在此示例说明中，第一掺杂指121和221为n型掺杂，掺杂浓度等于图2a中N阱1011的掺杂浓度，第二掺杂指122和222也是n 型掺杂，掺杂浓度等于图2a中N+掺杂区1015的掺杂浓度，掺杂区域 124为p型掺杂，掺杂浓度等于图2a中P阱1012的掺杂浓度。
掺杂区域124上设置有电极的连接窗口1241，可对掺杂区域124提供击穿测试电压V1，例如P阱电压。第一组第一掺杂指121的连接部上设置有电极的连接窗口1211，第二组第一掺杂指221的连接部上设置有电极的连接窗口2211，可对第一组第一掺杂指121和第二组第一掺杂指 221提供击穿测试电压V2，例如N阱电压。第一组第二掺杂指122的连接部上设置有电极的连接窗口1221，第二组第二掺杂指222的连接部上设置有电极的连接窗口2221，可对第二掺杂指122和222提供击穿测试电压V3，例如0～10V。电极的连接窗口的设置位置不限于图3a所示的位置。
图4a是本发明实施例一的测试结构100的制作方法的流程图。图 4b-4d为测试结构100的制作过程的中间阶段的俯视图。
步骤S101，在晶圆上的测试结构区域的衬底101中形成第一组第一掺杂指121和第二组第一掺杂指221。其中，第一组第一掺杂指121沿着Y方向延伸，第二组第一掺杂指221沿着X方向延伸。第一组第一掺杂指121和第二组第一掺杂指221通过离子注入和激活工艺形成。激活工艺例如是快速热处理(Rapid thermal Processing)或者激光退火(LaserAnnealing)。
第一掺杂指121和221例如为N型掺杂区域，通过注入N型杂质并激活形成，第一掺杂指121和221和芯片102中的N阱1011使用相同的离子注入和激活工艺参数。优选地，第一掺杂指121和221和芯片102 中的N阱1011通过同一离子注入和激活工艺形成。形成的第一掺杂指 121和221的俯视图如图4b所示。
步骤S102，在测试结构区域的衬底101中形成掺杂区域124，掺杂区域124围绕第一组第一掺杂指121和第二组第一掺杂指221。掺杂区域124通过离子注入和激活工艺形成。掺杂区域124例如为P型掺杂区域，通过注入P型杂质并激活形成。掺杂区域124和芯片102中的P阱 1012使用相同的离子注入和激活工艺参数。在进行掺杂区域124的离子注入工艺时，在第一组第一掺杂指121和第二组第一掺杂指221上覆盖光刻胶层，使得第一掺杂指121和221不受形成掺杂区域124的离子注入工艺的影响。第一掺杂指121和221上覆盖的光刻胶层的厚度和和芯片102中形成P阱1012时在N阱1011上覆盖的光刻胶层的厚度相同。优选地，掺杂区域124和芯片102中的P阱1012通过同一离子注入和激活工艺形成。
第一掺杂指121和221上的光刻胶层会对掺杂区域124的离子注入工艺产生遮挡效应。例如，离子注入的方向在Z方向与Y方向限定的平面中，并且和Z方向偏离一定角度(例如5度到15度)，这时第二组第一掺杂指221上的光刻胶层会对掺杂区域124的离子注入工艺产生遮挡效应。在此离子注入方向的情况下，第一掺杂指121和221以及掺杂区域124的俯视图如图4c所示，区域129-1、129-2、129-3和129-4由于遮挡效应的影响没有被注入P型杂志，掺杂浓度依然等于衬底的掺杂浓度。在离子注入的方向在Z方向与X方向限定的平面中，并且和Z方向偏离一定角度的情况下，第一组第一掺杂指121上的光刻胶会对掺杂区域124的离子注入工艺产生遮挡效应，参考图3c所示。
步骤S103，在掺杂区域124中形成第一组第二掺杂指122和第二组第二掺杂指222。其中，第一组第二掺杂指122沿着Y方向延伸并和第一组第一掺杂指121设置为Y方向的交叉指型配置，第二组第二掺杂指 222沿着X方向延伸并和第二组第一掺杂指221设置为X方向的交叉指型配置。第一组第二掺杂指122和第二组第二掺杂指222也是通过离子注入和激活工艺形成。例如，第一掺杂指121和221为N掺杂区域，掺杂区域124为P掺杂区域，第二掺杂指122和222为N+掺杂区域，第二掺杂指122和222通过注入N型杂质并激活形成。第二掺杂指122和 222和芯片102中的N+掺杂区域使用相同的离子注入和激活工艺参数。优选地，第二掺杂指122和222和芯片102中的N+掺杂区域1015通过同一离子注入工艺形成。在进行第二掺杂指122和222的离子注入工艺时，在第一掺杂指121和221和掺杂区域124上覆盖光刻胶，掺杂区域 124中用于形成第二掺杂指122和222的部分不被光刻胶覆盖。步骤S103 后的第一掺杂指121和221，掺杂区域124，第二掺杂指122和222的俯视图如图4d所示。
第一组第一掺杂指121，第二组第一掺杂指221，掺杂区域124，第一组第二掺杂指122，和第二组第二掺杂指222形成后，在第一组第一掺杂指121，第二组第一掺杂指221，掺杂区域124，第一组第二掺杂指 122，和第二组第二掺杂指222上形成绝缘层。绝缘层上设置开孔，形成电极的连接窗口1211，1221，2211，2221以及1241。为了降低接触电阻，N掺杂区域/P掺杂区域和电极之间设置有N+掺杂区域/P+掺杂区域。利用电极的连接窗口1211，1221，2211，2221以及1241，第一掺杂指 121和221，掺杂区域124，第二掺杂指122和222可通过导线连接对应的焊盘。
图3b为沿着图3a中A-A'线截取的剖面图。在本实施例中，掺杂区域124的离子注入方向在Z方向与Y方向限定的平面中并且和Z方向偏离一定角度，因此第一组第一掺杂指121上的光刻胶层对掺杂区域124 的离子注入基本没有遮挡影响，第二组第一掺杂指221上的光刻胶层对掺杂区域124的离子注入有遮挡影响。在其他实施例中，掺杂区域124 的离子注入方向在Z方向与X方向限定的平面中并且和Z方向偏离一定角度，此时，第二组第一掺杂指221上的光刻胶层对掺杂区域124的离子注入基本没有影响，第一组第一掺杂指121上的光刻胶层对掺杂区域 124的离子注入有遮挡影响。如图3b所示，在X方向上，第一组第一掺杂指121和掺杂区域124都形成在预定位置上。
图3c示出了形成掺杂区域124的离子注入工艺时的遮挡效应。第二组第一掺杂指221上的光刻胶层PR会阻挡离子束，导致遮挡效应，形成的掺杂区域124与预定的形成位置有偏差。形成的掺杂区域124与第一掺杂指221之间存在期望被掺杂却未被掺杂的区域，这个区域的长度 d与离子注入的角度以及光刻胶层PR的厚度有关，这个区域的杂质浓度和衬底101的杂质浓度相同。
图3d和图3e为沿着图3a中B-B'线截取的受遮挡效应影响程度不同的测试结构剖面图。图3e所示的实施例中的遮挡效应比图3d所示的实施例更加严重。在图3e所示的实施例中，由于遮挡效应，第二掺杂指 222和其(-X)方向侧的第一掺杂指221之间的区域没有被掺杂，即掺杂区域124没有形成在这个区域，击穿特性会受到影响。
在测试结构100中，第一掺杂指121，掺杂区域124和第二掺杂指 122组成第一测试结，第一掺杂指221，掺杂区域124和第二掺杂指222 组成第二测试结。测试结构100的击穿特性由第一测试结的击穿特性和第二测试结的击穿特性共同确定。以第一测试结为例，击穿特性的测试方法包括：第一导线(未图示)通过电极的连接窗口1241在掺杂区域 124上施加0V电压(V1)，第二导线(未图示)通过电极的连接窗口 1211在第一组第一掺杂指121上施加0V电压(V2)，第三导线(未图示)通过电极的连接窗口1221在第一组第二掺杂指122上施加电压V3，逐渐增大电压V3到10V，当电极1211和电极1221之间的电流大于阈值时，记录施加在第一组第二掺杂指122上的电压V3的数值，作为第一测试结的击穿电压。同理，可以获得第二测试结的击穿电压。根据多个测试结的击穿特性，可以监测芯片102中寄生结和寄生BJT的击穿特性，以确保芯片102中电路的电性特性都能符合要求。
图5为本发明实施例二的测试结构的俯视图。该测试结构200包括第一组第一掺杂指121，第二组第一掺杂指221，第一组第二掺杂指122，第二组第二掺杂指222，以及掺杂区域124。第一组第一掺杂指121，第二组第一掺杂指221，第一组第二掺杂指122，第二组第二掺杂指222 具有第一导电类型，掺杂区域124具有第二导电类型，第二导电类型与第一导电类型相反。掺杂区域124部分包围所述第一掺杂指121和221。第二掺杂指122和222形成在掺杂区域124中。第一掺杂指121和221 的掺杂浓度小于第二掺杂指122和222的掺杂浓度。
如图5所示，在第一组第一掺杂指121和第二组第一掺杂指221中分别设置有第一组第三掺杂指123和第二组第三掺杂指223。第一组第三掺杂指123和第二组第三掺杂指223小于第一组第一掺杂指121和第二组第一掺杂指221的深度。第一组第三掺杂指123，第二组第三掺杂指223，第一组第一掺杂指121和第二组第一掺杂指221具有相同的导电类型。第三掺杂指123和223具有高于第一掺杂指121和221的掺杂浓度。所述电极的连接窗口1211和2211分别设置在第三掺杂指123和 223上。在一些实施方式中，第三掺杂指123和223和第二掺杂指122 和222具有相同的掺杂浓度。在一些实施方式中，第三掺杂指123和223 和第二掺杂指122和222通过同一次离子注入工艺形成。
图6为本发明实施例三的测试结构的俯视图。该测试结构300与图 3a中的测试结构100大致相同，相同图标符号在此不再赘述。第一组第一掺杂指121和第二组第一掺杂指221通过导线1261连接起来，第一组第二掺杂指122和第二组第二掺杂指222通过导线1262连接起来。例如，导线1261连接第一组第一掺杂指121的电极的连接窗口1211和第二组第一掺杂指221的电极的连接窗口2211，导线1262连接第一组第二掺杂指122的电极的连接窗口1221和第二组第二掺杂指222的电极的连接窗口2221，导线1261和1262进一步连接到对应的测试焊盘。这样，通过一次测试就可以获得测试结构300的击穿电压，而不需分别测试第一测试结和第二测试结的击穿电压，减少了测试步骤。
图7是本发明实施例四的测试结构的俯视图。该测试结构400与图 3a中的测试结构100大致相同，相同图标符号在此不再赘述。测试结构 400还包括隔离结构125和225。隔离结构125围绕第一组第一掺杂指 121，隔离结构225围绕第二组第一掺杂指221。隔离结构125和225例如为浅沟槽隔离。隔离结构125和225可先于第一组第一掺杂指121，第二组第一掺杂指122和掺杂区域124形成。隔离结构125和225例如和芯片102中NMOS和PMOS之间的浅沟槽隔离具有相同的参数(例如宽度，深度，填充材料)。在图7所示的测试结构400中，第二掺杂指 122和222与隔离结构125和225被掺杂区域124隔开。
图8a为本发明实施例五的测试结构的俯视图。图8b为沿着图8a 中C-C'线截取的测试结构剖面图。图8c为沿着图8a中D-D'线截取的测试结构剖面图。
测试结构500包括第一组第一掺杂指121，第二组第一掺杂指221，第一组第二掺杂指122，第二组第二掺杂指222，第一组第三掺杂指123，第二组第三掺杂指223，掺杂区域124，隔离结构125和225。在本实施例中，形成掺杂区域124的离子注入的方向在Z方向与Y方向限定的平面中，并且和Z方向偏离一定角度(例如5度到15度)。
第一组第一掺杂指121和掺杂区域124通过隔离结构125隔开，第二组第一掺杂指221和掺杂区域124通过隔离结构125隔开。需要说明的是，在隔离结构125下方，第一掺杂指121和掺杂区域124可以接触 (如图8b所示)，在隔离结构225的下方，第一掺杂指221和掺杂区域 124可以接触(如图8c所示)。隔离结构125和225例如为浅沟槽隔离。
第一组第一掺杂指121和第一组第二掺杂指122沿着Y方向延伸。第一组第一掺杂指121和第一组第二掺杂指122交替排列，设置为沿着 Y方向的交叉指型配置。第二组第一掺杂指221和第二组第二掺杂指222 沿着X方向延伸。第二组第一掺杂指221和第二组第二掺杂指222交替排列，设置为沿着X方向的交叉指型配置。
第一组第三掺杂指123形成于第一组第一掺杂指121中，第一组第三掺杂指123的深度小于第一组第一掺杂指121的深度。第二组第三掺杂指223形成于第二组第一掺杂指221中，第二组第三掺杂指223的深度小于于第二组第一掺杂指221的深度。第一组第二掺杂指122和第二组第二掺杂指222形成于掺杂区域124中。第一掺杂指121和221，第二掺杂指122和222，第三掺杂指123和223具有第一导电类型，掺杂区域124具有第二导电类型。第二导电类型与第一导电类型相反。
第一组第三掺杂指123和隔离结构125紧邻，第二组第三掺杂指223 和隔离结构225紧邻。第一组第二掺杂指122和隔离结构125紧邻，第二组第二掺杂指222和隔离结构225紧邻。这样可以反映设计规则 (design rule)的极端情况下的击穿特性。在其他实施方式中，第三掺杂指123和223可以和隔离结构125和225分开一定距离，第二掺杂指122 和222也可以和隔离结构125和225分开一定距离。
第一组第一掺杂指121和第二组第一掺杂指221先于掺杂区域124 形成。在形成掺杂区域124的离子注入的方向在Z方向与Y方向限定的平面中并且和Z方向偏离一定角度的情况下，第一组第一掺杂指121上的光刻胶层对形成掺杂区域124的离子注入没有遮挡效应(如图8b所示)，第二组第一掺杂指221上的光刻胶层对形成掺杂区域124的离子注入有遮挡效应(如图8c所示)。如图8c所示，掺杂区域124并没有完全形成在预定位置上，第一掺杂指221和第二掺杂指222之间存在一个区域，其掺杂浓度等于衬底101的掺杂浓度。
第二掺杂指122和222的掺杂浓度高于第一掺杂指121和221的掺杂浓度。第三掺杂指123和223的掺杂浓度也高于第一掺杂指121和221 的掺杂浓度。在一些实施方式中，第三掺杂指123和223和第二掺杂指 122和222具有相同的掺杂浓度。
在一个示例中，第一组第一掺杂指121和第二组第一掺杂指221为 N掺杂区域，第一组第二掺杂指122和第二组第二掺杂指222为N+掺杂区域，掺杂区域124为P掺杂区域，第一组第三掺杂指123和第二组第三掺杂指223为N+掺杂区域。虽然此处描述中第二掺杂指122和222 以及第三掺杂指123和223均为N+掺杂区域，但第二掺杂指122和222 的掺杂浓度和第三掺杂指123和223的掺杂浓度并不一定相同。例如，第一掺杂指121和221的掺杂浓度和深度等于图2中N阱1011的掺杂浓度和深度，第二掺杂指122和222的掺杂浓度和深度等于图2中N+ 掺杂区1015的掺杂浓度和深度，掺杂区域124的掺杂浓度和深度等于图 2中P阱1012的掺杂浓度和深度，第三掺杂指123和223的掺杂浓度和深度等于图2中N+掺杂区1018的掺杂浓度和深度。
测试结构500包括两个测试结。其中一个测试结由第一组第三掺杂指123，第一组第一掺杂指121，掺杂区域124和第一组第二掺杂指122 组成。另一个测试结由第二组第三掺杂指223，第二组第一掺杂指221，掺杂区域124/衬底掺杂浓度区域，和第二组第二掺杂指222组成。在测试击穿特性时，分别在第三掺杂指123和223上施加测试电压V1，在掺杂区域124上施加测试电压V2，在第二掺杂指122和222上施加测试电压V3，记录测试结击穿时的电压V3作为测试结的击穿电压。基于两个测试结的击穿电压确定测试结构500的击穿电压。
图10是测试结构500的制作方法的流程图。图11a-11e为测试结构 500的制作过程的中间阶段的俯视图。
步骤S201，在晶圆上的测试结构区中形成隔离结构125和225。隔离结构的形成步骤例如包括刻蚀沟槽，填充绝缘材料，以及磨平。绝缘材料例如包括二氧化硅，氮化硅。形成的隔离结构125和225的俯视图如图11a所示。
步骤S202，形成多组第一掺杂指。所述多组第一掺杂指形成在隔离结构125和225所限定的区域中。多组第一掺杂指例如包括第一组第一掺杂指121和第二组第一掺杂指221。第一组第一掺杂指121沿着Y方向延伸，第二组第一掺杂指221沿着X方向延伸。形成的第一组第一掺杂指121和第二组第一掺杂指221如图11b所示。多组第一掺杂指通过离子注入和激活工艺形成。在进行离子注入工艺时，光刻胶覆盖隔离结构的一半，这样掺杂剂能够注入到隔离结构下方。
步骤S203，在多组第一掺杂指中形成多组第三掺杂指。多组第三门掺杂指例如包括第一组第三掺杂指123和第二组第三掺杂指223。多组第一掺杂指通过离子注入和激活工艺形成。例如，形成第三掺杂指的离子注入的剂量大于形成第一掺杂指的离子注入的剂量，或形成第三掺杂指的离子注入的能力小于形成第一掺杂指的离子注入的能量。第三掺杂指的面积和第一掺杂指的面积可以相同(如图11c)，这样第三掺杂指和隔离结构紧邻。在其他实施方式中，第三掺杂指的面积小于第一掺杂指的面积，这样第三掺杂指和隔离结构隔开一定距离。
步骤S204，形成掺杂区域124。掺杂区域124通过离子注入和激活工艺形成。在进行离子注入工艺时，光刻胶覆盖隔离结构的一半以及全部第一掺杂指/第三掺杂指，这样掺杂剂能够注入到隔离结构下方。在本实施例中，掺杂区域124的离子注入方向在Z方向与Y方向限定的平面中并且和Z方向偏离一定角度。第二组第一掺杂指221上的光刻胶层对掺杂区域124的离子注入有遮挡效应，如图11d所示。
步骤S205，在掺杂区域124中形成多组第二掺杂指。多组第二掺杂指例如包括第一组第二掺杂指122和第二组掺杂指222。第一组第二掺杂指122沿着Y方向延伸，与第一组第一掺杂指121交替排列从而形成 Y方向的交叉指型配置。第二组第二掺杂指222沿着X方向延伸，与第二组第一掺杂指221交替排列从而形成X方向的交叉指型配置，如图11e 所示。
在测试结构的上述制作方法，隔离结构不一定要先于多组第一掺杂指和掺杂区域形成。例如，可以先形成多组第一掺杂指，在形成掺杂区域。再例如，形成多组第一掺杂指以及掺杂区域后再形成隔离结构。再例如，当多组第一掺杂指，多组第二掺杂指，多组第三掺杂指以及掺杂区域都形成后，再形成隔离结构。
图9为本发明实施例六的测试结构600的俯视图。测试结构600与图8a-8c中的测试结构500大致相同，相同图标符号在此不再赘述。在图8a-8c中的测试结构500中，隔离结构125围绕第一组第一掺杂指121，隔离结构225围绕第二组第一掺杂指221。在图9所示的测试结构600 中，隔离结构125仅设置在第一组第一掺杂指121和掺杂区域124之间，隔离结构225仅设置在第二组第一掺杂指221和掺杂区域124之间。在图8a-8c中的测试结构500中，第一组第三掺杂指123与隔离结构125 紧邻(直接接触)，第二组第三掺杂指223与隔离结构225紧邻(直接接触)。在图9所示的测试结构600中，第三掺杂指123与隔离结构125 分开，两者之间被第一掺杂指121占据，第三掺杂指223和隔离结构225 分开，两者之间被第一掺杂指221占据。
在一些CMOS形成工艺中，P阱先于N阱制作，即，在P阱形成之后，通过注入N型杂质制作N阱，则N阱的形成位置可能受遮挡效应的影响发生偏移。对应地，测试结构100-600中的第一组第一掺杂指 121，第二组第一掺杂指221，第一组第二掺杂指122，和第二组第二掺杂指222的导电类型为P型掺杂，掺杂区域124的导电类型为N型掺杂。
本申请中提供的测试结构可用于测试芯片中的寄生BJT的击穿电压，根据多个测试结的击穿电压确定芯片中寄生BJT的击穿电压，进而对芯片制造过程中的工艺进行监测，提高了芯片的良率和可靠性。
进一步地，测试结构的多个测试结中，部分测试结中的第一掺杂指和第二掺杂指设置为沿第一方向的交叉指型配置，部分测试结中的第一掺杂指和第二掺杂指设置为沿第二方向的交叉指型配置，能够更好地监测芯片中不同排列方向的电子组件，提高了芯片中寄生BJT的监测的准确性，进一步提高了芯片的良率和可靠性。
本发明还提供一种晶圆，所述晶圆包括多个芯片和至少一个上述的测试结构。所述至少一个测试结构设置在晶圆的划线区和/或边缘区。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (18)
1.一种集成电路的测试结构，所述测试结构用于检测所述集成电路中寄生结的击穿特性，所述测试结构包括：
多组第一掺杂指；
多组第二掺杂指；以及
掺杂区域，所述多组第二掺杂指位于所述掺杂区域上，
其中，至少一组所述第一掺杂指和至少一组所述第二掺杂指设置为沿第一方向的交叉指型配置，至少一组所述第一掺杂指和至少一组所述第二掺杂指设置为沿第二方向的交叉指型配置，所述第一方向和所述第二方向垂直；
在每个所述交叉指型配置中，所述第一掺杂指、所述掺杂区域和所述第二掺杂指形成一测试结。
2.根据权利要求1所述的测试结构，还包括：多个隔离结构，其中，所述多个隔离结构分别围绕所述多组第一掺杂指，或者所述多个隔离结构分别设置在所述多组第一掺杂指和所述多组第二掺杂指之间。
3.根据权利要求1所述的测试结构，其中，所述多组第一掺杂指和所述多组第二掺杂指具有相同的导电类型。
4.根据权利要求3所述的测试结构，其中，所述掺杂区域具有与所述多组第一掺杂指和所述多组第二掺杂指相反的导电类型。
5.根据权利要求3所述的测试结构，其中，所述多组第一掺杂指与所述多组第二掺杂指的掺杂浓度不同。
6.根据权利要求1所述的测试结构，还包括形成在所述多组第一掺杂指中的多组第三掺杂指。
7.根据权利要求6所述的测试结构，其中，所述多组第一掺杂指，所述多组第二掺杂指，和所述多组第三掺杂指具有相同的导电类型。
8.根据权利要求6所述的测试结构，其中，所述多组第三掺杂指与所述多组第二掺杂指的掺杂浓度相同。
9.根据权利要求6所述的测试结构，还包括：多个隔离结构，其中，所述多个隔离结构分别设置在所述多组第一掺杂指和所述多组第二掺杂指之间。
10.根据权利要求9所述的测试结构，其中，所述第三掺杂指紧邻所述隔离结构。
11.根据权利要求9所述的测试结构，其中，所述第三掺杂指与所述隔离结构分开。
12.根据权利要求1所述的测试结构，其中，所述多组第一掺杂指，所述掺杂区域以及所述多组第二掺杂指组成多个测试结，所述测试结构的击穿特性基于所述多个测试结的击穿特性共同确定。
13.根据权利要求1-12中任一项所述的测试结构，还包括：第一导线和第二导线，其中，所述第一导线连接所述多组第一掺杂指，所述第二导线连接所述多组第二掺杂指。
14.一种晶圆，包括芯片阵列和权利要求1-13中任一项所述的测试结构。
15.一种测试结构的制作方法，包括：
形成多组第一掺杂指；
形成掺杂区域；以及
在掺杂区域中形成多组第二掺杂指，
其中，至少一组所述第一掺杂指和至少一组所述第二掺杂指设置为沿第一方向的交叉指型配置，至少一组所述第一掺杂指和至少一组所述第二掺杂指设置为沿第二方向的交叉指型配置，所述第一方向和所述第二方向垂直；
在每个所述交叉指型配置中，所述第一掺杂指、所述掺杂区域和所述第二掺杂指形成一测试结。
16.根据权利要求15所述的测试结构的制作方法，还包括：形成多个隔离结构，其中，所述多个隔离结构分别设置在所述多组第一掺杂指和所述多组第二掺杂指之间。
17.根据权利要求15或者16所述的测试结构的制作方法，还包括：在所述多组第一掺杂指中形成多组第三掺杂指。
18.根据权利要求17所述的测试结构的制作方法，其中，所述多组第三掺杂指和所述多组第二掺杂指通过同一离子注入工艺形成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010555569.XA CN111883514B (zh) | 2020-06-17 | 2020-06-17 | 测试结构，晶圆及测试结构的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010555569.XA CN111883514B (zh) | 2020-06-17 | 2020-06-17 | 测试结构，晶圆及测试结构的制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111883514A CN111883514A (zh) | 2020-11-03 |
| CN111883514B true CN111883514B (zh) | 2022-07-01 |
Family
ID=73157932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010555569.XA Active CN111883514B (zh) | 2020-06-17 | 2020-06-17 | 测试结构，晶圆及测试结构的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111883514B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101393906A (zh) * | 2007-09-17 | 2009-03-25 | 中芯国际集成电路制造(上海)有限公司 | 离子注入测试体、离子注入区掩膜版及离子注入测试方法 |
| CN101577265A (zh) * | 2008-05-05 | 2009-11-11 | 中芯国际集成电路制造(北京)有限公司 | 击穿电压的测试结构、应用该测试结构的分析方法和晶圆 |
| CN103943608A (zh) * | 2014-02-21 | 2014-07-23 | 上海华力微电子有限公司 | 一种检测多晶硅残留的测试结构 |
| CN106531720A (zh) * | 2015-09-15 | 2017-03-22 | 无锡华润上华半导体有限公司 | 漏电测试结构及晶圆结构 |
| CN106653733A (zh) * | 2016-12-22 | 2017-05-10 | 中国电子科技集团公司第五十八研究所 | 一种漏电测试结构 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9404953B2 (en) * | 2013-10-31 | 2016-08-02 | International Business Machines Corporation | Structures and methods for monitoring dielectric reliability with through-silicon vias |
-
2020
- 2020-06-17 CN CN202010555569.XA patent/CN111883514B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101393906A (zh) * | 2007-09-17 | 2009-03-25 | 中芯国际集成电路制造(上海)有限公司 | 离子注入测试体、离子注入区掩膜版及离子注入测试方法 |
| CN101577265A (zh) * | 2008-05-05 | 2009-11-11 | 中芯国际集成电路制造(北京)有限公司 | 击穿电压的测试结构、应用该测试结构的分析方法和晶圆 |
| CN103943608A (zh) * | 2014-02-21 | 2014-07-23 | 上海华力微电子有限公司 | 一种检测多晶硅残留的测试结构 |
| CN106531720A (zh) * | 2015-09-15 | 2017-03-22 | 无锡华润上华半导体有限公司 | 漏电测试结构及晶圆结构 |
| CN106653733A (zh) * | 2016-12-22 | 2017-05-10 | 中国电子科技集团公司第五十八研究所 | 一种漏电测试结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111883514A (zh) | 2020-11-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10079316B2 (en) | Split gate embedded memory technology and method of manufacturing thereof | |
| US9865716B2 (en) | System and method for a vertical tunneling field-effect transistor cell | |
| US11482459B2 (en) | HVMOS reliability evaluation using bulk resistances as indices | |
| US20180286981A1 (en) | Semiconductor device structure having low rdson and manufacturing method thereof | |
| KR100843141B1 (ko) | 비휘발성 메모리 집적 회로 장치 및 그 제조 방법 | |
| TW201909392A (zh) | 非揮發性記憶體及其製作方法 | |
| US20140353799A1 (en) | Esd transistor | |
| EP1939934A2 (en) | Nonvolatile memory device and method of fabricating the same | |
| CN109314131B (zh) | 具有双浮接阱的低电容静电放电(esd)保护结构 | |
| US7606073B2 (en) | Nonvolatile semiconductor memory with dummy cell which is absence of a source/drain region | |
| US5786265A (en) | Methods of forming integrated semiconductor devices having improved channel-stop regions therein, and devices formed thereby | |
| KR100738366B1 (ko) | 반도체 집적회로장치 및 그 제조방법 | |
| US20140346510A1 (en) | Device structure suitable for parallel test | |
| CN111883514B (zh) | 测试结构，晶圆及测试结构的制作方法 | |
| US9153593B1 (en) | Nonvolatile memory device having single-layer gate, method of operating the same, and memory cell array thereof | |
| CN115101478A (zh) | 反熔丝单元、反熔丝存储器件及其制造方法 | |
| US10446568B2 (en) | Semiconductor memory and semiconductor memory manufacturing method | |
| US20110198682A1 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
| US20030001228A1 (en) | Antistatic contact for a polycrystalline silicon line | |
| TWI594401B (zh) | 簡單及免費的多次可程式結構 | |
| KR102608913B1 (ko) | 선택 게이트를 포함하는 비휘발성 메모리 소자 및 그 제조방법 | |
| CN116995065B (zh) | 一种浮栅测试器件及其制作方法 | |
| US20080203480A1 (en) | Integrated circuit using a superjunction semiconductor device | |
| US20240162218A1 (en) | Electrostatic discharge protection device and method of fabricating the same | |
| US20240179896A1 (en) | 1.5t otp memory device and method for fabricating same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 201203 rooms 502 / 15, 502 / 17, 502 / 19 and 502 / 21, building 1, No. 498, GuoShouJing Road, Zhangjiang High Tech Park, Pudong New Area, Shanghai Patentee after: SHANGHAI GEYI ELECTRONIC Co.,Ltd. Patentee after: Zhaoyi Innovation Technology Group Co.,Ltd. Address before: 201203 rooms 502 / 15, 502 / 17, 502 / 19 and 502 / 21, building 1, No. 498, GuoShouJing Road, Zhangjiang High Tech Park, Pudong New Area, Shanghai Patentee before: SHANGHAI GEYI ELECTRONIC Co.,Ltd. Patentee before: GIGADEVICE SEMICONDUCTOR(BEIJING) Inc. |