WO2020241586A1 - 増幅装置 - Google Patents

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WO2020241586A1
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amplification device
gate
pad group
semiconductor chip
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宮澤　直行
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住友電工デバイス・イノベーション株式会社
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Definitions

  • the present disclosure relates to an amplification device.
  • This application claims priority based on Japanese Application No. 2019-098593 filed on May 27, 2019, and incorporates all the contents described in the Japanese application.
  • Patent Document 1 describes a technique related to a wideband amplifier.
  • This broadband amplifier includes a transistor for signal amplification.
  • a matching circuit made of an inductance and a matching circuit made of a capacitor are connected to each of the input side and the output side of the signal amplification transistor.
  • a parallel feedback circuit including a resistor and a capacitor is connected between the dividing point of the divided input matching circuit and the dividing point of the divided output matching circuit.
  • the wideband amplifier described in Patent Document 1 intends to reduce the decrease in gain in the high frequency region and widen the frequency band as an amplifier by providing such a configuration.
  • Patent Document 2 describes a technique related to a microwave amplifier.
  • This microwave amplifier includes an amplification element having an input terminal and an output terminal, and a feedback circuit that feeds back a part of the output output to the output terminal side of the amplification element to the input terminal side of the amplification element.
  • the feedback circuit is formed so as to pass above or below the surface on which the amplification element is located. Alternatively, the feedback circuit is formed so as to pass through an inner region sandwiched between two grounding locations where the grounding terminal of the amplification element is grounded.
  • the microwave amplifier described in Patent Document 2 is intended to shorten the feedback circuit length and improve the characteristics.
  • the amplification device of the present disclosure includes a semiconductor chip, a package, a first feedback circuit, and a second feedback circuit.
  • the semiconductor chip includes a semiconductor substrate, a plurality of transistors, a gate pad group, a drain pad group, and a source pad group.
  • the semiconductor substrate has first and second edges facing each other.
  • Each transistor has a source electrode, a gate electrode, and a drain electrode on a semiconductor substrate.
  • the gate pad group includes a plurality of gate pads, and the plurality of gate pads are arranged on the semiconductor substrate along the first end edge and connected to the respective gate electrodes of the plurality of transistors.
  • the drain pad group includes a plurality of drain pads, and the plurality of drain pads are arranged on the semiconductor substrate along the second end edge and are connected to the drain electrodes of the plurality of transistors.
  • the source pad group includes a plurality of source pads, and the plurality of source pads are connected to the respective source electrodes of the plurality of transistors.
  • the package is connected to a metal base to which the bottom surface of the semiconductor chip is joined, an insulating side wall surrounding the semiconductor chip, an input lead connected to the gate pad group and extending from the inside to the outside of the side wall, and a drain pad group. It has an output lead that extends from the inside to the outside of the side wall.
  • the first and second feedback circuits include a dielectric substrate provided on a metal base, a feedback resistor arranged on the dielectric substrate, and a capacitor connected in series with the feedback resistor.
  • the first and second feedback circuits are electrically connected between the gate pad group and the drain pad group.
  • the first feedback circuit is arranged on the base on one side of the semiconductor chip in the extending direction of the first and second ends.
  • the second feedback circuit is arranged on the base on the other side of the semiconductor chip in the extending direction.
  • FIG. 1 is a plan view showing a configuration of an amplification device according to an embodiment of the present disclosure.
  • FIG. 2 is an enlarged plan view of the semiconductor chip.
  • FIG. 3 is a view showing the semiconductor chip and the feedback circuit as viewed from the front wall portion.
  • FIG. 4 is a circuit diagram of the amplification device.
  • FIG. 5 is a plan view of the amplification device according to the first modification.
  • FIG. 6 is a plan view of the amplification device according to the second modification.
  • the wide band referred to here is, for example, a frequency band covering from an LF (Low Freqency) band of several tens of kHz to several hundreds of kHz to an RF (Radio Freqency) band of several GHz.
  • LF Low Freqency
  • RF Radio Freqency
  • the feedback circuit is composed of, for example, a series circuit of a resistor and a capacitor.
  • the size of the transistor is gradually increasing, and a transistor having a large number of gate fingers, for example, several tens, is being put into practical use.
  • the wiring path of the feedback circuit connecting the gate and the drain becomes long, and the inductance of the wiring induces disturbance of the frequency characteristics of the transistor.
  • an object of the present disclosure is to provide an amplification device capable of shortening the wiring path of the feedback circuit and suppressing disturbance of the frequency characteristics of the transistor.
  • the amplification device includes a semiconductor chip, a package, a first feedback circuit, and a second feedback circuit.
  • the semiconductor chip includes a semiconductor substrate, a plurality of transistors, a gate pad group, a drain pad group, and a source pad group.
  • the semiconductor substrate has first and second edges facing each other.
  • Each transistor has a source electrode, a gate electrode, and a drain electrode on a semiconductor substrate.
  • the gate pad group includes a plurality of gate pads, and the plurality of gate pads are arranged on the semiconductor substrate along the first end edge and connected to the respective gate electrodes of the plurality of transistors.
  • the drain pad group includes a plurality of drain pads, and the plurality of drain pads are arranged on the semiconductor substrate along the second end edge and are connected to the drain electrodes of the plurality of transistors.
  • the source pad group includes a plurality of source pads, and the plurality of source pads are connected to the respective source electrodes of the plurality of transistors.
  • the package is connected to a metal base to which the bottom surface of the semiconductor chip is joined, an insulating side wall surrounding the semiconductor chip, an input lead connected to the gate pad group and extending from the inside to the outside of the side wall, and a drain pad group. It has an output lead that extends from the inside to the outside of the side wall.
  • the first and second feedback circuits include a dielectric substrate provided on a metal base, a feedback resistor arranged on the dielectric substrate, and a capacitor connected in series with the feedback resistor.
  • the first and second feedback circuits are electrically connected between the gate pad group and the drain pad group.
  • the first feedback circuit is arranged on the base on one side of the semiconductor chip in the extending direction of the first and second ends.
  • the second feedback circuit is arranged on the base on the other side of the semiconductor chip in the extending direction.
  • first and second feedback circuits are provided along with the semiconductor chip on the base on which the semiconductor chip is mounted in the package. Therefore, it is possible to shorten the wiring path of the feedback circuit as compared with the case where the feedback circuit is provided outside the package, for example. Therefore, according to this amplification device, it is possible to effectively suppress the disturbance of the frequency characteristics of each transistor of the semiconductor chip.
  • at least two feedback circuits are provided, and the first feedback circuit is provided on one side of the semiconductor chip in the extending direction of the first and second ends of the semiconductor substrate, and the second feedback circuit is provided. The circuit is provided on the other side of the semiconductor chip in the extending direction. In this case, as compared with the case where the feedback circuit is provided on only one side of the semiconductor chip, it is possible to reduce the characteristic variation caused by the variation in the distance between each gate pad and each drain pad and the feedback circuit.
  • the resistance value of the feedback resistance of the first feedback circuit and the resistance value of the feedback resistance of the second feedback circuit may be equal to each other. In this case, uniform characteristics can be given to the first and second feedback circuits, and disturbance of the frequency characteristics of each transistor of the semiconductor chip can be suppressed more effectively.
  • the capacitors of the first and second feedback circuits may be die capacitors provided on the output leads. In this case, the capacitors can be easily arranged in a narrow package.
  • the dielectric substrate is fixed to the base via a metal-containing adhesive, and the first and second feedback circuits are electrically connected between the gate pad group and the feedback resistor. It may have an input side capacitor as a capacitor and an output side capacitor as the above-mentioned capacitor electrically connected between the drain pad group and the feedback resistor.
  • the gate bias is a negative voltage
  • the metal of a metal-containing adhesive such as silver paste that fixes the dielectric substrate and the base is ionized by moisture
  • the metal ions are the negative potential wiring on the dielectric substrate. Crawl up towards. This is called ion migration.
  • the input side capacitor and the output side capacitor are provided as described above, the bias is cut off between these capacitors and the potential becomes indefinite. Therefore, ion migration can be suppressed.
  • the metal-containing adhesive may be a sintered metal paste.
  • the semiconductor chip includes a first auxiliary pad provided on the semiconductor substrate on one side of the gate pad group in the extending direction of the first and second end edges of the semiconductor substrate, and the extending It may further have a second auxiliary pad provided on the semiconductor substrate on the other side of the gate pad group in the direction.
  • the first feedback circuit is electrically connected to the gate pad group via the first auxiliary pad
  • the second feedback circuit is electrically connected to the gate pad group via the second auxiliary pad. May be good. In this case, the first and second feedback circuits and the gate pad group can be easily connected.
  • the feedback resistance of the first and second feedback circuits may be a thin film resistance formed on the main surface of the dielectric substrate. In this case, the feedback resistance can be easily realized.
  • the dielectric substrate may be thicker than the semiconductor substrate. In this case, the parasitic capacitance generated between the wiring of the feedback circuit on the dielectric substrate and the base can be suppressed to a small value.
  • the feedback resistors of the first and second feedback circuits may have a plurality of bonding pads arranged in the extending direction of the feedback resistors.
  • the resistance value of the feedback resistor can be easily adjusted to an arbitrary size by short-circuiting between arbitrary bonding pads using a bonding wire.
  • the side wall of the package includes a front wall portion and a rear wall portion facing each other in a direction intersecting the extending direction of the first and second end edges of the semiconductor substrate, and the input lead is a front wall portion.
  • the output lead may extend from the inside to the outside of the rear wall portion.
  • the dielectric substrates of the first and second feedback circuits have a rectangular planar shape with the extending directions of the first and second ends of the semiconductor substrate as the lateral direction. May be good. In this case, one end of the dielectric substrate can be brought closer to the input lead and the other end of the dielectric substrate can be brought closer to the output lead to shorten the bonding wire and reduce the inductance of the bonding wire.
  • the feedback resistors of the first and second feedback circuits may extend from one end to the other end in the longitudinal direction of the dielectric substrate while being bent a plurality of times. In this case, the feedback resistance can be lengthened to further increase the resistance.
  • the dielectric substrates of the first and second feedback circuits may be made of ceramic.
  • the capacitance value of the capacitor of the first feedback circuit and the capacitance value of the capacitor of the second feedback circuit may be equal to each other.
  • FIG. 1 is a plan view showing a configuration of an amplification device according to an embodiment of the present disclosure.
  • the amplification device 1A includes a semiconductor chip 10, a package 20, a first feedback circuit 30A, and a second feedback circuit 40A.
  • the semiconductor chip 10 is formed by providing a plurality of transistors having a source electrode, a gate electrode, and a drain electrode on a semiconductor substrate.
  • the transistor constituting the semiconductor chip 10 is, for example, a FET having a gate width of 6 mm, and one example is a high electron mobility transistor (HEMT) mainly containing a GaN-based semiconductor.
  • the maximum output of the semiconductor chip 10 is, for example, 30 W.
  • HEMT high electron mobility transistor
  • FIG. 2 is an enlarged plan view of the semiconductor chip 10.
  • the semiconductor chip 10 includes a semiconductor substrate 11, a gate pad group 12, a drain pad group 13, a first auxiliary pad 14, a second auxiliary pad 15, and a source pad group provided on the main surface of the semiconductor substrate 11.
  • the semiconductor substrate 11 has a rectangular planar shape with the direction D1 as the longitudinal direction.
  • the semiconductor substrate 11 has a pair of end sides 11a and 11b extending along the direction D1 and facing each other in the direction intersecting the direction D1.
  • the end edge 11a is an example of the first edge edge in the present embodiment.
  • the end edge 11b is an example of the second edge edge in the present embodiment.
  • the semiconductor substrate 11 extends in a direction extending in a direction in which one ends of the end sides 11a and 11b intersect with the connecting direction D1 and in a direction in which the other ends of the end sides 11a and 11b intersect with the connecting direction D1. Further has a side surface 11d.
  • the gate pad group 12 includes a plurality of gate pads 12a connected to the gate electrodes of the plurality of transistors.
  • the plurality of gate pads 12a are metal films such as an Au film formed on the semiconductor substrate 11.
  • the plurality of gate pads 12a are arranged side by side on the semiconductor substrate 11 along one of the pair of end sides 11a and 11b, for example, the end side 11a. Although four gate pads 12a are shown as an example in the figure, the number of gate pads 12a is an arbitrary number of 2 or more.
  • Each gate pad 12a is electrically connected to one or two or more (for example, six) gate electrodes (for example, six) provided on the active region of the semiconductor substrate 11, that is, gate fingers. As shown in FIG. 1, each gate pad 12a is electrically connected to the input lead 23 of the package 20, which will be described later, via a bonding wire 51.
  • the contact width between each gate electrode and the semiconductor, that is, the unit gate width is, for example, 200 ⁇ m.
  • the drain pad group 13 includes a plurality of drain pads 13a connected to the drain electrodes of the plurality of transistors.
  • the plurality of drain pads 13a are metal films such as an Au film formed on the semiconductor substrate 11.
  • the plurality of drain pads 13a are arranged side by side on the semiconductor substrate 11 along, for example, the end side 11b of the other of the pair of end sides 11a and 11b.
  • the number of drain pads 13a is the same as the number of gate pads 12a, for example.
  • Each drain pad 13a is electrically connected to two or more drain electrodes (drain fingers) (not shown) provided on the active region of the semiconductor substrate 11. As shown in FIG. 1, each drain pad 13a is electrically connected to the output lead 24 of the package 20, which will be described later, via a bonding wire 52.
  • the auxiliary pad 14 is a metal film such as an Au film formed on the semiconductor substrate 11.
  • the auxiliary pad 14 is provided in a region on the semiconductor substrate 11 on one side of the gate pad group 12 in the direction D1, that is, a region between the gate pad group 12 and the side side 11c.
  • the auxiliary pad 14 is electrically connected to a part of the gate pads 12a included in the gate pad group 12 through wiring provided on the semiconductor substrate 11. As shown in FIG. 1, the auxiliary pad 14 is electrically connected to the feedback circuit 30A via a bonding wire 53.
  • the auxiliary pad 15 is a metal film such as an Au film formed on the semiconductor substrate 11.
  • the auxiliary pad 15 is provided in a region on the semiconductor substrate 11 on the other side of the gate pad group 12 in the direction D1, that is, a region between the gate pad group 12 and the side side 11d.
  • the auxiliary pad 15 is electrically connected to the remaining gate pads 12a included in the gate pad group 12 through wiring provided on the semiconductor substrate 11. As shown in FIG. 1, the auxiliary pad 15 is electrically connected to the feedback circuit 40A via a bonding wire 54.
  • the source pad group 16 includes a plurality of source pads 16a connected to the source electrodes of the plurality of transistors.
  • the plurality of source pads 16a are metal films such as an Au film formed on the semiconductor substrate 11.
  • the plurality of source pads 16a are arranged side by side on the semiconductor substrate 11 alternately with the gate pads 12a along one of the pair of end sides 11a and 11b, for example, the end sides 11a.
  • Each source pad 16a is electrically connected to two or more source electrodes (or source fingers) (not shown) provided on the active region of the semiconductor substrate 11.
  • Each source pad 16a is electrically connected to a back electrode film (not shown) of the semiconductor chip 10 via a via penetrating the semiconductor substrate 11.
  • FIG. 2 shows a semiconductor chip 10 including four transistor units, the number of transistor units is arbitrary.
  • the total width of the semiconductor chip 10 in the direction D1 which is the arrangement direction of the transistor units, is, for example, 6 mm.
  • the package 20 has a base 21, a side wall 22, an input lead 23, and an output lead 24.
  • the base 21 is a metal plate-shaped member.
  • a pair of semicircular recesses 21b and 21c for fixing the amplification device 1A by screwing are formed at both ends of the base 21 in the direction D1.
  • the base 21 has a flat main surface 21a.
  • the bottom surface of the semiconductor chip 10, that is, the back surface electrode film is conductively bonded to the central portion of the main surface 21a in the direction D1 via a metal-containing adhesive.
  • the metal-containing adhesive is, for example, a sintered metal paste, for example, a silver paste.
  • a metal paste is applied to the main surface 21a of the base 21, the semiconductor chip 10 is placed on the metal paste, and then the resin contained in the metal paste is volatilized by heat treatment. It is done by letting.
  • the base 21 is defined at the reference potential, that is, the GND potential, so that the source electrode of the semiconductor chip 10 is defined at the reference potential through the back electrode film and vias.
  • the side wall 22 is an insulating member that surrounds the semiconductor chip 10.
  • the side wall 22 is erected on the main surface 21a of the base 21.
  • the planar shape of the side wall 22 of the present embodiment is a substantially rectangular frame shape with the direction D1 as the longitudinal direction.
  • the side wall 22 includes a front wall portion 22a, a rear wall portion 22b, a side wall portion 22c, and a side wall portion 22d.
  • the front wall portion 22a and the rear wall portion 22b extend along the direction D1 and face each other in the direction intersecting the direction D1.
  • the side wall portion 22c connects one ends of the front wall portion 22a and the rear wall portion 22b.
  • the side wall portion 22d connects the other ends of the front wall portion 22a and the rear wall portion 22b.
  • the distance between the semiconductor chip 10 and the front wall portion 22a is smaller than the distance between the semiconductor chip 10 and the rear wall portion 22b.
  • the side wall 22 is made of, for example, ceramic.
  • a lid (not shown) is joined to the upper surface of the side wall 22 so that the inside of the side wall 22 is airtightly sealed.
  • the input lead 23 is a metal plate-shaped member.
  • the input lead 23 penetrates the front wall portion 22a and extends from the inside to the outside of the front wall portion 22a.
  • the upper surface of the input lead 23 is exposed from the front wall portion 22a both inside and outside the front wall portion 22a.
  • the upper surface of the input lead 23 inside the front wall portion 22a is electrically connected to the plurality of gate pads 12a via the plurality of bonding wires 51.
  • one bonding wire 51 is connected to one gate pad 12a.
  • the external wiring of the amplification device 1A is conductively connected to the portion of the input lead 23 located outside the front wall portion 22a.
  • the output lead 24 is a metal plate-like member similar to the input lead 23.
  • the output lead 24 penetrates the rear wall portion 22b and extends from the inside to the outside of the rear wall portion 22b.
  • the upper surface of the output lead 24 is exposed from the rear wall portion 22b both inside and outside the rear wall portion 22b.
  • the upper surface of the output lead 24 inside the rear wall portion 22b is electrically connected to the plurality of drain pads 13a via the plurality of bonding wires 52. In one example, two bonding wires 52 are connected to one drain pad 13a.
  • the external wiring of the amplification device 1A is conductively connected to the portion of the output lead 24 located outside the rear wall portion 22b.
  • the feedback circuit 30A is arranged in a region on the base 21 on one side of the semiconductor chip 10 in the direction D1.
  • the feedback circuit 30A has a dielectric substrate 31, a feedback resistor 32, and a capacitor 33.
  • the feedback circuit 40A is arranged in a region on the base 21 on the other side of the semiconductor chip 10 in the direction D1.
  • the feedback circuit 40A has a dielectric substrate 41, a feedback resistor 42, and a capacitor 43.
  • One end side of the feedback circuits 30A and 40A is electrically connected to the gate pad group 12 via auxiliary pads 14 and 15, respectively.
  • the other ends of the feedback circuits 30A and 40A are electrically connected to the output lead 24.
  • the dielectric substrates 31 and 41 have a rectangular planar shape with the direction D1 as the lateral direction.
  • the dielectric substrates 31 and 41 are made of a ceramic such as Al 2 O 3 .
  • FIG. 3 is a view of the semiconductor chip 10 and the feedback circuits 30A and 40A as viewed from the front wall portion 22a. As shown in FIG. 3, the dielectric substrates 31 and 41 are thicker than the semiconductor substrate 11. In one example, the thickness of the dielectric substrates 31 and 41 is about 250 ⁇ m, and the thickness of the semiconductor substrate 11 is about 100 ⁇ m.
  • the dielectric substrate 31 has a main surface 31a and a back surface 31b facing each other.
  • the dielectric substrate 41 has a main surface 41a and a back surface 41b facing each other.
  • the back surfaces 31b and 41b of the dielectric substrates 31 and 41 face the main surface 21a of the base 21 and are bonded to the main surface 21a via a metal-containing adhesive.
  • the metal-containing adhesive is, for example, a sintered metal paste, for example, a silver paste.
  • the method of joining the dielectric substrates 31, 41 and the base 21 is the same as the method of joining the semiconductor chip 10 to the base 21.
  • the bonding of the dielectric substrates 31 and 41 to the base 21 may be performed at the same time as the bonding of the semiconductor chip 10 to the base 21.
  • the feedback resistor 32 is arranged on the dielectric substrate 31 and extends in the longitudinal direction of the dielectric substrate 31.
  • the feedback resistor 32 is, for example, a thin film resistor formed on the main surface 31a of the dielectric substrate 31, and is made of NiCr in one example.
  • the resistance value of the feedback resistor 32 is, for example, 300 ⁇ .
  • Pads 34 and 35 for wire bonding are provided at both ends of the feedback resistor 32 on the main surface 31a.
  • One end of the bonding wire 53 described above is connected to one pad 34, and the pad 34 is electrically connected to the auxiliary pad 14 via the bonding wire 53.
  • the DC potential of the feedback resistor 32 is defined by the gate bias.
  • the gate bias is, for example, -2.8V.
  • the other pad 35 is electrically connected to one electrode of the capacitor 33 via a bonding wire 55.
  • the feedback resistor 42 is arranged on the dielectric substrate 41 and extends in the longitudinal direction of the dielectric substrate 41.
  • the feedback resistor 42 is, for example, a thin film resistor formed on the main surface 41a of the dielectric substrate 41, and is made of NiCr in one example.
  • the resistance value of the feedback resistor 42 is equal to, for example, the resistance value of the feedback resistor 32.
  • Pads 44 and 45 for wire bonding are provided at both ends of the feedback resistor 42 on the main surface 41a.
  • One end of the bonding wire 54 described above is connected to one pad 44, and the pad 44 is electrically connected to the auxiliary pad 15 via the bonding wire 54.
  • the DC potential of the feedback resistor 42 is defined by the gate bias.
  • the other pad 45 is electrically connected to one electrode of the capacitor 43 via a bonding wire 56.
  • the capacitor 33 is connected in series with the feedback resistor 32 between the output lead 24 inside the side wall 22 and the auxiliary pad 14.
  • the capacitor 33 of the present embodiment is a die capacitor arranged on the output lead 24 inside the side wall 22. Of the pair of electrodes of the capacitor 33, the electrode on the side opposite to the electrode connected to the bonding wire 55 is conductively bonded to the output lead 24.
  • the capacitor 43 is connected in series with the feedback resistor 42 between the output lead 24 inside the side wall 22 and the auxiliary pad 15.
  • the capacitor 43 of the present embodiment is a die capacitor arranged on the output lead 24 inside the side wall 22. Of the pair of electrodes of the capacitor 43, the electrode on the side opposite to the electrode connected to the bonding wire 56 is conductively bonded to the output lead 24.
  • the capacitance value of the capacitor 43 is equal to the capacitance value of the capacitor 33.
  • the capacitance values of the capacitors 33 and 43 are large enough to be regarded as substantially short in the several GHz band to the LF band, and are, for example, 20 pF.
  • each end of the feedback circuits 30A and 40A is connected to the gate pad group 12 via the auxiliary pads 14 and 15, respectively. Not limited to this, each end of the feedback circuits 30A and 40A may be directly connected to the gate pad group 12 via a bonding wire or the like without using the auxiliary pads 14 and 15. Further, in the above example, the other ends of the feedback circuits 30A and 40A are connected to the drain pad group 13 via the output lead 24. Not limited to this, the other ends of the feedback circuits 30A and 40A may be directly connected to the drain pad group 13 via a bonding wire or the like without the output lead 24.
  • FIG. 4 is a circuit diagram of the amplification device 1A of the present embodiment.
  • the circuit that feeds back from the drain to the gate is a negative feedback circuit.
  • the band is expanded by the amount that the gain is reduced.
  • the feedback depends exclusively on the feedback resistors 32 and 42, and the capacitors 33 and 43 are provided to cut off the DC component. As the capacitance value of the capacitors 33 and 43, a value that can be regarded as a substantially short circuit in the frequency band on which feedback acts is set.
  • the size of the semiconductor chip is gradually increasing, and a semiconductor chip having a large number of gate fingers, for example, several tens, is being put into practical use as in the present embodiment.
  • a feedback circuit is connected between the input lead 23 and the output lead 24 outside the package 20 as in the conventional case, the wiring path of the feedback circuit becomes long. The inductance of the wiring induces disturbance of the frequency characteristics of the transistor.
  • feedback circuits 30A and 40A are provided alongside the semiconductor chip 10 on the base 21 on which the semiconductor chip 10 is mounted in the package 20. Therefore, it is possible to shorten the wiring path of the feedback circuit as compared with the case where the feedback circuit is provided outside the package 20. Therefore, according to the amplification device 1A, it is possible to effectively suppress the disturbance of the frequency characteristics of each transistor included in the semiconductor chip 10.
  • the distance between each gate pad 12a and the feedback circuit varies depending on the position of each gate pad 12a. Occurs.
  • the distance between each drain pad 13a and the feedback circuit varies depending on the position of each drain pad 13a.
  • the wiring connecting each gate pad 12a and the feedback circuit and the wiring connecting each drain pad 13a and the feedback circuit have inductances corresponding to their lengths. Therefore, these variations in distance become variations in the feedback effect and cause variations in the characteristics of each transistor included in the semiconductor chip 10. In particular, in the frequency domain exceeding several GHz, the influence of the inductance of the wiring on the feedback effect becomes large, and the disturbance of the frequency characteristics of the transistor becomes remarkable.
  • two feedback circuits 30A and 40A are provided, one feedback circuit 30A is provided on one side of the semiconductor chip 10 in the direction D1, and the other feedback circuit 40A is a semiconductor chip in the direction D1. It is provided on the other side of the 10.
  • the variation in the distance between the feedback circuit and each gate pad 12a and the variation in the distance between the feedback circuit and each drain pad 13a are reduced as compared with the case where the feedback circuit is provided on only one side of the semiconductor chip 10. , It is possible to reduce the characteristic variation of each transistor due to the variation of these distances.
  • the average length of the wiring connecting the feedback circuit and the semiconductor chip 10 can be shortened, so that the feedback effect due to the inductance of the wiring can be obtained. The influence of can be further reduced.
  • the resistance value of the feedback resistor 32 of the feedback circuit 30A and the resistance value of the feedback resistor 42 of the feedback circuit 40A may be equal to each other. In this case, uniform characteristics can be given to the feedback circuits 30A and 40A, and disturbance of the frequency characteristics of each transistor of the semiconductor chip 10 can be more effectively suppressed.
  • the capacitors 33 and 43 of the feedback circuits 30A and 40A may be die capacitors provided on the output lead 24.
  • the capacitors 33 and 43 can be easily arranged in the narrow package 20. Further, the inductance of the wiring can be reduced by eliminating the need for the bonding wire connecting the capacitors 33 and 43 and the output lead 24.
  • the semiconductor chip 10 is placed on the auxiliary pad 14 provided on the semiconductor substrate 11 on one side of the gate pad group 12 in the direction D1 and on the semiconductor substrate 11 on the other side of the gate pad group 12 in the direction D1. It may have an auxiliary pad 15 provided. Then, the feedback circuit 30A may be connected to the gate pad group 12 via the auxiliary pad 14, and the feedback circuit 40A may be connected to the gate pad group 12 via the auxiliary pad 15. In this case, the feedback circuits 30A and 40A can be easily connected to the gate pad group 12.
  • the feedback resistor 32 of the feedback circuit 30A may be a thin film resistor formed on the main surface 31a of the dielectric substrate 31.
  • the feedback resistor 42 of the feedback circuit 40A may be a thin film resistor formed on the main surface 41a of the dielectric substrate 41. In these cases, the feedback resistors 32 and 42 can be easily realized.
  • the feedback resistor 32 of the feedback circuit 30A may be provided on the dielectric substrate 31.
  • the feedback resistor 42 of the feedback circuit 40A may be provided on the dielectric substrate 41.
  • the parasitic capacitance generated between the wiring of the feedback circuit 30A on the dielectric substrate 31 and the base 21 and the parasitic capacitance generated between the wiring of the feedback circuit 40A on the dielectric substrate 41 and the base 21 are suppressed to a small value. be able to.
  • these parasitic capacitances can be suppressed more effectively.
  • FIG. 5 is a plan view of the amplification device 1B according to the first modification of the above embodiment.
  • the difference between this modification and the above embodiment is the configuration and shape of the feedback circuit.
  • the amplification device 1B of the present modification has feedback circuits 30B and 40B instead of the feedback circuits 30A and 40A of the above embodiment.
  • the feedback circuit 30B has a feedback resistor 36 instead of the feedback resistor 32 of the above embodiment.
  • the feedback circuit 40B has a feedback resistor 46 instead of the feedback resistor 42 of the above embodiment.
  • the feedback resistors 36 and 46 are set a plurality of times from one end to the other end in the longitudinal direction on the dielectric substrates 31 and 41. It extends while twisting. Further, a plurality of bonding pads 37 are provided side by side on the feedback resistor 36 along the extending direction of the feedback resistor 36. By short-circuiting any pair of bonding pads 37 by wire bonding, the resistance value of the feedback resistor 36 can be made variable stepwise. Similarly, a plurality of bonding pads 47 are provided side by side on the feedback resistor 46 along the extending direction of the feedback resistor 46.
  • the resistance value of the feedback resistor 46 can be made variable stepwise. As described above, according to this modification, the resistance values of the feedback resistors 36 and 46 can be easily adjusted to an arbitrary size. Since the feedback amount by the feedback circuits 30B and 40B is inversely proportional to the resistance value of the feedback resistors 36 and 46, the feedback amount can be easily adjusted. Further, the resistance values of the feedback resistors 36 and 46 can be changed independently of the semiconductor chip 10. Therefore, even when there are variations in the transistor characteristics of the semiconductor chip 10 for each amplification device, the variation in the transistor characteristics can be reduced by setting the feedback amount according to each transistor characteristic.
  • FIG. 6 is a plan view of the amplification device 1C according to the second modification of the above embodiment.
  • the difference between this modification and the first modification is the configuration of the feedback circuit.
  • the amplification device 1C of the present modification has feedback circuits 30C and 40C in place of the feedback circuits 30B and 40B of the first modification.
  • the feedback circuit 30C further includes a capacitor 38 in addition to the configuration of the feedback circuit 30B of the first modification.
  • the capacitor 38 is connected in series with the feedback resistor 36 and the capacitor 33 between the input lead 23 and the output lead 24 inside the side wall 22.
  • the capacitor 38 is a die capacitor arranged on the input lead 23 inside the side wall 22.
  • One electrode of the capacitor 38 is electrically connected to the pad 34 via a bonding wire 57, and the other electrode is conductively bonded to the input lead 23.
  • the feedback circuit 40C further includes a capacitor 48 in addition to the configuration of the feedback circuit 40B of the first modification.
  • the capacitor 48 is connected in series with the feedback resistor 46 and the capacitor 43 between the input lead 23 and the output lead 24 inside the side wall 22.
  • the capacitor 48 is a die capacitor arranged on the input lead 23 inside the side wall 22.
  • One electrode of the capacitor 48 is electrically connected to the pad 44 via a bonding wire 58, and the other electrode is conductively bonded to the input lead 23.
  • the capacitance value of the capacitor 48 is equal to the capacitance value of the capacitor 38.
  • Capacitors 38 and 48 correspond to the input side capacitors in this modification.
  • the capacitors 33 and 43 correspond to the output side capacitors in this modification.
  • the capacitors 38 and 48 of this modification are connected to the input lead 23, the capacitors 38 and 48 may be directly connected to the gate pad group 12 via a bonding wire or the like without the input lead 23. ..
  • the gate bias is a negative voltage. Therefore, when the metal of the metal-containing adhesive such as silver paste that fixes the dielectric substrates 31 and 41 and the base 21 is ionized by moisture, the metal ions are directed toward the negative potential wiring on the dielectric substrates 31 and 41. Crawl up. Then, the wiring on the dielectric substrates 31 and 41 and the base 21 which is the reference potential may be short-circuited. Such a phenomenon is called ion migration.
  • the capacitors 38 and 48 on the input side and the capacitors 33 and 43 on the output side are provided as in this modification, the bias is cut off between these capacitors and the potential becomes indefinite, that is, a float state. Therefore, ion migration can be suppressed.
  • the amplification device according to the present disclosure is not limited to the above-described embodiment, and various other modifications are possible.
  • the capacitors 33 and 43 are mounted on the output lead 24 in the above embodiment and each modification, the capacitors 33 and 43 may be arranged on the dielectric substrates 31 and 41, respectively. In that case, the capacitors 33 and 43 and the output leads 24 or the drain pad group 13 are connected by bonding wires.
  • 1A, 1B, 1C ... Amplifying device 10 ... Semiconductor chip 11 ... Semiconductor substrate 11a, 11b ... End side 11c, 11d ... Side side 12 ... Gate pad group 12a ... Gate pad 13 ... Drain pad group 13a ... Drain pad 14, 15 ... Auxiliary pad 16 ... Source pad group 16a ... Source pad 20 ... Package 21 ... Base 21a ... Main surface 21b, 21c ... Recessed portion 22 ... Side wall 22a ... Front wall portion 22b ... Rear wall portion 22c, 22d ... Side wall portion 23 ... Input lead 24 ... Output leads 30A, 30B, 30C ... First feedback circuits 40A, 40B, 40C ...

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Abstract

増幅装置は、半導体チップと、パッケージと、第１の帰還回路と、第２の帰還回路とを備える。パッケージは、金属製のベース、絶縁性の側壁、入力リード、及び出力リードを有する。入力リードは、半導体チップのゲートパッド群と接続される。出力リードは、半導体チップのドレインパッド群と接続される。各帰還回路は、金属製のベース上に設けられる誘電体基板と、誘電体基板上に配置された帰還抵抗と、帰還抵抗と直列に接続されたキャパシタとを有する。各帰還回路は、ゲートパッド群とドレインパッド群との間に接続されている。帰還回路は、第１及び第２の端辺の延在方向における半導体チップの一方側及び他方側のベース上にそれぞれ配置されている。

Description

増幅装置
　本開示は、増幅装置に関する。
　本出願は、２０１９年５月２７日出願の日本出願第２０１９－０９８５９３号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　特許文献１には、広帯域増幅器に関する技術が記載されている。この広帯域増幅器は、信号増幅用トランジスタを備える。信号増幅用トランジスタの入力側及び出力側のそれぞれには、インダクタンスからなる整合回路と、コンデンサからなる整合回路とが接続されている。更に、抵抗及びコンデンサを含む並列帰還回路が、分割された入力整合回路の分割点と、分割された出力整合回路の分割点との間に接続されている。特許文献１に記載された広帯域増幅器は、このような構成を備えることによって、高周波領域の利得の低下を少なくし、増幅器としての周波数帯域を広くすることを企図している。
　特許文献２には、マイクロ波増幅器に関する技術が記載されている。このマイクロ波増幅器は、入力端子および出力端子を有する増幅素子と、この増幅素子の出力端子側に出力された出力の一部を、増幅素子の入力端子側に帰還する帰還回路とを備える。帰還回路は、増幅素子の位置する面の上方または下方を通るように形成されている。または、帰還回路は、増幅素子の接地端子が接地される２か所の接地場所で挟まれた内側領域を通るように形成されている。特許文献２に記載されたマイクロ波増幅器は、帰還回路長を短くし、特性を向上することを企図している。
特開平５－３１５８６５号公報 特開平６－０３７５５９号公報
　本開示の増幅装置は、半導体チップと、パッケージと、第１の帰還回路と、第２の帰還回路と、を備える。半導体チップは、半導体基板と、複数のトランジスタと、ゲートパッド群と、ドレインパッド群と、ソースパッド群と、を有する。半導体基板は、互いに対向する第１及び第２の端辺を有する。各トランジスタは、半導体基板上にソース電極、ゲート電極、及びドレイン電極を有する。ゲートパッド群は複数のゲートパッドを含み、複数のゲートパッドは、第１の端辺に沿って半導体基板上に配置され、複数のトランジスタのそれぞれのゲート電極と接続されている。ドレインパッド群は複数のドレインパッドを含み、複数のドレインパッドは、第２の端辺に沿って半導体基板上に配置され、複数のトランジスタのそれぞれのドレイン電極と接続されている。ソースパッド群は複数のソースパッドを含み、複数のソースパッドは、複数のトランジスタのそれぞれのソース電極と接続されている。パッケージは、半導体チップの底面が接合される金属製のベース、半導体チップを取り囲む絶縁性の側壁、ゲートパッド群と接続され側壁の内側から外側へ延在する入力リード、及びドレインパッド群と接続され側壁の内側から外側へ延在する出力リードを有する。第１及び第２の帰還回路は、金属製のベース上に設けられる誘電体基板と、誘電体基板上に配置された帰還抵抗と、帰還抵抗と直列に接続されたキャパシタとを有する。第１及び第２の帰還回路は、ゲートパッド群とドレインパッド群との間に電気的に接続されている。第１の帰還回路は、第１及び第２の端辺の延在方向における半導体チップの一方側のベース上に配置されている。第２の帰還回路は、前記延在方向における半導体チップの他方側のベース上に配置されている。
図１は、本開示の一実施形態に係る増幅装置の構成を示す平面図である。 図２は、半導体チップを拡大して示す平面図である。 図３は、半導体チップ及び帰還回路を前壁部分から見た示す図である。 図４は、増幅装置の回路図である。 図５は、第１変形例に係る増幅装置の平面図である。 図６は、第２変形例に係る増幅装置の平面図である。
［本開示が解決しようとする課題］
　近年、高周波且つ広帯域に対応できる半導体増幅装置が求められている。ここでいう広帯域とは、例えば、数十ｋＨｚから数百ｋＨｚのＬＦ（Low Freqency）帯から、数ＧＨｚのＲＦ（Radio Freqency）帯までをカバーする周波数帯域である。このような広い周波帯域を対象として、トランジスタの増幅特性を向上させる手法として、トランジスタのドレインからゲートに帰還を施す手法がある（例えば特許文献１，２を参照）。トランジスタのゲートとドレインとでは信号の位相が１８０°異なるので、ドレインからゲートに帰還を施した回路は負帰還回路となる。そして、利得帯域幅積（ＧＢ積）一定の法則により、利得が減じた分だけ帯域が拡大する。帰還回路は、例えば抵抗及びキャパシタの直列回路により構成される。
　一方、近年の高周波トランジスタにはより大きな電流に対応できるものが望まれている。そのため、トランジスタのサイズが次第に大型化しており、例えば数十本といった多数のゲートフィンガを有するものも実用化されつつある。このようなサイズの大きなトランジスタでは、ゲートとドレインとを接続する帰還回路の配線経路が長くなり、配線のインダクタンスがトランジスタの周波数特性の乱れを誘発する。
　そこで、本開示は、帰還回路の配線経路を短くしてトランジスタの周波数特性の乱れを抑制できる増幅装置を提供することを目的とする。
［本開示の効果］
　本開示によれば、帰還回路の配線経路を短くしてトランジスタの周波数特性の乱れを抑制できる増幅装置を提供することが可能となる。
［本開示の実施形態の説明］
　最初に、本開示の実施形態を列記して説明する。一実施形態に係る増幅装置は、半導体チップと、パッケージと、第１の帰還回路と、第２の帰還回路と、を備える。半導体チップは、半導体基板と、複数のトランジスタと、ゲートパッド群と、ドレインパッド群と、ソースパッド群と、を有する。半導体基板は、互いに対向する第１及び第２の端辺を有する。各トランジスタは、半導体基板上にソース電極、ゲート電極、及びドレイン電極を有する。ゲートパッド群は複数のゲートパッドを含み、複数のゲートパッドは、第１の端辺に沿って半導体基板上に配置され、複数のトランジスタのそれぞれのゲート電極と接続されている。ドレインパッド群は複数のドレインパッドを含み、複数のドレインパッドは、第２の端辺に沿って半導体基板上に配置され、複数のトランジスタのそれぞれのドレイン電極と接続されている。ソースパッド群は複数のソースパッドを含み、複数のソースパッドは、複数のトランジスタのそれぞれのソース電極と接続されている。パッケージは、半導体チップの底面が接合される金属製のベース、半導体チップを取り囲む絶縁性の側壁、ゲートパッド群と接続され側壁の内側から外側へ延在する入力リード、及びドレインパッド群と接続され側壁の内側から外側へ延在する出力リードを有する。第１及び第２の帰還回路は、金属製のベース上に設けられる誘電体基板と、誘電体基板上に配置された帰還抵抗と、帰還抵抗と直列に接続されたキャパシタとを有する。第１及び第２の帰還回路は、ゲートパッド群とドレインパッド群との間に電気的に接続されている。第１の帰還回路は、第１及び第２の端辺の延在方向における半導体チップの一方側のベース上に配置されている。第２の帰還回路は、前記延在方向における半導体チップの他方側のベース上に配置されている。
　この増幅装置では、パッケージ内において半導体チップを搭載するベース上に、半導体チップと並んで第１及び第２の帰還回路が設けられている。従って、例えばパッケージの外部に帰還回路を設ける場合と比較して、帰還回路の配線経路を短くすることが可能となる。故に、この増幅装置によれば、半導体チップが有する各トランジスタの周波数特性の乱れを効果的に抑制できる。また、この増幅装置では帰還回路が少なくとも２つ設けられ、第１の帰還回路は半導体基板の第１及び第２の端辺の延在方向における半導体チップの一方側に設けられ、第２の帰還回路は前記延在方向における半導体チップの他方側に設けられている。この場合、帰還回路が半導体チップの片側のみに設けられる場合と比較して、各ゲートパッド及び各ドレインパッドと帰還回路との距離のばらつきに起因する特性ばらつきを低減することができる。
　上記の増幅装置において、第１の帰還回路の帰還抵抗の抵抗値と、第２の帰還回路の帰還抵抗の抵抗値とが互いに等しくてもよい。この場合、第１及び第２の帰還回路に均等な特性を与えて、半導体チップが有する各トランジスタの周波数特性の乱れを更に効果的に抑制できる。
　上記の増幅装置において、第１及び第２の帰還回路のキャパシタは、出力リード上に設けられたダイキャパシタであってもよい。この場合、狭いパッケージ内においてキャパシタを容易に配置することができる。
　上記の増幅装置において、誘電体基板は、金属含有接着剤を介してベースに固定され、第１及び第２の帰還回路は、ゲートパッド群と帰還抵抗との間に電気的に接続された上記キャパシタとしての入力側キャパシタと、ドレインパッド群と帰還抵抗との間に電気的に接続された上記キャパシタとしての出力側キャパシタとを有してもよい。多くの場合、ゲートバイアスは負電圧であり、誘電体基板とベースとを固定する例えば銀ペーストといった金属含有接着剤の金属が水分によりイオン化すると、その金属イオンが誘電体基板上の負電位の配線に向けて這い上がる。これをイオンマイグレーションという。上記のように入力側キャパシタ及び出力側キャパシタを設けると、これらのキャパシタ間ではバイアスが遮断されて電位が不定となる。従って、イオンマイグレーションを抑制することができる。
　上記の増幅装置において、金属含有接着剤は焼結型の金属ペーストであってもよい。
　上記の増幅装置において、半導体チップは、半導体基板の第１及び第２の端辺の延在方向におけるゲートパッド群の一方側の半導体基板上に設けられた第１の補助パッドと、前記延在方向におけるゲートパッド群の他方側の半導体基板上に設けられた第２の補助パッドとを更に有してもよい。そして、第１の帰還回路は第１の補助パッドを介してゲートパッド群と電気的に接続され、第２の帰還回路は第２の補助パッドを介してゲートパッド群と電気的に接続されてもよい。この場合、第１及び第２の帰還回路とゲートパッド群とを容易に接続することができる。
　上記の増幅装置において、第１及び第２の帰還回路の帰還抵抗は、誘電体基板の主面に形成された薄膜抵抗であってもよい。この場合、帰還抵抗を容易に実現することができる。
　上記の増幅装置において、誘電体基板は半導体基板よりも厚くてもよい。この場合、誘電体基板上の帰還回路の配線とベースとの間に生じる寄生容量を小さく抑えることができる。
　上記の増幅装置において、第１及び第２の帰還回路の帰還抵抗は、帰還抵抗の延在方向に並ぶ複数のボンディングパッドを有してもよい。この場合、ボンディングワイヤを用いて任意のボンディングパッド間を短絡させることにより、帰還抵抗の抵抗値を任意の大きさに容易に調整することができる。
　上記の増幅装置において、パッケージの側壁は、半導体基板の第１及び第２の端辺の延在方向と交差する方向において互いに対向する前壁部分及び後壁部分を含み、入力リードは前壁部分の内側から外側へ延在し、出力リードは後壁部分の内側から外側へ延在してもよい。
　上記の増幅装置において、第１及び第２の帰還回路の誘電体基板は、半導体基板の第１及び第２の端辺の延在方向を短手方向とする長方形状の平面形状を有してもよい。この場合、誘電体基板の一端を入力リードに近づけ、誘電体基板の他端を出力リードに近づけてボンディングワイヤを短くし、ボンディングワイヤが有するインダクタンスを低減することができる。
　上記の増幅装置において、第１及び第２の帰還回路の帰還抵抗は、誘電体基板の長手方向における一端から他端にわたって複数回曲折しながら延在してもよい。この場合、帰還抵抗を長くして更に高抵抗とすることができる。
　上記の増幅装置において、第１及び第２の帰還回路の誘電体基板はセラミックからなってもよい。
　上記の増幅装置において、第１の帰還回路のキャパシタの容量値と、第２の帰還回路のキャパシタの容量値とは互いに等しくてもよい。
［本開示の実施形態の詳細］
　本開示の増幅装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
　図１は、本開示の一実施形態に係る増幅装置の構成を示す平面図である。この増幅装置１Ａは、半導体チップ１０と、パッケージ２０と、第１の帰還回路３０Ａと、第２の帰還回路４０Ａとを備える。半導体チップ１０は、半導体基板上にソース電極、ゲート電極、及びドレイン電極を有するトランジスタが複数設けられてなる。半導体チップ１０を構成するトランジスタは、例えばゲート幅が６ｍｍのＦＥＴであって、一例ではＧａＮ系半導体を主に含む高電子移動度トランジスタ（ＨＥＭＴ）である。半導体チップ１０の最大出力は、例えば３０Ｗである。
　図２は、半導体チップ１０を拡大して示す平面図である。半導体チップ１０は、半導体基板１１と、半導体基板１１の主面上に設けられた、ゲートパッド群１２、ドレインパッド群１３、第１の補助パッド１４、第２の補助パッド１５、及びソースパッド群１６を有する。半導体基板１１は、方向Ｄ１を長手方向とする長方形状の平面形状を有している。半導体基板１１は、方向Ｄ１に沿ってそれぞれ延在し、方向Ｄ１と交差する方向に互いに対向する一対の端辺１１ａ，１１ｂを有する。端辺１１ａは本実施形態における第１の端辺の例である。端辺１１ｂは本実施形態における第２の端辺の例である。半導体基板１１は、端辺１１ａ，１１ｂの一端同士を繋ぎ方向Ｄ１と交差する方向に延在する側辺１１ｃと、端辺１１ａ，１１ｂの他端同士を繋ぎ方向Ｄ１と交差する方向に延在する側辺１１ｄとを更に有する。
　ゲートパッド群１２は、複数のトランジスタのそれぞれのゲート電極と接続された複数のゲートパッド１２ａを含む。複数のゲートパッド１２ａは、半導体基板１１上に形成された例えばＡｕ膜といった金属膜である。複数のゲートパッド１２ａは、一対の端辺１１ａ，１１ｂのうち一方、例えば端辺１１ａに沿って半導体基板１１上に並んで配置されている。なお、図には４つのゲートパッド１２ａが例として示されているが、ゲートパッド１２ａの個数は２以上の任意の個数である。各ゲートパッド１２ａは、半導体基板１１の活性領域上に設けられた図示しない１本又は２本以上（例えば６本）のゲート電極すなわちゲートフィンガと電気的に接続されている。各ゲートパッド１２ａは、図１に示されるように、ボンディングワイヤ５１を介して、後述するパッケージ２０の入力リード２３と電気的に接続されている。なお、各ゲート電極と半導体との接触幅すなわち単位ゲート幅は、例えば２００μｍである。
　ドレインパッド群１３は、複数のトランジスタのそれぞれのドレイン電極と接続された複数のドレインパッド１３ａを含む。複数のドレインパッド１３ａは、半導体基板１１上に形成された例えばＡｕ膜といった金属膜である。複数のドレインパッド１３ａは、一対の端辺１１ａ，１１ｂのうち他方、例えば端辺１１ｂに沿って半導体基板１１上に並んで配置されている。ドレインパッド１３ａの個数は、例えばゲートパッド１２ａの個数と同じである。各ドレインパッド１３ａは、半導体基板１１の活性領域上に設けられた図示しない２本以上のドレイン電極すなわちドレインフィンガと電気的に接続されている。各ドレインパッド１３ａは、図１に示されるように、ボンディングワイヤ５２を介して、後述するパッケージ２０の出力リード２４と電気的に接続されている。
　補助パッド１４は、半導体基板１１上に形成された例えばＡｕ膜といった金属膜である。補助パッド１４は、方向Ｄ１におけるゲートパッド群１２の一方側の半導体基板１１上の領域、すなわちゲートパッド群１２と側辺１１ｃとの間の領域に設けられている。補助パッド１４は、半導体基板１１上に設けられた配線を通じて、ゲートパッド群１２に含まれる一部のゲートパッド１２ａと電気的に接続されている。図１に示されるように、補助パッド１４は、ボンディングワイヤ５３を介して帰還回路３０Ａと電気的に接続されている。
　補助パッド１５は、半導体基板１１上に形成された例えばＡｕ膜といった金属膜である。補助パッド１５は、方向Ｄ１におけるゲートパッド群１２の他方側の半導体基板１１上の領域、すなわちゲートパッド群１２と側辺１１ｄとの間の領域に設けられている。補助パッド１５は、半導体基板１１上に設けられた配線を通じて、ゲートパッド群１２に含まれる残りのゲートパッド１２ａと電気的に接続されている。図１に示されるように、補助パッド１５は、ボンディングワイヤ５４を介して帰還回路４０Ａと電気的に接続されている。
　ソースパッド群１６は、複数のトランジスタのそれぞれのソース電極と接続された複数のソースパッド１６ａを含む。複数のソースパッド１６ａは、半導体基板１１上に形成された例えばＡｕ膜といった金属膜である。複数のソースパッド１６ａは、一対の端辺１１ａ，１１ｂのうち一方、例えば端辺１１ａに沿ってゲートパッド１２ａと交互に、半導体基板１１上に並んで配置されている。各ソースパッド１６ａは、半導体基板１１の活性領域上に設けられた図示しない２本以上のソース電極すなわちソースフィンガと電気的に接続されている。各ソースパッド１６ａは、半導体基板１１を貫通するビアを介して、半導体チップ１０の図示しない裏面電極膜と電気的に接続されている。
　なお、１個のゲートパッド１２ａに接続された１又は２以上のゲートフィンガと、それらのゲートフィンガを挟むソースフィンガ及びドレインフィンガとは、１個のトランジスタユニットを構成する。図２には４個のトランジスタユニットを含む半導体チップ１０が示されているが、トランジスタユニットの個数は任意である。例えば、半導体チップ１０が８個のトランジスタユニットを含む場合、トランジスタユニットの並び方向である方向Ｄ１における半導体チップ１０の全幅は、例えば６ｍｍにもなる。
　再び図１を参照する。パッケージ２０は、ベース２１、側壁２２、入力リード２３、及び出力リード２４を有する。ベース２１は金属製の板状の部材である。方向Ｄ１におけるベース２１の両端には、ネジ止めにより増幅装置１Ａを固定するための半円形の一対の凹部２１ｂ，２１ｃが形成されている。ベース２１は平坦な主面２１ａを有している。方向Ｄ１における主面２１ａの中央部には、半導体チップ１０の底面すなわち裏面電極膜が、金属含有接着剤を介して導電接合されている。金属含有接着剤は、例えば焼結型の金属ペーストであり、一例では銀ペーストである。半導体チップ１０のベース２１への導電接合は、例えば、金属ペーストをベース２１の主面２１ａに塗布し、半導体チップ１０をその金属ペースト上に配置したのち、金属ペーストに含まれる樹脂を熱処理により揮発させることにより行われる。多くの場合、ベース２１は基準電位すなわちＧＮＤ電位に規定されるので、半導体チップ１０のソース電極は、裏面電極膜及びビアを通じて基準電位に規定される。
　側壁２２は、半導体チップ１０を取り囲む絶縁性の部材である。側壁２２は、ベース２１の主面２１ａ上に立設している。本実施形態の側壁２２の平面形状は、方向Ｄ１を長手方向とする略長方形の枠状である。具体的には、側壁２２は、前壁部分２２ａ、後壁部分２２ｂ、側壁部分２２ｃ、及び側壁部分２２ｄを含む。前壁部分２２ａ及び後壁部分２２ｂは、方向Ｄ１に沿ってそれぞれ延在すると共に、方向Ｄ１と交差する方向に互いに対向する。側壁部分２２ｃは、前壁部分２２ａ及び後壁部分２２ｂの各一端を繋ぐ。側壁部分２２ｄは、前壁部分２２ａ及び後壁部分２２ｂの各他端を繋ぐ。半導体チップ１０と前壁部分２２ａとの距離は、半導体チップ１０と後壁部分２２ｂとの距離よりも小さい。側壁２２は、例えばセラミック製である。側壁２２の上面には図示しない蓋部すなわちリッドが接合され、これにより側壁２２の内側は気密に封止される。
　入力リード２３は、金属製の板状部材である。入力リード２３は、前壁部分２２ａを貫通し、前壁部分２２ａの内側から外側へ延在している。入力リード２３の上面は、前壁部分２２ａの内側及び外側の双方において前壁部分２２ａから露出している。前壁部分２２ａの内側における入力リード２３の上面は、複数のボンディングワイヤ５１を介して複数のゲートパッド１２ａと電気的に接続されている。一例では、１個のゲートパッド１２ａにつき１本のボンディングワイヤ５１が接続されている。前壁部分２２ａの外側に位置する入力リード２３の部分には、増幅装置１Ａの外部の配線が導電接続される。
　出力リード２４は、入力リード２３と同様の金属製の板状部材である。出力リード２４は、後壁部分２２ｂを貫通し、後壁部分２２ｂの内側から外側へ延在している。出力リード２４の上面は、後壁部分２２ｂの内側及び外側の双方において後壁部分２２ｂから露出している。後壁部分２２ｂの内側における出力リード２４の上面は、複数のボンディングワイヤ５２を介して複数のドレインパッド１３ａと電気的に接続されている。一例では、１個のドレインパッド１３ａにつき２本のボンディングワイヤ５２が接続されている。後壁部分２２ｂの外側に位置する出力リード２４の部分には、増幅装置１Ａの外部の配線が導電接続される。
　帰還回路３０Ａは、方向Ｄ１における半導体チップ１０の一方側のベース２１上の領域に配置されている。帰還回路３０Ａは、誘電体基板３１、帰還抵抗３２、及びキャパシタ３３を有する。帰還回路４０Ａは、方向Ｄ１における半導体チップ１０の他方側のベース２１上の領域に配置されている。帰還回路４０Ａは、誘電体基板４１、帰還抵抗４２、及びキャパシタ４３を有する。帰還回路３０Ａ，４０Ａの一端側はそれぞれ補助パッド１４，１５を介してゲートパッド群１２と電気的に接続されている。帰還回路３０Ａ，４０Ａの他端側は出力リード２４と電気的に接続されている。
　誘電体基板３１，４１は、方向Ｄ１を短手方向とする長方形状の平面形状を有する。誘電体基板３１，４１は、例えばＡｌ2Ｏ3といったセラミックからなる。図３は、半導体チップ１０及び帰還回路３０Ａ，４０Ａを前壁部分２２ａから見た図である。図３に示すように、誘電体基板３１，４１は半導体基板１１よりも厚い。一例では、誘電体基板３１，４１の厚さは２５０μｍ程度であり、半導体基板１１の厚さは１００μｍ程度である。
　誘電体基板３１は、互いに対向する主面３１ａ及び裏面３１ｂを有する。同様に、誘電体基板４１は、互いに対向する主面４１ａ及び裏面４１ｂを有する。誘電体基板３１，４１の裏面３１ｂ，４１ｂはベース２１の主面２１ａと対向しており、金属含有接着剤を介して主面２１ａに接合されている。金属含有接着剤は、例えば焼結型の金属ペーストであり、一例では銀ペーストである。誘電体基板３１，４１とベース２１との接合方法は、半導体チップ１０のベース２１への接合方法と同様である。すなわち、焼結型の金属ペーストをベース２１の主面２１ａに塗布し、誘電体基板３１，４１をその金属ペースト上に配置したのち、金属ペーストに含まれる樹脂を熱処理により揮発させることにより行われる。ベース２１への誘電体基板３１，４１の接合は、ベース２１への半導体チップ１０の接合と同時に行われてもよい。
　帰還抵抗３２は、誘電体基板３１上に配置され、誘電体基板３１の長手方向に延びている。帰還抵抗３２は、例えば誘電体基板３１の主面３１ａに形成された薄膜抵抗であり、一例ではＮｉＣｒからなる。帰還抵抗３２の抵抗値は例えば３００Ωである。主面３１ａにおける帰還抵抗３２の両端には、ワイヤボンディングのためのパッド３４，３５が設けられている。一方のパッド３４には前述したボンディングワイヤ５３の一端が接続され、パッド３４はボンディングワイヤ５３を介して補助パッド１４と電気的に接続されている。これにより、帰還抵抗３２のＤＣ電位はゲートバイアスに規定される。ゲートバイアスは例えば－２．８Ｖである。他方のパッド３５は、ボンディングワイヤ５５を介してキャパシタ３３の一方の電極と電気的に接続されている。
　帰還抵抗４２は、誘電体基板４１上に配置され、誘電体基板４１の長手方向に延びている。帰還抵抗４２は、帰還抵抗３２と同様に、例えば誘電体基板４１の主面４１ａに形成された薄膜抵抗であり、一例ではＮｉＣｒからなる。帰還抵抗４２の抵抗値は、例えば帰還抵抗３２の抵抗値と等しい。主面４１ａにおける帰還抵抗４２の両端には、ワイヤボンディングのためのパッド４４，４５が設けられている。一方のパッド４４には前述したボンディングワイヤ５４の一端が接続され、パッド４４はボンディングワイヤ５４を介して補助パッド１５と電気的に接続されている。これにより、帰還抵抗４２のＤＣ電位はゲートバイアスに規定される。他方のパッド４５は、ボンディングワイヤ５６を介してキャパシタ４３の一方の電極と電気的に接続されている。
　キャパシタ３３は、側壁２２の内側の出力リード２４と補助パッド１４との間において、帰還抵抗３２と直列に接続されている。本実施形態のキャパシタ３３は、側壁２２の内側の出力リード２４上に配置されたダイキャパシタである。キャパシタ３３の一対の電極のうち、ボンディングワイヤ５５に接続された電極とは反対側の電極が、出力リード２４と導電接合されている。同様に、キャパシタ４３は、側壁２２の内側の出力リード２４と補助パッド１５との間において、帰還抵抗４２と直列に接続されている。本実施形態のキャパシタ４３は、側壁２２の内側の出力リード２４上に配置されたダイキャパシタである。キャパシタ４３の一対の電極のうち、ボンディングワイヤ５６に接続された電極とは反対側の電極が、出力リード２４と導電接合されている。キャパシタ４３の容量値は、キャパシタ３３の容量値と等しい。キャパシタ３３，４３の容量値は、数ＧＨｚ帯からＬＦ帯において実質的にショートと見なせる大きさであり、例えば２０ｐＦである。
　上記の例では、帰還回路３０Ａ，４０Ａの各一端は、補助パッド１４，１５をそれぞれ介してゲートパッド群１２と接続されている。これに限らず、帰還回路３０Ａ，４０Ａの各一端は、補助パッド１４，１５を介さずに、ボンディングワイヤ等を介してゲートパッド群１２と直接接続されてもよい。また、上記の例では、帰還回路３０Ａ，４０Ａの各他端は、出力リード２４を介してドレインパッド群１３と接続されている。これに限らず、帰還回路３０Ａ，４０Ａの各他端は、出力リード２４を介さずに、ボンディングワイヤ等を介してドレインパッド群１３と直接接続されてもよい。
　以上に説明した本実施形態の増幅装置１Ａによって得られる効果について説明する。図４は、本実施形態の増幅装置１Ａの回路図である。本実施形態では、広い周波帯域において半導体チップ１０の増幅特性を向上させるために、帰還回路３０Ａ，４０Ａによって、半導体チップ１０のドレインからゲートに帰還を施す。半導体チップ１０のゲートとドレインとでは信号の位相が１８０°異なるので、ドレインからゲートに帰還を施す回路は負帰還回路となる。そして、利得帯域幅積（ＧＢ積）一定の法則により、利得が減じた分だけ帯域が拡大する。なお、帰還は専ら帰還抵抗３２，４２に依存し、キャパシタ３３，４３は直流成分を遮断するために設けられる。キャパシタ３３，４３の容量値としては、帰還が作用する周波数帯域において実質的にショート（短絡）と見なすことのできる値が設定される。
　一方、近年の高周波トランジスタにはより大きな電流に対応できるものが望まれている。そのため、半導体チップのサイズが次第に大型化しており、本実施形態のように、例えば数十本といった多数のゲートフィンガを有するものも実用化されつつある。このようなサイズの大きな半導体チップを備える増幅装置において、従来のように、パッケージ２０の外部において入力リード２３と出力リード２４との間に帰還回路を接続すると、帰還回路の配線経路が長くなり、配線のインダクタンスがトランジスタの周波数特性の乱れを誘発する。
　本実施形態の増幅装置１Ａでは、パッケージ２０内において、半導体チップ１０を搭載するベース２１上に、半導体チップ１０と並んで帰還回路３０Ａ，４０Ａが設けられている。従って、パッケージ２０の外部に帰還回路を設ける場合と比較して、帰還回路の配線経路を短くすることが可能となる。故に、この増幅装置１Ａによれば、半導体チップ１０が有する各トランジスタの周波数特性の乱れを効果的に抑制できる。
　また、帰還回路が半導体チップ１０の片側のみに設けられる場合、方向Ｄ１に並ぶゲートパッド１２ａの個数が多くなるほど、各ゲートパッド１２ａの位置に応じて各ゲートパッド１２ａと帰還回路との距離にばらつきが生じる。同様に、方向Ｄ１に並ぶドレインパッド１３ａの個数が多くなるほど、各ドレインパッド１３ａの位置に応じて各ドレインパッド１３ａと帰還回路との距離にばらつきが生じる。各ゲートパッド１２ａと帰還回路とを接続する配線、及び各ドレインパッド１３ａと帰還回路とを接続する配線は、それらの長さに応じたインダクタンスを有する。したがって、これらの距離のばらつきは、帰還効果のばらつきとなって、半導体チップ１０に含まれる各トランジスタの特性ばらつきの要因となる。特に、数ＧＨｚを超える周波数領域では、配線のインダクタンスによる帰還効果への影響が大きくなり、トランジスタの周波数特性の乱れが顕著に現れてしまう。
　これに対し、本実施形態では、２つの帰還回路３０Ａ，４０Ａが設けられ、一方の帰還回路３０Ａは方向Ｄ１における半導体チップ１０の一方側に設けられ、他方の帰還回路４０Ａは方向Ｄ１における半導体チップ１０の他方側に設けられている。この場合、帰還回路が半導体チップ１０の片側のみに設けられる場合と比較して、帰還回路と各ゲートパッド１２ａとの距離のばらつき、及び帰還回路と各ドレインパッド１３ａとの距離のばらつきを小さくし、これらの距離のばらつきに起因する各トランジスタの特性ばらつきを低減することができる。また、帰還回路が半導体チップ１０の片側のみに設けられる場合と比較して、帰還回路と半導体チップ１０とを接続する配線の平均長さを短くすることができるので、配線のインダクタンスによる帰還効果への影響を更に低減することができる。
　前述したように、帰還回路３０Ａの帰還抵抗３２の抵抗値と、帰還回路４０Ａの帰還抵抗４２の抵抗値とは互いに等しくてもよい。この場合、帰還回路３０Ａ，４０Ａに均等な特性を与えて、半導体チップ１０が有する各トランジスタの周波数特性の乱れを更に効果的に抑制できる。
　前述したように、帰還回路３０Ａ，４０Ａのキャパシタ３３，４３は、出力リード２４上に設けられたダイキャパシタであってもよい。この場合、狭いパッケージ２０内においてキャパシタ３３，４３を容易に配置することができる。また、キャパシタ３３，４３と出力リード２４とを接続するボンディングワイヤを不要として、配線のインダクタンスを低減することができる。
　前述したように、半導体チップ１０は、方向Ｄ１におけるゲートパッド群１２の一方側の半導体基板１１上に設けられた補助パッド１４と、方向Ｄ１におけるゲートパッド群１２の他方側の半導体基板１１上に設けられた補助パッド１５とを有してもよい。そして、帰還回路３０Ａは補助パッド１４を介してゲートパッド群１２と接続され、帰還回路４０Ａは補助パッド１５を介してゲートパッド群１２と接続されてもよい。この場合、帰還回路３０Ａ，４０Ａとゲートパッド群１２とを容易に接続することができる。
　前述したように、帰還回路３０Ａの帰還抵抗３２は、誘電体基板３１の主面３１ａに形成された薄膜抵抗であってもよい。同様に、帰還回路４０Ａの帰還抵抗４２は、誘電体基板４１の主面４１ａに形成された薄膜抵抗であってもよい。これらの場合、帰還抵抗３２，４２を容易に実現することができる。
　前述したように、帰還回路３０Ａの帰還抵抗３２は、誘電体基板３１上に設けられてもよい。同様に、帰還回路４０Ａの帰還抵抗４２は、誘電体基板４１上に設けられてもよい。この場合、誘電体基板３１上の帰還回路３０Ａの配線とベース２１との間に生じる寄生容量、及び誘電体基板４１上の帰還回路４０Ａの配線とベース２１との間に生じる寄生容量を小さく抑えることができる。特に、誘電体基板３１，４１が半導体基板１１よりも厚い場合、これらの寄生容量をより効果的に抑えることができる。
　（第１変形例）
　図５は、上記実施形態の第１変形例に係る増幅装置１Ｂの平面図である。本変形例と上記実施形態との相違点は、帰還回路の構成及び形状である。具体的には、本変形例の増幅装置１Ｂは、上記実施形態の帰還回路３０Ａ，４０Ａに代えて、帰還回路３０Ｂ，４０Ｂを有する。帰還回路３０Ｂは、上記実施形態の帰還抵抗３２に代えて、帰還抵抗３６を有する。帰還回路４０Ｂは、上記実施形態の帰還抵抗４２に代えて、帰還抵抗４６を有する。
　図５に示すように、本変形例では、帰還抵抗を長くして更に高抵抗とするため、帰還抵抗３６，４６は、誘電体基板３１，４１上の長手方向における一端から他端にわたって複数回曲折しながら延在している。また、帰還抵抗３６上には帰還抵抗３６の延在方向に沿って複数のボンディングパッド３７が並んで設けられている。任意の対のボンディングパッド３７をワイヤボンディングにより短絡することにより、帰還抵抗３６の抵抗値を段階的に可変とすることができる。同様に、帰還抵抗４６上には帰還抵抗４６の延在方向に沿って複数のボンディングパッド４７が並んで設けられている。任意の対のボンディングパッド４７をワイヤボンディングにより短絡することにより、帰還抵抗４６の抵抗値を段階的に可変とすることができる。このように、本変形例によれば、帰還抵抗３６，４６の抵抗値を任意の大きさに容易に調整することができる。帰還回路３０Ｂ，４０Ｂによる帰還量は帰還抵抗３６，４６の抵抗値に反比例するので、これにより帰還量を容易に調整することができる。また、帰還抵抗３６，４６の抵抗値の変更は半導体チップ１０とは独立に実施することができる。従って、増幅装置毎の半導体チップ１０のトランジスタ特性にバラツキが存在する場合においても、それぞれのトランジスタ特性に応じて帰還量を設定することにより、トランジスタ特性のバラツキを低減することができる。
　（第２変形例）
　図６は、上記実施形態の第２変形例に係る増幅装置１Ｃの平面図である。本変形例と上記第１変形例との相違点は、帰還回路の構成である。具体的には、本変形例の増幅装置１Ｃは、上記第１変形例の帰還回路３０Ｂ，４０Ｂに代えて、帰還回路３０Ｃ，４０Ｃを有する。
　帰還回路３０Ｃは、第１変形例の帰還回路３０Ｂの構成に加えて、キャパシタ３８を更に有する。キャパシタ３８は、側壁２２の内側の入力リード２３と出力リード２４との間において、帰還抵抗３６及びキャパシタ３３と直列に接続されている。キャパシタ３８は、側壁２２の内側の入力リード２３上に配置されたダイキャパシタである。キャパシタ３８の一方の電極は、ボンディングワイヤ５７を介してパッド３４と電気的に接続されており、他方の電極は入力リード２３と導電接合されている。
　同様に、帰還回路４０Ｃは、第１変形例の帰還回路４０Ｂの構成に加えて、キャパシタ４８を更に有する。キャパシタ４８は、側壁２２の内側の入力リード２３と出力リード２４との間において、帰還抵抗４６及びキャパシタ４３と直列に接続されている。キャパシタ４８は、側壁２２の内側の入力リード２３上に配置されたダイキャパシタである。キャパシタ４８の一方の電極は、ボンディングワイヤ５８を介してパッド４４と電気的に接続されており、他方の電極は入力リード２３と導電接合されている。キャパシタ４８の容量値は、キャパシタ３８の容量値と等しい。
　キャパシタ３８，４８は、本変形例における入力側キャパシタに相当する。キャパシタ３３，４３は、本変形例における出力側キャパシタに相当する。本変形例のキャパシタ３８，４８は入力リード２３に接続されているが、キャパシタ３８，４８は、入力リード２３を介さずに、ボンディングワイヤ等を介してゲートパッド群１２に直接接続されてもよい。
　多くの場合、ゲートバイアスは負電圧である。したがって、誘電体基板３１，４１とベース２１とを固定する例えば銀ペーストといった金属含有接着剤の金属が水分によりイオン化すると、その金属イオンが誘電体基板３１，４１上の負電位の配線に向けて這い上がる。そして、誘電体基板３１，４１上の配線と基準電位であるベース２１とが短絡するおそれがある。このような現象をイオンマイグレーションという。本変形例のように入力側のキャパシタ３８，４８及び出力側のキャパシタ３３，４３を設けると、これらのキャパシタ間ではバイアスが遮断されて電位が不定すなわちフロート状態となる。従って、イオンマイグレーションを抑制することができる。
　なお、このようなイオンマイグレーションへの対策は、セラミックパッケージに限らず、樹脂モールドパッケージにおいても有効である。樹脂モールドパッケージでは、パッケージ内への水分の侵入がセラミックパッケージよりも多くなるので、誘電体基板３１，４１上の配線のＤＣ電位をフロート状態にすることはさらに効果的である。
　本開示による増幅装置は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態及び各変形例ではキャパシタ３３，４３が出力リード２４上に実装されているが、キャパシタ３３，４３はそれぞれ誘電体基板３１，４１上に配置されてもよい。その場合、キャパシタ３３，４３と出力リード２４またはドレインパッド群１３とをボンディングワイヤにて接続することとなる。
１Ａ，１Ｂ，１Ｃ…増幅装置
１０…半導体チップ
１１…半導体基板
１１ａ，１１ｂ…端辺
１１ｃ，１１ｄ…側辺
１２…ゲートパッド群
１２ａ…ゲートパッド
１３…ドレインパッド群
１３ａ…ドレインパッド
１４，１５…補助パッド
１６…ソースパッド群
１６ａ…ソースパッド
２０…パッケージ
２１…ベース
２１ａ…主面
２１ｂ，２１ｃ…凹部
２２…側壁
２２ａ…前壁部分
２２ｂ…後壁部分
２２ｃ，２２ｄ…側壁部分
２３…入力リード
２４…出力リード
３０Ａ，３０Ｂ，３０Ｃ…第１の帰還回路
４０Ａ，４０Ｂ，４０Ｃ…第２の帰還回路
３１，４１…誘電体基板
３１ａ，４１ａ…主面
３１ｂ，４１ｂ…裏面
３２，４２…帰還抵抗
３３，４３…キャパシタ
３４，３５，４４，４５…パッド
３６，４６…帰還抵抗
３７，４７…ボンディングパッド
３８，４８…キャパシタ
５１～５８…ボンディングワイヤ
Ｄ１…方向

Claims (14)

  1. 　互いに対向する第１及び第２の端辺を有する半導体基板、前記半導体基板上にソース電極、ゲート電極、及びドレイン電極を有するトランジスタが複数設けられ、前記第１の端辺に沿って前記半導体基板上に配置され、前記複数のトランジスタのそれぞれの前記ゲート電極と接続されてなる複数のゲートパッドを含むゲートパッド群、前記第２の端辺に沿って前記半導体基板上に配置され、前記複数のトランジスタのそれぞれの前記ドレイン電極と接続されてなる複数のドレインパッドを含むドレインパッド群、並びに、前記複数のトランジスタのそれぞれの前記ソース電極と接続されてなる複数のソースパッドを含むソースパッド群を有する半導体チップと、
    　前記半導体チップの底面が接合される金属製のベース、前記半導体チップを取り囲む絶縁性の側壁、前記ゲートパッド群と接続され前記側壁の内側から外側へ延在する入力リード、及び前記ドレインパッド群と接続され前記側壁の内側から外側へ延在する出力リードを有するパッケージと、
    　前記金属製のベース上に設けられる誘電体基板および前記誘電体基板上に配置された帰還抵抗、並びに前記帰還抵抗と直列に接続されたキャパシタを有し、前記ゲートパッド群と前記ドレインパッド群との間に電気的に接続された第１及び第２の帰還回路と、
    　を備え、
    　前記第１の帰還回路は、前記第１及び第２の端辺の延在方向における前記半導体チップの一方側の前記ベース上に配置されており、
    　前記第２の帰還回路は、前記延在方向における前記半導体チップの他方側の前記ベース上に配置されている、増幅装置。
  2. 　前記第１の帰還回路の前記帰還抵抗の抵抗値と、前記第２の帰還回路の前記帰還抵抗の抵抗値とが互いに等しい、請求項１に記載の増幅装置。
  3. 　前記第１及び第２の帰還回路の前記キャパシタは、前記出力リード上に設けられたダイキャパシタである、請求項１または請求項２に記載の増幅装置。
  4. 　前記誘電体基板は、金属含有接着剤を介して前記ベースに固定され、
    　前記第１及び第２の帰還回路は、前記ゲートパッド群と前記帰還抵抗との間に電気的に接続された前記キャパシタとしての入力側キャパシタと、前記ドレインパッド群と前記帰還抵抗との間に電気的に接続された前記キャパシタとしての出力側キャパシタとを有する、請求項１または請求項２に記載の増幅装置。
  5. 　前記金属含有接着剤は焼結型の金属ペーストである、請求項４に記載の増幅装置。
  6. 　前記半導体チップは、前記第１及び第２の端辺の延在方向における前記ゲートパッド群の一方側の前記半導体基板上に設けられた第１の補助パッドと、前記延在方向における前記ゲートパッド群の他方側の前記半導体基板上に設けられた第２の補助パッドとを更に有し、
    　前記第１の帰還回路は前記第１の補助パッドを介して前記ゲートパッド群と電気的に接続され、前記第２の帰還回路は前記第２の補助パッドを介して前記ゲートパッド群と電気的に接続されている、請求項１から請求項５のいずれか１項に記載の増幅装置。
  7. 　前記第１及び第２の帰還回路の前記帰還抵抗は、前記誘電体基板の主面に形成された薄膜抵抗である、請求項１から請求項６のいずれか１項に記載の増幅装置。
  8. 　前記誘電体基板は前記半導体基板よりも厚い、請求項１から請求項７のいずれか１項に記載の増幅装置。
  9. 　前記第１及び第２の帰還回路の前記帰還抵抗は、前記帰還抵抗の延在方向に並ぶ複数のボンディングパッドを有する、請求項１から請求項８のいずれか１項に記載の増幅装置。
  10. 　前記パッケージの前記側壁は、前記第１及び第２の端辺の延在方向と交差する方向において互いに対向する前壁部分及び後壁部分を含み、
    　前記入力リードは前記前壁部分の内側から外側へ延在し、
    　前記出力リードは前記後壁部分の内側から外側へ延在する、請求項１から請求項９のいずれか１項に記載の増幅装置。
  11. 　前記第１及び第２の帰還回路の前記誘電体基板は、前記第１及び第２の端辺の延在方向を短手方向とする長方形状の平面形状を有する、請求項１から請求項１０のいずれか１項に記載の増幅装置。
  12. 　前記第１及び第２の帰還回路の前記帰還抵抗は、前記誘電体基板の長手方向における一端から他端にわたって複数回曲折しながら延在している、請求項１１に記載の増幅装置。
  13. 　前記第１及び第２の帰還回路の前記誘電体基板はセラミックからなる、請求項１から請求項１２のいずれか１項に記載の増幅装置。
  14. 　前記第１の帰還回路の前記キャパシタの容量値と、前記第２の帰還回路の前記キャパシタの容量値とが互いに等しい、請求項１から請求項１３のいずれか１項に記載の増幅装置。
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