WO2020230453A1 - キャビティsoi基板 - Google Patents
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Definitions
- the present invention is a cavity SOI (C-SOI substrate) in which a first silicon substrate having a cavity and a second silicon substrate used in a MEMS (Micro Electro Mechanical Systems) device or the like are bonded by a silicon oxide film. ).
- a Silicon on Insulator (hereinafter referred to as "SOI") layer on which a device such as a moving part is formed and a wafer for a support substrate that supports the SOI layer are laminated with an insulating layer interposed therebetween.
- SOI Silicon on Insulator
- the structure of the insulating layer including a cavity is disclosed (see, for example, Patent Document 1).
- a configuration is disclosed in which a cavity is provided on one of the two silicon substrates constituting the cavity SOI, and a silicon oxide film (SiO 2 ) is provided at the joint portion (see, for example, Patent Document 2). .).
- FIG. 8 shows a schematic cross-sectional view of a conventional cavity SOI substrate in which the thickness of the second silicon substrate is substantially the same in the cavity portion and the joint portion.
- a substrate having a uniform thickness is used for the second silicon substrate 58 bonded to the first silicon substrate 51 having the cavity 55.
- the second silicon substrate 58 is recessed and displaced due to the difference in pressure between the inside of the cavity 55 in a vacuum state and the outside of the cavity under atmospheric pressure. ..
- the flatness of the cavity SOI (C-SOI substrate) substrate 50 deteriorates and the yield of the MEMS device deteriorates.
- an object of the present invention is to provide a cavity SOI substrate capable of suppressing deterioration of flatness of a portion of the first silicon substrate facing the cavity.
- the cavity SOI substrate according to the present invention is a cavity SOI substrate in which a first silicon substrate having a cavity and a second silicon substrate are bonded by a silicon oxide film.
- the portion of the first silicon substrate facing the cavity is thicker than the portion joined to the first silicon substrate.
- the cavity SOI substrate according to the present invention deterioration of flatness of the portion of the first silicon substrate facing the cavity can be suppressed.
- FIG. 1 It is schematic cross-sectional view which shows the cross-sectional structure of an example of the cavity SOI substrate which concerns on Embodiment 1 of this invention. It is schematic cross-sectional view which shows the cross-sectional structure of another example of the cavity SOI substrate which concerns on Embodiment 1 of this invention. It is schematic cross-sectional view which shows each step of the first stage of the manufacturing method of the cavity SOI substrate which concerns on Embodiment 1 of this invention. It is schematic cross-sectional view which shows each step of the latter stage of the manufacturing method of the cavity SOI substrate which concerns on Embodiment 1 of this invention. FIG.
- FIG. 5 is a schematic cross-sectional view showing a step of providing a resist pattern having an inverted taper shape on one surface of a second silicon substrate in the method for manufacturing a cavity SOI substrate according to the first embodiment of the present invention.
- FIG. 3 is a schematic cross-sectional view showing a step of etching one surface of a second silicon substrate to provide a convex portion corresponding to a resist pattern, following the step of FIG. 3A.
- FIG. 3B is an enlarged cross-sectional view showing the shape of the end region of the convex portion of FIG. 3B.
- FIG. 3 is a schematic cross-sectional view showing a cross-sectional structure of a second silicon substrate obtained by removing the resist pattern of FIG. 3B.
- FIG. 5 is a schematic cross-sectional view showing a step of providing a mask pattern on one surface of a second silicon substrate in the method for manufacturing a cavity SOI substrate according to the second embodiment of the present invention.
- FIG. 5 is a schematic cross-sectional view showing a step of performing chemical mechanical polishing on one surface of a second silicon substrate to provide a convex portion corresponding to a mask pattern, following the step of FIG. 5A.
- FIG. 5B is an enlarged cross-sectional view showing the shape of the end region of the convex portion of FIG. 5B.
- FIG. 6 is a schematic cross-sectional view of a cavity SOI substrate obtained by releasing pressure after the step of FIG. 7A.
- FIG. 5 is a schematic cross-sectional view of a conventional cavity SOI substrate, wherein the thickness of the second silicon substrate is substantially the same in the cavity portion and the joint portion.
- the cavity SOI substrate according to the first aspect is a cavity SOI substrate in which a first silicon substrate having a cavity and a second silicon substrate are bonded by a silicon oxide film.
- the portion of the first silicon substrate facing the cavity is thicker than the portion joined to the first silicon substrate.
- the cavity SOI substrate according to the second aspect is bonded to the first silicon substrate on the side surface where the second silicon substrate is bonded to the first silicon substrate.
- the thickness may increase linearly from the portion to be formed toward the central portion of the portion facing the cavity, and the central portion of the portion facing the cavity may have a region having a constant thickness.
- the cavity SOI substrate according to the third aspect is bonded to the first silicon substrate on the side surface where the second silicon substrate is bonded to the first silicon substrate. Even if it has a curved shape in which the thickness increases from the portion facing the cavity toward the central portion of the portion facing the cavity, and the central portion of the portion facing the cavity has a constant thickness region. Good.
- the cavity SOI substrate according to the fourth aspect is the first to third aspect, and the second silicon substrate is the surface on the side bonded to the first silicon substrate.
- the thickness may increase from the portion joined to the silicon substrate of 1 toward the central portion, and the central portion of the portion facing the cavity may be the thickest.
- the cavity SOI substrate according to the fifth aspect is directed from the boundary portion of the joint surface between the first silicon substrate and the second silicon substrate toward the central portion of the portion facing the cavity. It may be curved.
- FIG. 1A is a schematic cross-sectional view showing a cross-sectional structure of a cavity SOI substrate 20 which is an example of the cavity SOI substrate according to the first embodiment of the present invention.
- FIG. 1B is a schematic cross-sectional view showing a cross-sectional structure of a cavity SOI substrate 20a, which is another example of the cavity SOI substrate according to the first embodiment of the present invention.
- the cavity SOI substrates 20 and 20a according to the first embodiment of the present invention are cavity SOI substrates in which a first silicon substrate 1 having a cavity 5 and a second silicon substrate 8 are bonded by a silicon oxide film 6a. Is.
- the cavity portion 11 facing the cavity 5 of the first silicon substrate 1 is thicker than the joint portion 12 bonded to the first silicon substrate 1.
- the thickness b of the cavity portion 11 facing the cavity 5 is thicker than the thickness a of the joint portion 12 (a ⁇ b).
- the cavity portion 11 includes a convex portion 22 having a thickness b thicker than that of a flat surface.
- the convex portion 22 having a thickness b thicker than the flat surface is not limited to the case where it exists on the lower surface side which is the surface facing the cavity 5 (FIG. 1A), and is a surface not facing the cavity 5. It may be present on the upper surface side (FIG.
- the cavity SOI substrates 20 and 20a are used in a MEMS device, it is preferable that the upper surface of the cavity 11 is flat (FIG. 1A) in the step of providing the movable portion on the upper surface side of the cavity 11.
- the cavity SOI substrates 20 and 20a in the second silicon substrate 8, the cavity portion 11 facing the cavity 5 is less likely to be deformed, and deterioration of flatness can be suppressed.
- the first silicon substrate 1 has a first surface having a cavity 5 and a second surface facing the first surface. Further, the first silicon substrate 1 is bonded to the second silicon substrate 8 by a silicon oxide film 6a.
- the first silicon substrate 1 may be provided with a silicon oxide film on the second surface. Further, a silicon oxide film (for example, a thermal oxide film) may be provided on all surfaces including the inside of the cavity 5.
- the second silicon substrate 8 is bonded to the first silicon substrate 1 so as to face the cavity 5 of the first silicon substrate 1.
- the cavity portion 11 facing the cavity 5 of the first silicon substrate 1 is thicker than the joint portion 12 bonded to the first silicon substrate 1. That is, the thickness b of the cavity portion 11 is thicker than the thickness a of the joint portion 12 (a ⁇ b).
- the thicknesses a and b are set according to various conditions.
- FIG. 3D is a schematic cross-sectional view showing the cross-sectional structure of the second silicon substrate 8.
- the second silicon substrate 8 faces the central portion from the portion (joint portion) bonded to the first silicon substrate 1 on the surface on the side to be bonded to the first silicon substrate 1.
- the thickness increases linearly, and the thickness of the central portion of the portion facing the cavity (cavity portion) is constant.
- first silicon substrate 1 and the second silicon substrate 8 may be directly bonded by using, for example, a process called FUSION BONDING, which will be described later.
- the joining method is not limited to this.
- FIG. 2A and 2B are schematic cross-sectional views showing each step of the method for manufacturing the cavity SOI substrate 20 according to the first embodiment of the present invention.
- a first silicon substrate 1 which is a handle substrate is prepared (FIG. 2A (a)).
- the first silicon substrate 1 is thermally oxidized (FIG. 2A (b)).
- silicon oxide films 2a and 2b which are thermal oxide films, are formed on the first surface and the second surface of the first silicon substrate 1, respectively.
- a resist pattern 3 is formed on the silicon oxide film 2a by using a photolithography technique (FIG. 2A (c)).
- the resist pattern 3 has an opening 4 where the cavity 5 is formed.
- the resist pattern 3 is provided so as to cover the portion of the silicon oxide film 2a excluding the opening 4.
- the resist located in the opening 4 where the cavity 5 is formed is removed by patterning that selectively irradiates light.
- the resist pattern 3 can be obtained.
- the portion of the silicon oxide film 2a that is not covered with the resist pattern 3 and the silicon oxide film 2b are removed by wet etching (FIG. 2A (d)). Hydrofluoric acid or BHF (buffered hydrofluoric acid) may be used for wet etching, or dry etching may be used.
- the resist pattern 3 is removed by using ashing, a resist stripping solution, or the like (FIG. 2A (e)).
- a cavity 5 is formed on the first surface of the first silicon substrate 1 by DRIE (Deep Reactive-Ion Etching) (FIG. 2B (a)).
- DRIE Deep Reactive-Ion Etching
- the silicon oxide film 2a remaining on the first surface acts as a mask, and the cavity 5 is formed in the opening 4.
- the silicon oxide film 2a is removed by wet etching using hydrofluoric acid or BHF (FIG. 2B (b)).
- the first silicon substrate 1 is thermally oxidized.
- a silicon oxide film 6 for performing FUSION BONDING is formed on the first silicon substrate 1 (FIG. 2B (c)).
- the film thickness of the silicon oxide film 6 is appropriately adjusted, and a second silicon substrate 8 as a device substrate is prepared. The preparation step of the second silicon substrate 8 will be described later.
- FUSION BONDING which is a step of joining the second silicon substrate 8 is performed.
- FUSION BONDING can be realized by, for example, the following steps. a) At least one surface of the first surface of the first silicon substrate 1 and the joint surface of the second silicon substrate 8 is hydrophilized to form a water film. b) Temporarily bond the first surface of the first silicon substrate 1 and the joint surface of the second silicon substrate 8 with the force of water existing on the surface. c) The first silicon substrate 1 and the second silicon substrate 8 are heated in a temporarily bonded state.
- the bonding strength between the first surface of the first silicon substrate 1 and the bonding surface of the second silicon substrate 8 is further increased.
- the direct bonding between the first silicon substrate 1 and the second silicon substrate 8 can be realized.
- annealing treatment is performed in an atmosphere containing oxygen at 1000 ° C. to increase the bonding strength between the first surface of the first silicon substrate 1 and the bonding surface of the second silicon substrate 8, and the cavity SOI substrate 20 (Fig. 2B (e)).
- FIG. 3A is a schematic cross-sectional view showing a step of providing a resist pattern 21 having an inverted taper shape on one surface of a second silicon substrate 8 in the method for manufacturing a cavity SOI substrate according to the first embodiment of the present invention.
- FIG. 3B is a schematic cross-sectional view showing a step of etching one surface of the second silicon substrate 8 to provide a convex portion 22 corresponding to the resist pattern 21 following the step of FIG. 3A.
- FIG. 3C is an enlarged cross-sectional view showing the shape of the end region 23 of the convex portion 22 of FIG. 3B.
- FIG. 3D is a schematic cross-sectional view showing the cross-sectional structure of the second silicon substrate 8 obtained by removing the resist pattern 21 of FIG. 3B.
- A First, a resist pattern 21 having an inverted tapered shape is formed on the surface of the second silicon substrate 8 (FIG. 3A).
- B Next, dry etching is performed so that the central portion of the second silicon substrate 8 facing the cavity 5 of the first silicon substrate 1 is thicker than the peripheral portion (FIG. 3B). At this time, since the shape of the resist pattern 21 having the reverse taper shape is transferred to the peripheral portion, the thickness of the second silicon substrate 8 is linear from the peripheral portion to the central portion. The shape has an increasing inclined surface (Fig. 3C).
- a second silicon substrate 8 having a convex portion 22 in the cavity portion facing the cavity is obtained (FIG. 3D).
- the central portion of the second silicon substrate 8 is the cavity portion 11 of the cavity SOI substrates 20, 20a, 20b that faces the cavity 5 of the first silicon substrate 1.
- the peripheral portion of the second silicon substrate 8 is a joint portion 12 of the cavity SOI substrates 20, 20a, 20b that is bonded to the first silicon substrate 1.
- the cavity portion 11 facing the cavity 5 of the first silicon substrate 1 is joined to the first silicon substrate 1. Thicker than 12. Therefore, even if there is a difference in pressure between the inside of the cavity 5 in a vacuum state and the outside of the cavity 5 under atmospheric pressure, the second silicon substrate 8 is less likely to be deformed. Therefore, it is possible to prevent deterioration of the flatness of the cavity SOI (C-SOI) substrates 20, 20a, 20b. Further, in the preparation step of the second silicon substrate 8, the thickness of the convex portion 22 in the central portion is controlled to be constant by dry etching, and the shape is controlled uniformly, so that the characteristics can be easily controlled and the yield can be controlled. Can be improved.
- FIG. 4 is a schematic cross-sectional view showing a cross-sectional structure of the cavity SOI substrate 20b according to the second embodiment of the present invention.
- the cavity SOI substrate 20b according to the second embodiment of the present invention is different from the cavity SOI substrate 20 according to the first embodiment in that the convex portion 22 of the cavity portion 11 has a curved shape. That is, the second silicon substrate 8 is curved so that the thickness of the second silicon substrate 8 increases from the portion bonded to the first silicon substrate 1 toward the center on the surface on the side bonded to the first silicon substrate 1.
- the central portion of the portion having a shape and facing the cavity 5 has a constant thickness.
- the convex portion 22 has a curved shape curved from the boundary portion with the joint portion 12, so that the first silicon substrate 1 and the second silicon substrate 8 can be joined at the time of joining.
- the occurrence of cracks can be suppressed and the yield is improved.
- FIG. 5A is a schematic cross-sectional view showing a step of providing a mask pattern on one surface of a second silicon substrate in the method for manufacturing a cavity SOI substrate according to the second embodiment of the present invention.
- FIG. 5B is a schematic cross-sectional view showing a step of chemically and mechanically polishing one surface of a second silicon substrate to provide a convex portion corresponding to a mask pattern, following the step of FIG. 5A.
- FIG. 5C is an enlarged cross-sectional view showing the shape of the end region of the convex portion of FIG. 5B.
- a mask pattern 24 is formed on the surface of the second silicon substrate 8 with a silicon oxide film or the like (FIG.
- the cavity SOI substrate 20b having the second silicon substrate 8 thus obtained is a joint in which the cavity portion 11 facing the cavity 5 of the first silicon substrate 1 is bonded to the first silicon substrate 1. Since it is thicker than the portion 12, the second silicon substrate 8 is less likely to be displaced even if there is a difference in pressure between the inside of the cavity 5 in a vacuum state and the outside of the cavity 5 under atmospheric pressure. Therefore, deterioration of the flatness of the cavity SOI (C-SOI) substrate 20b can be prevented. Further, by bending the second silicon substrate 8 from the boundary portion of the bonding surface with the first silicon substrate 1, it is possible to suppress the occurrence of cracks at the time of bonding and improve the yield.
- FIG. 6 is a schematic cross-sectional view showing a cross-sectional structure of the cavity SOI substrate 20c according to the third embodiment of the present invention.
- the cavity SOI substrate 20c according to the third embodiment of the present invention has the first silicon substrate 1 in the second silicon substrate 8 as compared with the cavity SOI substrates 20 and 20b according to the first and second embodiments. The difference is that the convex portion 22 is provided on both the lower surface of the silicon substrate 1 facing the cavity 5 and the upper surface of the silicon substrate 1 not facing the cavity 5.
- the second silicon substrate 8 has a first surface on a lower surface that is a side surface that is bonded to the first silicon substrate 1 and an upper surface that is a side surface that is not bonded to the first silicon substrate 1.
- the thickness increases from the portion joined to the silicon substrate 1 toward the central portion, and the central portion of the portion facing the cavity 5 has the thickest convex portion 22.
- FIG. 7A shows, in the method for manufacturing the cavity SOI substrate 20c according to the third embodiment of the present invention, after the second silicon substrate 8 is attached to the first silicon substrate 1, polishing is performed in a state where pressure is applied. It is the schematic sectional drawing which shows the process to perform.
- FIG. 7B is a schematic cross-sectional view of the cavity SOI substrate 20c obtained by releasing pressure after the process of FIG. 7A. Comparing the manufacturing method of the cavity SOI substrate 20c according to the third embodiment of the present invention with the manufacturing methods of the cavity SOI substrates 20 and 20b according to the first and second embodiments, the preparation step of the second silicon substrate 8 is performed. The difference is that the convex portion 22 is not provided in advance.
- the first silicon substrate 1 and the second silicon are compared with the methods for manufacturing the cavity SOI substrates 20 and 20b according to the first embodiment and the second embodiment.
- the difference is that after joining the substrate 8, polishing is performed in a state where pressure is applied.
- the other steps are substantially the same as the method for manufacturing the cavity SOI substrate 20 according to the first embodiment, and the description thereof will be omitted.
- a cavity SOI (C-SOI) substrate is prepared in the same manner as in the first and second embodiments.
- C-SOI cavity SOI
- polishing may be performed, for example, chemical mechanical polishing (CMP).
- CMP chemical mechanical polishing
- polishing is performed by applying a pressure F equal to or higher than the pressure inside the cavity 5 of the first silicon substrate 1.
- the cavity SOI substrate 20c With this cavity SOI substrate 20c, the cavity SOI substrate can be manufactured by a simpler manufacturing method than that of the first embodiment and the second embodiment. As a result, the manufacturing cost can be reduced.
- the cavity SOI substrate according to the present invention can be applied to a MEMS device.
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Abstract
平坦性の悪化を抑制できるキャビティSOI基板を提供する。キャビティSOI基板は、キャビティを有する第1のシリコン基板と、第2のシリコン基板とがシリコン酸化膜により接合されている、キャビティSOI基板であって、第2のシリコン基板において、第1のシリコン基板の前記キャビティと対向する部分が、第1のシリコン基板と接合されている部分よりも厚い。
Description
本発明は、MEMS(Micro Electro Mechanical Systems)デバイスなどに用いられる、キャビティを有する第1のシリコン基板と、第2のシリコン基板とがシリコン酸化膜により接合されている、キャビティSOI(C-SOI基板)に関する。
可動部等のデバイスが形成されるSilicon on Insulator(以下、「SOI」と呼ぶ。)層と、SOI層を支持する支持基板用ウェハとが、これらの間に絶縁層を介在して張り合わされており、絶縁層は空洞を含んでいる構成が開示されている(例えば、特許文献1参照。)。
また、キャビティSOIを構成する2枚のシリコン基板の一方にキャビティが設けられており、接合部にシリコン酸化膜(SiO2)が設けられている構成が開示されている(例えば、特許文献2参照。)。
図8に、従来のキャビティSOI基板であって、第2のシリコン基板の厚さがキャビティ部と接合部とで実質的に同一であるキャビティSOI基板の概略断面図を示す。従来のキャビティSOI基板50では、図8に示すように、キャビティ55を有する第1のシリコン基板51に接合される第2のシリコン基板58には、厚みが均一な基板が用いられている。しかし、第2のシリコン基板58に厚みが均一な基板が用いられると、真空状態のキャビティ55内と大気圧下のキャビティ外との気圧の差により、第2のシリコン基板58が凹んで変位する。その結果、キャビティSOI(C-SOI基板)基板50の平坦性が悪化し、MEMSデバイスの歩留まりが悪化するという問題があった。
また、第1のシリコン基板と第2のシリコン基板とを接合する際に、第1のシリコン基板のキャビティの端部においてクラックが発生しやすいという問題もあった。
そこで、本発明は、第1のシリコン基板のキャビティと対向する部分の平坦性の悪化を抑制できるキャビティSOI基板を提供することを目的とする。
本発明に係るキャビティSOI基板は、キャビティを有する第1のシリコン基板と、第2のシリコン基板とがシリコン酸化膜により接合されている、キャビティSOI基板であって、
前記第2のシリコン基板において、前記第1のシリコン基板の前記キャビティと対向する部分が、前記第1のシリコン基板と接合されている部分よりも厚い。
前記第2のシリコン基板において、前記第1のシリコン基板の前記キャビティと対向する部分が、前記第1のシリコン基板と接合されている部分よりも厚い。
本発明に係るキャビティSOI基板によれば、第1のシリコン基板のキャビティと対向する部分の平坦性の悪化を抑制できる。
第1の態様に係るキャビティSOI基板は、キャビティを有する第1のシリコン基板と、第2のシリコン基板とがシリコン酸化膜により接合されている、キャビティSOI基板であって、
前記第2のシリコン基板において、前記第1のシリコン基板の前記キャビティと対向する部分が、前記第1のシリコン基板と接合されている部分よりも厚い。
前記第2のシリコン基板において、前記第1のシリコン基板の前記キャビティと対向する部分が、前記第1のシリコン基板と接合されている部分よりも厚い。
第2の態様に係るキャビティSOI基板は、上記第1の態様において、前記第2のシリコン基板は、前記第1のシリコン基板と接合されている側の面において、前記第1のシリコン基板と接合されている部分から前記キャビティと対向する部分の中央部に向かって厚さが線形に増加し、前記キャビティと対向する部分の前記中央部は厚さが一定の領域を有してもよい。
第3の態様に係るキャビティSOI基板は、上記第1の態様において、前記第2のシリコン基板は、前記第1のシリコン基板と接合されている側の面において、前記第1のシリコン基板と接合されている部分から前記キャビティと対向する部分の中央部に向かって厚さが増加する湾曲形状を有し、前記キャビティと対向する部分の前記中央部は厚さが一定の領域を有してもよい。
第4の態様に係るキャビティSOI基板は、上記第1から第3のいずれかの態様において、前記第2のシリコン基板は、前記第1のシリコン基板と接合されている側の面において、前記第1のシリコン基板と接合されている部分から中央部に向かって厚さが増加し、前記キャビティと対向する部分の前記中央部が最も厚くてもよい。
第5の態様に係るキャビティSOI基板は、上記第1の態様において、前記第1のシリコン基板と前記第2のシリコン基板の接合面の境界部から前記キャビティと対向する部分の中央部に向かって湾曲していてもよい。
以下、本発明の実施の形態に係るキャビティSOI基板について、添付図面を参照しながら説明する。なお、図面において実質的に同一の部材については同一の符号を付している。
(実施の形態1)
<キャビティSOI基板>
図1Aは、本発明の実施の形態1に係るキャビティSOI基板の一例であるキャビティSOI基板20の断面構造を示す概略断面図である。図1Bは、本発明の実施の形態1に係るキャビティSOI基板の別の一例であるキャビティSOI基板20aの断面構造を示す概略断面図である。
本発明の実施の形態1に係るキャビティSOI基板20、20aは、キャビティ5を有する第1のシリコン基板1と、第2のシリコン基板8とがシリコン酸化膜6aにより接合されている、キャビティSOI基板である。第2のシリコン基板8において、第1のシリコン基板1のキャビティ5と対向するキャビティ部11が、第1のシリコン基板1と接合されている接合部12よりも厚い。具体的には、キャビティ5と対向するキャビティ部11の厚さbは、接合部12の厚さaより厚い(a<b)。キャビティ部11は、厚さbが平坦面より厚い部分である凸部22を含む。
なお、キャビティ部11において、厚さbが平坦面より厚い凸部22は、キャビティ5と対向する面である下面側に存在する場合(図1A)に限られず、キャビティ5と対向しない面である上面側に存在する場合(図1B)、上面側及び下面側の両側に存在する場合(図6)のいずれであってもよい。このキャビティSOI基板20、20aをMEMSデバイスに用いる場合において、キャビティ部11の上面側に可動部を設ける工程では、キャビティ部11の上面が平坦であること(図1A)が好ましい。
これによって、キャビティSOI基板20、20aは、第2のシリコン基板8において、キャビティ5と対向するキャビティ部11が変形しにくく、平坦性の悪化を抑制できる。
<キャビティSOI基板>
図1Aは、本発明の実施の形態1に係るキャビティSOI基板の一例であるキャビティSOI基板20の断面構造を示す概略断面図である。図1Bは、本発明の実施の形態1に係るキャビティSOI基板の別の一例であるキャビティSOI基板20aの断面構造を示す概略断面図である。
本発明の実施の形態1に係るキャビティSOI基板20、20aは、キャビティ5を有する第1のシリコン基板1と、第2のシリコン基板8とがシリコン酸化膜6aにより接合されている、キャビティSOI基板である。第2のシリコン基板8において、第1のシリコン基板1のキャビティ5と対向するキャビティ部11が、第1のシリコン基板1と接合されている接合部12よりも厚い。具体的には、キャビティ5と対向するキャビティ部11の厚さbは、接合部12の厚さaより厚い(a<b)。キャビティ部11は、厚さbが平坦面より厚い部分である凸部22を含む。
なお、キャビティ部11において、厚さbが平坦面より厚い凸部22は、キャビティ5と対向する面である下面側に存在する場合(図1A)に限られず、キャビティ5と対向しない面である上面側に存在する場合(図1B)、上面側及び下面側の両側に存在する場合(図6)のいずれであってもよい。このキャビティSOI基板20、20aをMEMSデバイスに用いる場合において、キャビティ部11の上面側に可動部を設ける工程では、キャビティ部11の上面が平坦であること(図1A)が好ましい。
これによって、キャビティSOI基板20、20aは、第2のシリコン基板8において、キャビティ5と対向するキャビティ部11が変形しにくく、平坦性の悪化を抑制できる。
以下に、このキャビティSOI基板20、20aを構成する部材について説明する。
<第1のシリコン基板>
第1のシリコン基板1は、キャビティ5を有する第1の面と、第1の面と対向する第2の面とを有する。また、第1のシリコン基板1は、シリコン酸化膜6aによって第2のシリコン基板8と接合されている。なお、第1のシリコン基板1は、第2の面にシリコン酸化膜が設けられていてもよい。さらに、キャビティ5の内部を含む全ての表面にシリコン酸化膜(例えば、熱酸化膜)が設けられていてもよい。
第1のシリコン基板1は、キャビティ5を有する第1の面と、第1の面と対向する第2の面とを有する。また、第1のシリコン基板1は、シリコン酸化膜6aによって第2のシリコン基板8と接合されている。なお、第1のシリコン基板1は、第2の面にシリコン酸化膜が設けられていてもよい。さらに、キャビティ5の内部を含む全ての表面にシリコン酸化膜(例えば、熱酸化膜)が設けられていてもよい。
<第2のシリコン基板>
第2のシリコン基板8は、第1のシリコン基板1のキャビティ5と対向して、第1のシリコン基板1に接合されている。上記のように、第2のシリコン基板8において、第1のシリコン基板1のキャビティ5と対向するキャビティ部11が、第1のシリコン基板1と接合されている接合部12よりも厚い。つまり、キャビティ部11の厚さbは、接合部12の厚さaより厚い(a<b)。なお、それぞれの厚さa,bは、種々の条件によって設定される。
第2のシリコン基板8は、第1のシリコン基板1のキャビティ5と対向して、第1のシリコン基板1に接合されている。上記のように、第2のシリコン基板8において、第1のシリコン基板1のキャビティ5と対向するキャビティ部11が、第1のシリコン基板1と接合されている接合部12よりも厚い。つまり、キャビティ部11の厚さbは、接合部12の厚さaより厚い(a<b)。なお、それぞれの厚さa,bは、種々の条件によって設定される。
図3Dは、第2のシリコン基板8の断面構造を示す概略断面図である。図3Dに示すように、第2のシリコン基板8は、第1のシリコン基板1と接合される側の面において、第1のシリコン基板1と接合される部分(接合部)から中央部に向かって厚さが線形に増加し、キャビティと対向する部分(キャビティ部)の中央部は厚さが一定である。
なお、第1のシリコン基板1と第2のシリコン基板8との接合は、例えば、後述するFUSION BONDINGと呼ばれる工程を用いて直接接合を行ってもよい。なお、接合方法は、これに限られない。
<キャビティSOI基板の製造方法>
図2A及び図2Bは、本発明の実施の形態1に係るキャビティSOI基板20の製造方法の各工程を示す概略断面図である。
(1)ハンドル基板である第1のシリコン基板1を準備する(図2A(a))。
(2)第1のシリコン基板1を熱酸化させる(図2A(b))。これによって第1のシリコン基板1の第1の面及び第2の面にそれぞれ熱酸化膜であるシリコン酸化膜2a、2bが形成される。
(3)フォトリソグラフィ技術を利用し、シリコン酸化膜2aの上にレジストパタン3を形成する(図2A(c))。このレジストパタン3はキャビティ5が形成される箇所である開口部4を有する。レジストパタン3は、開口部4を除くシリコン酸化膜2aの部分を覆うように設けられる。この場合、例えば、光硬化膜等のレジストをシリコン酸化膜2aの全面に設けた後、選択的に光照射するパターニングによりキャビティ5が形成される箇所である開口部4に位置するレジストを除去して、レジストパタン3を得ることができる。
(4)ウエットエッチングによりシリコン酸化膜2aにおけるレジストパタン3で覆われていない部分と、シリコン酸化膜2bとを除去する(図2A(d))。ウエットエッチングにはフッ酸やBHF(バッファードフッ酸)を用いてもよいし、ドライエッチングを用いてもよい。これによって、シリコン酸化膜2aにおけるレジストパタン3で覆われている部分のみが残り、開口部4では第1のシリコン基板1が露出する。
(5)アッシングやレジスト剥離液などを使用し、レジストパタン3を除去する(図2A(e))。
図2A及び図2Bは、本発明の実施の形態1に係るキャビティSOI基板20の製造方法の各工程を示す概略断面図である。
(1)ハンドル基板である第1のシリコン基板1を準備する(図2A(a))。
(2)第1のシリコン基板1を熱酸化させる(図2A(b))。これによって第1のシリコン基板1の第1の面及び第2の面にそれぞれ熱酸化膜であるシリコン酸化膜2a、2bが形成される。
(3)フォトリソグラフィ技術を利用し、シリコン酸化膜2aの上にレジストパタン3を形成する(図2A(c))。このレジストパタン3はキャビティ5が形成される箇所である開口部4を有する。レジストパタン3は、開口部4を除くシリコン酸化膜2aの部分を覆うように設けられる。この場合、例えば、光硬化膜等のレジストをシリコン酸化膜2aの全面に設けた後、選択的に光照射するパターニングによりキャビティ5が形成される箇所である開口部4に位置するレジストを除去して、レジストパタン3を得ることができる。
(4)ウエットエッチングによりシリコン酸化膜2aにおけるレジストパタン3で覆われていない部分と、シリコン酸化膜2bとを除去する(図2A(d))。ウエットエッチングにはフッ酸やBHF(バッファードフッ酸)を用いてもよいし、ドライエッチングを用いてもよい。これによって、シリコン酸化膜2aにおけるレジストパタン3で覆われている部分のみが残り、開口部4では第1のシリコン基板1が露出する。
(5)アッシングやレジスト剥離液などを使用し、レジストパタン3を除去する(図2A(e))。
(6)DRIE(Deep Reactive-Ion Etching)により、第1のシリコン基板1の第1の面にキャビティ5を形成する(図2B(a))。この場合、第1の面に残存するシリコン酸化膜2aがマスクとして働き、開口部4にキャビティ5が形成される。
(7)フッ酸やBHFを用いたウエットエッチングによりシリコン酸化膜2aを除去する(図2B(b))。
(8)第1のシリコン基板1を熱酸化させる。これによって、第1のシリコン基板1にFUSION BONDINGを行うためのシリコン酸化膜6が形成される(図2B(c))。
(9)シリコン酸化膜6の膜厚を適宜調整すると共に、デバイス基板である第2のシリコン基板8を準備する。この第2のシリコン基板8の準備工程は後述する。
(7)フッ酸やBHFを用いたウエットエッチングによりシリコン酸化膜2aを除去する(図2B(b))。
(8)第1のシリコン基板1を熱酸化させる。これによって、第1のシリコン基板1にFUSION BONDINGを行うためのシリコン酸化膜6が形成される(図2B(c))。
(9)シリコン酸化膜6の膜厚を適宜調整すると共に、デバイス基板である第2のシリコン基板8を準備する。この第2のシリコン基板8の準備工程は後述する。
(10)上記工程で得られたキャビティ5を有する第1のシリコン基板1を第2のシリコン基板8とともに適宜の洗浄を行い、活性化処理を経て、キャビティ5を有する第1のシリコン基板1と第2のシリコン基板8とを接合する工程であるFUSION BONDINGを行う。
FUSION BONDINGは、例えば、以下の工程によって実現できる。
a)第1のシリコン基板1の第1の面と第2のシリコン基板8の接合面との少なくとも一方の表面を親水化して、水の膜を形成する。
b)第1のシリコン基板1の第1の面と第2のシリコン基板8の接合面とを表面に存在する水の力で仮の貼り合わせを行う。
c)第1のシリコン基板1と第2のシリコン基板8とを、仮の貼り合わせの状態で加熱する。
d)200℃付近から第1のシリコン基板1の第1の面と第2のシリコン基板8の接合面との界面から水、酸素が抜けて界面の結合が水素結合に移行する。これによって、第1のシリコン基板1の第1の面と第2のシリコン基板8の接合面との接合強度が増す。
e)600℃付近までは水、酸素が抜けることによって、第1のシリコン基板1の第1の面と第2のシリコン基板8の接合面との界面におけるボイドが増加する。
f)およそ1000℃付近まで温度を上げることによって、第1のシリコン基板1の第1の面と第2のシリコン基板8の接合面との界面においてSi中に水、酸素が拡散してボイドがなくなる。これによって、第1のシリコン基板1の第1の面と第2のシリコン基板8の接合面との接合強度がさらに増加する。
以上によって、第1のシリコン基板1と第2のシリコン基板8との直接接合が実現できる。なお、上記工程に限られず、直接接合ができればよい。
FUSION BONDINGは、例えば、以下の工程によって実現できる。
a)第1のシリコン基板1の第1の面と第2のシリコン基板8の接合面との少なくとも一方の表面を親水化して、水の膜を形成する。
b)第1のシリコン基板1の第1の面と第2のシリコン基板8の接合面とを表面に存在する水の力で仮の貼り合わせを行う。
c)第1のシリコン基板1と第2のシリコン基板8とを、仮の貼り合わせの状態で加熱する。
d)200℃付近から第1のシリコン基板1の第1の面と第2のシリコン基板8の接合面との界面から水、酸素が抜けて界面の結合が水素結合に移行する。これによって、第1のシリコン基板1の第1の面と第2のシリコン基板8の接合面との接合強度が増す。
e)600℃付近までは水、酸素が抜けることによって、第1のシリコン基板1の第1の面と第2のシリコン基板8の接合面との界面におけるボイドが増加する。
f)およそ1000℃付近まで温度を上げることによって、第1のシリコン基板1の第1の面と第2のシリコン基板8の接合面との界面においてSi中に水、酸素が拡散してボイドがなくなる。これによって、第1のシリコン基板1の第1の面と第2のシリコン基板8の接合面との接合強度がさらに増加する。
以上によって、第1のシリコン基板1と第2のシリコン基板8との直接接合が実現できる。なお、上記工程に限られず、直接接合ができればよい。
(11)次いで、1000℃の酸素を含む雰囲気でアニール処理を行って第1のシリコン基板1の第1の面と第2のシリコン基板8の接合面との接合強度を増し、キャビティSOI基板20を得る(図2B(e))。
<第2のシリコン基板8の準備工程>
図3Aは、本発明の実施の形態1に係るキャビティSOI基板の製造方法のうち、第2のシリコン基板8の一方の面に逆テーパ形状のレジストパタン21を設ける工程を示す概略断面図である。図3Bは、図3Aの工程に続いて、第2のシリコン基板8の一方の面をエッチングしてレジストパタン21に対応する凸部22を設ける工程を示す概略断面図である。図3Cは、図3Bの凸部22の端部領域23の形状を示す拡大断面図である。図3Dは、図3Bのレジストパタン21を除去して得られる第2のシリコン基板8の断面構造を示す概略断面図である。
(a)まず、第2のシリコン基板8の表面に逆テーパ形状を有するレジストパタン21を形成する(図3A)。
(b)次に、ドライエッチングによって、第1のシリコン基板1のキャビティ5と対向する第2のシリコン基板8の中央の部分が周辺の部分より厚くなるように加工する(図3B)。このとき、周辺の部分では、逆テーパ形状を有するレジストパタン21の形状が転写されることになるため、第2のシリコン基板8は、周辺の部分から中央の部分に向かって厚さが線形に増加する傾斜面を有する形状となる(図3C)。
以上の工程によって、キャビティと対向するキャビティ部に凸部22を有する第2のシリコン基板8が得られる(図3D)。第2のシリコン基板8の中央の部分は、キャビティSOI基板20、20a、20bにおける、第1のシリコン基板1のキャビティ5と対向するキャビティ部11となる。第2のシリコン基板8の周辺の部分は、キャビティSOI基板20、20a、20bにおける、第1のシリコン基板1と接合されている接合部12となる。
図3Aは、本発明の実施の形態1に係るキャビティSOI基板の製造方法のうち、第2のシリコン基板8の一方の面に逆テーパ形状のレジストパタン21を設ける工程を示す概略断面図である。図3Bは、図3Aの工程に続いて、第2のシリコン基板8の一方の面をエッチングしてレジストパタン21に対応する凸部22を設ける工程を示す概略断面図である。図3Cは、図3Bの凸部22の端部領域23の形状を示す拡大断面図である。図3Dは、図3Bのレジストパタン21を除去して得られる第2のシリコン基板8の断面構造を示す概略断面図である。
(a)まず、第2のシリコン基板8の表面に逆テーパ形状を有するレジストパタン21を形成する(図3A)。
(b)次に、ドライエッチングによって、第1のシリコン基板1のキャビティ5と対向する第2のシリコン基板8の中央の部分が周辺の部分より厚くなるように加工する(図3B)。このとき、周辺の部分では、逆テーパ形状を有するレジストパタン21の形状が転写されることになるため、第2のシリコン基板8は、周辺の部分から中央の部分に向かって厚さが線形に増加する傾斜面を有する形状となる(図3C)。
以上の工程によって、キャビティと対向するキャビティ部に凸部22を有する第2のシリコン基板8が得られる(図3D)。第2のシリコン基板8の中央の部分は、キャビティSOI基板20、20a、20bにおける、第1のシリコン基板1のキャビティ5と対向するキャビティ部11となる。第2のシリコン基板8の周辺の部分は、キャビティSOI基板20、20a、20bにおける、第1のシリコン基板1と接合されている接合部12となる。
キャビティSOI基板20、20a、20bによれば、第2のシリコン基板8において、第1のシリコン基板1のキャビティ5と対向するキャビティ部11が、第1のシリコン基板1と接合されている接合部12よりも厚い。このため、真空状態のキャビティ5の内部と大気圧下のキャビティ5の外部との気圧の差が存在しても、第2のシリコン基板8が変形しにくくなる。そこで、キャビティSOI(C-SOI)基板20、20a、20bの平坦性の悪化を防ぐことができる。
また、第2のシリコン基板8の準備工程において、ドライエッチングにより中央部の凸部22の厚みは一定に制御され、形状の制御が均一に行われるため、特性の制御が容易になるとともに、歩留まりの向上が可能である。
また、第2のシリコン基板8の準備工程において、ドライエッチングにより中央部の凸部22の厚みは一定に制御され、形状の制御が均一に行われるため、特性の制御が容易になるとともに、歩留まりの向上が可能である。
(実施の形態2)
<キャビティSOI基板>
図4は、本発明の実施の形態2に係るキャビティSOI基板20bの断面構造を示す概略断面図である。
本発明の実施の形態2に係るキャビティSOI基板20bは、実施の形態1に係るキャビティSOI基板20と対比すると、キャビティ部11の凸部22が湾曲形状を有する点で相違する。
つまり、第2のシリコン基板8は、第1のシリコン基板1と接合されている側の面において、第1のシリコン基板1と接合されている部分から中央部に向かって厚さが増加する湾曲形状を有し、キャビティ5と対向する部分の中央部は厚さが一定である。
これによって、第2のシリコン基板8において、凸部22が接合部12との境界部分から湾曲した湾曲形状を有することで、第1のシリコン基板1と第2のシリコン基板8との接合時のクラックの発生を抑制することができ、歩留まりが向上する。また、第2のシリコン基板8の厚さと形状を一律で制御することによって、特性を制御しやすくなる。
<キャビティSOI基板>
図4は、本発明の実施の形態2に係るキャビティSOI基板20bの断面構造を示す概略断面図である。
本発明の実施の形態2に係るキャビティSOI基板20bは、実施の形態1に係るキャビティSOI基板20と対比すると、キャビティ部11の凸部22が湾曲形状を有する点で相違する。
つまり、第2のシリコン基板8は、第1のシリコン基板1と接合されている側の面において、第1のシリコン基板1と接合されている部分から中央部に向かって厚さが増加する湾曲形状を有し、キャビティ5と対向する部分の中央部は厚さが一定である。
これによって、第2のシリコン基板8において、凸部22が接合部12との境界部分から湾曲した湾曲形状を有することで、第1のシリコン基板1と第2のシリコン基板8との接合時のクラックの発生を抑制することができ、歩留まりが向上する。また、第2のシリコン基板8の厚さと形状を一律で制御することによって、特性を制御しやすくなる。
<キャビティSOI基板の製造方法>
本発明の実施の形態2に係るキャビティSOI基板20bの製造方法を実施の形態1に係るキャビティSOI基板20の製造方法と対比すると、第2のシリコン基板の準備工程において相違する。なお、その他の工程については実施の形態1に係るキャビティSOI基板の製造方法と実質的に同様であり、説明を省略する。
本発明の実施の形態2に係るキャビティSOI基板20bの製造方法を実施の形態1に係るキャビティSOI基板20の製造方法と対比すると、第2のシリコン基板の準備工程において相違する。なお、その他の工程については実施の形態1に係るキャビティSOI基板の製造方法と実質的に同様であり、説明を省略する。
<第2のシリコン基板8の準備工程>
図5Aは、本発明の実施の形態2に係るキャビティSOI基板の製造方法のうち、第2のシリコン基板の一方の面にマスクパタンを設ける工程を示す概略断面図である。図5Bは、図5Aの工程に続いて、第2のシリコン基板の一方の面に化学的機械的研磨を行って、マスクパタンに対応する凸部を設ける工程を示す概略断面図である。図5Cは、図5Bの凸部の端部領域の形状を示す拡大断面図である。
(a)まず、第2のシリコン基板8の表面にシリコン酸化膜などによってマスクパタン24を形成する(図5A)。
(b)次に、第2のシリコン基板8におけるマスクパタン24が形成されている側の面を化学的機械的研磨(CMP)することにより、第2のシリコン基板8中央の部分が周辺の部分より厚くなるように加工する(図5B)。このとき、機械加工と共に化学反応によるエッチングが生じるため、断面形状は中央部に向かって曲線状に厚くなる。
以上の工程によって、キャビティと対向するキャビティ部に湾曲形状を有する凸部22を有する第2のシリコン基板8が得られる(図5C)。第2のシリコン基板8の中央の部分は、キャビティSOI基板20bにおける、第1のシリコン基板1のキャビティ5と対向するキャビティ部11となる。第2のシリコン基板8の周辺の部分は、キャビティSOI基板20bにおける、第1のシリコン基板1と接合されている接合部12となる。
図5Aは、本発明の実施の形態2に係るキャビティSOI基板の製造方法のうち、第2のシリコン基板の一方の面にマスクパタンを設ける工程を示す概略断面図である。図5Bは、図5Aの工程に続いて、第2のシリコン基板の一方の面に化学的機械的研磨を行って、マスクパタンに対応する凸部を設ける工程を示す概略断面図である。図5Cは、図5Bの凸部の端部領域の形状を示す拡大断面図である。
(a)まず、第2のシリコン基板8の表面にシリコン酸化膜などによってマスクパタン24を形成する(図5A)。
(b)次に、第2のシリコン基板8におけるマスクパタン24が形成されている側の面を化学的機械的研磨(CMP)することにより、第2のシリコン基板8中央の部分が周辺の部分より厚くなるように加工する(図5B)。このとき、機械加工と共に化学反応によるエッチングが生じるため、断面形状は中央部に向かって曲線状に厚くなる。
以上の工程によって、キャビティと対向するキャビティ部に湾曲形状を有する凸部22を有する第2のシリコン基板8が得られる(図5C)。第2のシリコン基板8の中央の部分は、キャビティSOI基板20bにおける、第1のシリコン基板1のキャビティ5と対向するキャビティ部11となる。第2のシリコン基板8の周辺の部分は、キャビティSOI基板20bにおける、第1のシリコン基板1と接合されている接合部12となる。
このようにして得られた第2のシリコン基板8を有するキャビティSOI基板20bは、第1のシリコン基板1のキャビティ5と対向するキャビティ部11が、第1のシリコン基板1と接合されている接合部12よりも厚いため、真空状態のキャビティ5の内側と大気圧下のキャビティ5の外側との気圧の差が存在しても、第2のシリコン基板8が変位しにくくなる。そこで、キャビティSOI(C-SOI)基板20bの平坦性の悪化を防ぐことができる。さらに、第2のシリコン基板8について、第1のシリコン基板1との接合面の境界部から湾曲させることで、接合時のクラックの発生を抑制することができ、歩留まりが向上する。
(実施の形態3)
<キャビティSOI基板>
図6は、本発明の実施の形態3に係るキャビティSOI基板20cの断面構造を示す概略断面図である。
本発明の実施の形態3に係るキャビティSOI基板20cは、実施の形態1及び実施の形態2に係るキャビティSOI基板20、20bと対比すると、第2のシリコン基板8において、第1のシリコン基板1のキャビティ5と対向する面である下面と、シリコン基板1のキャビティ5と対向しない面である上面の両方に凸部22を有する点で相違する。
つまり、第2のシリコン基板8は、第1のシリコン基板1と接合されている側の面である下面及び第1のシリコン基板1と接合されていない側の面である上面において、第1のシリコン基板1と接合されている部分から中央部に向かって厚さが増加し、キャビティ5と対向する部分の中央部が最も厚い凸部22を有する。
<キャビティSOI基板>
図6は、本発明の実施の形態3に係るキャビティSOI基板20cの断面構造を示す概略断面図である。
本発明の実施の形態3に係るキャビティSOI基板20cは、実施の形態1及び実施の形態2に係るキャビティSOI基板20、20bと対比すると、第2のシリコン基板8において、第1のシリコン基板1のキャビティ5と対向する面である下面と、シリコン基板1のキャビティ5と対向しない面である上面の両方に凸部22を有する点で相違する。
つまり、第2のシリコン基板8は、第1のシリコン基板1と接合されている側の面である下面及び第1のシリコン基板1と接合されていない側の面である上面において、第1のシリコン基板1と接合されている部分から中央部に向かって厚さが増加し、キャビティ5と対向する部分の中央部が最も厚い凸部22を有する。
<キャビティSOI基板の製造方法>
図7Aは、本発明の実施の形態3に係るキャビティSOI基板20cの製造方法のうち、第1のシリコン基板1に第2のシリコン基板8を貼り付けた後、圧力を印加した状態で研磨を行う工程を示す概略断面図である。図7Bは、図7Aの工程の後、圧力を解放して得られるキャビティSOI基板20cの概略断面図である。
本発明の実施の形態3に係るキャビティSOI基板20cの製造方法を実施の形態1及び実施の形態2に係るキャビティSOI基板20、20bの製造方法と対比すると、第2のシリコン基板8の準備工程において予め凸部22を設けない点で相違する。実施の形態3に係るキャビティSOI基板20cの製造方法では、実施の形態1及び実施の形態2に係るキャビティSOI基板20、20bの製造方法と対比すると、第1のシリコン基板1と第2のシリコン基板8とを接合した後、圧力を印加した状態で研磨を行う点で相違する。なお、その他の工程については実施の形態1に係るキャビティSOI基板20の製造方法と実質的に同様であり、説明を省略する。
図7Aは、本発明の実施の形態3に係るキャビティSOI基板20cの製造方法のうち、第1のシリコン基板1に第2のシリコン基板8を貼り付けた後、圧力を印加した状態で研磨を行う工程を示す概略断面図である。図7Bは、図7Aの工程の後、圧力を解放して得られるキャビティSOI基板20cの概略断面図である。
本発明の実施の形態3に係るキャビティSOI基板20cの製造方法を実施の形態1及び実施の形態2に係るキャビティSOI基板20、20bの製造方法と対比すると、第2のシリコン基板8の準備工程において予め凸部22を設けない点で相違する。実施の形態3に係るキャビティSOI基板20cの製造方法では、実施の形態1及び実施の形態2に係るキャビティSOI基板20、20bの製造方法と対比すると、第1のシリコン基板1と第2のシリコン基板8とを接合した後、圧力を印加した状態で研磨を行う点で相違する。なお、その他の工程については実施の形態1に係るキャビティSOI基板20の製造方法と実質的に同様であり、説明を省略する。
(i)まず、実施の形態1および実施の形態2と同様に、キャビティSOI(C-SOI)基板を作製する。
(ii)次に、圧力Fを印加した状態で第2のシリコン基板8の第1のシリコン基板1と接合されていない側の面を研磨する(図7A)。研磨は、例えば化学的機械的研磨(CMP)を行ってもよい。この場合、例えば、第1のシリコン基板1のキャビティ5の内部の圧力以上の圧力Fを印加して研磨を行う。このように加工することでキャビティ部11にたわみが生じ、第2のシリコン基板8は周辺の部分から中央の部分に向かって厚さが増加し、中央の部分がもっとも厚い形状となるように加工することができる。
(iii)次いで、圧力を解放して、キャビティSOI基板20cを得る(図7B)。圧力を解放すると、圧力Fから解放されることで下面側に押し込まれていた上面の一部が上方に突出して凸部22を形成する。また、下面にも凸部22が残る。
以上の工程によって、第2のシリコン基板8において、第1のシリコン基板1のキャビティ5と対向する側の面である下面と第1のシリコン基板1のキャビティ5と対向しない側の面である上面の両方に凸部22を有するキャビティSOI基板20cを得ることができる。
(ii)次に、圧力Fを印加した状態で第2のシリコン基板8の第1のシリコン基板1と接合されていない側の面を研磨する(図7A)。研磨は、例えば化学的機械的研磨(CMP)を行ってもよい。この場合、例えば、第1のシリコン基板1のキャビティ5の内部の圧力以上の圧力Fを印加して研磨を行う。このように加工することでキャビティ部11にたわみが生じ、第2のシリコン基板8は周辺の部分から中央の部分に向かって厚さが増加し、中央の部分がもっとも厚い形状となるように加工することができる。
(iii)次いで、圧力を解放して、キャビティSOI基板20cを得る(図7B)。圧力を解放すると、圧力Fから解放されることで下面側に押し込まれていた上面の一部が上方に突出して凸部22を形成する。また、下面にも凸部22が残る。
以上の工程によって、第2のシリコン基板8において、第1のシリコン基板1のキャビティ5と対向する側の面である下面と第1のシリコン基板1のキャビティ5と対向しない側の面である上面の両方に凸部22を有するキャビティSOI基板20cを得ることができる。
このキャビティSOI基板20cは、実施の形態1および実施の形態2よりも簡易な製造方法でキャビティSOI基板を製造することができる。その結果、製造コストを低減することができる。
なお、本開示においては、前述した様々な実施の形態及び/又は実施例のうちの任意の実施の形態及び/又は実施例を適宜組み合わせることを含むものであり、それぞれの実施の形態及び/又は実施例が有する効果を奏することができる。
本発明に係るキャビティSOI基板は、MEMSデバイスに適用可能である。
1 第1のシリコン基板
2a シリコン酸化膜
2b シリコン酸化膜
3 レジストパタン
4 開口部
5 キャビティ
6 熱酸化膜
6a シリコン酸化膜
6b シリコン酸化膜
6c シリコン酸化膜
7 レジストパタン
8 第2のシリコン基板
11 キャビティ部
12 接合部
端部
中央部
20、20a、20b、20c キャビティSOI基板
21 レジストパタン
22 凸部
23 端部領域
24 マスクパタン
50 キャビティSOI基板
51 第1のシリコン基板
55 キャビティ
56 シリコン酸化膜
58 第2のシリコン基板
61 キャビティ部
62 接合部
2a シリコン酸化膜
2b シリコン酸化膜
3 レジストパタン
4 開口部
5 キャビティ
6 熱酸化膜
6a シリコン酸化膜
6b シリコン酸化膜
6c シリコン酸化膜
7 レジストパタン
8 第2のシリコン基板
11 キャビティ部
12 接合部
端部
中央部
20、20a、20b、20c キャビティSOI基板
21 レジストパタン
22 凸部
23 端部領域
24 マスクパタン
50 キャビティSOI基板
51 第1のシリコン基板
55 キャビティ
56 シリコン酸化膜
58 第2のシリコン基板
61 キャビティ部
62 接合部
Claims (5)
- キャビティを有する第1のシリコン基板と、第2のシリコン基板とがシリコン酸化膜により接合されている、キャビティSOI基板であって、
前記第2のシリコン基板において、前記第1のシリコン基板の前記キャビティと対向する部分が、前記第1のシリコン基板と接合されている部分よりも厚い、キャビティSOI基板。 - 前記第2のシリコン基板は、前記第1のシリコン基板と接合されている側の面において、前記第1のシリコン基板と接合されている部分から前記キャビティと対向する部分の中央部に向かって厚さが線形に増加し、前記キャビティと対向する部分の前記中央部は厚さが一定の領域を有する、請求項1に記載のキャビティSOI基板。
- 前記第2のシリコン基板は、前記第1のシリコン基板と接合されている側の面において、前記第1のシリコン基板と接合されている部分から前記キャビティと対向する部分の中央部に向かって厚さが増加する湾曲形状を有し、前記キャビティと対向する部分の前記中央部は厚さが一定の領域を有する、請求項1に記載のキャビティSOI基板。
- 前記第2のシリコン基板は、前記第1のシリコン基板と接合されている側の面において、前記第1のシリコン基板と接合されている部分から中央部に向かって厚さが増加し、前記キャビティと対向する部分の前記中央部が最も厚い、請求項1から3のいずれか一項に記載のキャビティSOI基板。
- 前記第1のシリコン基板と前記第2のシリコン基板の接合面の境界部から前記キャビティと対向する部分の中央部に向かって湾曲している、請求項1に記載のキャビティSOI基板。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114084866A (zh) * | 2021-10-18 | 2022-02-25 | 广东气派科技有限公司 | 高稳定性的mems封装产品及其制造方法 |
CN115424943A (zh) * | 2022-11-04 | 2022-12-02 | 绍兴中芯集成电路制造股份有限公司 | 形成不同真空度空腔的方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004317339A (ja) * | 2003-04-17 | 2004-11-11 | Seiko Instruments Inc | 静電容量型外力検出装置 |
US20100173437A1 (en) * | 2008-10-21 | 2010-07-08 | Wygant Ira O | Method of fabricating CMUTs that generate low-frequency and high-intensity ultrasound |
JP2011182299A (ja) * | 2010-03-03 | 2011-09-15 | Yamaha Corp | Memsトランスデューサとその製造方法 |
JP2013229356A (ja) * | 2012-04-24 | 2013-11-07 | Mitsubishi Electric Corp | Soiウェハおよびその製造方法、並びにmemsデバイス |
JP2015123547A (ja) * | 2013-12-26 | 2015-07-06 | 株式会社村田製作所 | ウエハ、電子部品、ウエハの製造方法及び電子部品の製造方法 |
-
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004317339A (ja) * | 2003-04-17 | 2004-11-11 | Seiko Instruments Inc | 静電容量型外力検出装置 |
US20100173437A1 (en) * | 2008-10-21 | 2010-07-08 | Wygant Ira O | Method of fabricating CMUTs that generate low-frequency and high-intensity ultrasound |
JP2011182299A (ja) * | 2010-03-03 | 2011-09-15 | Yamaha Corp | Memsトランスデューサとその製造方法 |
JP2013229356A (ja) * | 2012-04-24 | 2013-11-07 | Mitsubishi Electric Corp | Soiウェハおよびその製造方法、並びにmemsデバイス |
JP2015123547A (ja) * | 2013-12-26 | 2015-07-06 | 株式会社村田製作所 | ウエハ、電子部品、ウエハの製造方法及び電子部品の製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114084866A (zh) * | 2021-10-18 | 2022-02-25 | 广东气派科技有限公司 | 高稳定性的mems封装产品及其制造方法 |
CN115424943A (zh) * | 2022-11-04 | 2022-12-02 | 绍兴中芯集成电路制造股份有限公司 | 形成不同真空度空腔的方法 |
CN115424943B (zh) * | 2022-11-04 | 2023-02-10 | 绍兴中芯集成电路制造股份有限公司 | 形成不同真空度空腔的方法 |
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Publication number | Publication date |
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CN217535470U (zh) | 2022-10-04 |
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