WO2020215435A1 - Goa电路及显示面板 - Google Patents

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WO2020215435A1
WO2020215435A1 PCT/CN2019/088752 CN2019088752W WO2020215435A1 WO 2020215435 A1 WO2020215435 A1 WO 2020215435A1 CN 2019088752 W CN2019088752 W CN 2019088752W WO 2020215435 A1 WO2020215435 A1 WO 2020215435A1
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WO
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transistor
electrically connected
node
signal
level
Prior art date
Application number
PCT/CN2019/088752
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English (en)
French (fr)
Inventor
张留旗
韩佰祥
Original Assignee
深圳市华星光电半导体显示技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 深圳市华星光电半导体显示技术有限公司 filed Critical 深圳市华星光电半导体显示技术有限公司
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays

Definitions

  • This application relates to the field of display technology, in particular to a GOA circuit and a display panel.
  • GOA full name in English: Gate Driver on Array, full name in Chinese: integrated gate drive circuit
  • the existing GOA circuit has a weak output capability.
  • the purpose of the embodiments of the present application is to provide a GOA circuit and a display panel, which can solve the technical problem of the weak output capability of the existing GOA circuit.
  • the embodiment of the application provides a GOA circuit, including: multi-stage cascaded GOA units, each level of GOA unit includes: input module, first output module, second output module, pull-down module, inverting module, pull-down sustain Module and bootstrap capacitor;
  • the input module is connected to the first clock signal and the upper level transmission signal, and is electrically connected to the first node and the second node, and is used to transfer the upper level to the upper level under the control of the first clock signal. Output the signal to the first node;
  • the first output module is connected to a second clock signal and is electrically connected to the first node for outputting a transmission signal of the current stage under the control of the potential of the first node;
  • the second output module is connected to the second clock signal and is electrically connected to the first node for outputting a scan signal of the current level under the control of the potential of the first node;
  • the pull-down module is connected to the next level transmission signal, the first reference low level signal, and the second reference low level signal, and is electrically connected to the first node and the current level scan signal for Under the control of the next-level transmission signal, the potential of the first node is pulled down to the potential of the first reference low level signal, and the potential of the scan signal of the current level is pulled down to the second Reference low-level signal potential;
  • the inverting module is connected to the reference high-level signal and the first reference low-level signal, and is electrically connected to the third node and the first node, and is configured to respond to the reference high-level signal and the first node.
  • the first reference low level signal and the potential of the first node control the potential of the third node;
  • the pull-down maintenance module accesses the first reference low level signal and the second reference low level signal, and is electrically connected to the first node, the third node, and the current level transmission Signal and the current-level scanning signal are used to maintain the potential of the first node and the potential of the current-level transmission signal at the first reference low level under the control of the potential of the third node Signal potential, and maintaining the current level scanning signal potential at the second reference low level signal;
  • One end of the bootstrap capacitor is electrically connected to the first node, and the other end of the bootstrap capacitor is electrically connected to the scan signal of this level;
  • the input module includes: a first transistor, a second transistor, and a third transistor;
  • the gate of the first transistor, the gate of the second transistor, and the source of the second transistor are all electrically connected to the first clock signal, and the source of the first transistor is electrically connected to The upper stage transmits signals, the drain of the first transistor and the source of the third transistor are both electrically connected to the second node, and the drain of the second transistor is electrically connected to the third transistor.
  • the gate of the transistor is electrically connected, and the drain of the third transistor is electrically connected to the first node.
  • the first output module includes: a fourth transistor
  • the gate of the fourth transistor is electrically connected to the first node, the source of the fourth transistor is electrically connected to the second clock signal, and the drain of the fourth transistor is electrically connected to the Describe the transmission signal at this level.
  • the second output module includes: a fifth transistor
  • the gate of the fifth transistor is electrically connected to the first node, the source of the fifth transistor is electrically connected to the second clock signal, and the drain of the fifth transistor is electrically connected to the Describe the scan signal at this level.
  • the pull-down module includes: a sixth transistor, a seventh transistor, and an eighth transistor;
  • the gate of the sixth transistor, the gate of the seventh transistor, and the gate of the eighth transistor are all electrically connected to the next-stage transmission signal, and the source of the sixth transistor is electrically connected Connected to the second reference low level signal, the drain of the seventh transistor is electrically connected to the first node, the source of the seventh transistor and the drain of the eighth transistor are both connected to the The second node is electrically connected, and the source of the eighth transistor is electrically connected to the first reference low level signal.
  • the inverter module includes: a ninth transistor, a tenth transistor, an eleventh transistor, and a twelfth transistor;
  • the gate and source of the ninth transistor and the source of the eleventh transistor are all electrically connected to the reference high-level signal, and the drain of the ninth transistor and the source of the eleventh transistor are The gate and the drain of the tenth transistor are electrically connected, the drain of the eleventh transistor and the drain of the twelfth transistor are both electrically connected to the third node, and the tenth transistor The gate of the twelfth transistor and the gate of the twelfth transistor are both electrically connected to the first node, and the source of the tenth transistor and the source of the twelfth transistor are both electrically connected to the first node. A reference low-level signal.
  • the pull-down sustain module includes: a thirteenth transistor, a fourteenth transistor, a fifteenth transistor, and a sixteenth transistor;
  • the gate of the thirteenth transistor, the gate of the fourteenth transistor, the gate of the fifteenth transistor, and the gate of the sixteenth transistor are all electrically connected to the third node,
  • the source of the thirteenth transistor is electrically connected to the second reference low level signal, and the source of the fourteenth transistor and the source of the sixteenth transistor are both electrically connected to the first
  • the drain of the sixteenth transistor and the source of the fifteenth transistor are electrically connected to the second node
  • the drain of the thirteenth transistor is electrically connected to
  • the drain of the fourteenth transistor is electrically connected to the transmission signal of the current stage
  • the drain of the fifteenth transistor is electrically connected to the first node.
  • the GOA circuit further includes: a seventeenth transistor, an eighteenth transistor, and a nineteenth transistor;
  • the gate of the seventeenth transistor is electrically connected to the current level transmitting signal
  • the drain of the seventeenth transistor is electrically connected to the second node
  • the source of the seventeenth transistor is The drain of the eighteenth transistor and the drain of the nineteenth transistor are electrically connected, the gate of the eighteenth transistor is electrically connected to the first node, and the source of the eighteenth transistor
  • the electrode is electrically connected to the second clock signal
  • the gate of the nineteenth transistor is electrically connected to the third node
  • the source of the nineteenth transistor is electrically connected to the second reference low Level signal.
  • the potential of the first reference low-level signal is smaller than the potential of the second reference low-level signal.
  • An embodiment of the present application also provides a GOA circuit, including: multi-level cascaded GOA units, each level of GOA unit includes: input module, first output module, second output module, pull-down module, inverting module, pull-down Maintain module and bootstrap capacitor;
  • the input module is connected to the first clock signal and the upper level transmission signal, and is electrically connected to the first node and the second node, and is used to transfer the upper level to the upper level under the control of the first clock signal. Output the signal to the first node;
  • the first output module is connected to a second clock signal and is electrically connected to the first node for outputting a transmission signal of the current stage under the control of the potential of the first node;
  • the second output module is connected to the second clock signal and is electrically connected to the first node for outputting a scan signal of the current level under the control of the potential of the first node;
  • the pull-down module is connected to the next level transmission signal, the first reference low level signal, and the second reference low level signal, and is electrically connected to the first node and the current level scan signal for Under the control of the next-level transmission signal, the potential of the first node is pulled down to the potential of the first reference low level signal, and the potential of the current-level scan signal is pulled down to the second Reference low-level signal potential;
  • the inverting module is connected to the reference high-level signal and the first reference low-level signal, and is electrically connected to the third node and the first node, and is configured to respond to the reference high-level signal and the first node.
  • the first reference low level signal and the potential of the first node control the potential of the third node;
  • the pull-down maintenance module accesses the first reference low level signal and the second reference low level signal, and is electrically connected to the first node, the third node, and the current level transmission Signal and the current-level scanning signal are used to maintain the potential of the first node and the potential of the current-level transmission signal at the first reference low level under the control of the potential of the third node Signal potential, and maintaining the current level scanning signal potential at the second reference low level signal;
  • One end of the bootstrap capacitor is electrically connected to the first node, and the other end of the bootstrap capacitor is electrically connected to the scan signal of the current stage.
  • the input module includes: a first transistor, a second transistor, and a third transistor;
  • the gate of the first transistor, the gate of the second transistor, and the source of the second transistor are all electrically connected to the first clock signal, and the source of the first transistor is electrically connected to The upper stage transmits signals, the drain of the first transistor and the source of the third transistor are both electrically connected to the second node, and the drain of the second transistor is electrically connected to the third transistor.
  • the gate of the transistor is electrically connected, and the drain of the third transistor is electrically connected to the first node.
  • the first output module includes: a fourth transistor
  • the gate of the fourth transistor is electrically connected to the first node, the source of the fourth transistor is electrically connected to the second clock signal, and the drain of the fourth transistor is electrically connected to the Describe the transmission signal at this level.
  • the second output module includes: a fifth transistor
  • the gate of the fifth transistor is electrically connected to the first node, the source of the fifth transistor is electrically connected to the second clock signal, and the drain of the fifth transistor is electrically connected to the Describe the scan signal at this level.
  • the pull-down module includes: a sixth transistor, a seventh transistor, and an eighth transistor;
  • the gate of the sixth transistor, the gate of the seventh transistor, and the gate of the eighth transistor are all electrically connected to the next-stage transmission signal, and the source of the sixth transistor is electrically connected Connected to the second reference low level signal, the drain of the seventh transistor is electrically connected to the first node, the source of the seventh transistor and the drain of the eighth transistor are both connected to the The second node is electrically connected, and the source of the eighth transistor is electrically connected to the first reference low level signal.
  • the inverter module includes: a ninth transistor, a tenth transistor, an eleventh transistor, and a twelfth transistor;
  • the gate and source of the ninth transistor and the source of the eleventh transistor are all electrically connected to the reference high-level signal, and the drain of the ninth transistor and the source of the eleventh transistor are The gate and the drain of the tenth transistor are electrically connected, the drain of the eleventh transistor and the drain of the twelfth transistor are both electrically connected to the third node, and the tenth transistor The gate of the twelfth transistor and the gate of the twelfth transistor are both electrically connected to the first node, and the source of the tenth transistor and the source of the twelfth transistor are both electrically connected to the first node. A reference low-level signal.
  • the pull-down sustain module includes: a thirteenth transistor, a fourteenth transistor, a fifteenth transistor, and a sixteenth transistor;
  • the gate of the thirteenth transistor, the gate of the fourteenth transistor, the gate of the fifteenth transistor, and the gate of the sixteenth transistor are all electrically connected to the third node,
  • the source of the thirteenth transistor is electrically connected to the second reference low level signal, and the source of the fourteenth transistor and the source of the sixteenth transistor are both electrically connected to the first
  • the drain of the sixteenth transistor and the source of the fifteenth transistor are electrically connected to the second node
  • the drain of the thirteenth transistor is electrically connected to
  • the drain of the fourteenth transistor is electrically connected to the transmission signal of the current stage
  • the drain of the fifteenth transistor is electrically connected to the first node.
  • the GOA circuit further includes: a seventeenth transistor, an eighteenth transistor, and a nineteenth transistor;
  • the gate of the seventeenth transistor is electrically connected to the current level transmitting signal
  • the drain of the seventeenth transistor is electrically connected to the second node
  • the source of the seventeenth transistor is The drain of the eighteenth transistor and the drain of the nineteenth transistor are electrically connected, the gate of the eighteenth transistor is electrically connected to the first node, and the source of the eighteenth transistor
  • the electrode is electrically connected to the second clock signal
  • the gate of the nineteenth transistor is electrically connected to the third node
  • the source of the nineteenth transistor is electrically connected to the second reference low Level signal.
  • the GOA circuit of the present application is characterized in that the potential of the first reference low-level signal is less than the potential of the second reference low-level signal.
  • An embodiment of the present application also provides a display panel, which includes a GOA circuit, the GOA circuit includes: multi-level cascaded GOA units, each level of GOA unit includes: an input module, a first output module, and a second output module , Pull-down module, inverting module, pull-down maintenance module and bootstrap capacitor;
  • the input module is connected to the first clock signal and the upper level transmission signal, and is electrically connected to the first node and the second node, and is used to transfer the upper level to the upper level under the control of the first clock signal. Output the signal to the first node;
  • the first output module is connected to a second clock signal and is electrically connected to the first node for outputting a transmission signal of the current stage under the control of the potential of the first node;
  • the second output module is connected to the second clock signal and is electrically connected to the first node for outputting a scan signal of the current level under the control of the potential of the first node;
  • the pull-down module is connected to the next level transmission signal, the first reference low level signal, and the second reference low level signal, and is electrically connected to the first node and the current level scan signal for Under the control of the next-level transmission signal, the potential of the first node is pulled down to the potential of the first reference low level signal, and the potential of the scan signal of the current level is pulled down to the second Reference low-level signal potential;
  • the inverting module is connected to the reference high-level signal and the first reference low-level signal, and is electrically connected to the third node and the first node, and is configured to be used according to the reference high-level signal and the first node.
  • the first reference low level signal and the potential of the first node control the potential of the third node;
  • the pull-down maintenance module accesses the first reference low level signal and the second reference low level signal, and is electrically connected to the first node, the third node, and the current level transmission Signal and the current-level scanning signal are used to maintain the potential of the first node and the potential of the current-level transmission signal at the first reference low level under the control of the potential of the third node Signal potential, and maintaining the current level scanning signal potential at the second reference low level signal;
  • One end of the bootstrap capacitor is electrically connected to the first node, and the other end of the bootstrap capacitor is electrically connected to the scan signal of the current stage.
  • the input module includes: a first transistor, a second transistor, and a third transistor;
  • the gate of the first transistor, the gate of the second transistor, and the source of the second transistor are all electrically connected to the first clock signal, and the source of the first transistor is electrically connected to The upper stage transmits signals, the drain of the first transistor and the source of the third transistor are both electrically connected to the second node, and the drain of the second transistor is electrically connected to the third transistor.
  • the gate of the transistor is electrically connected, and the drain of the third transistor is electrically connected to the first node.
  • the first output module includes: a fourth transistor
  • the gate of the fourth transistor is electrically connected to the first node, the source of the fourth transistor is electrically connected to the second clock signal, and the drain of the fourth transistor is electrically connected to the Describe the transmission signal at this level.
  • the second output module includes: a fifth transistor
  • the gate of the fifth transistor is electrically connected to the first node, the source of the fifth transistor is electrically connected to the second clock signal, and the drain of the fifth transistor is electrically connected to the Describe the scan signal at this level.
  • the GOA circuit and display panel provided by the embodiments of the present application can effectively suppress the influence of the first clock signal on the potential of the first node by adjusting the size of the second transistor and the size of the third transistor, thereby improving the output capability of the GOA circuit .
  • FIG. 1 is a schematic structural diagram of a GOA circuit provided by an embodiment of the application.
  • FIG. 2 is a schematic diagram of the first circuit of a GOA unit in the GOA circuit provided by the embodiment of the application;
  • FIG. 3 is a signal timing diagram of a GOA unit in the GOA circuit provided by an embodiment of the application;
  • FIG. 4 is a schematic diagram of a second circuit of a GOA unit in the GOA circuit provided by an embodiment of the application;
  • FIG. 5 is a schematic structural diagram of a display panel provided by an embodiment of the application.
  • the transistors used in all the embodiments of this application can be thin film transistors or field effect transistors or other devices with the same characteristics. Since the source and drain of the transistor used here are symmetrical, the source and drain can be interchanged of. In the embodiments of the present application, in order to distinguish the two poles of the transistor except the gate, one of the poles is called the source and the other is called the drain. According to the form in the figure, it is stipulated that the middle end of the switching transistor is the gate, the signal input end is the source, and the output end is the drain.
  • the transistors used in the embodiments of the present application may include P-type transistors and/or N-type transistors. The P-type transistor is turned on when the gate is at a low level, and turned off when the gate is at a high level. The gate is turned on when the gate is high, and it is turned off when the gate is low.
  • FIG. 1 is a schematic structural diagram of a GOA circuit provided by an embodiment of the application.
  • the GOA circuit provided by the embodiment of the present application includes multi-stage cascaded GOA units.
  • Figure 1 takes the cascaded level n-1 GOA unit, n level GOA unit, and n+1 level GOA unit as examples.
  • the scan signal output by the n-th GOA unit is at a high potential, which is used to turn on the transistor switch of each pixel in a row of the display panel, and perform a data signal on the pixel electrode in each pixel.
  • the n-th level transmission signal is used to control the work of the n+1-th level GOA unit; when the n+1-th level GOA unit is working, the scan signal output by the n+1-th level GOA unit is high, and the nth level The scanning signal output by the GOA unit is low.
  • FIG. 2 is a schematic diagram of a first circuit of a GOA unit in the GOA circuit provided by an embodiment of the application.
  • the GOA circuit includes: an input module 101, a first output module 102, a second output module 103, a pull-down module 104, an inversion module 105, a pull-down maintenance module 106, and a bootstrap capacitor Cb.
  • the input module 101 accesses the first clock signal CLK and the upper level transmission signal Gout(n-1), and is electrically connected to the first node Q(n) and the second node L(n) for Under the control of the first clock signal CLK, the upper stage transmission signal Gout(n-1) is output to the first node Q(n).
  • the first output module 102 is connected to the second clock signal CK, and is electrically connected to the first node Q(n), for outputting the current-level transmission signal Cout( n).
  • the second output module 103 is connected to the second clock signal CK and is electrically connected to the first node Q(n) for outputting the current level scanning signal G(n) under the control of the potential of the first node Q(n) ).
  • the pull-down module 104 is connected to the next level transmission signal Cout(n+1), the first reference low level signal VGL1 and the second reference low level signal VGL2, and is electrically connected to the first node Q(n) And the scanning signal G(n) of the current level is used to pull down the potential of the first node Q(n) to the potential of the first reference low level signal VGL1 under the control of the next-level transmission signal Cout(n+1) , And pull down the potential of the scanning signal G(n) of the current level to the potential of the second reference low level signal VGL2.
  • the inverting module 105 is connected to the reference high level signal VGH and the first reference low level signal VGL1, and is electrically connected to the third node K(n) and the first node Q(n), and is used for according to the reference high The level signal VGH, the first reference low level signal VGL1, and the potential of the first node Q(n) control the potential of the third node K(n).
  • the pull-down maintaining module 106 accesses the first reference low level signal VGL1 and the second reference low level signal VGL2, and is electrically connected to the first node Q(n), the third node K(n), and the current level
  • the transmission signal Cout(n) and the current level scanning signal G(n) are used to control the potential of the first node Q(n) and the current level transmission signal Cout(n) under the control of the potential of the third node K(n)
  • the potential of) is maintained at the potential of the first reference low level signal VGL1, and the potential of the scanning signal G(n) of the current level is maintained at the potential of the second reference low level signal VGL2.
  • One end of the bootstrap capacitor Cb is electrically connected to the first node Q(n), and the other end of the bootstrap capacitor Cb is electrically connected to the scan signal G(n) of the current stage.
  • the input module 101 includes: a first transistor T1, a second transistor T2, and a third transistor T3; the gate of the first transistor T1, the gate of the second transistor T2, and the source of the second transistor T2 are all It is electrically connected to the first clock signal CLK, the source of the first transistor T1 is electrically connected to the upper-level pass signal Gout(n-1), and the drain of the first transistor T1 and the source of the third transistor T3 are both It is electrically connected to the second node L(n), the drain of the second transistor T2 is electrically connected to the gate of the third transistor T3, and the drain of the third transistor T3 is electrically connected to the first node Q(n).
  • the first output module 102 includes: a fourth transistor T4; the gate of the fourth transistor T4 is electrically connected to the first node Q(n), and the source of the fourth transistor T4 is electrically connected to the second node. With the clock signal CK, the drain of the fourth transistor T4 is electrically connected to the transmission signal Cout(n) of the current stage.
  • the second output module 103 includes: a fifth transistor T5; the gate of the fifth transistor T5 is electrically connected to the first node Q(n), and the source of the fifth transistor T5 is electrically connected to the second node. With the clock signal CK, the drain of the fifth transistor T5 is electrically connected to the scan signal G(n) of the current stage.
  • the pull-down module 104 includes: a sixth transistor T6, a seventh transistor T7, and an eighth transistor T8; the gate of the sixth transistor T6, the gate of the seventh transistor T7, and the gate of the eighth transistor T8 are all
  • the source of the sixth transistor T6 is electrically connected to the second reference low-level signal VGL2, and the drain of the seventh transistor T7 is electrically connected to the first level signal Cout(n+1).
  • the node Q(n), the source of the seventh transistor T7 and the drain of the eighth transistor T8 are electrically connected to the second node L(n), and the source of the eighth transistor T8 is electrically connected to the first reference low voltage Flat signal VGL1.
  • the inverting module 105 includes: a ninth transistor T9, a tenth transistor T10, an eleventh transistor T11, and a twelfth transistor T12; the gate and source of the ninth transistor T9, and the eleventh transistor T11
  • the sources of the ninth transistor T9, the gate of the eleventh transistor T11, and the drain of the tenth transistor T10 are electrically connected to the reference high-level signal VGH
  • the drain of the eleventh transistor T11 is electrically connected
  • Both the electrode and the drain of the twelfth transistor T12 are electrically connected to the third node K(n)
  • the gate of the tenth transistor T10 and the gate of the twelfth transistor T12 are both electrically connected to the first node Q(n)
  • the source of the tenth transistor T10 and the source of the twelfth transistor T12 are electrically connected to the first reference low level signal VGL1.
  • the pull-down maintenance module 106 includes: a thirteenth transistor T13, a fourteenth transistor T14, a fifteenth transistor T15, and a sixteenth transistor T16; the gate of the thirteenth transistor T13, the fourteenth transistor T14 The gate of the fifteenth transistor T15 and the gate of the sixteenth transistor T16 are electrically connected to the third node K(n), and the source of the thirteenth transistor T13 is electrically connected to the second reference low The level signal VGL2, the source of the fourteenth transistor T14 and the source of the sixteenth transistor T16 are electrically connected to the first reference low level signal VGL1, the drain of the sixteenth transistor T16 and the fifteenth transistor T15 The sources of the thirteenth transistor T13 are electrically connected to the second node L(n), the drain of the thirteenth transistor T13 is electrically connected to the scan signal G(n) of the current level, and the drain of the fourteenth transistor T14 is electrically connected to the local The level transmission signal Cout(n), the drain of the fifteenth transistor T15 is electrical
  • the difference between the GOA circuit provided by the embodiment of the application and the existing GOA circuit is that the GOA circuit of the embodiment of the application can adjust the size of the second transistor T2 and the third transistor T3, thereby effectively suppressing the The influence of a clock signal CLK on the potential of the first node Q(n) further increases the potential of the first node Q(n) to improve the driving capability of the GOA circuit.
  • FIG. 3 is a signal timing diagram of a GOA circuit in the GOA circuit provided by the embodiment of the application.
  • the period of the first clock signal CLK is the same as the period of the second clock signal CK, and the polarity of the first clock signal CLK is opposite to the polarity of the second clock signal CK.
  • the potential of the first reference low level signal VGL1 is less than the potential of the second reference low level signal VGL2.
  • the first clock signal CLK is at a high potential
  • the first transistor T1, the second transistor T2, and the third transistor T3 are turned on at this time.
  • the source input of the second transistor T2 is at a higher level.
  • the transmission signal Gout(n-1) is at a high potential at this time, so that the potential of the first node Q(n) is raised, and the fourth transistor T4 and the fifth transistor T5 are turned on; at this time, because the second clock signal CK is at a low potential , So the transmission signal Cout(n) of this level and the scanning signal of this level are both low.
  • the first clock signal CLK is at a low potential
  • the first transistor T1, the second transistor T2, and the third transistor T3 are turned off at this time, and the potential of the first node Q(n) continues to be maintained at a high potential.
  • the fourth transistor T4 and the fifth transistor T5 are still on.
  • the second clock signal CK is at a high potential. Therefore, the current level transmission signal Cout(n) and the current level scan signal G(n) are both at a high potential.
  • the scan signal of the current level is high, so that the scan line corresponding to the GOA circuit of the current level is charged, and a row of pixels corresponding to the scan line of the current level is turned on, and the pixels of this row are lit.
  • the scan signal G(n) of this stage is at a high potential, under the action of the bootstrap capacitor Cb, the potential of the first node Q(n) is further raised to ensure that the fourth transistor T4 and the fifth transistor T4 The opening of the transistor T5 and the transmission signal Cout(n) of the current level and the scanning signal G(n) of the current level are all high potential signals.
  • the sixth transistor T6, the seventh transistor T7, and the eighth transistor T8 are turned on, and the first node Q(n ) Is connected to the first reference low level signal VGL1, and the current level scanning signal G(n) is connected to the second reference low level signal VGL2. That is, at this time, the potential of the scanning signal G(n) of the current stage is pulled down to the potential of the second reference low level signal VGL2, and the potential of the first node Q(n) is pulled down to the first reference low level signal VGL1 The potential.
  • the potential of the first node Q(n) is low, the tenth transistor T106 and the twelfth transistor T12 are turned off, and the high potential of the reference high-level signal is output to the second node L(n), As a result, the thirteenth transistor T13, the fourteenth transistor T14, the fifteenth transistor T15, and the sixteenth transistor T16 are turned on, and the potential of the first node Q(n) and the potential of the transmission signal Cout(n) of this stage are maintained at The potential of the first reference low level signal VGL1 and the potential of the current level scanning signal G(n) are maintained at the potential of the second reference low level signal VGL2.
  • FIG. 3 is a schematic diagram of a second circuit of a GOA unit in the GOA circuit provided by the embodiment of the application.
  • the difference between the circuit shown in FIG. 3 and the circuit shown in FIG. 2 is that the GOA circuit shown in FIG. 3 also includes: a seventeenth transistor T17, an eighteenth transistor T18, and a nineteenth transistor T19.
  • the gate of the seventeenth transistor T17 is electrically connected to the level transmission signal Cout(n)
  • the drain of the seventeenth transistor T17 is electrically connected to the second node L(n)
  • the The source, the drain of the eighteenth transistor T18, and the drain of the nineteenth transistor T19 are electrically connected.
  • the gate of the eighteenth transistor T18 is electrically connected to the first node Q(n).
  • the source is electrically connected to the second clock signal CK
  • the gate of the nineteenth transistor T19 is electrically connected to the third node K(n)
  • the source of the nineteenth transistor T19 is electrically connected to the second reference low level Signal VGL2.
  • a seventeenth transistor T17, an eighteenth transistor T18, and a nineteenth transistor T19 are added to expand the functions of the GOA circuit and make the GOA circuit more secure and stable.
  • FIG. 5 is a schematic structural diagram of a display panel provided by an embodiment of the application.
  • the display panel includes a display area 100 and a GOA circuit 200 integratedly arranged on the edge of the display area 100; wherein, the structure and principle of the GOA circuit 200 are similar to the above-mentioned GOA circuit, and will not be repeated here.

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Abstract

一种GOA电路及显示面板，该GOA电路包括：输入模块（101）、第一输出模块（102）、第二输出模块（103）、下拉模块（104）、反相模块（105）、下拉维持模块（106）以及自举电容（Cb），输入模块（101）包括：第一晶体管（T1）、第二晶体管（T2）以及第三晶体管（T3）；第一晶体管（T1）的栅极、第二晶体管（T2）的栅极以及第二晶体管（T2）的源极均电性连接于第一时钟信号（CLK），第一晶体管（T1）的源极电性连接于上一级级传信号Gout(n-1)，第一晶体管T1的漏极与第三晶体管T3的源极均电性连接于第二节点（L(n)），第二晶体管（T2）的漏极与第三晶体管（T3）的栅极电性连接，第三晶体管（T3）的漏极电性连接于第一节点（Q(n)），本发明通过调整第二晶体管的尺寸以及第三晶体管的尺寸，从而可以有效抑制第一时钟信号对第一节点的电位的影响，进而提高GOA电路的输出能力。

Description

GOA电路及显示面板 技术领域
本申请涉及显示技术领域，具体涉及一种GOA电路及显示面板。
 背景技术
GOA( 英文全称：Gate Driver on Array ，中文全称：集成栅极驱动电路)技术将栅极驱动电路集成在显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低产品成本。然而，现有的GOA电路输出能力较弱。
 技术问题
本申请实施例的目的在于提供一种GOA电路及显示面板，能够解决现有的GOA电路输出能力较弱的技术问题。
 技术解决方案
本申请实施例提供一种GOA电路，包括：多级级联的GOA单元，每一级GOA单元均包括：输入模块、第一输出模块、第二输出模块、下拉模块、反相模块、下拉维持模块以及自举电容；
所述输入模块接入第一时钟信号以及上一级级传信号，并电性连接于第一节点以及第二节点，用于在所述第一时钟信号的控制下将所述上一级级传信号输出至所述第一节点；
所述第一输出模块接入第二时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级级传信号；
所述第二输出模块接入所述第二时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级扫描信号；
所述下拉模块接入下一级级传信号、第一参考低电平信号以及第二参考低电平信号，并电性连接于所述第一节点以及所述本级扫描信号，用于在所述下一级级传信号的控制下，将所述第一节点的电位下拉至所述第一参考低电平信号的电位，以及将所述本级扫描信号的电位下拉至所述第二参考低电平信号的电位；
所述反相模块接入参考高电平信号以及所述第一参考低电平信号，并电性连接于第三节点以及所述第一节点，用于根据所述参考高电平信号、所述第一参考低电平信号以及所述第一节点的电位控制所述第三节点的电位；
所述下拉维持模块接入所述第一参考低电平信号以及所述第二参考低电平信号，并电性连接于所述第一节点、所述第三节点、所述本级级传信号以及所述本级扫描信号，用于在所述第三节点的电位控制下，将所述第一节点的电位以及所述本级级传信号的电位维持在所述第一参考低电平信号的电位，以及将所述本级扫描信号的电位维持在所述第二参考低电平信号的电位；
所述自举电容的一端电性连接于所述第一节点，所述自举电容的另一端电性连接于所述本级扫描信号；
所述输入模块包括：第一晶体管、第二晶体管以及第三晶体管；
所述第一晶体管的栅极、所述第二晶体管的栅极以及所述第二晶体管的源极均电性连接于所述第一时钟信号，所述第一晶体管的源极电性连接于所述上一级级传信号，所述第一晶体管的漏极与所述第三晶体管的源极均电性连接于所述第二节点，所述第二晶体管的漏极与所述第三晶体管的栅极电性连接，所述第三晶体管的漏极电性连接于所述第一节点。
所述第一输出模块包括：第四晶体管；
所述第四晶体管的栅极电性连接于所述第一节点，所述第四晶体管的源极电性连接于所述第二时钟信号，所述第四晶体管的漏极电性连接于所述本级级传信号。
在本申请所述的GOA电路中，所述第二输出模块包括：第五晶体管；
所述第五晶体管的栅极电性连接于所述第一节点，所述第五晶体管的源极电性连接于所述第二时钟信号，所述第五晶体管的漏极电性连接于所述本级扫描信号。
在本申请所述的GOA电路中，所述下拉模块包括：第六晶体管、第七晶体管以及第八晶体管；
所述第六晶体管的栅极、所述第七晶体管的栅极以及所述第八晶体管的栅极均电性连接于所述下一级级传信号，所述第六晶体管的源极电性连接于所述第二参考低电平信号，所述第七晶体管的漏极电性连接于所述第一节点，所述第七晶体管的源极与所述第八晶体管的漏极均与所述第二节点电性连接，所述第八晶体管的源极电性连接于所述第一参考低电平信号。
在本申请所述的GOA电路中，所述反相模块包括：第九晶体管、第十晶体管、第十一晶体管以及第十二晶体管；
所述第九晶体管的栅极、源极以及所述第十一晶体管的源极均电性连接于所述参考高电平信号，所述第九晶体管的漏极、所述第十一晶体管的栅极以及所述第十晶体管的漏极电性连接，所述第十一晶体管的漏极以及所述第十二晶体管的漏极均电性连接于所述第三节点，所述第十晶体管的栅极以及所述第十二晶体管的栅极均电性连接于所述第一节点，所述第十晶体管的源极以及所述第十二晶体管的源极均电性连接于所述第一参考低电平信号。
在本申请所述的GOA电路中，所述下拉维持模块包括：第十三晶体管、第十四晶体管、第十五晶体管以及第十六晶体管；
所述第十三晶体管的栅极、所述第十四晶体管的栅极、所述第十五晶体管的栅极以及所述第十六晶体管的栅极均电性连接于所述第三节点，所述第十三晶体管的源极电性连接于所述第二参考低电平信号，所述第十四晶体管的源极以及所述第十六晶体管的源极均电性连接于所述第一参考低电平信号，所述第十六晶体管的漏极与所述第十五晶体管的源极均与所述第二节点电性连接，所述第十三晶体管的漏极电性连接于所述本级扫描信号，所述第十四晶体管的漏极电性连接于所述本级级传信号，所述第十五晶体管的漏极电性连接于所述第一节点。
在本申请所述的GOA电路中，所述GOA电路还包括：第十七晶体管、第十八晶体管以及第十九晶体管；
所述第十七晶体管的栅极电性连接于所述本级级传信号，所述第十七晶体管的漏极电性连接于所述第二节点，所述第十七晶体管的源极、所述第十八晶体管的漏极以及所述第十九晶体管的漏极电性连接，所述第十八晶体管的栅极电性连接于所述第一节点，所述第十八晶体管的源极电性连接于所述第二时钟信号，所述第十九晶体管的栅极电性连接于所述第三节点，所述第十九晶体管的源极电性连接于所述第二参考低电平信号。
在本申请所述的GOA电路中，所述第一参考低电平信号的电位小于所述第二参考低电平信号的电位。
本申请实施例还提供一种GOA电路，包括：多级级联的GOA单元，每一级GOA单元均包括：输入模块、第一输出模块、第二输出模块、下拉模块、反相模块、下拉维持模块以及自举电容；
所述输入模块接入第一时钟信号以及上一级级传信号，并电性连接于第一节点以及第二节点，用于在所述第一时钟信号的控制下将所述上一级级传信号输出至所述第一节点；
所述第一输出模块接入第二时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级级传信号；
所述第二输出模块接入所述第二时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级扫描信号；
所述下拉模块接入下一级级传信号、第一参考低电平信号以及第二参考低电平信号，并电性连接于所述第一节点以及所述本级扫描信号，用于在所述下一级级传信号的控制下，将所述第一节点的电位下拉至所述第一参考低电平信号的电位，以及将所述本级扫描信号的电位下拉至所述第二参考低电平信号的电位；
所述反相模块接入参考高电平信号以及所述第一参考低电平信号，并电性连接于第三节点以及所述第一节点，用于根据所述参考高电平信号、所述第一参考低电平信号以及所述第一节点的电位控制所述第三节点的电位；
所述下拉维持模块接入所述第一参考低电平信号以及所述第二参考低电平信号，并电性连接于所述第一节点、所述第三节点、所述本级级传信号以及所述本级扫描信号，用于在所述第三节点的电位控制下，将所述第一节点的电位以及所述本级级传信号的电位维持在所述第一参考低电平信号的电位，以及将所述本级扫描信号的电位维持在所述第二参考低电平信号的电位；
所述自举电容的一端电性连接于所述第一节点，所述自举电容的另一端电性连接于所述本级扫描信号。
在本申请所述的GOA电路中，所述输入模块包括：第一晶体管、第二晶体管以及第三晶体管；
所述第一晶体管的栅极、所述第二晶体管的栅极以及所述第二晶体管的源极均电性连接于所述第一时钟信号，所述第一晶体管的源极电性连接于所述上一级级传信号，所述第一晶体管的漏极与所述第三晶体管的源极均电性连接于所述第二节点，所述第二晶体管的漏极与所述第三晶体管的栅极电性连接，所述第三晶体管的漏极电性连接于所述第一节点。
在本申请所述的GOA电路中，所述第一输出模块包括：第四晶体管；
所述第四晶体管的栅极电性连接于所述第一节点，所述第四晶体管的源极电性连接于所述第二时钟信号，所述第四晶体管的漏极电性连接于所述本级级传信号。
在本申请所述的GOA电路中，所述第二输出模块包括：第五晶体管；
所述第五晶体管的栅极电性连接于所述第一节点，所述第五晶体管的源极电性连接于所述第二时钟信号，所述第五晶体管的漏极电性连接于所述本级扫描信号。
在本申请所述的GOA电路中，所述下拉模块包括：第六晶体管、第七晶体管以及第八晶体管；
所述第六晶体管的栅极、所述第七晶体管的栅极以及所述第八晶体管的栅极均电性连接于所述下一级级传信号，所述第六晶体管的源极电性连接于所述第二参考低电平信号，所述第七晶体管的漏极电性连接于所述第一节点，所述第七晶体管的源极与所述第八晶体管的漏极均与所述第二节点电性连接，所述第八晶体管的源极电性连接于所述第一参考低电平信号。
在本申请所述的GOA电路中，所述反相模块包括：第九晶体管、第十晶体管、第十一晶体管以及第十二晶体管；
所述第九晶体管的栅极、源极以及所述第十一晶体管的源极均电性连接于所述参考高电平信号，所述第九晶体管的漏极、所述第十一晶体管的栅极以及所述第十晶体管的漏极电性连接，所述第十一晶体管的漏极以及所述第十二晶体管的漏极均电性连接于所述第三节点，所述第十晶体管的栅极以及所述第十二晶体管的栅极均电性连接于所述第一节点，所述第十晶体管的源极以及所述第十二晶体管的源极均电性连接于所述第一参考低电平信号。
在本申请所述的GOA电路中，所述下拉维持模块包括：第十三晶体管、第十四晶体管、第十五晶体管以及第十六晶体管；
所述第十三晶体管的栅极、所述第十四晶体管的栅极、所述第十五晶体管的栅极以及所述第十六晶体管的栅极均电性连接于所述第三节点，所述第十三晶体管的源极电性连接于所述第二参考低电平信号，所述第十四晶体管的源极以及所述第十六晶体管的源极均电性连接于所述第一参考低电平信号，所述第十六晶体管的漏极与所述第十五晶体管的源极均与所述第二节点电性连接，所述第十三晶体管的漏极电性连接于所述本级扫描信号，所述第十四晶体管的漏极电性连接于所述本级级传信号，所述第十五晶体管的漏极电性连接于所述第一节点。
在本申请所述的GOA电路中，所述GOA电路还包括：第十七晶体管、第十八晶体管以及第十九晶体管；
所述第十七晶体管的栅极电性连接于所述本级级传信号，所述第十七晶体管的漏极电性连接于所述第二节点，所述第十七晶体管的源极、所述第十八晶体管的漏极以及所述第十九晶体管的漏极电性连接，所述第十八晶体管的栅极电性连接于所述第一节点，所述第十八晶体管的源极电性连接于所述第二时钟信号，所述第十九晶体管的栅极电性连接于所述第三节点，所述第十九晶体管的源极电性连接于所述第二参考低电平信号。
在本申请所述的GOA电路中，其特征在于，所述第一参考低电平信号的电位小于所述第二参考低电平信号的电位。
本申请实施例还提供一种显示面板，其包括GOA电路，所述GOA电路包括：多级级联的GOA单元，每一级GOA单元均包括：输入模块、第一输出模块、第二输出模块、下拉模块、反相模块、下拉维持模块以及自举电容；
所述输入模块接入第一时钟信号以及上一级级传信号，并电性连接于第一节点以及第二节点，用于在所述第一时钟信号的控制下将所述上一级级传信号输出至所述第一节点；
所述第一输出模块接入第二时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级级传信号；
所述第二输出模块接入所述第二时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级扫描信号；
所述下拉模块接入下一级级传信号、第一参考低电平信号以及第二参考低电平信号，并电性连接于所述第一节点以及所述本级扫描信号，用于在所述下一级级传信号的控制下，将所述第一节点的电位下拉至所述第一参考低电平信号的电位，以及将所述本级扫描信号的电位下拉至所述第二参考低电平信号的电位；
所述反相模块接入参考高电平信号以及所述第一参考低电平信号，并电性连接于第三节点以及所述第一节点，用于根据所述参考高电平信号、所述第一参考低电平信号以及所述第一节点的电位控制所述第三节点的电位；
所述下拉维持模块接入所述第一参考低电平信号以及所述第二参考低电平信号，并电性连接于所述第一节点、所述第三节点、所述本级级传信号以及所述本级扫描信号，用于在所述第三节点的电位控制下，将所述第一节点的电位以及所述本级级传信号的电位维持在所述第一参考低电平信号的电位，以及将所述本级扫描信号的电位维持在所述第二参考低电平信号的电位；
所述自举电容的一端电性连接于所述第一节点，所述自举电容的另一端电性连接于所述本级扫描信号。
在本申请所述的显示面板中，所述输入模块包括：第一晶体管、第二晶体管以及第三晶体管；
所述第一晶体管的栅极、所述第二晶体管的栅极以及所述第二晶体管的源极均电性连接于所述第一时钟信号，所述第一晶体管的源极电性连接于所述上一级级传信号，所述第一晶体管的漏极与所述第三晶体管的源极均电性连接于所述第二节点，所述第二晶体管的漏极与所述第三晶体管的栅极电性连接，所述第三晶体管的漏极电性连接于所述第一节点。
在本申请所述的显示面板中，所述第一输出模块包括：第四晶体管；
所述第四晶体管的栅极电性连接于所述第一节点，所述第四晶体管的源极电性连接于所述第二时钟信号，所述第四晶体管的漏极电性连接于所述本级级传信号。
在本申请所述的显示面板中，所述第二输出模块包括：第五晶体管；
所述第五晶体管的栅极电性连接于所述第一节点，所述第五晶体管的源极电性连接于所述第二时钟信号，所述第五晶体管的漏极电性连接于所述本级扫描信号。
 有益效果
本申请实施例提供的GOA电路及显示面板，通过调整第二晶体管的尺寸以及第三晶体管的尺寸，从而可以有效抑制第一时钟信号对第一节点的电位的影响，进而提高GOA电路的输出能力。
 附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的GOA电路的结构示意图；
图2为本申请实施例提供的GOA电路中一GOA单元的第一种电路示意图；
图3为本申请实施例提供的GOA电路中一GOA单元的信号时序图；
图4为本申请实施例提供的GOA电路中一GOA单元的第二种电路示意图；
图5为本申请实施例提供的显示面板的结构示意图。
 本发明的实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为源极、输出端为漏极。此外本申请实施例所采用的晶体管可以包括P 型晶体管和/或N 型晶体管两种，其中，P 型晶体管在栅极为低电平时导通，在栅极为高电平时截止，N 型晶体管为在栅极为高电平时导通，在栅极为低电平时截止。
请参阅图1，图1为本申请实施例提供的GOA电路的结构示意图。如图1所示，本申请实施例提供的GOA电路包括多级级联的GOA单元。其中，图1以级联的第n-1级GOA单元、第n级GOA单元和第n+1级GOA单元为例。
当第n级GOA单元工作时，第n级GOA单元输出的扫描信号为高电位，用于打开显示面板中一行中每个像素的晶体管开关，并通过数据信号对每个像素中的像素电极进行充电；第n级级传信号用于控制第n+1级GOA单元的工作；当第n+1级GOA单元工作时，第n+1级GOA单元输出的扫描信号为高电位，同时第n级GOA单元输出的扫描信号为低电位。
进一步的，请参阅图2，图2为本申请实施例提供的GOA电路中一GOA单元的第一种电路示意图。如图2所示，该GOA电路包括：输入模块101、第一输出模块102、第二输出模块103、下拉模块104、反相模块105、下拉维持模块106以及自举电容Cb。
其中，输入模块101接入第一时钟信号CLK以及上一级级传信号Gout（n-1），并电性连接于第一节点Q（n）以及第二节点L（n），用于在第一时钟信号CLK的控制下将上一级级传信号Gout（n-1）输出至第一节点Q（n）。
其中，第一输出模块102接入第二时钟信号CK，并电性连接于第一节点Q（n），用于在第一节点Q（n）的电位控制下输出本级级传信号Cout（n）。
其中，第二输出模块103接入第二时钟信号CK，并电性连接于第一节点Q（n），用于在第一节点Q（n）的电位控制下输出本级扫描信号G（n）。
其中，下拉模块104接入下一级级传信号Cout（n+1）、第一参考低电平信号VGL1以及第二参考低电平信号VGL2，并电性连接于第一节点Q（n）以及本级扫描信号G（n），用于在下一级级传信号Cout（n+1）的控制下，将第一节点Q（n）的电位下拉至第一参考低电平信号VGL1的电位，以及将本级扫描信号G（n）的电位下拉至第二参考低电平信号VGL2的电位。
其中，反相模块105接入参考高电平信号VGH以及第一参考低电平信号VGL1，并电性连接于第三节点K（n）以及第一节点Q（n），用于根据参考高电平信号VGH、第一参考低电平信号VGL1以及第一节点Q（n）的电位控制第三节点K（n）的电位。
其中，下拉维持模块106接入第一参考低电平信号VGL1以及第二参考低电平信号VGL2，并电性连接于第一节点Q（n）、第三节点K（n）、本级级传信号Cout（n）以及本级扫描信号G（n），用于在第三节点K（n）的电位控制下，将第一节点Q（n）的电位以及本级级传信号Cout（n）的电位维持在第一参考低电平信号VGL1的电位，以及将本级扫描信号G（n）的电位维持在第二参考低电平信号VGL2的电位。
其中，自举电容Cb的一端电性连接于第一节点Q（n），自举电容Cb的另一端电性连接于本级扫描信号G（n）。
在一些实施例中，输入模块101包括：第一晶体管T1、第二晶体管T2以及第三晶体管T3；第一晶体管T1的栅极、第二晶体管T2的栅极以及第二晶体管T2的源极均电性连接于第一时钟信号CLK，第一晶体管T1的源极电性连接于上一级级传信号Gout（n-1），第一晶体管T1的漏极与第三晶体管T3的源极均电性连接于第二节点L（n），第二晶体管T2的漏极与第三晶体管T3的栅极电性连接，第三晶体管T3的漏极电性连接于第一节点Q（n）。
在一些实施例中，第一输出模块102包括：第四晶体管T4；第四晶体管T4的栅极电性连接于第一节点Q（n），第四晶体管T4的源极电性连接于第二时钟信号CK，第四晶体管T4的漏极电性连接于本级级传信号Cout（n）。
在一些实施例中，第二输出模块103包括：第五晶体管T5；第五晶体管T5的栅极电性连接于第一节点Q（n），第五晶体管T5的源极电性连接于第二时钟信号CK，第五晶体管T5的漏极电性连接于本级扫描信号G（n）。
在一些实施例中，下拉模块104包括：第六晶体管T6、第七晶体管T7以及第八晶体管T8；第六晶体管T6的栅极、第七晶体管T7的栅极以及第八晶体管T8的栅极均电性连接于下一级级传信号Cout（n+1），第六晶体管T6的源极电性连接于第二参考低电平信号VGL2，第七晶体管T7的漏极电性连接于第一节点Q（n），第七晶体管T7的源极与第八晶体管T8的漏极均与第二节点L（n）电性连接，第八晶体管T8的源极电性连接于第一参考低电平信号VGL1。
在一些实施例中，反相模块105包括：第九晶体管T9、第十晶体管T10、第十一晶体管T11以及第十二晶体管T12；第九晶体管T9的栅极、源极以及第十一晶体管T11的源极均电性连接于参考高电平信号VGH，第九晶体管T9的漏极、第十一晶体管T11的栅极以及第十晶体管T10的漏极电性连接，第十一晶体管T11的漏极以及第十二晶体管T12的漏极均电性连接于第三节点K（n），第十晶体管T10的栅极以及第十二晶体管T12的栅极均电性连接于第一节点Q（n），第十晶体管T10的源极以及第十二晶体管T12的源极均电性连接于第一参考低电平信号VGL1。
在一些实施例中，下拉维持模块106包括：第十三晶体管T13、第十四晶体管T14、第十五晶体管T15以及第十六晶体管T16；第十三晶体管T13的栅极、第十四晶体管T14的栅极、第十五晶体管T15的栅极以及第十六晶体管T16的栅极均电性连接于第三节点K（n），第十三晶体管T13的源极电性连接于第二参考低电平信号VGL2，第十四晶体管T14的源极以及第十六晶体管T16的源极均电性连接于第一参考低电平信号VGL1，第十六晶体管T16的漏极与第十五晶体管T15的源极均与第二节点L（n）电性连接，第十三晶体管T13的漏极电性连接于本级扫描信号G（n），第十四晶体管T14的漏极电性连接于本级级传信号Cout（n），第十五晶体管T15的漏极电性连接于第一节点Q（n）。
需要说明的是，本申请实施例提供的GOA电路与现有的GOA电路的区别在于：本申请实施例的GOA电路可通过调整第二晶体管T2和第三晶体管T3的尺寸，从而可以有效抑制第一时钟信号CLK对第一节点Q（n）电位的影响，进而提高第一节点Q（n）的电位，以提高GOA电路的驱动能力。
具体的，请结合图2、图3，图3为本申请实施例提供的GOA电路中一GOA电路的信号时序图。其中，第一时钟信号CLK的周期与第二时钟信号CK的周期相同，且第一时钟信号CLK的极性与第二时钟信号CK的极性相反。第一参考低电平信号VGL1的电位小于第二参考低电平信号VGL2的电位。
在第一时间段t1，第一时钟信号CLK为高电位，第一晶体管T1、第二晶体管T2以及第三晶体管T3此时打开，由于此时第二晶体管T2的源极输入的上一级级传信号Gout（n-1）此时为高电位，使得第一节点Q（n）的电位被抬高，第四晶体管T4和第五晶体管T5打开；此时由于第二时钟信号CK为低电位，因此本级级传信号Cout（n）和本级扫描信均为低电位。
在第二时间段t2，第一时钟信号CLK为低电位，第一晶体管T1、第二晶体管T2以及第三晶体管T3此时关闭，第一节点Q（n）的电位继续保持为高电位，第四晶体管T4和第五晶体管T5依然打开。此时第二时钟信号CK为高电位，因此，本级级传信号Cout（n）和本级扫描信号G（n）均为高电位。在该阶段，本级扫描信为高电位，使得本级GOA电路对应的扫描线被充电，打开本级扫描线对应的一行像素，该行像素被点亮。
同时，在本阶段，由于本级扫描信号G（n）为高电位，在自举电容Cb的作用下，将第一节点Q（n）的电位进一步抬高，保证第四晶体管T4和第五晶体管T5的打开以及本级级传信号Cout（n）和本级扫描信号G（n）均为高电位信号。
在第三时间段t3，由于下一级级传信号Cout（n+1）为高电位信号，使得第六晶体管T6、第七晶体管T7和第八晶体管T8开启，直接将第一节点Q（n）与第一参考低电平信号VGL1连通，以及将本级扫描信号G（n）与第二参考低电平信号VGL2连通。也即，此时，本级扫描信号G（n）的电位被下拉至第二参考低电平信号VGL2的电位，第一节点Q（n）的电位被下拉至第一参考低电平信号VGL1的电位。
在第四时间段t3，第一节点Q（n）的电位为低电位，第十晶体管T106和第十二晶体管T12关闭，参考高电平信号的高电位输出至第二节点L（n），从而使得第十三晶体管T13、第十四晶体管T14、第十五晶体管T15以及第十六晶体管T16打开，第一节点Q（n）的电位以及本级级传信号Cout（n）的电位维持在第一参考低电平信号VGL1的电位，以及本级扫描信号G（n）的电位维持在第二参考低电平信号VGL2的电位。
另外，请参阅图3，图3为本申请实施例提供的GOA电路中一GOA单元的第二种电路示意图。其中，图3所示的电路与图2所示的电路的区别在于：图3所示的GOA电路还包括：第十七晶体管T17、第十八晶体管T18以及第十九晶体管T19。
其中，第十七晶体管T17的栅极电性连接于本级级传信号Cout（n），第十七晶体管T17的漏极电性连接于第二节点L（n），第十七晶体管T17的源极、第十八晶体管T18的漏极以及第十九晶体管T19的漏极电性连接，第十八晶体管T18的栅极电性连接于第一节点Q（n），第十八晶体管T18的源极电性连接于第二时钟信号CK，第十九晶体管T19的栅极电性连接于第三节点K（n），第十九晶体管T19的源极电性连接于第二参考低电平信号VGL2。
需要说明的是，本申请实施例通过增加第十七晶体管T17、第十八晶体管T18以及第十九晶体管T19，从而扩展GOA电路的功能，使得GOA电路更加安全、稳定。
请参阅图5，图5为本申请实施例提供的显示面板的结构示意图。如图4所示，该显示面板包括显示区域100以及集成设置在显示区域100边缘上的GOA电路200；其中，该GOA电路200与上述的GOA电路的结构和原理类似，这里不再赘述。
以上仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (20)

  1. 一种GOA电路，其包括：多级级联的GOA单元，每一级GOA单元均包括：输入模块、第一输出模块、第二输出模块、下拉模块、反相模块、下拉维持模块以及自举电容；
    所述输入模块接入第一时钟信号以及上一级级传信号，并电性连接于第一节点以及第二节点，用于在所述第一时钟信号的控制下将所述上一级级传信号输出至所述第一节点；
    所述第一输出模块接入第二时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级级传信号；
    所述第二输出模块接入所述第二时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级扫描信号；
    所述下拉模块接入下一级级传信号、第一参考低电平信号以及第二参考低电平信号，并电性连接于所述第一节点以及所述本级扫描信号，用于在所述下一级级传信号的控制下，将所述第一节点的电位下拉至所述第一参考低电平信号的电位，以及将所述本级扫描信号的电位下拉至所述第二参考低电平信号的电位；
    所述反相模块接入参考高电平信号以及所述第一参考低电平信号，并电性连接于第三节点以及所述第一节点，用于根据所述参考高电平信号、所述第一参考低电平信号以及所述第一节点的电位控制所述第三节点的电位；
    所述下拉维持模块接入所述第一参考低电平信号以及所述第二参考低电平信号，并电性连接于所述第一节点、所述第三节点、所述本级级传信号以及所述本级扫描信号，用于在所述第三节点的电位控制下，将所述第一节点的电位以及所述本级级传信号的电位维持在所述第一参考低电平信号的电位，以及将所述本级扫描信号的电位维持在所述第二参考低电平信号的电位；
    所述自举电容的一端电性连接于所述第一节点，所述自举电容的另一端电性连接于所述本级扫描信号；
    所述输入模块包括：第一晶体管、第二晶体管以及第三晶体管；
    所述第一晶体管的栅极、所述第二晶体管的栅极以及所述第二晶体管的源极均电性连接于所述第一时钟信号，所述第一晶体管的源极电性连接于所述上一级级传信号，所述第一晶体管的漏极与所述第三晶体管的源极均电性连接于所述第二节点，所述第二晶体管的漏极与所述第三晶体管的栅极电性连接，所述第三晶体管的漏极电性连接于所述第一节点。
    所述第一输出模块包括：第四晶体管；
    所述第四晶体管的栅极电性连接于所述第一节点，所述第四晶体管的源极电性连接于所述第二时钟信号，所述第四晶体管的漏极电性连接于所述本级级传信号。
  2. 根据权利要求1所述的GOA电路，其中，所述第二输出模块包括：第五晶体管；
    所述第五晶体管的栅极电性连接于所述第一节点，所述第五晶体管的源极电性连接于所述第二时钟信号，所述第五晶体管的漏极电性连接于所述本级扫描信号。
  3. 根据权利要求1所述的GOA电路，其中，所述下拉模块包括：第六晶体管、第七晶体管以及第八晶体管；
    所述第六晶体管的栅极、所述第七晶体管的栅极以及所述第八晶体管的栅极均电性连接于所述下一级级传信号，所述第六晶体管的源极电性连接于所述第二参考低电平信号，所述第七晶体管的漏极电性连接于所述第一节点，所述第七晶体管的源极与所述第八晶体管的漏极均与所述第二节点电性连接，所述第八晶体管的源极电性连接于所述第一参考低电平信号。
  4. 根据权利要求1所述的GOA电路，其中，所述反相模块包括：第九晶体管、第十晶体管、第十一晶体管以及第十二晶体管；
    所述第九晶体管的栅极、源极以及所述第十一晶体管的源极均电性连接于所述参考高电平信号，所述第九晶体管的漏极、所述第十一晶体管的栅极以及所述第十晶体管的漏极电性连接，所述第十一晶体管的漏极以及所述第十二晶体管的漏极均电性连接于所述第三节点，所述第十晶体管的栅极以及所述第十二晶体管的栅极均电性连接于所述第一节点，所述第十晶体管的源极以及所述第十二晶体管的源极均电性连接于所述第一参考低电平信号。
  5. 根据权利要求1所述的GOA电路，其中，所述下拉维持模块包括：第十三晶体管、第十四晶体管、第十五晶体管以及第十六晶体管；
    所述第十三晶体管的栅极、所述第十四晶体管的栅极、所述第十五晶体管的栅极以及所述第十六晶体管的栅极均电性连接于所述第三节点，所述第十三晶体管的源极电性连接于所述第二参考低电平信号，所述第十四晶体管的源极以及所述第十六晶体管的源极均电性连接于所述第一参考低电平信号，所述第十六晶体管的漏极与所述第十五晶体管的源极均与所述第二节点电性连接，所述第十三晶体管的漏极电性连接于所述本级扫描信号，所述第十四晶体管的漏极电性连接于所述本级级传信号，所述第十五晶体管的漏极电性连接于所述第一节点。
  6. 根据权利要求1所述的GOA电路，其中，所述GOA电路还包括：第十七晶体管、第十八晶体管以及第十九晶体管；
    所述第十七晶体管的栅极电性连接于所述本级级传信号，所述第十七晶体管的漏极电性连接于所述第二节点，所述第十七晶体管的源极、所述第十八晶体管的漏极以及所述第十九晶体管的漏极电性连接，所述第十八晶体管的栅极电性连接于所述第一节点，所述第十八晶体管的源极电性连接于所述第二时钟信号，所述第十九晶体管的栅极电性连接于所述第三节点，所述第十九晶体管的源极电性连接于所述第二参考低电平信号。
  7. 根据权利要求1所述的GOA电路，其中，所述第一参考低电平信号的电位小于所述第二参考低电平信号的电位。
  8. 一种GOA电路，其包括：多级级联的GOA单元，每一级GOA单元均包括：输入模块、第一输出模块、第二输出模块、下拉模块、反相模块、下拉维持模块以及自举电容；
    所述输入模块接入第一时钟信号以及上一级级传信号，并电性连接于第一节点以及第二节点，用于在所述第一时钟信号的控制下将所述上一级级传信号输出至所述第一节点；
    所述第一输出模块接入第二时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级级传信号；
    所述第二输出模块接入所述第二时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级扫描信号；
    所述下拉模块接入下一级级传信号、第一参考低电平信号以及第二参考低电平信号，并电性连接于所述第一节点以及所述本级扫描信号，用于在所述下一级级传信号的控制下，将所述第一节点的电位下拉至所述第一参考低电平信号的电位，以及将所述本级扫描信号的电位下拉至所述第二参考低电平信号的电位；
    所述反相模块接入参考高电平信号以及所述第一参考低电平信号，并电性连接于第三节点以及所述第一节点，用于根据所述参考高电平信号、所述第一参考低电平信号以及所述第一节点的电位控制所述第三节点的电位；
    所述下拉维持模块接入所述第一参考低电平信号以及所述第二参考低电平信号，并电性连接于所述第一节点、所述第三节点、所述本级级传信号以及所述本级扫描信号，用于在所述第三节点的电位控制下，将所述第一节点的电位以及所述本级级传信号的电位维持在所述第一参考低电平信号的电位，以及将所述本级扫描信号的电位维持在所述第二参考低电平信号的电位；
    所述自举电容的一端电性连接于所述第一节点，所述自举电容的另一端电性连接于所述本级扫描信号。
  9. 根据权利要求8所述的GOA电路，其中，所述输入模块包括：第一晶体管、第二晶体管以及第三晶体管；
    所述第一晶体管的栅极、所述第二晶体管的栅极以及所述第二晶体管的源极均电性连接于所述第一时钟信号，所述第一晶体管的源极电性连接于所述上一级级传信号，所述第一晶体管的漏极与所述第三晶体管的源极均电性连接于所述第二节点，所述第二晶体管的漏极与所述第三晶体管的栅极电性连接，所述第三晶体管的漏极电性连接于所述第一节点。
  10. 根据权利要求8所述的GOA电路，其中，所述第一输出模块包括：第四晶体管；
    所述第四晶体管的栅极电性连接于所述第一节点，所述第四晶体管的源极电性连接于所述第二时钟信号，所述第四晶体管的漏极电性连接于所述本级级传信号。
  11. 根据权利要求8所述的GOA电路，其中，所述第二输出模块包括：第五晶体管；
    所述第五晶体管的栅极电性连接于所述第一节点，所述第五晶体管的源极电性连接于所述第二时钟信号，所述第五晶体管的漏极电性连接于所述本级扫描信号。
  12. 根据权利要求8所述的GOA电路，其中，所述下拉模块包括：第六晶体管、第七晶体管以及第八晶体管；
    所述第六晶体管的栅极、所述第七晶体管的栅极以及所述第八晶体管的栅极均电性连接于所述下一级级传信号，所述第六晶体管的源极电性连接于所述第二参考低电平信号，所述第七晶体管的漏极电性连接于所述第一节点，所述第七晶体管的源极与所述第八晶体管的漏极均与所述第二节点电性连接，所述第八晶体管的源极电性连接于所述第一参考低电平信号。
  13. 根据权利要求8所述的GOA电路，其中，所述反相模块包括：第九晶体管、第十晶体管、第十一晶体管以及第十二晶体管；
    所述第九晶体管的栅极、源极以及所述第十一晶体管的源极均电性连接于所述参考高电平信号，所述第九晶体管的漏极、所述第十一晶体管的栅极以及所述第十晶体管的漏极电性连接，所述第十一晶体管的漏极以及所述第十二晶体管的漏极均电性连接于所述第三节点，所述第十晶体管的栅极以及所述第十二晶体管的栅极均电性连接于所述第一节点，所述第十晶体管的源极以及所述第十二晶体管的源极均电性连接于所述第一参考低电平信号。
  14. 根据权利要求8所述的GOA电路，其中，所述下拉维持模块包括：第十三晶体管、第十四晶体管、第十五晶体管以及第十六晶体管；
    所述第十三晶体管的栅极、所述第十四晶体管的栅极、所述第十五晶体管的栅极以及所述第十六晶体管的栅极均电性连接于所述第三节点，所述第十三晶体管的源极电性连接于所述第二参考低电平信号，所述第十四晶体管的源极以及所述第十六晶体管的源极均电性连接于所述第一参考低电平信号，所述第十六晶体管的漏极与所述第十五晶体管的源极均与所述第二节点电性连接，所述第十三晶体管的漏极电性连接于所述本级扫描信号，所述第十四晶体管的漏极电性连接于所述本级级传信号，所述第十五晶体管的漏极电性连接于所述第一节点。
  15. 根据权利要求8所述的GOA电路，其中，所述GOA电路还包括：第十七晶体管、第十八晶体管以及第十九晶体管；
    所述第十七晶体管的栅极电性连接于所述本级级传信号，所述第十七晶体管的漏极电性连接于所述第二节点，所述第十七晶体管的源极、所述第十八晶体管的漏极以及所述第十九晶体管的漏极电性连接，所述第十八晶体管的栅极电性连接于所述第一节点，所述第十八晶体管的源极电性连接于所述第二时钟信号，所述第十九晶体管的栅极电性连接于所述第三节点，所述第十九晶体管的源极电性连接于所述第二参考低电平信号。
  16. 根据权利要求8所述的GOA电路，其中，所述第一参考低电平信号的电位小于所述第二参考低电平信号的电位。
  17. 一种显示面板，其包括GOA电路，所述GOA电路包括：多级级联的GOA单元，每一级GOA单元均包括：输入模块、第一输出模块、第二输出模块、下拉模块、反相模块、下拉维持模块以及自举电容；
    所述输入模块接入第一时钟信号以及上一级级传信号，并电性连接于第一节点以及第二节点，用于在所述第一时钟信号的控制下将所述上一级级传信号输出至所述第一节点；
    所述第一输出模块接入第二时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级级传信号；
    所述第二输出模块接入所述第二时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级扫描信号；
    所述下拉模块接入下一级级传信号、第一参考低电平信号以及第二参考低电平信号，并电性连接于所述第一节点以及所述本级扫描信号，用于在所述下一级级传信号的控制下，将所述第一节点的电位下拉至所述第一参考低电平信号的电位，以及将所述本级扫描信号的电位下拉至所述第二参考低电平信号的电位；
    所述反相模块接入参考高电平信号以及所述第一参考低电平信号，并电性连接于第三节点以及所述第一节点，用于根据所述参考高电平信号、所述第一参考低电平信号以及所述第一节点的电位控制所述第三节点的电位；
    所述下拉维持模块接入所述第一参考低电平信号以及所述第二参考低电平信号，并电性连接于所述第一节点、所述第三节点、所述本级级传信号以及所述本级扫描信号，用于在所述第三节点的电位控制下，将所述第一节点的电位以及所述本级级传信号的电位维持在所述第一参考低电平信号的电位，以及将所述本级扫描信号的电位维持在所述第二参考低电平信号的电位；
    所述自举电容的一端电性连接于所述第一节点，所述自举电容的另一端电性连接于所述本级扫描信号。
  18. 根据权利要求17所述的显示面板，其中，所述输入模块包括：第一晶体管、第二晶体管以及第三晶体管；
    所述第一晶体管的栅极、所述第二晶体管的栅极以及所述第二晶体管的源极均电性连接于所述第一时钟信号，所述第一晶体管的源极电性连接于所述上一级级传信号，所述第一晶体管的漏极与所述第三晶体管的源极均电性连接于所述第二节点，所述第二晶体管的漏极与所述第三晶体管的栅极电性连接，所述第三晶体管的漏极电性连接于所述第一节点。
  19. 根据权利要求17所述的显示面板，其中，所述第一输出模块包括：第四晶体管；
    所述第四晶体管的栅极电性连接于所述第一节点，所述第四晶体管的源极电性连接于所述第二时钟信号，所述第四晶体管的漏极电性连接于所述本级级传信号。
  20. 根据权利要求17所述的显示面板，其中，所述第二输出模块包括：第五晶体管；
    所述第五晶体管的栅极电性连接于所述第一节点，所述第五晶体管的源极电性连接于所述第二时钟信号，所述第五晶体管的漏极电性连接于所述本级扫描信号。
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