WO2020195758A1 - 表示装置 - Google Patents

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WO2020195758A1
WO2020195758A1 PCT/JP2020/010120 JP2020010120W WO2020195758A1 WO 2020195758 A1 WO2020195758 A1 WO 2020195758A1 JP 2020010120 W JP2020010120 W JP 2020010120W WO 2020195758 A1 WO2020195758 A1 WO 2020195758A1
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display device
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善英 大植
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株式会社ジャパンディスプレイ
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Definitions

  • This disclosure relates to a display device.
  • Patent Document 1 describes a first translucent substrate, a second translucent substrate arranged so as to face the first translucent substrate, a first translucent substrate, and a second translucent substrate.
  • a display including a liquid crystal layer having a polymer-dispersed liquid crystal enclosed between them, and at least one light emitting portion arranged so as to face at least one side surface of the first translucent substrate and the second translucent substrate. The device is described.
  • the background on the other side of the display panel can be visually recognized from one side of the display panel. Therefore, in order to improve the visibility of the image, it is desirable that the light that guides the first translucent substrate and the second translucent substrate can be taken out as synchrotron radiation without being blocked as much as possible.
  • An object of the present invention is to provide a display device that is driven by a field sequential method and can improve the visibility of an image displayed on a display panel.
  • the display device includes an array substrate provided with a plurality of signal lines arranged at intervals in the first direction and a plurality of scanning lines arranged at intervals in the second direction in the display area.
  • the facing substrate includes a facing substrate, a liquid crystal layer between the array substrate and the facing substrate, and a light source arranged so that light can enter the side surface of the array substrate or the side surface of the facing substrate.
  • the light-shielding layer is provided, and in a plan view, the light-shielding layer is superimposed on one of the signal line and the scanning line, and the other of the signal line and the scanning line has a non-overlapping portion where the light-shielding layer does not overlap.
  • FIG. 1 is a perspective view showing an example of a display device according to the present embodiment.
  • FIG. 2 is a block diagram showing the display device of the first embodiment.
  • FIG. 3 is a timing chart illustrating the timing at which the light source emits light in the field sequential method of the first embodiment.
  • FIG. 4 is an explanatory diagram showing the relationship between the voltage applied to the pixel electrodes and the scattering state of the pixels.
  • FIG. 5 is a cross-sectional view showing an example of a cross section of the display device of FIG.
  • FIG. 6 is a plan view showing a plane of the display device of FIG.
  • FIG. 7 is an enlarged cross-sectional view of the liquid crystal layer portion of FIG. FIG.
  • FIG. 8 is a cross-sectional view for explaining a non-scattering state in the liquid crystal layer.
  • FIG. 9 is a cross-sectional view for explaining a scattering state in the liquid crystal layer.
  • FIG. 10 is a plan view showing scanning lines, signal lines, and switching elements in pixels.
  • FIG. 11 is a plan view showing a holding capacitance layer in the pixel.
  • FIG. 12 is a plan view showing the auxiliary metal layer and the opening region in the pixel.
  • FIG. 13 is a plan view showing pixel electrodes in pixels.
  • FIG. 14 is a plan view showing a light-shielding layer in the pixel.
  • FIG. 15 is a cross-sectional view of XV-XV'of FIG. FIG.
  • FIG. 16 is a cross-sectional view of XVI-XVI'of FIG.
  • FIG. 17 is a cross-sectional view of XVII-XVII'of FIG.
  • FIG. 18 is a cross-sectional view of the peripheral region.
  • FIG. 19 is a plan view showing a light-shielding layer in the pixel of the second embodiment.
  • FIG. 20 is a cross-sectional view of FIG. 19 XX-XX'.
  • FIG. 21 is a plan view showing a light-shielding layer in the pixel of the third embodiment.
  • FIG. 22 is a cross-sectional view of XXII-XXII'of FIG.
  • FIG. 23 is a plan view showing a plane of the display device of the fourth embodiment.
  • FIG. 23 is a plan view showing a plane of the display device of the fourth embodiment.
  • FIG. 24 is a plan view showing scanning lines, signal lines, and switching elements in the pixels of the fourth embodiment.
  • FIG. 25 is a plan view showing a light-shielding layer in the pixel of the fourth embodiment.
  • FIG. 26 is a cross-sectional view of FIG. 25 XXVI-XXVI'.
  • FIG. 1 is a perspective view showing an example of a display device according to the present embodiment.
  • FIG. 2 is a block diagram showing the display device of FIG.
  • FIG. 3 is a timing chart for explaining the timing at which the light source emits light in the field sequential method.
  • the display device 1 includes a display panel 2, a light source 3, and a drive circuit 4.
  • one direction of the plane of the display panel 2 is the PX direction
  • the direction orthogonal to the PX direction is the second direction PY
  • the direction orthogonal to the PX-PY plane is the third direction PZ.
  • the display panel 2 includes an array substrate 10, a counter substrate 20, and a liquid crystal layer 50 (see FIG. 5).
  • the facing substrate 20 faces the direction perpendicular to the surface of the array substrate 10 (PZ direction shown in FIG. 1).
  • the polymer-dispersed liquid crystal LC described later is sealed by the array substrate 10, the opposing substrate 20, and the sealing portion 18.
  • the display panel 2 there are a display area AA on which an image can be displayed and a peripheral area FR outside the display area AA.
  • a plurality of pixel Pix are arranged in a matrix in the display area AA.
  • the row means a pixel row having m pixel Pix arranged in one direction.
  • the column refers to a pixel column having n pixel Pix arranged in a direction orthogonal to the direction in which the rows are arranged. Then, the values of m and n are determined according to the display resolution in the vertical direction and the display resolution in the horizontal direction.
  • a plurality of scanning lines GL are wired for each row, and a plurality of signal lines SL are wired for each column.
  • the light source 3 includes a plurality of light emitting units 31. As shown in FIG. 2, the light source control unit 32 is included in the drive circuit 4. The light source control unit 32 may be a circuit different from the circuit of the drive circuit 4. The light emitting unit 31 and the light source control unit 32 are electrically connected by wiring in the array substrate 10.
  • the drive circuit 4 is fixed to the surface of the array substrate 10.
  • the drive circuit 4 includes a signal processing circuit 41, a pixel control circuit 42, a gate drive circuit 43, a source drive circuit 44, and a common potential drive circuit 45.
  • the array substrate 10 has a larger XY plane area than the opposing substrate 20, and a drive circuit 4 is provided on an overhanging portion of the array substrate 10 exposed from the opposing substrate 20.
  • An input signal (RGB signal, etc.) VS is input to the signal processing circuit 41 from the image output unit 91 of the external upper control unit 9 via the flexible board 92.
  • the signal processing circuit 41 includes an input signal analysis unit 411, a storage unit 412, and a signal adjustment unit 413.
  • the input signal analysis unit 411 generates a second input signal VCS based on the first input signal VS input from the outside.
  • the second input signal VCS is a signal that determines what kind of gradation value is given to each pixel Pix of the display panel 2 based on the first input signal VS.
  • the second input signal VCS is a signal including gradation information regarding the gradation value of each pixel Pix.
  • the signal adjustment unit 413 generates the third input signal VCSA from the second input signal VCS.
  • the signal adjustment unit 413 sends the third input signal VCSA to the pixel control circuit 42, and sends the light source control signal LCSA to the light source control unit 32.
  • the light source control signal LCSA is, for example, a signal including information on the amount of light of the light emitting unit 31 set according to the input gradation value to the pixel Pix. For example, when a dark image is displayed, the amount of light of the light emitting unit 31 is set small. When a bright image is displayed, the amount of light of the light emitting unit 31 is set large.
  • the pixel control circuit 42 generates a horizontal drive signal HDS and a vertical drive signal VDS based on the third input signal VCSA.
  • the horizontal drive signal HDS and the vertical drive signal VDS are generated for each color in which the light emitting unit 31 can emit light.
  • the gate drive circuit 43 sequentially selects the scan line GL of the display panel 2 within one vertical scan period based on the horizontal drive signal HDS.
  • the order of selection of the scanning lines GL is arbitrary.
  • the source drive circuit 44 supplies a gradation signal corresponding to the output gradation value of each pixel Pix to each signal line SL of the display panel 2 within one horizontal scanning period based on the vertical drive signal VDS.
  • the display panel 2 is an active matrix type panel. Therefore, it has a signal (source) line SL extending in the second direction PY and a scanning (gate) line GL extending in the first direction PX in a plan view, and is an intersection of the signal line SL and the scanning line GL. Has a switching element Tr.
  • a thin film transistor is used as the switching element Tr.
  • a bottom gate type transistor or a top gate type transistor may be used.
  • a single-gate thin film transistor is exemplified as the switching element Tr, but a double-gate transistor may also be used.
  • One of the source electrode and the drain electrode of the switching element Tr is connected to the signal line SL, the gate electrode is connected to the scanning line GL, and the other of the source electrode and the drain electrode is the capacitance of the polymer-dispersed liquid crystal LC described later. It is connected to one end of.
  • One end of the capacitance of the polymer-dispersed liquid crystal LC is connected to the switching element Tr via the pixel electrode PE, and the other end is connected to the common potential wiring COML via the common electrode CE. Further, a holding capacitance HC is generated between the pixel electrode PE and the holding capacitance electrode IO electrically connected to the common potential wiring COML.
  • the common potential wiring COML is supplied from the common potential drive circuit 45.
  • the light emitting unit 31 includes a first color (for example, red) light emitting body 33R, a second color (for example, green) light emitting body 33G, and a third color (for example, blue) light emitting body 33B.
  • the light source control unit 32 controls each of the first color illuminant 33R, the second color illuminant 33G, and the third color illuminant 33B to emit light in a time-division manner.
  • the first color illuminant 33R, the second color illuminant 33G, and the third color illuminant 33B are driven by the field sequential method.
  • the first color illuminant 33R emits light in the first color emission period RON, and is selected within one vertical scanning period GateScan. Pixel Pix scatters and displays light. In the entire display panel 2, if a gradation signal corresponding to the output gradation value of each pixel Pix is supplied to each of the above-mentioned signal lines SL to the pixel Pix selected in one vertical scanning period GateScan, the first Only the first color is lit during the color emission period RON.
  • the second color illuminant 33G emits light in the second color emission period GON, and the pixel Pix selected in one vertical scanning period GateScan emits light. Is scattered and displayed.
  • the entire display panel 2 if a gradation signal corresponding to the output gradation value of each pixel Pix is supplied to each of the above-mentioned signal lines SL to the pixel Pix selected in one vertical scanning period GateScan, the second Only the second color is lit during the color emission period GON.
  • the light emitting body 33B of the third color emits light in the light emitting period BON of the third color
  • the pixel Pix selected in one vertical scanning period GateScan emits light. Display in a scattered manner.
  • a gradation signal corresponding to the output gradation value of each pixel Pix is supplied to each of the above-mentioned signal lines SL to the pixel Pix selected in one vertical scanning period GateScan, a third display panel 2 is used. Only the third color is lit during the color emission period BON.
  • the human eye has a time resolution limitation and an afterimage occurs, so a composite image of three colors is recognized in a period of one frame (1F).
  • the color filter can be eliminated and the absorption loss in the color filter is reduced, so that high transmittance can be realized.
  • one pixel is created by subpixels in which the pixel Pix is divided for each of the first color, the second color, and the third color, whereas in the field sequential method, such subpixel division is not necessary. Good.
  • a fourth subframe may be further provided, and a fourth color different from the first color, the second color, and the third color may be emitted.
  • FIG. 4 is an explanatory diagram showing the relationship between the voltage applied to the pixel electrodes and the scattering state of the pixels.
  • FIG. 5 is a cross-sectional view showing an example of a cross section of the display device of FIG.
  • FIG. 6 is a plan view showing a plane of the display device of FIG.
  • FIG. 5 is a VV'cross section of FIG.
  • FIG. 7 is an enlarged cross-sectional view of the liquid crystal layer portion of FIG.
  • FIG. 8 is a cross-sectional view for explaining a non-scattering state in the liquid crystal layer.
  • FIG. 9 is a cross-sectional view for explaining a scattering state in the liquid crystal layer.
  • the pixel electrode is supplied according to the gradation signal.
  • the voltage applied to the PE changes.
  • the voltage between the pixel electrode PE and the common electrode CE changes.
  • the scattering state of the liquid crystal layer 50 for each pixel Pix is controlled according to the voltage applied to the pixel electrode PE, and the scattering ratio in the pixel Pix changes.
  • the drive circuit 4 changes the voltage applied to the pixel electrode PE according to the vertical drive signal VDS in the voltage range Vdr lower than the saturation voltage Vsat.
  • the array substrate 10 includes a first main surface 10A, a second main surface 10B, a first side surface 10C, a second side surface 10D, a third side surface 10E, and a fourth side surface 10F.
  • the first main surface 10A and the second main surface 10B are parallel planes.
  • the first side surface 10C and the second side surface 10D are parallel planes.
  • the third side surface 10E and the fourth side surface 10F are parallel planes.
  • the facing substrate 20 includes a first main surface 20A, a second main surface 20B, a first side surface 20C, a second side surface 20D, a third side surface 20E, and a fourth side surface 20F.
  • the first main surface 20A and the second main surface 20B are parallel planes.
  • the first side surface 20C and the second side surface 20D are parallel planes.
  • the third side surface 20E and the fourth side surface 20F are parallel planes.
  • the light source 3 faces the second side surface 20D of the facing substrate 20.
  • the light source 3 is sometimes called a side light source.
  • the light source 3 irradiates the second side surface 20D of the facing substrate 20 with the light source light L.
  • the second side surface 20D of the facing substrate 20 facing the light source 3 is a light incident surface.
  • the light source light L emitted from the light source 3 is reflected by the first main surface 10A of the array substrate 10 and the first main surface 20A of the opposing substrate 20, and is directed away from the second side surface 20D. Propagate in the second direction PY).
  • the light source light L is directed to the outside from the first main surface 10A of the array substrate 10 or the first main surface 20A of the opposing substrate 20, it travels from the medium having a large refractive index to the medium having a small refractive index. If the incident angle incident on the first main surface 10A of the array substrate 10 or the first main surface 20A of the opposing substrate 20 is larger than the critical angle, the light source light L is the first main surface 10A of the array substrate 10 or the opposing substrate 20. It is totally reflected on the first main surface 20A of.
  • the light source light L propagating inside the array substrate 10 and the opposing substrate 20 is scattered by a pixel Pix having a scattered liquid crystal, and the incident angle of the scattered light is smaller than the critical angle.
  • the emitted light 68 and 68A are emitted to the outside from the first main surface 20A of the opposing substrate 20 and the first main surface 10A of the array substrate 10, respectively.
  • the synchrotron radiation 68 and 68A emitted to the outside from the first main surface 20A of the facing substrate 20 and the first main surface 10A of the array substrate 10, respectively, are observed by the observer.
  • the polymer-dispersed liquid crystal in the scattered state and the polymer-dispersed liquid crystal in the non-scattered state will be described with reference to FIGS. 7 to 9.
  • the array substrate 10 is provided with the first alignment film AL1.
  • the facing substrate 20 is provided with the second alignment film AL2.
  • the first alignment film AL1 and the second alignment film AL2 are, for example, vertical alignment films.
  • a solution containing a liquid crystal and a monomer is sealed between the array substrate 10 and the facing substrate 20.
  • the monomer is polymerized by ultraviolet rays or heat to form a bulk 51.
  • a liquid crystal layer 50 having a reverse mode polymer-dispersed liquid crystal LC in which liquid crystals are dispersed in gaps of a network of polymers formed in a network shape is formed.
  • the polymer-dispersed liquid crystal LC has a bulk 51 formed of the polymer and a plurality of fine particles 52 dispersed in the bulk 51.
  • the fine particles 52 are formed of liquid crystal.
  • the bulk 51 and the fine particles 52 each have optical anisotropy.
  • the orientation of the liquid crystal contained in the fine particles 52 is controlled by the voltage difference between the pixel electrode PE and the common electrode CE.
  • the orientation of the liquid crystal changes depending on the voltage applied to the pixel electrode PE.
  • the degree of scattering of light passing through the pixel Pix changes.
  • the directions of the optical axis Ax1 of the bulk 51 and the optical axis Ax2 of the fine particles 52 are equal to each other.
  • the optical axis Ax2 of the fine particles 52 is parallel to the PZ direction of the liquid crystal layer 50.
  • the optical axis Ax1 of the bulk 51 is parallel to the PZ direction of the liquid crystal layer 50 regardless of the presence or absence of voltage.
  • the normal light refractive indexes of the bulk 51 and the fine particles 52 are equal to each other.
  • the difference in refractive index between the bulk 51 and the fine particles 52 becomes zero in all directions.
  • the liquid crystal layer 50 is in a non-scattering state in which the light source light L is not scattered.
  • the light source light L propagates in a direction away from the light source 3 (light emitting unit 31) while being reflected by the first main surface 10A of the array substrate 10 and the first main surface 20A of the opposing substrate 20.
  • the background on the first main surface 20A side of the opposing substrate 20 is visually recognized from the first main surface 10A of the array substrate 10, and the first main surface of the opposing substrate 20 The background of the array substrate 10 on the first main surface 10A side is visually recognized from the surface 20A.
  • the optical axis Ax2 of the fine particles 52 is tilted by the electric field generated between the pixel electrode PE and the common electrode CE.
  • the optical axis Ax1 of the bulk 51 does not change with an electric field, the directions of the optical axis Ax1 of the bulk 51 and the optical axis Ax2 of the fine particles 52 are different from each other.
  • the light source light L is scattered in the pixel Pix having the pixel electrode PE to which the voltage is applied.
  • the light in which a part of the light source light L scattered as described above is radiated to the outside from the first main surface 10A of the array substrate 10 or the first main surface 20A of the opposing substrate 20 is observed by the observer.
  • the background on the first main surface 20A side of the opposing substrate 20 is visually recognized from the first main surface 10A of the array substrate 10, and the first main surface 20A of the opposing substrate 20 is visually recognized.
  • the background on the first main surface 10A side of the array substrate 10 is visually recognized from the above.
  • the display device 1 of the present embodiment when the first input signal VS is input from the image output unit 91, a voltage is applied to the pixel electrode PE of the pixel Pix on which the image is displayed, and the voltage is applied to the third input signal VCSA.
  • the underlying image is visible along with the background. In this way, when the polymer-dispersed liquid crystal is in a scattered state, an image is displayed in the display area.
  • the image displayed by the light emitted to the outside by the light source light L being scattered in the pixel Pix having the pixel electrode PE to which the voltage is applied is displayed so as to overlap the background.
  • the display device 1 of the present embodiment displays an image superimposed on the background by combining the synchrotron radiation 68 or the synchrotron radiation 68A and the background.
  • the potentials of the written pixel electrodes PE are the first color emission period RON and the second color emission period after each 1 vertical scanning period GateScan. It must be held in at least one of the GON and the emission period BON of the third color.
  • the potential of each written pixel electrode PE is at least the first color emission period RON, the second color emission period GON, and the third color emission period BON after each one vertical scanning period GateScan. If it cannot be held by one, so-called flicker is likely to occur.
  • the light emitting period RON of the first color the light emitting period GON of the second color
  • FIG. 10 is a plan view showing scanning lines, signal lines, and switching elements in pixels.
  • FIG. 11 is a plan view showing a holding capacitance layer in the pixel.
  • FIG. 12 is a plan view showing the auxiliary metal layer and the opening region in the pixel.
  • FIG. 13 is a plan view showing pixel electrodes in pixels.
  • FIG. 14 is a plan view showing a light-shielding layer in the pixel.
  • FIG. 15 is a cross-sectional view of XV-XV'of FIG.
  • FIG. 16 is a cross-sectional view of XVI-XVI'of FIG.
  • FIG. 17 is a cross-sectional view of XVII-XVII of FIG.
  • FIG. 18 is a cross-sectional view of the peripheral region.
  • the array substrate 10 is provided with a plurality of signal lines SL and a plurality of scanning lines GL in a grid pattern in a plan view.
  • one surface of the array substrate 10 includes a plurality of signal lines arranged at intervals in the first direction PX, and a plurality of scanning lines arranged at intervals in the second direction PY.
  • the area surrounded by the adjacent scanning lines GL and the adjacent signal lines SL is the pixel Pix.
  • the pixel Pix is provided with a pixel electrode PE and a switching element Tr.
  • the switching element Tr is a bottom gate type thin film transistor.
  • the switching element Tr has a semiconductor layer SC that is superposed on the gate electrode GE that is electrically connected to the scanning line GL in a plan view.
  • the scanning line GL is a wiring of a metal such as molybdenum (Mo) or aluminum (Al), a laminate thereof, or an alloy thereof.
  • the signal line SL is a wiring made of a metal such as aluminum or an alloy.
  • the semiconductor layer SC is provided so as not to protrude from the gate electrode GE in a plan view. As a result, the light source light L from the gate electrode GE side toward the semiconductor layer SC is reflected, and light leakage is less likely to occur in the semiconductor layer SC.
  • the same two conductors as the signal line SL extend from the signal line SL in the same layer as the signal line SL and in the direction intersecting the signal line.
  • the source electrode SE that is electrically connected to the signal line SL is superimposed on one end of the semiconductor layer SC in a plan view.
  • a drain electrode DE is provided at a position between conductors of adjacent source electrodes SE in a plan view.
  • the drain electrode DE overlaps with the semiconductor layer SC in a plan view.
  • the portion that does not overlap with the source electrode SE and the drain electrode DE functions as a channel of the switching element Tr.
  • the contact electrode DEA electrically connected to the drain electrode DE is electrically connected to the pixel electrode PE at the contact hole CH.
  • the array substrate 10 has a first translucent base material 19 formed of, for example, glass.
  • the first translucent base material 19 may be a resin such as polyethylene terephthalate as long as it has translucency.
  • a scanning line GL and a gate electrode GE are provided on the first translucent base material 19.
  • a first insulating layer 11 is provided on the scanning line GL and the gate electrode GE so as to cover the scanning line GL, the gate electrode GE, and the first translucent base material 19.
  • a second insulating layer 12 is provided so as to cover the scanning line GL, the gate electrode GE, and the first insulating film.
  • the first insulating layer 11 and the second insulating layer 12 are formed of a transparent inorganic insulating material such as silicon nitride.
  • a semiconductor layer SC is laminated between the first insulating layer 11 and the second insulating layer 12.
  • the semiconductor layer SC is formed of, for example, amorphous silicon, but may be formed of polysilicon or an oxide semiconductor.
  • a source electrode SE and a signal line SL covering a part of the semiconductor layer SC and a drain electrode DE covering a part of the semiconductor layer SC are provided between the first insulating layer 11 and the second insulating layer 12.
  • the drain electrode DE is made of the same material as the signal line SL.
  • a third insulating layer 13 is provided on the second insulating layer 12 so as to overlap the scanning line GL, the gate electrode GE, the semiconductor layer SC, the signal line SL, and the drain electrode DE.
  • the third insulating layer 13 is formed of a translucent organic insulating material such as acrylic resin.
  • the third insulating layer 13 has a thicker film thickness than other insulating films formed of an inorganic material. Therefore, the switching element Tr, the scanning line GL, and the signal line SL are relatively separated from the holding capacitance electrode IO, so that they are less likely to be affected by the common potential from the holding capacitance electrode IO.
  • a holding capacitance electrode IO is provided on the third insulating layer 13.
  • the holding capacity electrode IO is formed of a translucent conductive material such as ITO (Indium Tin Oxide).
  • the holding capacitance electrode IO has a region IOX in which there is no translucent conductive material in the region surrounded by the scanning line GL and the signal line SL.
  • the holding capacitance electrode IO is provided over a plurality of pixel Pix across adjacent pixel Pix.
  • the holding capacitance electrode IO has a grid pattern that covers the upper part of the scanning line GL and the signal line SL along the scanning line GL and the signal line SL. As a result, the holding capacity HC between the region IOX without the translucent conductive material and the pixel electrode PE is reduced, so that the holding capacity HC is adjusted by the size of the region IOX without the translucent conductive material. In addition, there may be no region IOX without the translucent conductive material, and the holding capacity electrode IO may be formed on the entire surface.
  • a conductive metal layer TM is provided on a part of the holding capacity electrode IO.
  • the conductive metal layer TM is a wiring of a metal such as molybdenum (Mo) or aluminum (Al), a laminate thereof, or an alloy thereof.
  • Mo molybdenum
  • Al aluminum
  • the metal layer TM is provided in a region overlapping the signal line SL, the scanning line GL, and the switching element Tr in a plan view. As a result, the metal layer TM becomes a grid pattern, and an opening AP surrounded by the metal layer TM is formed.
  • a switching element Tr connected to the scanning line GL and the signal line SL is provided, and at least the switching element Tr is covered with a third insulating layer 13 which is an organic insulating layer, and a third Above the insulating layer 13, there is a metal layer TM having a larger area than the switching element Tr. Thereby, the optical leakage of the switching element Tr can be suppressed.
  • the metal layer TM may be under the holding capacity electrode IO, and may be laminated with the holding capacity electrode IO.
  • the metal layer TM has a smaller electrical resistance than the holding capacitance electrode IO. Therefore, the variation in the potential of the holding capacitance electrode IO depending on the position of the pixel Pix in the display area AA is suppressed.
  • the width of the metal layer TM overlapping the signal line SL in a plan view is larger than the width of the signal line SL.
  • the reflected light reflected at the edge of the signal line SL is suppressed from being emitted from the display panel 2.
  • the width of the metal layer TM and the width of the signal line SL are the lengths in the direction intersecting the extending direction of the signal line SL.
  • the width of the metal layer TM overlapping the scanning line GL is larger than the width of the scanning line GL.
  • the width of the metal layer TM and the width of the scanning line GL are the lengths in the direction intersecting the extending direction of the scanning line GL.
  • a fourth insulating layer 14 is provided on the holding capacity electrode IO and the metal layer TM.
  • the fourth insulating layer 14 is formed of a transparent inorganic insulating material such as silicon nitride.
  • a pixel electrode PE is provided on the fourth insulating layer 14.
  • the pixel electrode PE is formed of a translucent conductive material such as ITO.
  • the pixel electrode PE is electrically connected to the contact electrode DEA via the contact hole CH provided in the fourth insulating layer 14 and the third insulating layer 13.
  • the pixel electrode PE is partitioned for each pixel Pix.
  • a first alignment film AL1 is provided on the pixel electrode PE.
  • the opposed substrate 20 has a second translucent base material 29 made of, for example, glass.
  • the second translucent base material 29 may be a resin such as polyethylene terephthalate as long as it has translucency.
  • a common electrode CE is provided on the second translucent base material 29.
  • the common electrode CE is formed of a translucent conductive material such as ITO.
  • a second alignment film AL2 is provided on the surface of the common electrode CE. Further, a light-shielding layer LS is provided between the second translucent base material 29 and the common electrode CE, and a spacer PS is provided between the second alignment film AL2 and the common electrode CE.
  • the position where the light-shielding layer GS in the same layer as the scanning line GL extends along the signal line SL and overlaps a part of the signal line SL. It is provided in.
  • the light-shielding layer GS is made of the same material as the scanning line GL.
  • the light-shielding layer GS is not provided at a portion where the scanning line GL and the signal line SL intersect in a plan view.
  • the light-shielding layer GS and the signal line SL are electrically connected by a contact hole CHG formed in the first insulating layer 11. As shown in FIG. 12, two contact hole CHGs are provided between the adjacent scanning lines GL. As a result, the wiring resistance composed of the light-shielding layer GS and the signal line SL is lower than the wiring resistance of only the signal line SL. As a result, the delay of the gradation signal supplied to the signal line SL is suppressed. It is not necessary that there is no contact hole CHG and the light shielding layer GS and the signal line SL are not connected.
  • the light-shielding layer GS is provided on the side opposite to the metal layer TM with respect to the signal line SL.
  • the width of the light-shielding layer GS is larger than the width of the signal line SL and smaller than the width of the metal layer TM.
  • the width of the light-shielding layer GS, the width of the metal layer TM, and the width of the signal line SL are the lengths in the direction intersecting the extending direction of the signal line SL.
  • the light-shielding layer GS is wider than the signal line SL, it suppresses the emission of the reflected light reflected at the edge of the signal line SL from the display panel 2. As a result, the visibility of the image is improved in the display device 1.
  • the facing substrate 20 is provided with a light-shielding layer LS.
  • the light-shielding layer LS attenuates the synchrotron radiation 68 shown in FIG.
  • the light source light L propagates along the second direction PY.
  • the length of the scanning line GL of the first direction PX orthogonal to the second direction PY is larger than the length of the signal line SL of the first direction PX. Therefore, in the first embodiment, the scanning line GL The edge of is more likely to reflect the light source light L than the edge of the signal line SL.
  • the light-shielding layer LS of the first embodiment is provided in a region overlapping the scanning line GL in a plan view.
  • the light-shielding layer LS has a region that does not overlap with the signal line SL.
  • the area ratio of the scanning line GL on which the light-shielding layer LS overlaps the area of the scanning line GL is larger than the area ratio of the signal line SL on which the light-shielding layer LS overlaps the area of the signal line SL. ..
  • the light-shielding layer LS has a width larger than that of the metal layer TM.
  • the reflected light reflected by the edges of the scanning line GL extending in the first direction and the metal layer TM is suppressed from being emitted from the display panel 2.
  • the visibility of the image is improved in the display device 1.
  • the contact hole CH and the contact hole CHG are likely to be diffusely reflected when exposed to the light source light L. Therefore, the light-shielding layer LS is provided in a region overlapping the contact hole CH and the contact hole CHG in a plan view.
  • the light-shielding layer LS is not provided above the switching element Tr.
  • a spacer SP is arranged between the array substrate 10 and the opposing substrate 20 to improve the uniformity of the distance between the array substrate 10 and the opposing substrate 20.
  • the spacer PS overlaps the switching element Tr and is in direct contact with the common electrode CE, and the spacer PS is at a position that does not overlap the light-shielding layer LS.
  • the common potential wiring COML is routed in the peripheral region FR.
  • the common potential wiring COML includes, for example, a first common potential wiring COML1 and a second common potential wiring COML2.
  • the first common potential wiring COML1 is electrically connected to the common electrode CE of the facing substrate 20 via the conductive conductive member CP.
  • the conductive member CP may be a conductive injection (pillar), or may be a sealing material containing conductive particles such as Au particles.
  • the holding capacitance electrode IO is electrically connected to the second common potential wiring COML2.
  • the metal layer TM is arranged in the display area AA.
  • the display device 1 includes an array substrate 10, a counter substrate 20, a liquid crystal layer 50, and a light source 3.
  • the array substrate 10 has a plurality of pixel electrode PEs which are first translucent electrodes arranged for each pixel Pix.
  • the array substrate 10 is provided with a plurality of signal lines SL arranged at intervals in the first direction PX and a plurality of scanning lines GL arranged at intervals in the second direction PY.
  • the facing substrate 20 has a common electrode CE, which is a second translucent electrode, at a position where it overlaps with the pixel electrode PE in a plan view. Further, the facing substrate 20 is provided with a light-shielding layer LS.
  • the liquid crystal layer 50 has a polymer-dispersed liquid crystal LC enclosed between the array substrate 10 and the opposing substrate 20.
  • the light emitting unit 31 of the light source 3 emits light in the second direction PY with respect to the side surface of the opposing substrate 20.
  • the incident direction of the light propagating through the array substrate 10 and the opposing substrate 20 is the second direction.
  • the light emitting unit 31 may emit light propagating through the array substrate 10 and the opposing substrate 20 toward the side surface of the array substrate 10.
  • the edge of the scanning line GL is more likely to reflect the light source light L than the edge of the signal line SL. Therefore, in a plan view, there is a non-overlapping portion in which the light-shielding layer LS is superimposed on the scanning line GL and the light-shielding layer LS is not overlapped on the signal line SL. As a result, the light-shielding layer LS shields the light source light L reflected by the edge of the scanning line GL and suppresses it from being emitted from the display panel 2.
  • the signal line SL has a non-overlapping portion where the light-shielding layer LS does not overlap, the light that guides the array substrate 10 and the opposing substrate 20 can be extracted as synchrotron radiation without being shielded as much as possible.
  • the display device 1 is driven by the field sequential method, the displayed image can be visually recognized brightly, and the visibility of the displayed image is improved.
  • FIG. 19 is a plan view showing a light-shielding layer in the pixel of the second embodiment.
  • FIG. 20 is a cross-sectional view of FIG. 19 XX-XX'.
  • the same components as those described in the present embodiment described above are designated by the same reference numerals, and duplicate description will be omitted.
  • the light-shielding layer LS overlaps one edge of the scanning line GL in the second direction PY and does not overlap the other edge.
  • One edge of the scanning line GL on which the light-shielding layer LS overlaps is closer to the incident direction of the light source light L than the other edge. That is, one edge of the scanning line GL on which the light-shielding layer LS overlaps is closer to the light source 3 (see FIG. 5) than the other edge.
  • the reflected light reflected by one edge of the scanning line GL is suppressed from being emitted from the display panel 2. Since the other edge of the scanning line GL does not overlap the light shielding layer LS, the attenuation of the synchrotron radiation 68 is suppressed. As a result, the visibility of the image is improved in the display device 1.
  • the light-shielding layer LS overlaps one edge of the metal layer TM in the second direction PY and does not overlap the other edge.
  • One edge of the metal layer TM on which the light-shielding layer LS overlaps is closer to the incident direction of the light source light L than the other edge. That is, one edge of the metal layer TM on which the light-shielding layer LS overlaps is closer to the light source 3 (see FIG. 5) than the other edge.
  • the reflected light reflected by one edge of the metal layer TM is suppressed from being emitted from the display panel 2. Since the other edge of the metal layer TM does not overlap the light shielding layer LS, the area of the opening AP becomes large. Therefore, the attenuation of the synchrotron radiation 68 is suppressed. As a result, the visibility of the image is improved in the display device 1.
  • the contact hole CH tends to be diffusely reflected when the light source light L hits it.
  • the light-shielding layer LS overlaps one edge of the contact hole CH in the second direction PY and does not overlap the other edge.
  • One edge of the contact hole CH on which the light-shielding layer LS overlaps is closer to the incident direction of the light source light L than the other edge. That is, one edge of the contact hole CH on which the light-shielding layer LS overlaps is closer to the light source 3 (see FIG. 5) than the other edge.
  • the reflected light reflected by one edge of the contact hole CH is suppressed from being emitted from the display panel 2.
  • the area of the opening AP becomes large. Therefore, the attenuation of the synchrotron radiation 68 is suppressed. As a result, the visibility of the image is improved in the display device 1.
  • FIG. 21 is a plan view showing a light-shielding layer in the pixel of the third embodiment.
  • FIG. 22 is a cross-sectional view of XXII-XXII'of FIG.
  • the same components as those described in the present embodiment described above are designated by the same reference numerals, and duplicate description will be omitted.
  • the configuration of the pixel Pix of the third embodiment is the same as the configuration of the pixel Pix of the second embodiment except that the light-shielding layer LS overlaps the signal line SL in a plan view.
  • the light-shielding layer LS of the third embodiment is provided in a region overlapping the scanning line GL, the signal line SL, the contact hole CH, and the contact hole CHG in a plan view.
  • the width of the light-shielding layer LS overlapping the signal line SL in the first direction PX is smaller than the width of the metal layer TM in the first direction PX.
  • the width of the light-shielding layer LS overlapping the signal line SL in the first direction PX is more preferably smaller than the width of the light-shielding layer GS in the first direction PX.
  • the area ratio of the scanning line GL on which the light-shielding layer LS overlaps the area of the scanning line GL is larger than the area ratio of the signal line SL on which the light-shielding layer LS overlaps the area of the signal line SL.
  • FIG. 23 is a plan view showing a plane of the display device of the fourth embodiment.
  • FIG. 24 is a plan view showing scanning lines, signal lines, and switching elements in the pixels of the fourth embodiment.
  • FIG. 25 is a plan view showing a light-shielding layer in the pixel of the fourth embodiment.
  • FIG. 26 is a cross-sectional view of FIG. 25 XXVI-XXVI'. The same components as those described in the present embodiment described above are designated by the same reference numerals, and duplicate description will be omitted.
  • the light source 3 faces the fourth side surface 10F of the array substrate 10 or the fourth side surface 20F of the facing substrate 20.
  • the light source 3 irradiates the fourth side surface 20F of the facing substrate 20 with the light source light L.
  • the fourth side surface 20F of the facing substrate 20 facing the light source 3 is a light incident surface.
  • the light source light L emitted from the light source 3 propagates in the direction away from the fourth side surface 20F (first direction PX) while being reflected by the first main surface 10A of the array substrate 10 and the first main surface 20A of the opposing substrate 20. To do.
  • the configuration of the pixel Pix of the fourth embodiment is different from the configuration of the pixel Pix of the first embodiment, and there are two signal lines SL between adjacent pixel Pix.
  • One signal line SL is electrically connected to a switching element Tr at an intersection with the scanning line GL of every other pixel Pix.
  • the light source light L propagates along the first direction PX.
  • the length of the signal line SL in the second direction PY orthogonal to the first direction PX is larger than the length of the scanning line GL in the second direction PY. Therefore, in the fourth embodiment, the signal line SL The edge of is more likely to reflect the light source light L than the edge of the scanning line GL.
  • the light-shielding layer LS of the third embodiment is provided in a region overlapping one of the two adjacent signal line SLs in a plan view.
  • the signal line SL that overlaps the light-shielding layer LS is a signal line SL that is closer to the incident direction of the light source light L among the two adjacent signal lines SL.
  • the signal line SL that overlaps the light-shielding layer LS is the signal line SL that is closer to the light source 3 (see FIG. 24) of the two adjacent signal lines SL. Since there is a signal line SL that does not overlap the light-shielding layer LS, the light that guides the array substrate 10 and the opposing substrate 20 can be taken out as synchrotron radiation without being shielded as much as possible.
  • the light-shielding layer LS has a region that does not overlap with the scanning line GL.
  • the area ratio of the scanning line GL on which the light-shielding layer LS overlaps the area of the signal line SL is larger than the area ratio of the signal line SL on which the light-shielding layer LS overlaps the area of the scanning line GL. ..
  • the light-shielding layer LS overlaps one edge of the signal line SL in the first direction PX and does not overlap the other edge.
  • One edge of the signal line SL on which the light-shielding layer LS overlaps is closer to the incident direction of the light source light L than the other edge. That is, one edge of the signal line SL on which the light-shielding layer LS overlaps is closer to the light source 3 (see FIG. 24) than the other edge.
  • the reflected light reflected by one edge of the signal line SL is suppressed from being emitted from the display panel 2. Since the other edge of the signal line SL does not overlap the light shielding layer LS, the attenuation of the synchrotron radiation 68 is suppressed. As a result, the visibility of the image is improved in the display device 1.
  • the light-shielding layer LS overlaps one edge of the metal layer TM in the first direction PX and does not overlap the other edge.
  • One edge of the metal layer TM on which the light-shielding layer LS overlaps is closer to the incident direction of the light source light L than the other edge. That is, one edge of the metal layer TM on which the light-shielding layer LS overlaps is closer to the light source 3 (see FIG. 25) than the other edge.
  • the reflected light reflected by one edge of the metal layer TM is suppressed from being emitted from the display panel 2. Since the other edge of the metal layer TM does not overlap the light shielding layer LS, the area of the opening AP becomes large. Therefore, the attenuation of the synchrotron radiation 68 is suppressed. As a result, the visibility of the image is improved in the display device 1.
  • the edge of the signal line SL is more likely to reflect the light source light L than the edge of the scanning line GL. Therefore, in a plan view, there is a non-overlapping portion in which the light-shielding layer LS is superimposed on the signal line SL and the light-shielding layer LS is not overlapped on the scanning line GL. As a result, the light-shielding layer LS shields the light source light L reflected by the edge of the signal line SL and suppresses it from being emitted from the display panel 2.
  • the scanning line GL has a non-overlapping portion where the light-shielding layer LS does not overlap, the light that guides the array substrate 10 and the opposing substrate 20 can be taken out as synchrotron radiation without being shielded as much as possible.
  • the display device 1 is driven by the field sequential method, the displayed image can be visually recognized brightly, and the visibility of the displayed image is improved.
  • the switching element Tr has been described as having a bottom gate type in the first to fourth embodiments, the switching element Tr is not limited to the bottom gate structure and may be a top gate type as described above. If the switching element Tr is a top gate type, the semiconductor layer SC is arranged between the first translucent base material 19 and the first insulating layer, and the gate electrode GE is described with reference to the insulating film laminated structure of FIG. It is arranged between the first insulating layer 11 and the second insulating layer 12, and the source electrode SE and the contact electrode DEA have a structure formed between the second insulating layer 12 and the third insulating layer 13.
  • a DC voltage may be supplied, that is, a constant common potential, or an AC voltage may be shared, that is, a common potential having two upper and lower limits. Good.
  • a common potential is supplied to the holding capacity electrode IO and the common electrode CE regardless of whether the common potential is direct current or alternating current.
  • the third insulating layer 13 which is a lattice-shaped organic insulating film
  • the third insulating layer 13 inside the lattice is completely removed to expose the lower second insulating layer 12 and the holding capacity electrode IO.
  • the inside of the grid-like region surrounded by the plurality of signal lines SL and the plurality of scanning lines GL may have a structure in which a part of the film thickness of the third insulating layer 13 is left thin by halftone exposure.
  • the third insulating layer 13 has a thinner film thickness inside the grid-like region than the grid-like region surrounded by the plurality of signal lines SL and the plurality of scanning lines GL.
  • Display device 2 Display panel 3
  • Light source 4 Drive circuit 9 Upper control unit 10
  • Array substrate 11 1st insulating layer 12 2nd insulating layer 13 3rd insulating layer 14 4th insulating layer 20
  • Opposing substrate 31 Light emitting unit 41
  • Gate drive circuit 44 Source drive circuit 45
  • Common potential drive circuit 50 Liquid crystal layer AP Opening CE Common electrode CH, CHG Contact hole COML Common potential wiring CP Conductive member DE Drain electrode DEA Contact electrode FR Peripheral region GE Gate electrode GL scanning Line GON Light emission period GS Light-shielding layer HC Holding capacity HDS Horizontal drive signal IO Holding capacity Electrode IOX Area without translucent conductive material LC Polymer-dispersed liquid crystal LS Light-shielding layer PE Pixel electrode SC Semiconductor layer SE Source electrode TM Metal layer Tr Switching element

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Abstract

フィールドシーケンシャル方式で駆動し、表示パネルに表示する画像の視認性を向上できる表示装置を提供する。表示装置は、アレイ基板と対向基板との間の液晶層と、アレイ基板の側面又は対向基板の側面に光が入るように配置される光源とを備える。対向基板には、遮光層が設けられている。平面視で、信号線及び走査線の一方に遮光層が重畳し、信号線及び走査線の他方に遮光層が重ならない非重畳部分がある。

Description

表示装置
　本開示は、表示装置に関する。
　特許文献１には、第１透光性基板と、第１透光性基板と対向して配置される第２透光性基板と、第１透光性基板と第２透光性基板との間に封入される高分子分散型液晶を有する液晶層と、第１透光性基板及び第２透光性基板の少なくとも１つの側面に対向して配置される少なくとも１つの発光部とを備える表示装置が記載されている。
特開２０１８－０２１９７４号公報
　特許文献１に記載されている表示装置では、表示パネルの一方の面から、反対側の他方の面側の背景を視認可能である。このため、画像の視認性を高めるため、第１透光性基板及び第２透光性基板に導光する光が、できるだけ遮光されずに放射光として取り出せることが望ましい。
　本発明の目的は、フィールドシーケンシャル方式で駆動し、表示パネルに表示する画像の視認性を向上できる表示装置を提供することにある。
　一態様に係る表示装置は、表示領域に、第１方向に間隔をおいて並ぶ複数の信号線と、第２方向に間隔をおいて並ぶ複数の走査線と、が設けられたアレイ基板と、対向基板と、前記アレイ基板と前記対向基板との間の液晶層と、前記アレイ基板の側面又は前記対向基板の側面に光が入るように配置される光源と、を備え、前記対向基板には、遮光層が設けられ、平面視で、前記信号線及び前記走査線の一方に前記遮光層が重畳し、前記信号線及び前記走査線の他方に前記遮光層が重ならない非重畳部分がある。
図１は、本実施形態に係る表示装置の一例を表す斜視図である。 図２は、実施形態１の表示装置を表すブロック図である。 図３は、実施形態１のフィールドシーケンシャル方式において、光源が発光するタイミングを説明するタイミングチャートである。 図４は、画素電極への印加電圧と画素の散乱状態との関係を示す説明図である。 図５は、図１の表示装置の断面の一例を示す断面図である。 図６は、図１の表示装置の平面を示す平面図である。 図７は、図５の液晶層部分を拡大した拡大断面図である。 図８は、液晶層において非散乱状態を説明するための断面図である。 図９は、液晶層において散乱状態を説明するための断面図である。 図１０は、画素において、走査線、信号線及びスイッチング素子を示す平面図である。 図１１は、画素において、保持容量層を示す平面図である。 図１２は、画素において、補助金属層及び開口領域を示す平面図である。 図１３は、画素において、画素電極を示す平面図である。 図１４は、画素において、遮光層を示す平面図である。 図１５は、図１４のＸＶ－ＸＶ’の断面図である。 図１６は、図１４のＸＶＩ－ＸＶＩ’の断面図である。 図１７は、図１４のＸＶＩＩ－ＸＶＩＩ’の断面図である。 図１８は、周辺領域の断面図である。 図１９は、実施形態２の画素において、遮光層を示す平面図である。 図２０は、図１９のＸＸ－ＸＸ’の断面図である。 図２１は、実施形態３の画素において、遮光層を示す平面図である。 図２２は、図２１のＸＸＩＩ－ＸＸＩＩ’の断面図である。 図２３は、実施形態４の表示装置の平面を示す平面図である。 図２４は、実施形態４の画素において、走査線、信号線及びスイッチング素子を示す平面図である。 図２５は、実施形態４の画素において、遮光層を示す平面図である。 図２６は、図２５のＸＸＶＩ－ＸＸＶＩ’の断面図である。
　本開示を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本開示が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、開示の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本開示の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
（実施形態１）
　図１は、本実施形態に係る表示装置の一例を表す斜視図である。図２は、図１の表示装置を表すブロック図である。図３は、フィールドシーケンシャル方式において、光源が発光するタイミングを説明するタイミングチャートである。
　図１に示すように、表示装置１は、表示パネル２と、光源３と、駆動回路４とを有する。ここで、表示パネル２の平面の一方向がＰＸ方向とされ、ＰＸ方向と直交する方向が第２方向ＰＹとされ、ＰＸ－ＰＹ平面に直交する方向が第３方向ＰＺとされている。
　表示パネル２は、アレイ基板１０と、対向基板２０と、液晶層５０（図５参照）とを備えている。対向基板２０は、アレイ基板１０の表面に垂直な方向（図１に示すＰＺ方向）に対向する。液晶層５０（図５参照）は、アレイ基板１０と、対向基板２０と、封止部１８とで、後述する高分子分散型液晶ＬＣが封止されている。
　図１に示すように、表示パネル２において、画像を表示可能な表示領域ＡＡと、表示領域ＡＡの外側の周辺領域ＦＲと、がある。表示領域ＡＡには、複数の画素Ｐｉｘがマトリクス状に配置されている。なお、本開示において、行とは、一方向に配列されるｍ個の画素Ｐｉｘを有する画素行をいう。また、列とは、行が配列される方向と直交する方向に配列されるｎ個の画素Ｐｉｘを有する画素列をいう。そして、ｍとｎとの値は、垂直方向の表示解像度と水平方向の表示解像度に応じて定まる。また、複数の走査線ＧＬが行毎に配線され、複数の信号線ＳＬが列毎に配線されている。
　光源３は、複数の発光部３１を備えている。図２に示すように、光源制御部３２は、駆動回路４に含まれる。なお、光源制御部３２は、駆動回路４の回路とは別の回路にしてもよい。発光部３１と、光源制御部３２とは、アレイ基板１０内の配線で電気的に接続されている。
　図１に示すように、駆動回路４は、アレイ基板１０の表面に固定されている。図２に示すように、駆動回路４は、信号処理回路４１、画素制御回路４２、ゲート駆動回路４３、ソース駆動回路４４及び共通電位駆動回路４５を備えている。アレイ基板１０は、対向基板２０よりもＸＹ平面の面積が大きく、対向基板２０から露出したアレイ基板１０の張り出し部分に、駆動回路４が設けられる。
　信号処理回路４１には、外部の上位制御部９の画像出力部９１から、フレキシブル基板９２を介して、入力信号（ＲＧＢ信号など）ＶＳが入力される。
　信号処理回路４１は、入力信号解析部４１１と、記憶部４１２と、信号調整部４１３とを備える。入力信号解析部４１１は、外部から入力された第１入力信号ＶＳに基づいて第２入力信号ＶＣＳを生成する。
　第２入力信号ＶＣＳは、第１入力信号ＶＳに基づいて、表示パネル２の各画素Ｐｉｘにどのような階調値を与えるかを定める信号である。言い換えると、第２入力信号ＶＣＳは、各画素Ｐｉｘの階調値に関する階調情報を含む信号である。
　信号調整部４１３は、第２入力信号ＶＣＳから第３入力信号ＶＣＳＡを生成する。信号調整部４１３は、第３入力信号ＶＣＳＡを画素制御回路４２へ送出し、光源制御信号ＬＣＳＡを光源制御部３２へ送出する。光源制御信号ＬＣＳＡは、例えば、画素Ｐｉｘへの入力階調値に応じて設定される発光部３１の光量の情報を含む信号である。例えば、暗い画像が表示される場合、発光部３１の光量は小さく設定される。明るい画像が表示される場合、発光部３１の光量は大きく設定される。
　そして、画素制御回路４２は、第３入力信号ＶＣＳＡに基づいて水平駆動信号ＨＤＳと垂直駆動信号ＶＤＳとを生成する。本実施形態では、フィールドシーケンシャル方式で駆動されるので、水平駆動信号ＨＤＳと垂直駆動信号ＶＤＳとが発光部３１が発光可能な色毎に生成される。
　ゲート駆動回路４３は水平駆動信号ＨＤＳに基づいて１垂直走査期間内に表示パネル２の走査線ＧＬを順次選択する。走査線ＧＬの選択の順番は任意である。
　ソース駆動回路４４は垂直駆動信号ＶＤＳに基づいて１水平走査期間内に表示パネル２の各信号線ＳＬに各画素Ｐｉｘの出力階調値に応じた階調信号を供給する。
　本実施形態において、表示パネル２はアクティブマトリクス型パネルである。このため、平面視で第２方向ＰＹに延在する信号（ソース）線ＳＬ及び第１方向ＰＸに延在する走査（ゲート）線ＧＬを有し、信号線ＳＬと走査線ＧＬとの交差部にスイッチング素子Ｔｒを有する。
　スイッチング素子Ｔｒとして薄膜トランジスタが用いられる。薄膜トランジスタの例としては、ボトムゲート型トランジスタ又はトップゲート型トランジスタを用いてもよい。スイッチング素子Ｔｒとして、シングルゲート薄膜トランジスタを例示するが、ダブルゲートトランジスタでもよい。スイッチング素子Ｔｒのソース電極及びドレイン電極のうち一方は信号線ＳＬに接続され、ゲート電極は走査線ＧＬに接続され、ソース電極及びドレイン電極のうち他方は、後述する高分子分散型液晶ＬＣの容量の一端に接続されている。高分子分散型液晶ＬＣの容量は、一端がスイッチング素子Ｔｒに画素電極ＰＥを介して接続され、他端が共通電極ＣＥを介してコモン電位配線ＣＯＭＬに接続されている。また、画素電極ＰＥと、コモン電位配線ＣＯＭＬに電気的に接続されている保持容量電極ＩＯとの間には、保持容量ＨＣが生じる。なお、コモン電位配線ＣＯＭＬは、共通電位駆動回路４５より供給される。
　発光部３１は、第１色（例えば、赤色）の発光体３３Ｒと、第２色（例えば、緑色）の発光体３３Ｇと、第３色（例えば、青色）の発光体３３Ｂを備えている。光源制御部３２は、光源制御信号ＬＣＳＡに基づいて、第１色の発光体３３Ｒ、第２色の発光体３３Ｇ及び第３色の発光体３３Ｂのそれぞれを時分割で発光するように制御する。このように、第１色の発光体３３Ｒ、第２色の発光体３３Ｇ及び第３色の発光体３３Ｂは、フィールドシーケンシャル方式で駆動される。
　図３に示すように、第１サブフレーム（第１所定時間）ＲＦにおいて、第１色の発光期間ＲＯＮで第１色の発光体３３Ｒが発光するとともに、１垂直走査期間ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘが光を散乱させて表示する。表示パネル２全体では、１垂直走査期間ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘに、上述した各信号線ＳＬに各画素Ｐｉｘの出力階調値に応じた階調信号が供給されていれば、第１色の発光期間ＲＯＮにおいて第１色のみ点灯している。
　次に、第２サブフレーム（第２所定時間）ＧＦにおいて、第２色の発光期間ＧＯＮで第２色の発光体３３Ｇが発光するとともに、１垂直走査期間ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘが光を散乱させて表示する。表示パネル２全体では、１垂直走査期間ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘに、上述した各信号線ＳＬに各画素Ｐｉｘの出力階調値に応じた階調信号が供給されていれば、第２色の発光期間ＧＯＮにおいて第２色のみ点灯している。
　さらに、第３サブフレーム（第３所定時間）ＢＦにおいて、第３色の発光期間ＢＯＮで第３色の発光体３３Ｂが発光するとともに、１垂直走査期間ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘが光を散乱させて表示する。表示パネル２全体では、１垂直走査期間ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘに、上述した各信号線ＳＬに各画素Ｐｉｘの出力階調値に応じた階調信号が供給されていれば、第３色の発光期間ＢＯＮにおいて第３色のみ点灯している。
　人間の眼には、時間的な分解能の制限があり、残像が発生するので、１フレーム（１Ｆ）の期間に３色の合成された画像が認識される。フィールドシーケンシャル方式では、カラーフィルタを不要とすることができ、カラーフィルタでの吸収ロスが低減するので、高い透過率が実現できる。カラーフィルタ方式では、第１色、第２色、第３色毎に画素Ｐｉｘを分割したサブピクセルで一画素を作るのに対し、フィールドシーケンシャル方式では、このようなサブピクセル分割をしなくてもよい。なお、第４サブフレームをさらに有し、第１色、第２色及び第３色とは異なる第４色を発光するようにしてもよい。
　図４は、画素電極への印加電圧と画素の散乱状態との関係を示す説明図である。図５は、図１の表示装置の断面の一例を示す断面図である。図６は、図１の表示装置の平面を示す平面図である。図５は、図６のＶ－Ｖ’断面である。図７は、図５の液晶層部分を拡大した拡大断面図である。図８は、液晶層において非散乱状態を説明するための断面図である。図９は、液晶層において散乱状態を説明するための断面図である。
　１垂直走査期間ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘに、上述した各信号線ＳＬに各画素Ｐｉｘの出力階調値に応じた階調信号が供給されていれば、階調信号に応じて画素電極ＰＥへの印加電圧が変わる。画素電極ＰＥへの印加電圧が変わると、画素電極ＰＥと、共通電極ＣＥとの間の電圧が変化する。そして、図４に示すように、画素電極ＰＥへの印加電圧に応じて、画素Ｐｉｘ毎の液晶層５０の散乱状態が制御され、画素Ｐｉｘ内の散乱割合が変化する。
　図４に示すように、画素電極ＰＥへの印加電圧が飽和電圧Ｖｓａｔ以上となると、画素Ｐｉｘ内の散乱割合の変化が小さくなる。そこで、駆動回路４は、飽和電圧Ｖｓａｔよりも低い電圧範囲Ｖｄｒにおいて、垂直駆動信号ＶＤＳに応じた画素電極ＰＥへの印加電圧を変化させる。
　図５及び図６に示すように、アレイ基板１０は、第１主面１０Ａ、第２主面１０Ｂ、第１側面１０Ｃ、第２側面１０Ｄ、第３側面１０Ｅ及び第４側面１０Ｆを備える。第１主面１０Ａと第２主面１０Ｂとは、平行な平面である。また、第１側面１０Ｃと第２側面１０Ｄとは、平行な平面である。第３側面１０Ｅと第４側面１０Ｆとは、平行な平面である。
　図５及び図６に示すように、対向基板２０は、第１主面２０Ａ、第２主面２０Ｂ、第１側面２０Ｃ、第２側面２０Ｄ、第３側面２０Ｅ及び第４側面２０Ｆを備える。第１主面２０Ａと第２主面２０Ｂとは、平行な平面である。第１側面２０Ｃと第２側面２０Ｄとは、平行な平面である。第３側面２０Ｅと第４側面２０Ｆとは、平行な平面である。
　図５及び図６に示すように、光源３は、対向基板２０の第２側面２０Ｄに対向する。光源３は、サイド光源と呼ばれることもある。図５に示すように、光源３は、対向基板２０の第２側面２０Ｄへ光源光Ｌを照射する。光源３と対向する対向基板２０の第２側面２０Ｄは、光入射面となる。
　図５に示すように、光源３から照射された光源光Ｌは、アレイ基板１０の第１主面１０Ａ及び対向基板２０の第１主面２０Ａで反射しながら、第２側面２０Ｄから遠ざかる方向（第２方向ＰＹ）に伝播する。アレイ基板１０の第１主面１０Ａ又は対向基板２０の第１主面２０Ａから外部へ光源光Ｌが向かうと、屈折率の大きな媒質から屈折率の小さな媒質へ進むことになるので、光源光Ｌがアレイ基板１０の第１主面１０Ａ又は対向基板２０の第１主面２０Ａへ入射する入射角が臨界角よりも大きければ、光源光Ｌがアレイ基板１０の第１主面１０Ａ又は対向基板２０の第１主面２０Ａで全反射する。
　図５に示すように、アレイ基板１０及び対向基板２０の内部を伝播した光源光Ｌは、散乱状態となっている液晶がある画素Ｐｉｘで散乱され、散乱光の入射角が臨界角よりも小さな角度となって、放射光６８、６８Ａがそれぞれ対向基板２０の第１主面２０Ａ、アレイ基板１０の第１主面１０Ａから外部に放射される。対向基板２０の第１主面２０Ａ、アレイ基板１０の第１主面１０Ａからそれぞれ外部に放射された放射光６８、６８Ａは、観察者に観察される。以下、図７から図９を用いて、散乱状態となっている高分子分散型液晶と、非散乱状態の高分子分散型液晶とについて説明する。
　図７に示すように、アレイ基板１０には、第１配向膜ＡＬ１が設けられている。対向基板２０には、第２配向膜ＡＬ２が設けられている。第１配向膜ＡＬ１及び第２配向膜ＡＬ２は、例えば、垂直配向膜である。
　液晶とモノマーを含む溶液がアレイ基板１０と対向基板２０との間に封入されている。次に、モノマー及び液晶を第１配向膜ＡＬ１及び第２配向膜ＡＬ２によって配向させた状態で、紫外線又は熱によってモノマーを重合させ、バルク５１を形成する。これにより、網目状に形成された高分子のネットワークの隙間に液晶が分散されたリバースモードの高分子分散型液晶ＬＣを有する液晶層５０が形成される。
　このように、高分子分散型液晶ＬＣは、高分子によって形成されたバルク５１と、バルク５１内に分散された複数の微粒子５２と、を有する。微粒子５２は、液晶によって形成されている。バルク５１及び微粒子５２は、それぞれ光学異方性を有している。
　微粒子５２に含まれる液晶の配向は、画素電極ＰＥと共通電極ＣＥとの間の電圧差によって制御される。画素電極ＰＥへの印加電圧により、液晶の配向が変化する。液晶の配向が変化することにより、画素Ｐｉｘを通過する光の散乱の度合いが変化する。
　例えば、図８に示すように、画素電極ＰＥと共通電極ＣＥとの間に電圧が印加されていない状態では、バルク５１の光軸Ａｘ１と微粒子５２の光軸Ａｘ２の向きは互いに等しい。微粒子５２の光軸Ａｘ２は、液晶層５０のＰＺ方向と平行である。バルク５１の光軸Ａｘ１は、電圧の有無に関わらず、液晶層５０のＰＺ方向と平行である。
　バルク５１と微粒子５２の常光屈折率は互いに等しい。画素電極ＰＥと共通電極ＣＥとの間に電圧が印加されていない状態では、あらゆる方向においてバルク５１と微粒子５２との間の屈折率差がゼロになる。液晶層５０は、光源光Ｌを散乱しない非散乱状態となる。光源光Ｌは、アレイ基板１０の第１主面１０Ａ及び対向基板２０の第１主面２０Ａで反射しながら、光源３（発光部３１）から遠ざかる方向に伝播する。液晶層５０が光源光Ｌを散乱しない非散乱状態であると、アレイ基板１０の第１主面１０Ａから対向基板２０の第１主面２０Ａ側の背景が視認され、対向基板２０の第１主面２０Ａからアレイ基板１０の第１主面１０Ａ側の背景が視認される。
　図９に示すように、電圧が印加された画素電極ＰＥと共通電極ＣＥとの間では、微粒子５２の光軸Ａｘ２は、画素電極ＰＥと共通電極ＣＥとの間に発生する電界によって傾くことになる。バルク５１の光軸Ａｘ１は、電界によって変化しないため、バルク５１の光軸Ａｘ１と微粒子５２の光軸Ａｘ２の向きは互いに異なる。電圧が印加された画素電極ＰＥがある画素Ｐｉｘにおいて、光源光Ｌが散乱される。上述したように散乱された光源光Ｌの一部がアレイ基板１０の第１主面１０Ａ又は対向基板２０の第１主面２０Ａから外部に放射された光は、観察者に観察される。
　電圧が印加されていない画素電極ＰＥがある画素Ｐｉｘでは、アレイ基板１０の第１主面１０Ａから対向基板２０の第１主面２０Ａ側の背景が視認され、対向基板２０の第１主面２０Ａからアレイ基板１０の第１主面１０Ａ側の背景が視認される。そして、本実施形態の表示装置１は、画像出力部９１から第１入力信号ＶＳが入力されると、画像が表示される画素Ｐｉｘの画素電極ＰＥに電圧が印加され、第３入力信号ＶＣＳＡに基づく画像が背景とともに視認される。このように、高分子分散型液晶が散乱状態にあるとき、表示領域において画像が表示される。
　電圧が印加された画素電極ＰＥがある画素Ｐｉｘにおいて光源光Ｌが散乱されて外部に放射された光によって表示された画像は、背景に重なり、表示されることになる。換言すると、本実施形態の表示装置１は、放射光６８又は放射光６８Ａと、背景との組み合わせにより、画像を背景に重ね合わせて表示する。
　図３に示す１垂直走査期間ＧａｔｅＳｃａｎにおいて、書き込まれた各画素電極ＰＥ（図７参照）の電位が、各１垂直走査期間ＧａｔｅＳｃａｎの後にある第１色の発光期間ＲＯＮ、第２色の発光期間ＧＯＮ及び第３色の発光期間ＢＯＮの少なくとも１つに保持されている必要がある。書き込まれた各画素電極ＰＥ（図７参照）の電位が、各１垂直走査期間ＧａｔｅＳｃａｎの後にある第１色の発光期間ＲＯＮ、第２色の発光期間ＧＯＮ及び第３色の発光期間ＢＯＮの少なくとも１つで保持できないと、いわゆるフリッカーなどが生じやすい。言い換えると、走査線の選択時間である１垂直走査期間ＧａｔｅＳｃａｎを短くし、いわゆるフィールドシーケンシャル方式で駆動における視認性を高めるためには、第１色の発光期間ＲＯＮ、第２色の発光期間ＧＯＮ及び第３色の発光期間ＢＯＮのそれぞれで、書き込まれた各画素電極ＰＥ（図７参照）の電位を保持しやすくする要望がある。
　図１０は、画素において、走査線、信号線及びスイッチング素子を示す平面図である。図１１は、画素において、保持容量層を示す平面図である。図１２は、画素において、補助金属層及び開口領域を示す平面図である。図１３は、画素において、画素電極を示す平面図である。図１４は、画素において、遮光層を示す平面図である。図１５は、図１４のＸＶ－ＸＶ’の断面図である。図１６は、図１４のＸＶI－ＸＶI’の断面図である。図１７は、図１４のＸＶＩＩ－ＸＶＩＩの断面図である。図１８は、周辺領域の断面図である。図１、図２及び図１０に示すように、アレイ基板１０には、複数の信号線ＳＬと複数の走査線ＧＬとが平面視において格子状に設けられている。言い換えると、アレイ基板１０の一方の面には、第１方向ＰＸに間隔をおいて並ぶ複数の信号線と、第２方向ＰＹに間隔をおいて並ぶ複数の走査線と、を備える。
　図１０に示すように、隣り合う走査線ＧＬと隣り合う信号線ＳＬとで囲まれる領域が、画素Ｐｉｘである。画素Ｐｉｘには、画素電極ＰＥとスイッチング素子Ｔｒとが設けられている。本実施形態において、スイッチング素子Ｔｒは、ボトムゲート型の薄膜トランジスタである。スイッチング素子Ｔｒは、走査線ＧＬと電気的に接続されているゲート電極ＧＥと平面視において重畳する半導体層ＳＣを有する。
　図１０に示すように、走査線ＧＬは、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）等の金属、これらの積層体又はこれらの合金の配線である。信号線ＳＬは、アルミニウム等の金属又は合金の配線である。
　図１０に示すように、半導体層ＳＣは、平面視において、ゲート電極ＧＥからはみ出さないように設けられている。これにより、ゲート電極ＧＥ側から半導体層ＳＣに向かう光源光Ｌが反射され、半導体層ＳＣに光リークが生じにくくなる。
　図１０に示すように、ソース電極ＳＥは、信号線ＳＬと同じ２つの導電体が、信号線ＳＬと同層でかつ信号線と交差する方向に信号線ＳＬから伸びている。これにより、信号線ＳＬと電気的に接続するソース電極ＳＥは、平面視において、半導体層ＳＣの一端部と重畳している。
　図１０に示すように、平面視において、隣り合うソース電極ＳＥの導電体の間の位置には、ドレイン電極ＤＥが設けられている。ドレイン電極ＤＥは、平面視において、半導体層ＳＣと重畳している。ソース電極ＳＥ及びドレイン電極ＤＥと重畳しない部分は、スイッチング素子Ｔｒのチャネルとして機能する。図１３に示すように、ドレイン電極ＤＥと電気的に接続されるコンタクト電極ＤＥＡは、コンタクトホールＣＨで画素電極ＰＥと電気的に接続されている。
　図１５に示すように、アレイ基板１０は、例えばガラスで形成された第１透光性基材１９を有している。第１透光性基材１９は、透光性を有していれば、ポリエチレンテレフタレートなどの樹脂でもよい。
　図１５に示すように、第１透光性基材１９上には、走査線ＧＬ及びゲート電極ＧＥが設けられる。走査線ＧＬ及びゲート電極ＧＥ上には、走査線ＧＬ、ゲート電極ＧＥ及び第１透光性基材１９を覆って第１絶縁層１１が設けられる。
　図１５に示すように、また、走査線ＧＬ、ゲート電極ＧＥ及び第１絶縁膜を覆って第２絶縁層１２が設けられている。第１絶縁層１１、第２絶縁層１２は、例えば、窒化シリコンなどの透明な無機絶縁材料によって形成されている。
　第１絶縁層１１と第２絶縁層１２との間には、半導体層ＳＣが積層されている。半導体層ＳＣは、例えば、アモルファスシリコンによって形成されているが、ポリシリコン又は酸化物半導体によって形成されていてもよい。
　さらに第１絶縁層１１と第２絶縁層１２との間には、半導体層ＳＣの一部を覆うソース電極ＳＥ及び信号線ＳＬと、半導体層ＳＣの一部を覆うドレイン電極ＤＥとが設けられている。ドレイン電極ＤＥは、信号線ＳＬと同じ材料で形成されている。走査線ＧＬ、ゲート電極ＧＥ、半導体層ＳＣ、信号線ＳＬ、ドレイン電極ＤＥに重なり、第２絶縁層１２上には、第３絶縁層１３が設けられている。第３絶縁層１３は、例えばアクリル樹脂などの透光性を有する有機絶縁材料により形成されている。第３絶縁層１３は、無機系材料によって形成された他の絶縁膜と比べて厚い膜厚を有している。このため、スイッチング素子Ｔｒ、走査線ＧＬ、信号線ＳＬは保持容量電極ＩＯから比較的距離をおいて離れることで、保持容量電極ＩＯからのコモン電位の影響を受けにくくなる。
　図１５に示すように、第３絶縁層１３上には、保持容量電極ＩＯが設けられている。保持容量電極ＩＯは、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）などの透光性導電材料によって形成されている。図１１に示すように、保持容量電極ＩＯは、走査線ＧＬと信号線ＳＬとに囲まれた領域に透光性導電材料がない領域ＩＯＸを有する。保持容量電極ＩＯは、隣り合う画素Ｐｉｘに跨がって、複数の画素Ｐｉｘに渡って設けられている。
　保持容量電極ＩＯは、走査線ＧＬ及び信号線ＳＬに沿って走査線ＧＬ及び信号線ＳＬの上方を覆う格子状である。これにより、透光性導電材料がない領域ＩＯＸと、画素電極ＰＥとの間の保持容量ＨＣが減少するので、透光性導電材料がない領域ＩＯＸの大きさにより保持容量ＨＣが調整される。なお、透光性導電材料がない領域ＩＯＸがなく、保持容量電極ＩＯが全面に形成されていてもよい。
　図１５に示すように、保持容量電極ＩＯ上の一部には、導電性の金属層ＴＭが設けられている。導電性の金属層ＴＭは、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）等の金属、これらの積層体又はこれらの合金の配線である。図１２に示すように、金属層ＴＭは、平面視において、信号線ＳＬ、走査線ＧＬ及びスイッチング素子Ｔｒに重なる領域に設けられている。これにより、金属層ＴＭは、格子状となり、金属層ＴＭで囲まれた開口部ＡＰができる。
　図１２に示すように、走査線ＧＬと信号線ＳＬとに接続されたスイッチング素子Ｔｒが設けられ、少なくともスイッチング素子Ｔｒは、有機絶縁層である第３絶縁層１３で覆われており、第３絶縁層１３の上方にはスイッチング素子Ｔｒよりも大きな面積の金属層ＴＭがある。これにより、スイッチング素子Ｔｒの光リークを抑制することができる。
　金属層ＴＭは、保持容量電極ＩＯの下にあってもよく、保持容量電極ＩＯと積層されていればよい。金属層ＴＭは、保持容量電極ＩＯよりも電気抵抗が小さい。このため、表示領域ＡＡのうち画素Ｐｉｘがある位置による保持容量電極ＩＯの電位のばらつきが抑制される。
　図１２に示すように、平面視で、信号線ＳＬに重なる金属層ＴＭの幅は、信号線ＳＬの幅よりも大きい。これにより、信号線ＳＬのエッジで反射する反射光を表示パネル２より放出することを抑制する。ここで、金属層ＴＭの幅及び信号線ＳＬの幅は、信号線ＳＬの延在する方向に交差する方向の長さである。また、走査線ＧＬに重なる金属層ＴＭの幅は、走査線ＧＬの幅よりも大きい。ここで、金属層ＴＭの幅及び走査線ＧＬの幅は、走査線ＧＬの延在する方向に交差する方向の長さである。
　図１５に示すように、保持容量電極ＩＯ及び金属層ＴＭの上には、第４絶縁層１４が設けられている。第４絶縁層１４は、例えば、窒化シリコンなどの透明な無機絶縁材料によって形成されている。
　図１５に示すように、第４絶縁層１４上には、画素電極ＰＥが設けられている。画素電極ＰＥは、ＩＴＯなどの透光性導電材料によって形成されている。画素電極ＰＥは、第４絶縁層１４及び第３絶縁層１３に設けられたコンタクトホールＣＨを介してコンタクト電極ＤＥＡと電気的に接続されている。図１３に示すように、画素電極ＰＥは、画素Ｐｉｘ毎に区画されている。画素電極ＰＥの上には、第１配向膜ＡＬ１が設けられている。
　図１５に示すように、対向基板２０は、例えばガラスで形成された第２透光性基材２９を有している。第２透光性基材２９は、透光性を有していれば、ポリエチレンテレフタレートなどの樹脂でもよい。第２透光性基材２９には、共通電極ＣＥが設けられている。共通電極ＣＥは、ＩＴＯなどの透光性導電材料によって形成されている。共通電極ＣＥの表面には、第２配向膜ＡＬ２が設けられている。また、第２透光性基材２９と共通電極ＣＥとの間には、遮光層ＬＳが設けられ、第２配向膜ＡＬ２と共通電極ＣＥとの間にはスペーサＰＳが設けられている。
　図１２及び図１６に示すように、実施形態１の表示装置では、走査線ＧＬと同層の遮光層ＧＳが、信号線ＳＬに沿って延在し、かつ信号線ＳＬの一部と重なる位置に設けられている。遮光層ＧＳは、走査線ＧＬと同じ材料で形成されている。遮光層ＧＳは、走査線ＧＬと信号線ＳＬとが平面視において交差する部分には設けられていない。
　図１２及び図１６に示すように、遮光層ＧＳと、信号線ＳＬとは、第１絶縁層１１に形成されたコンタクトホールＣＨＧで電気的に接続されている。図１２に示すように、隣り合う走査線ＧＬとの間に２か所のコンタクトホールＣＨＧが設けられている。これにより、信号線ＳＬのみの配線抵抗に比べて、遮光層ＧＳ及び信号線ＳＬで構成する配線抵抗が下がる。その結果、信号線ＳＬに供給された階調信号の遅延が抑制される。なお、コンタクトホールＣＨＧがなく、遮光層ＧＳと、信号線ＳＬとが接続されていなくてもよい。
　図１６に示すように、遮光層ＧＳは、信号線ＳＬに対して金属層ＴＭとは反対側に設けられている。遮光層ＧＳの幅は、信号線ＳＬの幅よりも大きく、金属層ＴＭの幅より小さい。遮光層ＧＳの幅、金属層ＴＭの幅及び信号線ＳＬの幅は、信号線ＳＬの延在する方向に交差する方向の長さである。このように、遮光層ＧＳは、信号線ＳＬよりも幅が広くなっているので、信号線ＳＬのエッジで反射する反射光を表示パネル２より放出することを抑制する。その結果、表示装置１において、画像の視認性が向上する。
　図１４及び図１５に示すように、対向基板２０には、遮光層ＬＳが設けられている。遮光層ＬＳは、図５に示す放射光６８を減衰させる。第１透光性基板及び第２透光性基板に導光する光源光Ｌをできるだけ遮光されずに放射光６８として取り出すには、遮光層ＬＳの面積を小さくすることが望ましい。ここで、図５に示すように、光源光Ｌは、第２方向ＰＹに沿って伝搬する。図１４に示すように、第２方向ＰＹと直交する第１方向ＰＸの走査線ＧＬの長さは、第１方向ＰＸの信号線ＳＬの長さよりも大きいので、実施形態１において、走査線ＧＬのエッジが信号線ＳＬのエッジよりも光源光Ｌを反射しやすい。
　そこで、実施形態１の遮光層ＬＳは、平面視において、走査線ＧＬに重なる領域に設けられている。図１６に示すように、遮光層ＬＳは、信号線ＳＬと重ならない領域がある。これにより、平面視において、走査線ＧＬの面積に対して遮光層ＬＳが重なる走査線ＧＬの面積率は、信号線ＳＬの面積に対して遮光層ＬＳが重なる信号線ＳＬの面積率よりも大きい。
　図１４及び図１７に示すように、遮光層ＬＳは、金属層ＴＭよりも大きい幅を有している。これにより、第１方向に延びる走査線ＧＬ及び金属層ＴＭのエッジで反射する反射光を表示パネル２より放出することを抑制する。その結果、表示装置１において、画像の視認性が向上する。
　コンタクトホールＣＨ及びコンタクトホールＣＨＧは、光源光Ｌが当たると乱反射しやすい。このため、遮光層ＬＳは、平面視において、コンタクトホールＣＨ及びコンタクトホールＣＨＧに重なる領域に設けられている。
　図１４及び図１５に示すように、スイッチング素子Ｔｒの上方には、遮光層ＬＳが設けられていない。アレイ基板１０と対向基板２０との間には、スペーサＳＰが配置され、アレイ基板１０と対向基板２０との間の距離の均一性を向上する。表示領域ＡＡにおいて、スペーサＰＳは、スイッチング素子Ｔｒに重なり、共通電極ＣＥに直接接しており、スペーサＰＳは、遮光層ＬＳに重ならない位置にある。
　図１８に示すように、周辺領域ＦＲでは、コモン電位配線ＣＯＭＬが引き回されている。コモン電位配線ＣＯＭＬは、例えば第１コモン電位配線ＣＯＭＬ１と、第２コモン電位配線ＣＯＭＬ２とを備える。第１コモン電位配線ＣＯＭＬ１は、導電性の導電部材ＣＰを介して、対向基板２０の共通電極ＣＥに電気的に接続している。導電部材ＣＰは導電注（ピラー）でもよく、またＡｕ粒子などの導電粒子が含有されたシール材であってもよい。
　図１８に示すように、周辺領域ＦＲでは、保持容量電極ＩＯが第２コモン電位配線ＣＯＭＬ２と電気的に接続している。金属層ＴＭは、表示領域ＡＡに配置されている。
　以上説明したように、表示装置１は、アレイ基板１０と、対向基板２０と、液晶層５０と、光源３を備える。アレイ基板１０は、画素Ｐｉｘ毎に配置された第１透光性電極である複数の画素電極ＰＥを有する。アレイ基板１０には、第１方向ＰＸに間隔をおいて並ぶ複数の信号線ＳＬと、第２方向ＰＹに間隔をおいて並ぶ複数の走査線ＧＬと、が設けられている。対向基板２０は、平面視で、画素電極ＰＥと重畳する位置に第２透光性電極である共通電極ＣＥを有する。また、対向基板２０には、遮光層ＬＳが設けられている。液晶層５０は、アレイ基板１０と対向基板２０との間に封入される高分子分散型液晶ＬＣを有する。光源３の発光部３１は、対向基板２０の側面に対し、第２方向ＰＹに光を発光する。アレイ基板１０及び対向基板２０を伝播する光の入射方向は、第２方向である。なお、発光部３１は、アレイ基板１０の側面に向かって、アレイ基板１０及び対向基板２０を伝播する光を発光するようにしてもよい。
　実施形態１では、走査線ＧＬのエッジが信号線ＳＬのエッジよりも光源光Ｌを反射しやすい。そこで、平面視で、走査線ＧＬに遮光層ＬＳが重畳し、信号線ＳＬに遮光層ＬＳが重ならない非重畳部分がある。これにより、遮光層ＬＳは、走査線ＧＬのエッジで反射した光源光Ｌを遮蔽し、表示パネル２より放出することを抑制する。信号線ＳＬに遮光層ＬＳが重ならない非重畳部分があるので、アレイ基板１０及び対向基板２０に導光する光が、できるだけ遮光されずに放射光として取り出せる。その結果、表示装置１は、フィールドシーケンシャル方式で駆動しても、表示する画像が明るく視認でき、表示する画像の視認性が向上する。
（実施形態２）
　図１９は、実施形態２の画素において、遮光層を示す平面図である。図２０は、図１９のＸＸ－ＸＸ’の断面図である。上述した本実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
　図１９に示すように、遮光層ＬＳは、第２方向ＰＹにおける走査線ＧＬの一方のエッジに重なり、他方のエッジに重ならない。遮光層ＬＳが重なる走査線ＧＬの一方のエッジは、他方のエッジより、光源光Ｌの入射する方向に近い。つまり、遮光層ＬＳが重なる走査線ＧＬの一方のエッジは、他方のエッジより、光源３（図５参照）に近い。これにより、走査線ＧＬの一方のエッジで反射する反射光を表示パネル２より放出することを抑制する。走査線ＧＬの他方のエッジが遮光層ＬＳに重ならないので、放射光６８の減衰が抑制される。その結果、表示装置１において、画像の視認性が向上する。
　同様に、遮光層ＬＳは、第２方向ＰＹにおける金属層ＴＭの一方のエッジに重なり、他方のエッジに重ならない。遮光層ＬＳが重なる金属層ＴＭの一方のエッジは、他方のエッジより、光源光Ｌの入射する方向に近い。つまり、遮光層ＬＳが重なる金属層ＴＭの一方のエッジは、他方のエッジより、光源３（図５参照）に近い。これにより、金属層ＴＭの一方のエッジで反射する反射光を表示パネル２より放出することを抑制する。金属層ＴＭの他方のエッジが遮光層ＬＳに重ならないので、開口部ＡＰの面積が広くなる。このため、放射光６８の減衰が抑制される。その結果、表示装置１において、画像の視認性が向上する。
　コンタクトホールＣＨは、光源光Ｌが当たると乱反射しやすい。遮光層ＬＳは、第２方向ＰＹにおけるコンタクトホールＣＨの一方のエッジに重なり、他方のエッジに重ならない。遮光層ＬＳが重なるコンタクトホールＣＨの一方のエッジは、他方のエッジより、光源光Ｌの入射する方向に近い。つまり、遮光層ＬＳが重なるコンタクトホールＣＨの一方のエッジは、他方のエッジより、光源３（図５参照）に近い。これにより、コンタクトホールＣＨの一方のエッジで反射する反射光を表示パネル２より放出することを抑制する。コンタクトホールＣＨの他方のエッジが遮光層ＬＳに重ならないので、開口部ＡＰの面積が広くなる。このため、放射光６８の減衰が抑制される。その結果、表示装置１において、画像の視認性が向上する。
（実施形態３）
　図２１は、実施形態３の画素において、遮光層を示す平面図である。図２２は、図２１のＸＸＩＩ－ＸＸＩＩ’の断面図である。上述した本実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
　図２１に示すように、平面視で遮光層ＬＳが信号線ＳＬに重なること以外の実施形態３の画素Ｐｉｘの構成は、実施形態２の画素Ｐｉｘの構成と同じである。実施形態３の遮光層ＬＳは、平面視において、走査線ＧＬ、信号線ＳＬ、コンタクトホールＣＨ及びコンタクトホールＣＨＧに重なる領域に設けられている。
　平面視で、信号線ＳＬに重なる遮光層ＬＳの第１方向ＰＸの幅は、金属層ＴＭの第１方向ＰＸの幅よりも小さい。平面視で、信号線ＳＬに重なる遮光層ＬＳの第１方向ＰＸの幅は、遮光層ＧＳの第１方向ＰＸの幅よりも小さいことがより好ましい。これにより、アレイ基板１０から対向基板２０をみたとき、遮光層ＬＳのエッジＬＳＴで反射した光が視認しにくくなる。
　平面視において、走査線ＧＬの面積に対して遮光層ＬＳが重なる走査線ＧＬの面積率は、信号線ＳＬの面積に対して遮光層ＬＳが重なる信号線ＳＬの面積率よりも大きい。
（実施形態４）
　図２３は、実施形態４の表示装置の平面を示す平面図である。図２４は、実施形態４の画素において、走査線、信号線及びスイッチング素子を示す平面図である。図２５は、実施形態４の画素において、遮光層を示す平面図である。図２６は、図２５のＸＸＶＩ－ＸＸＶＩ’の断面図である。上述した本実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
　図２３に示すように、光源３は、アレイ基板１０の第４側面１０Ｆ又は対向基板２０の第４側面２０Ｆに対向する。例えば、図２３に示すように、光源３は、対向基板２０の第４側面２０Ｆへ光源光Ｌを照射する。光源３と対向する対向基板２０の第４側面２０Ｆは、光入射面となる。光源３から照射された光源光Ｌは、アレイ基板１０の第１主面１０Ａ及び対向基板２０の第１主面２０Ａで反射しながら、第４側面２０Ｆから遠ざかる方向（第１方向ＰＸ）に伝播する。
　図２４に示すように、実施形態４の画素Ｐｉｘの構成は、実施形態１の画素Ｐｉｘの構成と異なり、隣り合う画素Ｐｉｘの間に２つの信号線ＳＬがある。１つの信号線ＳＬは、１つ置きの画素Ｐｉｘの走査線ＧＬとの交差部分にあるスイッチング素子Ｔｒと電気的に接続される。
　図２３に示すように、光源光Ｌは、第１方向ＰＸに沿って伝搬する。図２５に示すように、第１方向ＰＸと直交する第２方向ＰＹの信号線ＳＬの長さは、第２方向ＰＹの走査線ＧＬの長さよりも大きいので、実施形態４において、信号線ＳＬのエッジが走査線ＧＬのエッジよりも光源光Ｌを反射しやすい。
　そこで、実施形態３の遮光層ＬＳは、平面視において、隣り合う２つの信号線ＳＬのうち１つの信号線ＳＬに重なる領域に設けられている。遮光層ＬＳに重なる信号線ＳＬは、隣り合う２つの信号線ＳＬのうち光源光Ｌの入射する方向に近い信号線ＳＬである。遮光層ＬＳに重なる信号線ＳＬは、隣り合う２つの信号線ＳＬのうち光源３（図２４参照）に近い信号線ＳＬである。遮光層ＬＳに重ならない信号線ＳＬがあるので、アレイ基板１０及び対向基板２０に導光する光が、できるだけ遮光されずに放射光として取り出せる。
　図２５に示すように、遮光層ＬＳは、走査線ＧＬと重ならない領域がある。これにより、平面視において、信号線ＳＬの面積に対して遮光層ＬＳが重なる走査線ＧＬの面積率は、走査線ＧＬの面積に対して遮光層ＬＳが重なる信号線ＳＬの面積率よりも大きい。
　図２５に示すように、遮光層ＬＳは、第１方向ＰＸにおける信号線ＳＬの一方のエッジに重なり、他方のエッジに重ならない。遮光層ＬＳが重なる信号線ＳＬの一方のエッジは、他方のエッジより、光源光Ｌの入射する方向に近い。つまり、遮光層ＬＳが重なる信号線ＳＬの一方のエッジは、他方のエッジより、光源３（図２４参照）に近い。これにより、信号線ＳＬの一方のエッジで反射する反射光を表示パネル２より放出することを抑制する。信号線ＳＬの他方のエッジが遮光層ＬＳに重ならないので、放射光６８の減衰が抑制される。その結果、表示装置１において、画像の視認性が向上する。
　同様に、遮光層ＬＳは、第１方向ＰＸにおける金属層ＴＭの一方のエッジに重なり、他方のエッジに重ならない。遮光層ＬＳが重なる金属層ＴＭの一方のエッジは、他方のエッジより、光源光Ｌの入射する方向に近い。つまり、遮光層ＬＳが重なる金属層ＴＭの一方のエッジは、他方のエッジより、光源３（図２５参照）に近い。これにより、金属層ＴＭの一方のエッジで反射する反射光を表示パネル２より放出することを抑制する。金属層ＴＭの他方のエッジが遮光層ＬＳに重ならないので、開口部ＡＰの面積が広くなる。このため、放射光６８の減衰が抑制される。その結果、表示装置１において、画像の視認性が向上する。
　実施形態４では、信号線ＳＬのエッジが走査線ＧＬのエッジよりも光源光Ｌを反射しやすい。そこで、平面視で、信号線ＳＬに遮光層ＬＳが重畳し、走査線ＧＬに遮光層ＬＳが重ならない非重畳部分がある。これにより、遮光層ＬＳは、信号線ＳＬのエッジで反射した光源光Ｌを遮蔽し、表示パネル２より放出することを抑制する。走査線ＧＬに遮光層ＬＳが重ならない非重畳部分があるので、アレイ基板１０及び対向基板２０に導光する光が、できるだけ遮光されずに放射光として取り出せる。その結果、表示装置１は、フィールドシーケンシャル方式で駆動しても、表示する画像が明るく視認でき、表示する画像の視認性が向上する。
　（変形例）
　実施形態１から４について、スイッチング素子Ｔｒがボトムゲート型であるとして説明を行ったが、上述しているようにスイッチング素子Ｔｒは、ボトムゲート構造に限らずトップゲート型であってもよい。スイッチング素子Ｔｒがトップゲート型であれば、図１５の絶縁膜積層構造を参考に説明すると、半導体層ＳＣは第１透光性基材１９と第１絶縁層その間に配置され、ゲート電極ＧＥは第１絶縁層１１と第２絶縁層１２との間に配置され、ソース電極ＳＥ及びコンタクト電極ＤＥＡは第２絶縁層１２と第３絶縁層１３との間に形成される構造となる。
　さらに、コモン電位については、直流電圧が供給される、つまり一定のコモン電位であってもよく、また交流電圧が共有される、つまり上限値と下限値の２つを有するコモン電位であってもよい。コモン電位が直流であっても交流であっても保持容量電極ＩＯ及び共通電極ＣＥには共通の電位が供給される。
　また、格子状の有機絶縁膜である第３絶縁層１３については、格子状の内側の第３絶縁層１３が完全に除去され下層の第２絶縁層１２や保持容量電極ＩＯを露出する構造を開示しているが、これに限られない。例えば、複数の信号線ＳＬと複数の走査線ＧＬとで囲まれる格子状領域の内側については、ハーフトーン露光で第３絶縁層１３の膜厚の一部を薄く残す構造であってもよい。これにより、第３絶縁層１３は、複数の信号線ＳＬと複数の走査線ＧＬとで囲まれる格子状領域よりも、格子状領域の内側の膜厚が薄くなる。
　以上、好適な実施の形態を説明したが、本開示はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本開示の趣旨を逸脱しない範囲で種々の変更が可能である。本開示の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本開示の技術的範囲に属する。
１　表示装置
２　表示パネル
３　光源
４　駆動回路
９　上位制御部
１０　アレイ基板
１１　第１絶縁層
１２　第２絶縁層
１３　第３絶縁層
１４　第４絶縁層
２０　対向基板
３１　発光部
４１　信号処理回路
４２　画素制御回路
４３　ゲート駆動回路
４４　ソース駆動回路
４５　共通電位駆動回路
５０　液晶層
ＡＰ　開口部
ＣＥ　共通電極
ＣＨ、ＣＨＧ　コンタクトホール
ＣＯＭＬ　コモン電位配線
ＣＰ　導電部材
ＤＥ　ドレイン電極
ＤＥＡ　コンタクト電極
ＦＲ　周辺領域
ＧＥ　ゲート電極
ＧＬ　走査線
ＧＯＮ　発光期間
ＧＳ　遮光層
ＨＣ　保持容量
ＨＤＳ　水平駆動信号
ＩＯ　保持容量電極
ＩＯＸ　透光性導電材料がない領域
ＬＣ　高分子分散型液晶
ＬＳ　遮光層
ＰＥ　画素電極
ＳＣ　半導体層
ＳＥ　ソース電極
ＴＭ　金属層
Ｔｒ　スイッチング素子

Claims (13)

  1. 　表示領域に、第１方向に間隔をおいて並ぶ複数の信号線と、第２方向に間隔をおいて並ぶ複数の走査線と、が設けられたアレイ基板と、
    　対向基板と、
    　前記アレイ基板と前記対向基板との間の液晶層と、
    　前記アレイ基板の側面又は前記対向基板の側面に光が入るように配置される光源と、を備え、
    　前記対向基板には、遮光層が設けられ、
    　平面視で、前記信号線及び前記走査線の一方に前記遮光層が重畳し、前記信号線及び前記走査線の他方に前記遮光層が重ならない非重畳部分がある、表示装置。
  2. 　光源は、前記第２方向を入射方向とする光を発光し、
    　平面視で、前記走査線に前記遮光層が重畳し、前記信号線に前記遮光層が重ならない非重畳部分がある、請求項１に記載の表示装置。
  3. 　前記遮光層は、前記光源がある側の前記走査線のエッジに重なり、前記光源がない側の前記走査線のエッジに重ならない、請求項２に記載の表示装置。
  4. 　前記アレイ基板は、画素毎に配置された複数の第１透光性電極を有し、前記画素において、平面視で前記第１透光性電極に、無機絶縁層を介して少なくとも一部が重なる第３透光性電極と、前記第３透光性電極に積層される導電性の金属層とを備え、
    　前記金属層は、平面視で、複数の前記信号線及び複数の前記走査線と重なっており、かつ格子状に配置され、
    　前記遮光層は、前記走査線に重なり、かつ前記光源がある側の前記金属層のエッジに重なり、前記光源がない側の前記金属層のエッジに重ならない、請求項２又は３に記載の表示装置。
  5. 　光源は、前記第１方向を入射方向とする光を発光し、
    　平面視で、前記信号線に前記遮光層が重畳し、前記走査線に前記遮光層が重ならない非重畳部分がある、請求項１に記載の表示装置。
  6. 　前記遮光層は、前記光源がある側の前記信号線のエッジに重なり、前記光源がない側の前記信号線のエッジに重ならない、請求項５に記載の表示装置。
  7. 　前記アレイ基板は、画素毎に配置された複数の第１透光性電極を有し、前記画素において、平面視で前記第１透光性電極に、無機絶縁層を介して少なくとも一部が重なる第３透光性電極と、前記第３透光性電極に積層される導電性の金属層とを備え、
    　前記金属層は、平面視で、複数の前記信号線及び複数の前記走査線と重なっており、かつ格子状に配置され、
    　前記遮光層は、前記信号線に重なり、かつ前記光源がある側の前記金属層のエッジに重なり、前記光源がない側の前記金属層のエッジに重ならない、請求項５又は６に記載の表示装置。
  8. 　前記第１方向に隣り合う２つの画素の間には、２つの前記信号線が配置され、前記遮光層は、当該２つの前記信号線のうち前記光源がある側の信号線に重なる、請求項５から７のいずれか１項に記載の表示装置。
  9. 　平面視で、前記信号線に重なる前記金属層の幅は、当該信号線の幅よりも大きく、前記走査線に重なる前記金属層の幅は、当該走査線の幅よりも大きい、請求項４又は７に記載の表示装置。
  10. 　前記走査線と前記信号線とに接続されたスイッチング素子が設けられ、少なくとも前記スイッチング素子は、平面視で前記遮光層と重ならない、
    　請求項１から９のいずれか１項に記載の表示装置。
  11. 　前記アレイ基板は、画素毎に配置された複数の第１透光性電極を有し、
    　前記走査線と前記信号線とに接続されたスイッチング素子が設けられ、前記第１透光性電極は、前記スイッチング素子とコンタクトホールを介して電気的に接続されており、
    　前記遮光層は、前記コンタクトホールと重なる、
    　請求項１から１０のいずれか１項に記載の表示装置。
  12. 　前記対向基板は、第２透光性電極と、スペーサと、を更に備え、
    　前記スペーサは前記スイッチング素子と重なる位置に配置されると共に、前記第２透光性電極に直接接し、前記スペーサは前記遮光層と重ならない、
    　請求項１０に記載の表示装置。
  13. 　前記液晶層は高分子分散型液晶であり、
    　前記高分子分散型液晶が散乱状態にあるとき、前記表示領域において画像を表示し、
    　前記高分子分散型液晶が非散乱状態にあるとき、前記表示領域において、前記アレイ基板から前記対向基板の背景が視認され、前記対向基板から前記アレイ基板の背景が視認される、
    　請求項１から１２のいずれか１項に記載の表示装置。
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