WO2020189137A1 - 電流生成回路および測距システム - Google Patents

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WO2020189137A1
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gate length
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transistors
gate
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隼人 上水流
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to a current generation circuit and a distance measuring system.
  • a distance measuring method for measuring the distance to the object to be measured using light
  • a distance measuring method called a direct ToF (Time of Flight) method is known.
  • the light emitted from the light source receives the reflected light reflected by the object to be measured by the light receiving element, and the distance to the target is based on the time from the emission of the light to the reception as the reflected light.
  • a direct ToF method the light emitted from the light source receives the reflected light reflected by the object to be measured by the light receiving element, and the distance to the target is based on the time from the emission of the light to the reception as the reflected light.
  • the dead time of the SPAD element may vary. Then, the dead time of the SPAD element varies, which may reduce the dynamic range of the distance measuring system.
  • a current generation circuit includes a constant current source, a current mirror circuit, and a gate length adjusting unit.
  • the constant current source can carry a reference current of a plurality of values.
  • the current mirror circuit is composed of a first transistor connected to the constant current source and a second transistor connected to a SPAD (Single Photon Avalanche Diode) element.
  • the gate length adjusting unit adjusts the gate length of the first transistor and the gate length of the second transistor based on the reference current set in the constant current source.
  • the dynamic range can be expanded.
  • the effects described here are not necessarily limited, and may be any of the effects described in the present disclosure.
  • a distance measuring method called a direct ToF method As one of the distance measuring methods for measuring the distance to the object to be measured using light, a distance measuring method called a direct ToF method is known.
  • the light emitted from the light source receives the reflected light reflected by the object to be measured by the light receiving element, and the distance to the target is based on the time from the emission of the light to the reception as the reflected light. To measure.
  • the dead time of the SPAD element may vary. Then, the dead time of the SPAD element varies, which may reduce the dynamic range of the distance measuring system.
  • the present disclosure relates to a technique for performing distance measurement using light. Therefore, in order to facilitate understanding of the embodiments of the present disclosure, a distance measuring method applicable to the embodiments will be described with reference to FIGS. 1 and 2.
  • FIG. 1 is a diagram schematically showing distance measurement by the direct ToF method applicable to the embodiment of the present disclosure.
  • the ToF method is directly applied as the distance measuring method.
  • the light source unit 2 receives the reflected light L2 reflected by the object 100, and the light source unit 3 receives the reflected light L2. It is a method to do.
  • the distance measuring device 1 includes a light source unit 2 and a light receiving unit 3.
  • the distance measuring device 1 is an example of a distance measuring system.
  • the light source unit 2 has, for example, a light source 4 (see FIG. 3) which is a laser diode, and is driven so as to emit laser light in a pulsed manner.
  • the emitted light L1 from the light source unit 2 is reflected by the object to be measured 100 and is received by the light receiving unit 3 as reflected light L2.
  • the light receiving unit 3 includes a pixel array unit 6 (see FIG. 3) that converts light into an electric signal by photoelectric conversion, and outputs a signal corresponding to the received light.
  • time t 0 the time when the light source unit 2 emits light
  • time t 3 the time when the light receiving unit 3 receives the reflected light L2 reflected by the object 100 from the light source unit 2 (light receiving timing). ) Is time t 1 .
  • the distance D between the distance measurement apparatus 1 and the object to be measured 100 is calculated by the following equation (1).
  • D (c / 2) ⁇ (t 1 ⁇ t 0 )... (1)
  • the distance measuring device 1 may repeat the above-mentioned processing a plurality of times. Further, the light receiving unit 3 may have a plurality of SPAD elements 6a (see FIG. 4), and the distance D may be calculated based on each light receiving timing when the reflected light L2 is received by each SPAD element 6a.
  • the distance measuring device 1 sets the time t m (hereinafter, also referred to as “light receiving time t m ”) from the light emitting timing time t 0 to the light receiving timing when the light is received by the light receiving unit 3 (bins). ) To classify and generate a histogram.
  • FIG. 2 is a diagram showing an example histogram based on the time when the light receiving unit 3 receives light, which is applicable to the embodiment of the present disclosure.
  • the horizontal axis shows the bin and the vertical axis shows the frequency for each bin.
  • the bins are obtained by classifying the light receiving time t m for each predetermined unit time d.
  • bin # 0 is 0 ⁇ t m ⁇ d
  • bin # 1 is d ⁇ t m ⁇ 2 ⁇ d
  • bin # 2 is 2 ⁇ d ⁇ t m ⁇ 3 ⁇ d
  • Bin # (N). -2) is (N-2) ⁇ d ⁇ t m ⁇ (N-1) ⁇ d.
  • the distance measuring device 1 counts the number of times the light receiving time t m is acquired based on the bin, obtains the frequency 200 for each bin, and generates a histogram.
  • the light receiving unit 3 also receives light other than the reflected light L2 from which the emitted light L1 emitted from the light source unit 2 is reflected.
  • ambient light is light that is randomly incident on the light receiving unit 3, and the ambient light component 201 due to the ambient light in the histogram becomes noise with respect to the target reflected light L2.
  • the target reflected light L2 is light received according to a specific distance and appears as an active light component 202 in the histogram.
  • the bin corresponding to the frequency of the peak in the active light component 202 is the bin corresponding to the distance D of the object to be measured 100.
  • the distance measuring device 1 acquires the representative time of the bottle (for example, the time in the center of the bottle) as the time t 1 described above, and calculates the distance D to the object to be measured 100 according to the formula (1) described above. be able to. In this way, by using a plurality of light receiving results, it is possible to perform appropriate distance measurement for random noise.
  • FIG. 3 is a block diagram showing a configuration example of the distance measuring device 1 according to the embodiment of the present disclosure.
  • the distance measuring device 1 includes a light source unit 2 and a light receiving unit 3.
  • the light source unit 2 has a light source 4 and a light source driving unit 5.
  • the light source 4 is composed of, for example, a laser diode such as a vertical cavity surface emitting laser (VCSEL: Vertical Cavity Surface Emitting LASER).
  • VCSEL Vertical Cavity Surface Emitting LASER
  • the light source 4 is not limited to the VCSEL, and a laser diode array in which laser diodes are arranged on a line may be used.
  • the light source driving unit 5 drives the light source 4.
  • the light source driving unit 5 drives the light source 4 so that the emitted light L1 having a predetermined timing and pulse width is emitted from the light source 4 based on the light emission control signal from the control unit 8 of the light receiving unit 3.
  • the light source driving unit 5 can drive the light source 4 so that the laser beam is scanned in the direction perpendicular to the line from the light source 4 having the laser diodes arranged on the line, for example.
  • the light receiving unit 3 has a pixel array unit 6, a pulse output unit 7, a control unit 8, and a gate length adjusting unit 9.
  • the pixel array unit 6 has a plurality of SPAD elements 6a (see FIG. 4) arranged in a two-dimensional grid pattern.
  • SPAD element 6a when a large reverse bias voltage that causes an avalanche multiplier is applied to the cathode, the avalanche multiplier is internally generated due to the electrons generated in response to the incident of one photon.
  • the SPAD element 6a has a characteristic that a large current flows according to the incident of one photon. Then, the SPAD element 6a can detect the incident of one photon contained in the reflected light L2 with high sensitivity by utilizing such a characteristic.
  • the operation of the plurality of SPAD elements 6a in the pixel array unit 6 is controlled by the control unit 8.
  • the control unit 8 may control the reading of the signal from each SPAD element 6a for each block including (n ⁇ m) SPAD elements 6a having n pixels in the row direction and m pixels in the column direction. it can.
  • control unit 8 can scan each SPAD element 6a in the row direction and further scan each row in the column direction in units of the block, and read a signal from each SPAD element 6a.
  • control unit 8 may independently read a signal from each SPAD element 6a.
  • the signal generated by the SPAD element 6a of the pixel array unit 6 is supplied to the pulse output unit 7.
  • the pulse output unit 7 outputs a predetermined pulse signal as a digital signal to the control unit 8 in response to the signal generated by the SPAD element 6a.
  • the details of the pulse output unit 7 will be described later.
  • the control unit 8 controls the overall operation of the distance measuring device 1 according to, for example, a program incorporated in advance.
  • the control unit 8 controls the light emission timing of the light source 4 by controlling the light source drive unit 5.
  • control unit 8 generates the histogram shown in FIG. 2 based on the pulse signal output from the pulse output unit 7. Further, the control unit 8 performs a predetermined arithmetic process based on the generated histogram data, and calculates the distance D to the object to be measured 100.
  • control unit 8 optimally optimizes the current flowing through the constant current source 10 (see FIG. 5) in the pulse output unit 7 (hereinafter, also referred to as a reference current Id (see FIG. 5)) according to the external environment and the like. Set to a value.
  • control unit 8 changes the reference current Id to an optimum value when the ambient temperature of the ranging device 1 changes or the external power supply is changed.
  • the gate length adjusting unit 9 has the gate length of the first transistor 40 (see FIG. 5) and the second transistor 50 (see FIG. 5) in the pulse output unit 7 based on the reference current Id set by the control unit 8. ) Adjust the gate length. Details of the gate length adjusting unit 9 will be described later.
  • FIG. 4 is a schematic diagram showing a configuration example of a device applicable to the light receiving unit 3 according to the embodiment of the present disclosure.
  • the light receiving unit 3 is configured by laminating a light receiving chip 3a made of a semiconductor chip and a logic chip 3b, respectively.
  • the light receiving chip 3a and the logic chip 3b are shown in a separated state for easy understanding.
  • the SPAD elements 6a are arranged in a two-dimensional grid pattern in the region of the pixel array unit 6.
  • the logic chip 3b is provided with a pulse output unit 7, a control unit 8, and a gate length adjusting unit 9.
  • the configuration of the light receiving chip 3a and the logic chip 3b is not limited to the example of FIG.
  • FIG. 5 is a circuit diagram showing a configuration example of the pulse output unit 7 according to the embodiment of the present disclosure.
  • the pulse output unit 7 includes a constant current source 10, a current mirror circuit 20, and a plurality of inverters 30. Further, the current mirror circuit 20 has a first transistor 40 and a plurality of second transistors 50.
  • the constant current source 10 is provided between the first transistor 40 of the current mirror circuit 20 and the ground potential.
  • the constant current source 10 causes the reference current Id of the value set by the control unit 8 to flow through the first transistor 40.
  • the first transistor 40 of the current mirror circuit 20 is configured by connecting three P-type transistors 41 to 43 in series in order from the power supply voltage Vdd side. Since all the gates of the P-type transistors 41 to 43 are connected to the gate wiring 11, the P-type transistors 41 to 43 operate integrally as one P-type transistor.
  • the first transistor 40 functions as a P-type transistor in which the gate is connected to the gate wiring 11.
  • the first transistor 40 is provided with bypass switches 44 and 45 in addition to the P-type transistors 41 to 43.
  • the bypass switches 44 and 45 are composed of the smallest size P-type transistor.
  • the "minimum size P-type transistor" is the smallest size P-type transistor that can be formed on the logic chip 3b.
  • the bypass switch 44 is provided between the power supply voltage Vdd and the source of the P-type transistor 42. Then, by making the bypass switch 44 conductive, the P-type transistor 41 can be bypassed in the first transistor 40.
  • the bypass switch 45 is provided between the power supply voltage Vdd and the source of the P-type transistor 43. Then, by making the bypass switch 45 conductive, the P-type transistors 41 and 42 can be bypassed in the first transistor 40.
  • the gate length adjusting unit 9 can adjust the gate length of the first transistor 40 by controlling the bypass switches 44 and 45.
  • the gate length adjusting unit 9 can shorten the gate length of the first transistor 40 (hereinafter, also referred to as “short state”) by making the bypass switch 45 conductive.
  • the gate length adjusting unit 9 can bring the gate length of the first transistor 40 into a long state (hereinafter, also referred to as a “long state”) by cutting the bypass switches 44 and 45. ..
  • the gate length adjusting unit 9 sets the gate length of the first transistor 40 between the short state and the long state (hereinafter, also referred to as “medium state”) by making the bypass switch 44 conductive. ) Can be.
  • the second transistor 50 of the current mirror circuit 20 is configured by connecting three P-type transistors 51 to 53 in series in order from the power supply voltage Vdd side. Since all the gates of the P-type transistors 51 to 53 are connected to the gate wiring 11, the P-type transistors 51 to 53 operate integrally as one P-type transistor.
  • the second transistor 50 functions as a P-type transistor in which the gate is connected to the gate wiring 11.
  • the second transistor 50 is provided with bypass switches 54 and 55 in addition to the P-type transistors 51 to 53.
  • the bypass switches 54 and 55 are composed of the smallest size P-type transistor.
  • the bypass switch 54 is provided between the power supply voltage Vdd and the source of the P-type transistor 52. Then, by making the bypass switch 54 conductive, the P-type transistor 51 can be bypassed in the second transistor 50.
  • the bypass switch 55 is provided between the power supply voltage Vdd and the source of the P-type transistor 53. Then, by making the bypass switch 55 conductive, the P-type transistors 51 and 52 can be bypassed in the second transistor 50.
  • the gate length adjusting unit 9 can adjust the gate length of the second transistor 50 by controlling the bypass switches 54 and 55.
  • the gate length adjusting unit 9 can shorten the gate length of the second transistor 50 by making the bypass switch 55 conductive. Further, the gate length adjusting unit 9 can set the gate length of the second transistor 50 to the medium state by making the bypass switch 54 conductive.
  • the gate length adjusting unit 9 can make the gate length of the second transistor 50 longer by cutting the bypass switches 54 and 55.
  • the source of the first transistor 40 and the sources of the plurality of second transistors 50 are all connected to the power supply voltage Vdd. Further, the gate of the first transistor 40 is connected to the drain of the first transistor 40.
  • the first transistor 40 functions as the input side of the current mirror circuit 20
  • the second transistor 50 functions as the output side of the current mirror circuit 20.
  • the current Is generated by the second transistor 50 of the current mirror circuit 20 based on the reference current Id flowing through the first transistor 40 is supplied to the SPAD element 6a of the pixel array unit 6.
  • supply current Is such current Is is also referred to as "supply current Is".
  • the constant current source 10, the current mirror circuit 20, and the gate length adjusting unit 9 function as a current generation circuit that generates the current supplied to the SPAD element 6a.
  • the second transistor 50 is connected to the corresponding SPAD element 6a. That is, the pulse output unit 7 is provided with the same number of second transistors 50 as the SPAD elements 6a in the pixel array unit 6.
  • the inverter 30 outputs a signal S1 which is a pulse signal based on the cathode voltage Vc of the SPAD element 6a.
  • the input terminal of the inverter 30 is connected between the drain of the second transistor 50 and the cathode of the SPAD element 6a. Further, the output terminal of the inverter 30 is connected to the control unit 8. The anode of the SPAD element 6a is grounded.
  • FIG. 6 is an explanatory diagram showing the relationship between the gate voltage Vgs and the reference current Id in the pulse output unit 7 according to the embodiment of the present disclosure. Note that FIG. 6 shows a curve Cs when the gate length of the first transistor 40 and the gate length of the second transistor 50 are in a short state, and a curve Cm when these gate lengths are in a medium state. The curve Cl when these gate lengths are in the long state is shown.
  • the setting range of the reference current Id which is changed when the ambient temperature of the ranging device 1 changes or the external power supply is changed, has a relatively wide range (for example, current I1 to current I2). Up to) is required.
  • the set width required for the reference current Id cannot cover all when the gate length is long (corresponding to the curve Cl) or medium (corresponding to the curve Cm). That is, in order to cover the entire set width after fixing the gate length to one, it is necessary to set the gate length to a short state (corresponding to the curve Cs).
  • the reference current Id varies between the variation width Ds.
  • the variation width Ds when the gate length is in the short state is the variation width Dm when the gate length is in the medium state and the variation width Dl when the gate length is in the long state. Larger than that.
  • the reference current Id varies greatly if the gate length is short.
  • the value of the supply current Is supplied from the second transistor 50 is determined based on the reference current Id, so that the reference current Id varies greatly.
  • the supply current Is also greatly varies.
  • FIG. 7 is an explanatory diagram showing the operation of the pulse output unit 7 in the reference example of the present disclosure with a timing chart, and is a diagram showing the operation of the pulse output unit 7 when the gate length is fixed in a short state. .. Further, in FIG. 7, for easy understanding, in addition to the reference example shown by the solid line, the ideal case where the gate voltage Vgs does not vary is also shown by the alternate long and short dash line.
  • a reverse bias voltage Vc1 is applied to the SPAD element 6a until a state called Geiger mode, which is on the verge of avalanche amplification, is reached. That is, in the initial state, the cathode voltage Vc of the SPAD element 6a is this voltage Vc1.
  • the inverter 30 since the voltage Vc1 equal to or higher than the threshold voltage Vth is input to the inverter 30, the inverter 30 outputs a low-level signal S1 in the initial state. Further, in the initial state, the gate voltage Vgs of the first transistor 40 and the second transistor 50 is the voltage Vgs1.
  • the current Is1 having a low current value (for example, zero (A)) is supplied as the supply current Is from the second transistor 50. ..
  • the inverter 30 outputs a high-level signal S1. Further, the cathode voltage Vc stops decreasing at the voltage Vc2 because the avalanche amplification in the SPAD element 6a stops at the time T3.
  • the gate voltage Vgs holds the voltage Vgs1 even after the time T1.
  • the current Is2 which is an ideal value, is stably supplied to the SPAD element 6a from the second transistor 50 as the supply current Is.
  • the cathode voltage Vc of the SPAD element 6a which has stopped decreasing at the time T3, starts to increase at the time T3 by recharging the SPAD element 6a via the second transistor 50 (so-called quenching operation).
  • the inverter 30 outputs a low-level signal S1. Finally, the SPAD element 6a returns to the initial state voltage Vc1 at time T7, and the SPAD element 6a and the pulse output unit 7 return to the initial state.
  • the pulse output unit 7 outputs the signal S1 having a pulse width from the time T2 to the time T5.
  • the drain voltage of the second transistor 50 fluctuates greatly when a plurality of photons are incident on the SPAD element 6a in a short time from the time T1.
  • the gate voltage Vgs fluctuates greatly.
  • the gate voltage Vgs fluctuates from the voltage Vgs1 to the voltage Vgs2.
  • the value of the supply current Is from the second transistor 50 becomes a current Is3 larger than the ideal current Is2 due to the fluctuation of the gate voltage Vgs. That is, when the gate length is fixed in a short state, the supply current Is supplied to the SPAD element 6a is greatly increased as compared with the ideal case.
  • the SPAD element 6a becomes difficult to quench, so that the cathode voltage Vc holds the voltage Vc2 until the time T4, finally rises from the time T4, and is initially set at a time T8 later than the above time T7. It returns to the state voltage Vc1. That is, when the gate length is fixed in a short state, the dead time of the SPAD element 6a becomes very large.
  • the dead time of the SPAD element 6a is caused by the variation of the gate voltage Vgs. Will vary greatly.
  • the time when the cathode voltage Vc becomes equal to or higher than the threshold voltage Vth is slower than in the ideal case (time T6). Therefore, when the gate length is fixed in a short state, the signal S1 output from the pulse output unit 7 has a pulse width (from time T2 to time T6) much larger than in the ideal case.
  • the dynamic range of the ranging device 1 is lowered due to the large variation in the dead time of the SPAD element 6a and the pulse width of the signal S1. It should be noted that such a dead time and variation in the pulse width of the signal S1 occur even when only one photon is incident on the SPAD element 6a.
  • the above-mentioned problems are solved by controlling the first transistor 40 and the second transistor 50 by the gate length adjusting unit 9.
  • FIG. 8 is a diagram for explaining the adjustment process of the gate length adjusting unit 9 according to the embodiment of the present disclosure, and is the same curve Cs (corresponding to the short state) and curve Cm (medium state) as the graph shown in FIG. (Corresponding to) and curve Cl (corresponding to the long state).
  • the gate length adjusting unit 9 uses the first transistor 40.
  • the gate length of the second transistor 50 and the gate length of the second transistor 50 are adjusted to the long state.
  • the gate length adjusting unit 9 uses the gate length of the first transistor 40 and the gate length of the second transistor 50. Adjust the gate length to the long state.
  • the gate length adjusting unit 9 of the first transistor 40 Adjust the gate length and the gate length of the second transistor 50 to the medium state.
  • the gate length adjusting unit 9 can cover the gate length of the first transistor 40 and the current I4.
  • the gate length of the second transistor 50 is adjusted to the medium state.
  • the gate length adjusting unit 9 sets the gate length of the first transistor 40 and The gate length of the second transistor 50 is adjusted to a short state.
  • the gate length adjusting unit 9 uses the gate length of the first transistor 40 and the second transistor 50. Adjust the gate length to a shorter state.
  • the gate length of the first transistor 40 and the gate length of the second transistor 50 can be set to the long state. ..
  • the gate length of the first transistor 40 and the gate length of the second transistor 50 are set to the medium state. can do.
  • the gate length of the first transistor 40 and the gate length of the second transistor 50 can be made as long as possible. Thereby, even if the variation of the gate voltage Vgs occurs, the variation of the reference current Id can be reduced. The effect of reducing the variation in the reference current Id will be described with reference to FIG.
  • FIG. 9 is an explanatory diagram showing the operation of the pulse output unit 7 according to the embodiment of the present disclosure in a timing chart, and the gate length of the first transistor 40 and the gate length of the second transistor 50 are adjusted to the long state. It is a figure which showed the operation of the pulse output part 7 in this case. Further, as in FIG. 7, in FIG. 9, an ideal case in which the gate voltage Vgs does not vary is shown by a alternate long and short dash line.
  • a reverse bias voltage Vc1 is applied to the SPAD element 6a until a state called Geiger mode, which is on the verge of avalanche amplification, is reached. That is, in the initial state, the cathode voltage Vc of the SPAD element 6a is this voltage Vc1.
  • the inverter 30 since the voltage Vc1 equal to or higher than the threshold voltage Vth is input to the inverter 30, the inverter 30 outputs a low-level signal S1 in the initial state. Further, in the initial state, the gate voltage Vgs of the first transistor 40 and the second transistor 50 is the voltage Vgs1.
  • the current Is1 having a low current value (for example, zero (A)) is supplied as the supply current Is from the second transistor 50. ..
  • the inverter 30 outputs a high-level signal S1. Further, the cathode voltage Vc stops decreasing at the voltage Vc2 because the avalanche amplification in the SPAD element 6a stops at the time T3.
  • the drain voltage of the second transistor 50 fluctuates greatly when a plurality of photons are incident on the SPAD element 6a in a short time from the time T1.
  • the gate voltage Vgs greatly fluctuates from the voltage Vgs1 to the voltage Vgs2.
  • the gate length of the first transistor 40 and the gate length of the second transistor 50 are adjusted to be in a long state. As a result, even when the gate voltage Vgs fluctuates to the voltage Vgs2, the fluctuation of the reference current Id can be reduced, so that the fluctuation of the supply current Is can be reduced.
  • the value of the supply current Is from the second transistor 50 becomes a smaller current Is4 than the current Is3 shown in the reference example due to the fluctuation of the gate voltage Vgs. That is, by adjusting the gate length based on the reference current Id, the increase width of the supply current Is supplied to the SPAD element 6a can be reduced.
  • the SPAD element 6a is easier to quench than in the reference example, so that the cathode voltage Vc holds the voltage Vc2 until the time T4a earlier than the time T4 in the reference example, and rises from the time T4a. Then, the cathode voltage Vc returns to the voltage Vc1 in the initial state at a time T8a earlier than the time T8 of the reference example.
  • the variation in the dead time of the SPAD element 6a can be reduced.
  • the time when the cathode voltage Vc becomes equal to or higher than the threshold voltage Vth is faster than in the reference example (time T6a). Therefore, by adjusting the gate length based on the reference current Id, the signal S1 output from the pulse output unit 7 has a pulse width (from time T2 to time T6a) closer to the ideal case as compared with the reference example. Become.
  • the dead time of the SPAD element 6a and the variation in the pulse width of the signal S1 can be reduced by adjusting the gate length based on the reference current Id. Therefore, according to the embodiment, the dynamic range of the ranging device 1 can be expanded.
  • the dead time of the SPAD element 6a and the variation in the pulse width of the signal S1 can be reduced.
  • the first transistor 40 is composed of the P-type transistors 41 to 43 connected in series and the bypass switches 44 and 45 which are the smallest size transistors.
  • the element area of the first transistor 40 can be reduced as compared with the case where a plurality of P-type transistors having a plurality of required gate lengths are arranged in parallel. Therefore, according to the embodiment, the first transistor 40 can be arranged in the logic chip 3b without any problem.
  • the circuit configuration of the first transistor 40 is not limited to the example of FIG. 5, and for example, a plurality of P-type transistors having gate lengths may be arranged in parallel.
  • the second transistor 50 may be configured by the P-type transistors 51 to 53 connected in series and the bypass switches 54 and 55 which are the smallest size transistors.
  • the element area of the second transistor 50 can be reduced as compared with the case where a plurality of P-type transistors having a plurality of required gate lengths are arranged in parallel. Therefore, according to the embodiment, even when a large number of SPAD elements 6a are provided on the light receiving chip 3a, the required number of second transistors 50 can be arranged in the logic chip 3b without any problem.
  • the circuit configuration of the second transistor 50 is not limited to the example of FIG. 5, and for example, a plurality of P-type transistors having gate lengths may be arranged in parallel.
  • one current mirror circuit 20 is provided with a plurality of second transistors 50.
  • one constant current source 10 can be used to supply the supply current Is of substantially the same value to the plurality of SPAD elements 6a.
  • the gate length adjusting unit 9 by controlling the gate lengths of the plurality of second transistors 50 by the gate length adjusting unit 9, even if the gate voltage Vgs varies, the dead time of the SPAD element 6a and the pulse width of the signal S1 The variation can be reduced.
  • the number of constant current sources 10 provided in the pulse output unit 7 may be one or plural.
  • the current generation circuit includes a constant current source 10, a current mirror circuit 20, and a gate length adjusting unit 9.
  • the constant current source 10 can carry a plurality of values of the reference current Id.
  • the current mirror circuit 20 is composed of a first transistor 40 connected to the constant current source 10 and a second transistor 50 connected to the SPAD element 6a.
  • the gate length adjusting unit 9 adjusts the gate length of the first transistor 40 and the gate length of the second transistor 50 based on the reference current Id set in the constant current source 10.
  • the dynamic range of the ranging device 1 can be expanded.
  • the first transistor 40 is connected in series and bypasses a plurality of transistors (P-type transistors 41 to 43) having a common gate and a part of the plurality of transistors. It has bypass switches 44 and 45.
  • the bypass switches 44 and 45 are the smallest size transistors.
  • the first transistor 40 can be arranged in the logic chip 3b without any problem.
  • the second transistor 50 is connected in series and bypasses a plurality of transistors (P-type transistors 51 to 53) having a common gate and a part of the plurality of transistors. It has bypass switches 54 and 55.
  • the bypass switches 54 and 55 are the smallest size transistors.
  • the current mirror circuit 20 has a plurality of second transistors 50, and the plurality of second transistors 50 are connected to the plurality of SPAD elements 6a, respectively.
  • one constant current source 10 can be used to supply the supply current Is of substantially the same value to the plurality of SPAD elements 6a.
  • the constant current source 10 causes a plurality of values of the reference current Id to flow depending on the setting.
  • the reference current Id of the optimum value can be passed according to the external environment and the like.
  • the gate length of the first transistor 40 and the gate length of the second transistor 50 are controlled in three stages (short state, medium state, and long state) is shown. Control is not limited to three stages.
  • the gate length of the first transistor 40 and the gate length of the second transistor 50 may be controlled in two stages or may be controlled in four or more stages.
  • the number of P-type transistors provided in the first transistor 40 and the second transistor 50 and the number of bypass switches may be increased or decreased as appropriate.
  • the present technology can also have the following configurations.
  • a constant current source capable of passing a reference current of multiple values, and A current mirror circuit composed of a first transistor connected to the constant current source and a second transistor connected to a SPAD (Single Photon Avalanche Diode) element.
  • a gate length adjusting unit that adjusts the gate length of the first transistor and the gate length of the second transistor based on the reference current set in the constant current source.
  • a current generation circuit The first transistor has a plurality of transistors connected in series and having a common gate, and a bypass switch that bypasses a part of the plurality of transistors.
  • the second transistor has a plurality of transistors connected in series and having a common gate, and a bypass switch that bypasses a part of the plurality of transistors.
  • the current mirror circuit has a plurality of the second transistors.
  • a current generation circuit having a gate length adjusting unit for adjusting the gate length of the first transistor and the gate length of the second transistor based on the reference current set in the constant current source.
  • the first transistor has a plurality of transistors connected in series and having a common gate, and a bypass switch that bypasses a part of the plurality of transistors.
  • the second transistor has a plurality of transistors connected in series and having a common gate, and a bypass switch that bypasses a part of the plurality of transistors.
  • the current mirror circuit has a plurality of the second transistors.
  • the distance measuring system according to any one of (6) to (8), wherein the plurality of the second transistors are connected to the plurality of SPAD elements, respectively.

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Abstract

本開示に係る電流生成回路は、定電流源（１０）と、カレントミラー回路（２０）と、ゲート長調整部（９）とを備える。定電流源（１０）は、複数の値の基準電流（Ｉｄ）を流すことができる。カレントミラー回路（２０）は、定電流源（１０）に接続される第１のトランジスタ（４０）と、ＳＰＡＤ（Single　Photon　Avalanche　Diode）素子（６ａ）に接続される第２のトランジスタ（５０）とで構成される。ゲート長調整部（９）は、定電流源（１０）において設定される基準電流（Ｉｄ）に基づいて、第１のトランジスタ（４０）のゲート長および第２のトランジスタ（５０）のゲート長を調整する。

Description

電流生成回路および測距システム
　本開示は、電流生成回路および測距システムに関する。
　光を用いて被測定物までの距離を測定する測距方式の一つとして、直接ＴｏＦ(Time　of　Flight)方式と呼ばれる測距手法が知られている。かかる直接ＴｏＦ方式では、光源から射出された光が被測定物により反射された反射光を受光素子により受光し、光が射出されてから反射光として受光されるまでの時間に基づき対象までの距離を計測する（たとえば、特許文献１参照）。
特開２０１４－０８１２５４号公報
　しかしながら、上記の従来技術では、受光素子として用いられるＳＰＡＤ（Single　Photon　Avalanche　Diode）素子に短時間に複数の光子が入射した場合に、かかるＳＰＡＤ素子のデッドタイムがばらついてしまう場合がある。そして、ＳＰＡＤ素子のデッドタイムがばらついてしまうことにより、測距システムのダイナミックレンジが低下してしまう恐れがある。
　そこで、本開示では、ダイナミックレンジを拡大することができる電流生成回路および測距システムを提案する。
　本開示によれば、電流生成回路が提供される。電流生成回路は、定電流源と、カレントミラー回路と、ゲート長調整部とを備える。定電流源は、複数の値の基準電流を流すことができる。カレントミラー回路は、前記定電流源に接続される第１のトランジスタと、ＳＰＡＤ（Single　Photon　Avalanche　Diode）素子に接続される第２のトランジスタとで構成される。ゲート長調整部は、前記定電流源において設定される前記基準電流に基づいて、前記第１のトランジスタのゲート長および前記第２のトランジスタのゲート長を調整する。
　本開示によれば、ダイナミックレンジを拡大することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本開示の実施形態に適用可能である直接ＴｏＦ方式による測距を模式的に示す図である。 本開示の実施形態に適用可能である受光部が受光した時刻に基づく一例のヒストグラムを示す図である。 本開示の実施形態に係る測距装置の構成例を示すブロック図である。 本開示の実施形態に係る受光部に適用可能であるデバイスの構成例を示す模式図である。 本開示の実施形態に係るパルス出力部の構成例を示す回路図である。 本開示のパルス出力部におけるゲート電圧と基準電流との関係について示す説明図である。 本開示の参考例におけるパルス出力部の動作をタイミングチャートで示す説明図である。 本開示の実施形態に係るゲート長調整部の調整処理について説明するための図である。 本開示の実施形態に係るパルス出力部の動作をタイミングチャートで示す説明図である。
　以下に、本開示の各実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
　光を用いて被測定物までの距離を測定する測距方式の一つとして、直接ＴｏＦ方式と呼ばれる測距手法が知られている。かかる直接ＴｏＦ方式では、光源から射出された光が被測定物により反射された反射光を受光素子により受光し、光が射出されてから反射光として受光されるまでの時間に基づき対象までの距離を計測する。
　しかしながら、上記の従来技術では、受光素子として用いられるＳＰＡＤ素子に短時間に複数の光子が入射した場合に、かかるＳＰＡＤ素子のデッドタイムがばらついてしまう場合がある。そして、ＳＰＡＤ素子のデッドタイムがばらついてしまうことにより、測距システムのダイナミックレンジが低下してしまう恐れがある。
　なぜなら、ＳＰＡＤ素子のデッドタイムが長くなると、その分ＳＰＡＤ素子で検出可能な光子の最大値が減少してしまうからである。
　そこで、上述の問題点を克服し、ダイナミックレンジを拡大することができる電流生成回路および測距システムの実現が期待されている。
［測距方法］
　本開示は、光を用いて測距を行う技術に関するものである。そこで、本開示の実施形態の理解を容易とするために、図１および図２を参照しながら、実施形態に適用可能な測距方法について説明する。
　図１は、本開示の実施形態に適用可能である直接ＴｏＦ方式による測距を模式的に示す図である。実施形態では、測距方式として直接ＴｏＦ方式を適用する。
　かかる直接ＴｏＦ方式は、光源部２からの射出光Ｌ１が被測定物１００により反射した反射光Ｌ２を受光部３により受光し、光の射出タイミングと受光タイミングとの差分の時間に基づき測距を行う方式である。
　測距装置１は、光源部２と、受光部３とを備える。測距装置１は、測距システムの一例である。光源部２は、たとえばレーザダイオードである光源４（図３参照）を有し、レーザ光をパルス状に発光するように駆動される。
　光源部２からの射出光Ｌ１は、被測定物１００により反射され、反射光Ｌ２として受光部３に受光される。受光部３は、光電変換によって光を電気信号に変換する画素アレイ部６（図３参照）を含み、受光した光に応じた信号を出力する。
　ここで、光源部２が発光した時刻（発光タイミング）を時間ｔ0、光源部２からの射出光Ｌ１が被測定物１００により反射された反射光Ｌ２を受光部３が受光した時刻（受光タイミング）を時間ｔ1とする。
　定数ｃを光速度（２．９９７９×１０8［ｍ／ｓｅｃ］）とすると、測距装置１と被測定物１００との間の距離Ｄは、次式（１）により計算される。
Ｄ＝(ｃ／２)×(ｔ1－ｔ0)　　…（１）
　なお、測距装置１は、上述の処理を、複数回繰り返して実行するとよい。また、受光部３は、複数のＳＰＡＤ素子６ａ（図４参照）を有し、各ＳＰＡＤ素子６ａに反射光Ｌ２が受光された各受光タイミングに基づき距離Ｄをそれぞれ算出してもよい。
　測距装置１は、発光タイミングの時間ｔ0から受光部３に光が受光された受光タイミングまでの時間ｔm（以下、「受光時間ｔm」とも呼称する。）を階級（ビン(bins)）に基づき分類し、ヒストグラムを生成する。
　図２は、本開示の実施形態に適用可能である受光部３が受光した時刻に基づく一例のヒストグラムを示す図である。図２において、横軸はビン、縦軸はビン毎の頻度を示す。ビンは、受光時間ｔmを所定の単位時間ｄ毎に分類したものである。
　具体的には、ビン＃０が０≦ｔm＜ｄ、ビン＃１がｄ≦ｔm＜２×ｄ、ビン＃２が２×ｄ≦ｔm＜３×ｄ、…、ビン＃（Ｎ－２）が(Ｎ－２)×ｄ≦ｔm＜(Ｎ－１)×ｄとなる。受光部３の露光時間を時間ｔepとした場合、ｔep＝Ｎ×ｄとなる。
　測距装置１は、受光時間ｔmを取得した回数をビンに基づき計数してビン毎の頻度２００を求め、ヒストグラムを生成する。ここで、受光部３は、光源部２からの射出光Ｌ１が反射された反射光Ｌ２以外の光も受光する。
　たとえば、対象となる反射光Ｌ２以外の光の例として、測距装置１の周囲の環境光がある。かかる環境光は、受光部３にランダムに入射する光であって、ヒストグラムにおける環境光による環境光成分２０１は、対象となる反射光Ｌ２に対するノイズとなる。
　一方、対象となる反射光Ｌ２は、特定の距離に応じて受光される光であって、ヒストグラムにおいてアクティブ光成分２０２として現れる。このアクティブ光成分２０２内のピークの頻度に対応するビンが、被測定物１００の距離Ｄに対応するビンとなる。
　測距装置１は、そのビンの代表時間（たとえばビンの中央の時間）を上述した時間ｔ1として取得することで、上述した式（１）に従い、被測定物１００までの距離Ｄを算出することができる。このように、複数の受光結果を用いることで、ランダムなノイズに対して適切な測距が実行可能となる。
［測距装置の構成］
　つづいて、実施形態に係る測距装置１の構成について、図３および図４を参照しながら説明する。図３は、本開示の実施形態に係る測距装置１の構成例を示すブロック図である。上述のように、測距装置１は、光源部２と、受光部３とを備える。
　光源部２は、光源４と、光源駆動部５とを有する。光源４は、たとえば、垂直共振器面発光レーザ（ＶＣＳＥＬ：Vertical　Cavity　Surface　Emitting　LASER）などのレーザダイオードで構成される。なお、光源４は、ＶＣＳＥＬに限られず、レーザダイオードがライン上に配列されたレーザダイオードアレイなどを用いてもよい。
　光源駆動部５は、光源４を駆動する。光源駆動部５は、たとえば、受光部３の制御部８からの発光制御信号に基づき、光源４から所定のタイミングおよびパルス幅を有する射出光Ｌ１が出射されるように光源４を駆動する。
　光源駆動部５は、たとえば、ライン上に配列されるレーザダイオードを有する光源４から、レーザ光がラインに垂直の方向にスキャンされるように光源４を駆動することができる。
　受光部３は、画素アレイ部６と、パルス出力部７と、制御部８と、ゲート長調整部９とを有する。
　画素アレイ部６は、２次元格子状に配列される複数のＳＰＡＤ素子６ａ（図４参照）を有する。かかるＳＰＡＤ素子６ａは、アバランシ増倍が発生する大きな逆バイアス電圧をカソードに印加することにより、１光子の入射に応じて発生した電子に起因して、内部でアバランシ増倍が生じる。
　すなわち、ＳＰＡＤ素子６ａは、１光子の入射に応じて大電流が流れる特性を有する。そして、ＳＰＡＤ素子６ａでは、かかる特性を利用することで、反射光Ｌ２に含まれる１光子の入射を高感度で検知することができる。
　画素アレイ部６における複数のＳＰＡＤ素子６ａの動作は、制御部８によって制御される。たとえば、制御部８は、各ＳＰＡＤ素子６ａからの信号の読み出しを、行方向にｎ画素、列方向にｍ画素の、（ｎ×ｍ）個のＳＰＡＤ素子６ａを含むブロック毎に制御することができる。
　また、制御部８は、当該ブロックを単位として、各ＳＰＡＤ素子６ａを行方向にスキャンし、さらに行毎に列方向にスキャンして、各ＳＰＡＤ素子６ａから信号を読み出すことができる。
　なお、実施形態において、制御部８は、各ＳＰＡＤ素子６ａからそれぞれ単独に信号を読み出してもよい。画素アレイ部６のＳＰＡＤ素子６ａで発生する信号は、パルス出力部７に供給される。
　パルス出力部７は、ＳＰＡＤ素子６ａで発生する信号に応じて、所定のパルス信号をデジタル信号として制御部８に出力する。かかるパルス出力部７の詳細については後述する。
　制御部８は、たとえば予め組み込まれるプログラムに従い、測距装置１の全体の動作を制御する。たとえば、制御部８は、光源駆動部５を制御することにより、光源４の発光タイミングを制御する。
　また、制御部８は、パルス出力部７から出力されるパルス信号に基づいて、図２に示したヒストグラムを生成する。また、制御部８は、生成されたヒストグラムのデータに基づいて所定の演算処理を行い、被測定物１００までの距離Ｄを算出する。
　さらに、制御部８は、外部環境などに応じて、パルス出力部７内の定電流源１０（図５参照）を流れる電流（以下、基準電流Ｉｄ（図５参照）とも呼称する。）を最適な値に設定する。たとえば、制御部８は、測距装置１の周辺温度が変わったり、外部電源が変更された際などに、基準電流Ｉｄを最適な値に変更する。
　ゲート長調整部９は、制御部８で設定された基準電流Ｉｄに基づいて、パルス出力部７内の第１のトランジスタ４０（図５参照）のゲート長および第２のトランジスタ５０（図５参照）のゲート長を調整する。かかるゲート長調整部９の詳細については後述する。
　図４は、本開示の実施形態に係る受光部３に適用可能であるデバイスの構成例を示す模式図である。図４において、受光部３は、それぞれ半導体チップからなる受光チップ３ａとロジックチップ３ｂとが積層されて構成される。なお、図４では、理解の容易のため、受光チップ３ａとロジックチップ３ｂとが分離された状態で示している。
　受光チップ３ａには、画素アレイ部６の領域にＳＰＡＤ素子６ａが２次元格子状に配列される。ロジックチップ３ｂには、パルス出力部７と、制御部８と、ゲート長調整部９とが設けられる。なお、受光チップ３ａおよびロジックチップ３ｂの構成は、図４の例に限定されない。
［パルス出力部の構成および動作］
　つづいて、実施形態に係るパルス出力部７の構成および動作について、図５～図９を参照しながら説明する。図５は、本開示の実施形態に係るパルス出力部７の構成例を示す回路図である。
　図５に示すように、パルス出力部７は、定電流源１０と、カレントミラー回路２０と、複数のインバータ３０とを有する。また、カレントミラー回路２０は、第１のトランジスタ４０と、複数の第２のトランジスタ５０とを有する。
　定電流源１０は、カレントミラー回路２０の第１のトランジスタ４０と、接地電位との間に設けられる。定電流源１０は、制御部８で設定された値の基準電流Ｉｄを第１のトランジスタ４０に流す。
　カレントミラー回路２０の第１のトランジスタ４０は、電源電圧Ｖｄｄ側から順に３つのＰ型トランジスタ４１～４３が直列に接続されて構成される。そして、Ｐ型トランジスタ４１～４３のゲートはすべてゲート配線１１に接続されていることから、かかるＰ型トランジスタ４１～４３は１つのＰ型トランジスタとして一体で動作する。
　すなわち、第１のトランジスタ４０は、ゲートがゲート配線１１に接続されるＰ型トランジスタとして機能する。
　第１のトランジスタ４０には、Ｐ型トランジスタ４１～４３に加えて、バイパススイッチ４４、４５が設けられる。かかるバイパススイッチ４４、４５は、最小サイズのＰ型トランジスタで構成される。なお、本開示において、「最小サイズのＰ型トランジスタ」とは、ロジックチップ３ｂに形成することができる最も小さいサイズのＰ型トランジスタのことである。
　バイパススイッチ４４は、電源電圧ＶｄｄとＰ型トランジスタ４２のソースとの間に設けられる。そして、かかるバイパススイッチ４４を導通状態にすることにより、第１のトランジスタ４０内でＰ型トランジスタ４１をバイパスすることができる。
　バイパススイッチ４５は、電源電圧ＶｄｄとＰ型トランジスタ４３のソースとの間に設けられる。そして、かかるバイパススイッチ４５を導通状態にすることにより、第１のトランジスタ４０内でＰ型トランジスタ４１、４２をバイパスすることができる。
　すなわち、実施形態では、ゲート長調整部９がバイパススイッチ４４、４５を制御することにより、第１のトランジスタ４０のゲート長を調整することができる。
　たとえば、ゲート長調整部９は、バイパススイッチ４５を導通状態にすることにより、第１のトランジスタ４０のゲート長を短い状態（以下、「短状態」とも呼称する。）にすることができる。
　また、ゲート長調整部９は、バイパススイッチ４４、４５を切断状態にすることにより、第１のトランジスタ４０のゲート長を長い状態（以下、「長状態」とも呼称する。）にすることができる。
　さらに、ゲート長調整部９は、バイパススイッチ４４を導通状態にすることにより、第１のトランジスタ４０のゲート長を短状態と長状態との間の状態（以下、「中状態」とも呼称する。）にすることができる。
　カレントミラー回路２０の第２のトランジスタ５０は、電源電圧Ｖｄｄ側から順に３つのＰ型トランジスタ５１～５３が直列に接続されて構成される。そして、Ｐ型トランジスタ５１～５３のゲートはすべてゲート配線１１に接続されていることから、かかるＰ型トランジスタ５１～５３は１つのＰ型トランジスタとして一体で動作する。
　すなわち、第２のトランジスタ５０は、ゲートがゲート配線１１に接続されるＰ型トランジスタとして機能する。
　第２のトランジスタ５０には、Ｐ型トランジスタ５１～５３に加えて、バイパススイッチ５４、５５が設けられる。かかるバイパススイッチ５４、５５は、最小サイズのＰ型トランジスタで構成される。
　バイパススイッチ５４は、電源電圧ＶｄｄとＰ型トランジスタ５２のソースとの間に設けられる。そして、かかるバイパススイッチ５４を導通状態にすることにより、第２のトランジスタ５０内でＰ型トランジスタ５１をバイパスすることができる。
　バイパススイッチ５５は、電源電圧ＶｄｄとＰ型トランジスタ５３のソースとの間に設けられる。そして、かかるバイパススイッチ５５を導通状態にすることにより、第２のトランジスタ５０内でＰ型トランジスタ５１、５２をバイパスすることができる。
　すなわち、実施形態では、ゲート長調整部９がバイパススイッチ５４、５５を制御することにより、第２のトランジスタ５０のゲート長を調整することができる。
　たとえば、ゲート長調整部９は、バイパススイッチ５５を導通状態にすることにより、第２のトランジスタ５０のゲート長を短状態にすることができる。また、ゲート長調整部９は、バイパススイッチ５４を導通状態にすることにより、第２のトランジスタ５０のゲート長を中状態にすることができる。
　さらに、ゲート長調整部９は、バイパススイッチ５４、５５を切断状態にすることにより、第２のトランジスタ５０のゲート長を長状態にすることができる。
　そして、第１のトランジスタ４０のソースおよび複数の第２のトランジスタ５０のソースは、すべて電源電圧Ｖｄｄに接続される。さらに、第１のトランジスタ４０のゲートは、第１のトランジスタ４０のドレインに接続される。
　これにより、第１のトランジスタ４０はカレントミラー回路２０の入力側として機能し、第２のトランジスタ５０はカレントミラー回路２０の出力側として機能する。そして、第１のトランジスタ４０に流される基準電流Ｉｄに基づいてカレントミラー回路２０の第２のトランジスタ５０で生成される電流Ｉｓは、画素アレイ部６のＳＰＡＤ素子６ａに供給される。以降の説明では、かかる電流Ｉｓを「供給電流Ｉｓ」とも呼称する。
　ここまで説明したように、定電流源１０、カレントミラー回路２０およびゲート長調整部９は、ＳＰＡＤ素子６ａに供給される電流を生成する電流生成回路として機能する。
　図５に示すように、第２のトランジスタ５０は、対応するＳＰＡＤ素子６ａに接続される。すなわち、パルス出力部７には、画素アレイ部６内のＳＰＡＤ素子６ａと同じ数だけ第２のトランジスタ５０が設けられる。
　インバータ３０は、ＳＰＡＤ素子６ａのカソード電圧Ｖｃに基づいて、パルス信号である信号Ｓ１を出力する。インバータ３０の入力端子は、第２のトランジスタ５０のドレインとＳＰＡＤ素子６ａのカソードとの間に接続される。また、インバータ３０の出力端子は、制御部８に接続される。なお、ＳＰＡＤ素子６ａのアノードは接地される。
　図６は、本開示の実施形態に係るパルス出力部７におけるゲート電圧Ｖｇｓと基準電流Ｉｄとの関係について示す説明図である。なお、図６には、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長が短状態である場合の曲線Ｃｓと、これらのゲート長が中状態である場合の曲線Ｃｍと、これらのゲート長が長状態である場合の曲線Ｃｌとが示されている。
　図６に示すように、測距装置１の周辺温度が変わったり、外部電源が変更された際などに変更される基準電流Ｉｄの設定幅は、比較的広い範囲（たとえば、電流Ｉ１から電流Ｉ２まで）が必要である。
　そして、かかる基準電流Ｉｄに必要となる設定幅は、ゲート長が長状態（曲線Ｃｌに対応）や中状態（曲線Ｃｍに対応）ではすべてをカバーすることができない。すなわち、仮にゲート長を１つに固定した上で設定幅の全域をカバーするためには、ゲート長を短状態（曲線Ｃｓに対応）にする必要がある。
　一方、図５に示したパルス出力部７において、ＳＰＡＤ素子６ａに光子が入射して第２のトランジスタ５０のドレイン電圧が変動した場合、かかるドレイン電圧の変動がゲート配線１１に伝搬し、ゲート電圧Ｖｇｓが変動する。
　たとえば、図６に示す電圧Ｖ１と電圧Ｖ２との間でゲート電圧Ｖｇｓが変動した場合、ゲート長が短状態であるとすると、基準電流Ｉｄは、ばらつき幅Ｄｓの間でばらつく。
　そして、図６に示すように、ゲート長が短状態である場合のばらつき幅Ｄｓは、ゲート長が中状態である場合のばらつき幅Ｄｍや、ゲート長が長状態である場合のばらつき幅Ｄｌに比べて大きい。
　すなわち、ＳＰＡＤ素子６ａに光子が入射して第２のトランジスタ５０のドレイン電圧が変動した場合、ゲート長が短状態であるとすると、基準電流Ｉｄは大きくばらついてしまう。
　そして、パルス出力部７のカレントミラー回路２０では、かかる基準電流Ｉｄに基づいて、第２のトランジスタ５０から供給される供給電流Ｉｓの値が定められることから、基準電流Ｉｄが大きくばらつくことにより、供給電流Ｉｓも大きくばらついてしまう。
　図７は、本開示の参考例におけるパルス出力部７の動作をタイミングチャートで示す説明図であり、ゲート長が短状態で固定されている場合のパルス出力部７の動作について示した図である。また、図７では、理解の容易のため、実線で示される参考例に加えて、ゲート電圧Ｖｇｓにばらつきが生じない理想的な場合も一点鎖線で示している。
　初期状態において、ＳＰＡＤ素子６ａには、ガイガーモードと呼ばれるなだれ増幅が起きる寸前の状態になるまで逆バイアスの電圧Ｖｃ１が印加されている。すなわち、初期状態において、ＳＰＡＤ素子６ａのカソード電圧Ｖｃは、この電圧Ｖｃ１となる。
　そして、インバータ３０にはしきい電圧Ｖｔｈ以上の電圧Ｖｃ１が入力されることから、初期状態において、インバータ３０はローレベルの信号Ｓ１を出力する。また、初期状態において、第１のトランジスタ４０および第２のトランジスタ５０のゲート電圧Ｖｇｓは電圧Ｖｇｓ１である。
　さらに、初期状態ではＳＰＡＤ素子６ａ内になだれ増幅が発生していないことから、第２のトランジスタ５０からは低い電流値（たとえば、ゼロ（Ａ））である電流Ｉｓ１が供給電流Ｉｓとして供給される。
　このような初期状態の測距装置１において、ＳＰＡＤ素子６ａに時間Ｔ１で１光子が入射すると、ＳＰＡＤ素子６ａがブレイクダウンする。これにより、ＳＰＡＤ素子６ａのカソード電圧Ｖｃは急激に減少し、供給電流Ｉｓは急激に増加する。
　そして、時間Ｔ２でカソード電圧Ｖｃがしきい電圧Ｖｔｈより小さくなると、インバータ３０はハイレベルの信号Ｓ１を出力する。さらに、カソード電圧Ｖｃは、時間Ｔ３でＳＰＡＤ素子６ａ内のなだれ増幅が停止することから、電圧Ｖｃ２で下げ止まる。
　ここで、ゲート電圧Ｖｇｓにばらつきが生じない理想的な場合には、時間Ｔ１以降もゲート電圧Ｖｇｓが電圧Ｖｇｓ１を保持する。これにより、時間Ｔ１以降、ＳＰＡＤ素子６ａには、第２のトランジスタ５０から理想的な値である電流Ｉｓ２が供給電流Ｉｓとして安定的に供給される。
　これにより、時間Ｔ３で下げ止まったＳＰＡＤ素子６ａのカソード電圧Ｖｃは、第２のトランジスタ５０を介してＳＰＡＤ素子６ａが再充電されることにより、時間Ｔ３から上昇を始める（いわゆるクエンチング動作）。
　そして、カソード電圧Ｖｃがしきい電圧Ｖｔｈ以上になった時間Ｔ５で、インバータ３０はローレベルの信号Ｓ１を出力する。最後に、ＳＰＡＤ素子６ａは、時間Ｔ７で初期状態の電圧Ｖｃ１に復帰し、ＳＰＡＤ素子６ａおよびパルス出力部７は初期状態に戻る。
　このように、ゲート電圧Ｖｇｓにばらつきが生じない理想的な場合、パルス出力部７は、時間Ｔ２から時間Ｔ５までのパルス幅を有する信号Ｓ１を出力する。
　しかしながら、実際には、時間Ｔ１から短時間に複数の光子がＳＰＡＤ素子６ａに入射した場合などに、第２のトランジスタ５０のドレイン電圧が大きく変動する。
　そして、かかるドレイン電圧の変動が第２のトランジスタ５０の寄生容量を介してゲート配線１１に伝搬すると、ゲート電圧Ｖｇｓが大きく変動する。たとえば、図７の例では、ゲート電圧Ｖｇｓが電圧Ｖｇｓ１から電圧Ｖｇｓ２に変動する。
　さらに、ゲート電圧Ｖｇｓの変動によって、第２のトランジスタ５０からの供給電流Ｉｓの値は、理想的な電流Ｉｓ２よりも大きい電流Ｉｓ３となる。すなわち、ゲート長が短状態で固定されている場合、ＳＰＡＤ素子６ａに供給される供給電流Ｉｓは、理想的な場合に比べて大きく増加する。
　これにより、ＳＰＡＤ素子６ａがクエンチングしにくくなることから、カソード電圧Ｖｃは、時間Ｔ４までは電圧Ｖｃ２を保持し、かかる時間Ｔ４からようやく上昇して、上述の時間Ｔ７よりも遅い時間Ｔ８で初期状態の電圧Ｖｃ１に復帰する。すなわち、ゲート長が短状態で固定されている場合、ＳＰＡＤ素子６ａのデッドタイムは非常に大きくなる。
　ここまで説明したように、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長が短状態で固定されている場合、ゲート電圧Ｖｇｓのばらつきが生じることにより、ＳＰＡＤ素子６ａのデッドタイムが大きくばらついてしまう。
　また、カソード電圧Ｖｃがしきい電圧Ｖｔｈ以上になる時間も、理想的な場合に比べて遅くなる（時間Ｔ６）。したがって、ゲート長が短状態で固定されている場合、パルス出力部７から出力される信号Ｓ１は、理想的な場合に比べて非常に大きいパルス幅（時間Ｔ２から時間Ｔ６まで）となる。
　このように、参考例では、ＳＰＡＤ素子６ａのデッドタイムや信号Ｓ１のパルス幅が大きくばらつくことにより、測距装置１のダイナミックレンジが低下してしまう。なお、かかるデッドタイムや信号Ｓ１のパルス幅のばらつきは、ＳＰＡＤ素子６ａに光子が１つだけ入射した場合でも生じる。
　そこで、実施形態では、ゲート長調整部９で第１のトランジスタ４０および第２のトランジスタ５０を制御することにより、上述の問題点を解決することとした。
　図８は、本開示の実施形態に係るゲート長調整部９の調整処理について説明するための図であり、図６に示したグラフと同じ曲線Ｃｓ（短状態に対応）、曲線Ｃｍ（中状態に対応）および曲線Ｃｌ（長状態に対応）を示している。
　図８に示すように、基準電流Ｉｄに必要となる設定幅のうち、ゲート長が長状態でカバーできる範囲に基準電流Ｉｄが設定された場合、ゲート長調整部９は、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長を長状態に調整する。
　たとえば、ゲート長が長状態でカバーできる電流Ｉ１から電流Ｉ３までの範囲に基準電流Ｉｄが設定された場合、ゲート長調整部９は、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長を長状態に調整する。
　また基準電流Ｉｄに必要となる設定幅のうち、ゲート長が中状態ではカバーでき長状態ではカバーできない範囲に基準電流Ｉｄが設定された場合、ゲート長調整部９は、第１のトランジスタ４０のゲート長及び第２のトランジスタ５０のゲート長を中状態に調整する。
　たとえば、ゲート長が中状態ではカバーでき、長状態ではカバーできない電流Ｉ３から電流Ｉ４までの範囲に基準電流Ｉｄが設定された場合、ゲート長調整部９は、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長を中状態に調整する。
　さらに、基準電流Ｉｄに必要となる設定幅のうち、ゲート長が短状態でのみカバーできる範囲に基準電流Ｉｄが設定された場合、ゲート長調整部９は、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長を短状態に調整する。
　たとえば、ゲート長が短状態でのみカバーできる電流Ｉ４から電流Ｉ２までの範囲に基準電流Ｉｄが設定された場合、ゲート長調整部９は、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長を短状態に調整する。
　これにより、たとえば、ゲート長が長状態でカバーできる範囲に基準電流Ｉｄが設定された場合に、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長を長状態にすることができる。
　また、ゲート長が長状態ではカバーできないが、中状態ではカバーできる範囲に基準電流Ｉｄが設定された場合に、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長を中状態にすることができる。
　すなわち、実施形態では、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長を、可能な限り長くすることができる。これにより、ゲート電圧Ｖｇｓのばらつきが生じた場合でも、基準電流Ｉｄのばらつきを小さくすることができる。この基準電流Ｉｄのばらつきを小さくすることによる効果について、図９を参照しながら説明する。
　図９は、本開示の実施形態に係るパルス出力部７の動作をタイミングチャートで示す説明図であり、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長が長状態に調整された場合のパルス出力部７の動作について示した図である。また、図７と同様に、図９でもゲート電圧Ｖｇｓにばらつきが生じない理想的な場合を一点鎖線で示している。
　初期状態において、ＳＰＡＤ素子６ａには、ガイガーモードと呼ばれるなだれ増幅が起きる寸前の状態になるまで逆バイアスの電圧Ｖｃ１が印加されている。すなわち、初期状態において、ＳＰＡＤ素子６ａのカソード電圧Ｖｃは、この電圧Ｖｃ１となる。
　そして、インバータ３０にはしきい電圧Ｖｔｈ以上の電圧Ｖｃ１が入力されることから、初期状態において、インバータ３０はローレベルの信号Ｓ１を出力する。また、初期状態において、第１のトランジスタ４０および第２のトランジスタ５０のゲート電圧Ｖｇｓは電圧Ｖｇｓ１である。
　さらに、初期状態ではＳＰＡＤ素子６ａ内になだれ増幅が発生していないことから、第２のトランジスタ５０からは低い電流値（たとえば、ゼロ（Ａ））である電流Ｉｓ１が供給電流Ｉｓとして供給される。
　このような初期状態の測距装置１において、ＳＰＡＤ素子６ａに時間Ｔ１で１光子が入射すると、ＳＰＡＤ素子６ａがブレイクダウンする。これにより、ＳＰＡＤ素子６ａのカソード電圧Ｖｃは急激に減少し、供給電流Ｉｓは急激に増加する。
　そして、時間Ｔ２でカソード電圧Ｖｃがしきい電圧Ｖｔｈより小さくなると、インバータ３０はハイレベルの信号Ｓ１を出力する。さらに、カソード電圧Ｖｃは、時間Ｔ３でＳＰＡＤ素子６ａ内のなだれ増幅が停止することから、電圧Ｖｃ２で下げ止まる。
　一方で、実施形態では、参考例と同様に、時間Ｔ１から短時間に複数の光子がＳＰＡＤ素子６ａに入射した場合などに、第２のトランジスタ５０のドレイン電圧が大きく変動する。
　そして、かかるドレイン電圧の変動が第２のトランジスタ５０の寄生容量を介してゲート配線１１に伝搬すると、ゲート電圧Ｖｇｓが電圧Ｖｇｓ１から電圧Ｖｇｓ２に大きく変動する。
　しかしながら、実施形態では、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長が長状態に調整されている。これにより、ゲート電圧Ｖｇｓが電圧Ｖｇｓ２に変動した場合でも基準電流Ｉｄの変動を小さくすることができることから、供給電流Ｉｓの変動を小さくすることができる。
　たとえば、図９に示すように、ゲート電圧Ｖｇｓの変動によって、第２のトランジスタ５０からの供給電流Ｉｓの値は、参考例で示した電流Ｉｓ３に比べて小さい電流Ｉｓ４となる。すなわち、基準電流Ｉｄに基づいてゲート長を調整することにより、ＳＰＡＤ素子６ａに供給される供給電流Ｉｓの上昇幅を小さくすることができる。
　これにより、参考例に比べてＳＰＡＤ素子６ａがクエンチングしやすくなることから、カソード電圧Ｖｃは、参考例の時間Ｔ４よりも早い時間Ｔ４ａまでは電圧Ｖｃ２を保持し、かかる時間Ｔ４ａから上昇する。そして、カソード電圧Ｖｃは、参考例の時間Ｔ８よりも早い時間Ｔ８ａで初期状態の電圧Ｖｃ１に復帰する。
　すなわち、基準電流Ｉｄに基づいてゲート長を調整することにより、ＳＰＡＤ素子６ａのデッドタイムのばらつきを小さくすることができる。
　また、カソード電圧Ｖｃがしきい電圧Ｖｔｈ以上になる時間も、参考例に比べて早くなる（時間Ｔ６ａ）。したがって、基準電流Ｉｄに基づいてゲート長を調整することにより、パルス出力部７から出力される信号Ｓ１は、参考例に比べて理想的な場合に近いパルス幅（時間Ｔ２から時間Ｔ６ａまで）となる。
　ここまで説明したように、実施形態では、基準電流Ｉｄに基づいてゲート長を調整することにより、ＳＰＡＤ素子６ａのデッドタイムや信号Ｓ１のパルス幅のばらつきを小さくすることができる。したがって、実施形態によれば、測距装置１のダイナミックレンジを拡大することができる。
　なお、実施形態では、ＳＰＡＤ素子６ａに光子が１つだけ入射した場合でも、ＳＰＡＤ素子６ａのデッドタイムや信号Ｓ１のパルス幅のばらつきを小さくすることができる。
　また、実施形態では、直列に接続したＰ型トランジスタ４１～４３と、最小サイズのトランジスタであるバイパススイッチ４４、４５とで、第１のトランジスタ４０を構成するとよい。
　これにより、必要となる複数のゲート長をそれぞれ有する複数のＰ型トランジスタを並列に並べる場合に比べて、第１のトランジスタ４０の素子面積を縮小することができる。したがって、実施形態によれば、ロジックチップ３ｂ内に第１のトランジスタ４０を問題なく配置することができる。
　なお、実施形態において、第１のトランジスタ４０の回路構成は、図５の例に限られず、たとえばゲート長をそれぞれ有する複数のＰ型トランジスタを並列に並べてもよい。
　また、実施形態では、直列に接続したＰ型トランジスタ５１～５３と、最小サイズのトランジスタであるバイパススイッチ５４、５５とで、第２のトランジスタ５０を構成するとよい。
　これにより、必要となる複数のゲート長をそれぞれ有する複数のＰ型トランジスタを並列に並べる場合に比べて、第２のトランジスタ５０の素子面積を縮小することができる。したがって、実施形態によれば、受光チップ３ａに多数のＳＰＡＤ素子６ａが設けられる場合でも、ロジックチップ３ｂ内に必要な数の第２のトランジスタ５０を問題なく配置することができる。
　なお、実施形態において、第２のトランジスタ５０の回路構成は、図５の例に限られず、たとえばゲート長をそれぞれ有する複数のＰ型トランジスタを並列に並べてもよい。
　また、実施形態では、１つのカレントミラー回路２０に複数の第２のトランジスタ５０が設けられるとよい。これにより、１つの定電流源１０を用いて、複数のＳＰＡＤ素子６ａに略等しい値の供給電流Ｉｓを供給することができる。
　なお、１つのカレントミラー回路２０に複数の第２のトランジスタ５０を設けた場合、かかる複数の第２のトランジスタ５０にそれぞれ接続される複数のＳＰＡＤ素子６ａに対して短時間に複数の光子が入射した際でも、上述のゲート電圧Ｖｇｓのばらつきが生じる。
　しかしながら、実施形態では、ゲート長調整部９で複数の第２のトランジスタ５０のゲート長を制御することにより、ゲート電圧Ｖｇｓがばらついた場合でも、ＳＰＡＤ素子６ａのデッドタイムや信号Ｓ１のパルス幅のばらつきを小さくすることができる。なお、パルス出力部７に設けられる定電流源１０の数は、１つでもよいし、複数でもよい。
［効果］
　実施形態に係る電流生成回路は、定電流源１０と、カレントミラー回路２０と、ゲート長調整部９とを備える。定電流源１０は、複数の値の基準電流Ｉｄを流すことができる。カレントミラー回路２０は、定電流源１０に接続される第１のトランジスタ４０と、ＳＰＡＤ素子６ａに接続される第２のトランジスタ５０とで構成される。ゲート長調整部９は、定電流源１０において設定される基準電流Ｉｄに基づいて、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長を調整する。
　これにより、測距装置１のダイナミックレンジを拡大することができる。
　また、実施形態に係る電流生成回路において、第１のトランジスタ４０は、直列に接続され、ゲートが共通である複数のトランジスタ（Ｐ型トランジスタ４１～４３）と、複数のトランジスタの一部をバイパスするバイパススイッチ４４、４５と、を有する。また、バイパススイッチ４４、４５は、最小サイズのトランジスタである。
　これにより、ロジックチップ３ｂ内に第１のトランジスタ４０を問題なく配置することができる。
　また、実施形態に係る電流生成回路において、第２のトランジスタ５０は、直列に接続され、ゲートが共通である複数のトランジスタ（Ｐ型トランジスタ５１～５３）と、複数のトランジスタの一部をバイパスするバイパススイッチ５４、５５と、を有する。また、バイパススイッチ５４、５５は、最小サイズのトランジスタである。
　これにより、受光チップ３ａに多数のＳＰＡＤ素子６ａが設けられる場合でも、ロジックチップ３ｂ内に必要な数の第２のトランジスタ５０を問題なく配置することができる。
　また、実施形態に係る電流生成回路において、カレントミラー回路２０は、第２のトランジスタ５０を複数有し、複数の第２のトランジスタ５０は、複数のＳＰＡＤ素子６ａにそれぞれ接続される。
　これにより、１つの定電流源１０を用いて、複数のＳＰＡＤ素子６ａに略等しい値の供給電流Ｉｓを供給することができる。
　また、実施形態に係る電流生成回路において、定電流源１０は、設定に応じて複数の値の基準電流Ｉｄを流す。
　これにより、外部環境などに応じて、最適な値の基準電流Ｉｄを流すことができる。
　以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
　たとえば、実施形態では、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長が３段階（短状態、中状態、長状態）に制御される場合について示したが、かかるゲート長の制御は３段階に限られない。
　たとえば、第１のトランジスタ４０のゲート長および第２のトランジスタ５０のゲート長は、２段階に制御されてもよいし、４段階以上に制御されてもよい。この場合、第１のトランジスタ４０および第２のトランジスタ５０に設けられるＰ型トランジスタの数と、バイパススイッチの数とを適宜増減すればよい。
　また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　複数の値の基準電流を流すことができる定電流源と、
　前記定電流源に接続される第１のトランジスタと、ＳＰＡＤ（Single　Photon　Avalanche　Diode）素子に接続される第２のトランジスタとで構成されるカレントミラー回路と、
　前記定電流源において設定される前記基準電流に基づいて、前記第１のトランジスタのゲート長および前記第２のトランジスタのゲート長を調整するゲート長調整部と、
　を備える電流生成回路。
（２）
　前記第１のトランジスタは、直列に接続され、ゲートが共通である複数のトランジスタと、前記複数のトランジスタの一部をバイパスするバイパススイッチと、を有し、
　前記バイパススイッチは、最小サイズのトランジスタである
　前記（１）に記載の電流生成回路。
（３）
　前記第２のトランジスタは、直列に接続され、ゲートが共通である複数のトランジスタと、前記複数のトランジスタの一部をバイパスするバイパススイッチと、を有し、
　前記バイパススイッチは、最小サイズのトランジスタである
　前記（１）または（２）に記載の電流生成回路。
（４）
　前記カレントミラー回路は、前記第２のトランジスタを複数有し、
　複数の前記第２のトランジスタは、複数の前記ＳＰＡＤ素子にそれぞれ接続される
　前記（１）～（３）のいずれか一つに記載の電流生成回路。
（５）
　前記定電流源は、設定に応じて複数の値の前記基準電流を流す
　前記（１）～（４）のいずれか一つに記載の電流生成回路。
（６）
　被測定物に光を照射する光源と、
　前記被測定物から反射される光を受光した際に信号を出力するＳＰＡＤ素子と、
　複数の値の基準電流を流すことができる定電流源と、前記定電流源に接続される第１のトランジスタと、前記ＳＰＡＤ素子に接続される第２のトランジスタとで構成されるカレントミラー回路と、前記定電流源において設定される前記基準電流に基づいて、前記第１のトランジスタのゲート長および前記第２のトランジスタのゲート長を調整するゲート長調整部と、を有する電流生成回路と、
　を備える測距システム。
（７）
　前記第１のトランジスタは、直列に接続され、ゲートが共通である複数のトランジスタと、前記複数のトランジスタの一部をバイパスするバイパススイッチと、を有し、
　前記バイパススイッチは、最小サイズのトランジスタである
　前記（６）に記載の測距システム。
（８）
　前記第２のトランジスタは、直列に接続され、ゲートが共通である複数のトランジスタと、前記複数のトランジスタの一部をバイパスするバイパススイッチと、を有し、
　前記バイパススイッチは、最小サイズのトランジスタである
　前記（６）または（７）に記載の測距システム。
（９）
　前記カレントミラー回路は、前記第２のトランジスタを複数有し、
　複数の前記第２のトランジスタは、複数の前記ＳＰＡＤ素子にそれぞれ接続される
　前記（６）～（８）のいずれか一つに記載の測距システム。
（１０）
　前記定電流源は、設定に応じて複数の値の前記基準電流を流す
　前記（６）～（９）のいずれか一つに記載の測距システム。
１　　測距装置（測距システムの一例）
２　　光源部
３　　受光部
６ａ　ＳＰＡＤ素子
７　　パルス出力部
８　　制御部
９　　ゲート長調整部
１０　定電流源
２０　カレントミラー回路
３０　インバータ
４０　第１のトランジスタ
４１～４３　Ｐ型トランジスタ
４４、４５　バイパススイッチ
５０　第２のトランジスタ
５１～５３　Ｐ型トランジスタ
５４、５５　バイパススイッチ
Ｉｄ　基準電流
Ｉｓ　供給電流

Claims (6)

  1. 　複数の値の基準電流を流すことができる定電流源と、
    　前記定電流源に接続される第１のトランジスタと、ＳＰＡＤ（Single　Photon　Avalanche　Diode）素子に接続される第２のトランジスタとで構成されるカレントミラー回路と、
    　前記定電流源において設定される前記基準電流に基づいて、前記第１のトランジスタのゲート長および前記第２のトランジスタのゲート長を調整するゲート長調整部と、
    　を備える電流生成回路。
  2. 　前記第１のトランジスタは、直列に接続され、ゲートが共通である複数のトランジスタと、前記複数のトランジスタの一部をバイパスするバイパススイッチと、を有し、
    　前記バイパススイッチは、最小サイズのトランジスタである
    　請求項１に記載の電流生成回路。
  3. 　前記第２のトランジスタは、直列に接続され、ゲートが共通である複数のトランジスタと、前記複数のトランジスタの一部をバイパスするバイパススイッチと、を有し、
    　前記バイパススイッチは、最小サイズのトランジスタである
    　請求項１に記載の電流生成回路。
  4. 　前記カレントミラー回路は、前記第２のトランジスタを複数有し、
    　複数の前記第２のトランジスタは、複数の前記ＳＰＡＤ素子にそれぞれ接続される
    　請求項１に記載の電流生成回路。
  5. 　前記定電流源は、設定に応じて複数の値の前記基準電流を流す
    　請求項１に記載の電流生成回路。
  6. 　被測定物に光を照射する光源と、
    　前記被測定物から反射される光を受光した際に信号を出力するＳＰＡＤ素子と、
    　複数の値の基準電流を流すことができる定電流源と、前記定電流源に接続される第１のトランジスタと、前記ＳＰＡＤ素子に接続される第２のトランジスタとで構成されるカレントミラー回路と、前記定電流源において設定される前記基準電流に基づいて、前記第１のトランジスタのゲート長および前記第２のトランジスタのゲート長を調整するゲート長調整部と、を有する電流生成回路と、
    　を備える測距システム。
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